半導体装置
【課題】電流コラプスの発生を抑制できるIII族窒化物半導体トランジスタおよびその製造方法を提供する。
【解決手段】ＦＥＴ１では、第１窒化物半導体層１０３の上に第２窒化物半導体層１０４が設けられ、少なくとも一部が第２窒化物半導体層１０４に接するようにソース電極１０６およびドレイン電極１０７が設けられている。第２窒化物半導体層１０４の上面においてソース電極１０６とドレイン電極１０７との間に位置するように凹部１１０ａが形成されており、ゲート電極１０８が凹部１１０ａの開口を覆うように凹部１１０ａの上方に設けられている。
【解決手段】ＦＥＴ１では、第１窒化物半導体層１０３の上に第２窒化物半導体層１０４が設けられ、少なくとも一部が第２窒化物半導体層１０４に接するようにソース電極１０６およびドレイン電極１０７が設けられている。第２窒化物半導体層１０４の上面においてソース電極１０６とドレイン電極１０７との間に位置するように凹部１１０ａが形成されており、ゲート電極１０８が凹部１１０ａの開口を覆うように凹部１１０ａの上方に設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、窒化物系化合物半導体層を有する半導体装置に関するものである。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表されるIII族窒化物系化合物半導体（以下、「III族窒化物半導体」という。）は、珪素（Ｓｉ）および砒化ガリウム（ＧａＡｓ）を凌ぐ高い絶縁破壊電界および高い飽和電子速度を示す。そのため、III族窒化物半導体を用いた電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下「ＦＥＴ」と略称する。）は、次世代の高周波デバイスまたはハイパワースイッチングデバイスとして有望視され、盛んに開発されている。
【０００３】
一般に、III族窒化物半導体の表面には高密度のトラップ準位（表面準位）が存在し、このトラップ準位にはキャリアが捕獲される。そのため、III族窒化物半導体を用いて例えばスイッチングデバイスを作製すると、高速スイッチング時にはトラップ準位に捕獲されているキャリアがスイッチングに追随できず、その結果、ドレイン電流が減少する現象、所謂電流コラプスが生じてしまう。この電流コラプスの発生を抑制する方法として、以下に示す解決策が知られている。
【０００４】
例えば特許文献１では、図２２に示すように、キャリア供給層９０３の上面にはＧａＮ系保護層９０４が設けられており、ＧａＮ系保護層９０４の表面のうちゲート電極９０６とソース電極９０７との間およびゲート電極９０６とドレイン電極９０７との間を窒化珪素（ＳｉＮ）からなる保護膜９０５で被覆している。これにより、III族窒化物半導体のトラップ準位を低減することができる。なお、図２２において、９０１は基板であり、９０２はキャリア走行層である。
【０００５】
また特許文献２には、III族窒化物半導体の上面を窒化珪素膜で被覆するとともにゲート電極からドレイン電極へひさし状に張り出したフィールド・プレート電極を形成することが記載されている。
【０００６】
また特許文献３には、III族窒化物半導体層のうちゲート電極の下に存する部分に堀り込みを形成してスパイクゲート構造とすることにより、周波数分散を抑制することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２００４−２００２４８号公報
【特許文献３】特開２００５−２１０１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献１から３に開示された技術のうち特許文献３に開示された技術を用いればトラップ準位の影響を効果的に抑制できるため好ましい。しかし、特許文献３には、具体的な解決方法が開示されていないので、III族窒化物半導体を有する半導体装置を歩留まり良く製造することが難しい。
【０００９】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、III族窒化物半導体を有する半導体装置において、再現性良く電流コラプスの発生を抑制できることにある。
【課題を解決するための手段】
【００１０】
本発明にかかる半導体装置は、基板と、積層型半導体層と、ソース電極と、ドレイン電極と、ゲート電極と、凹部とを備えている。積層型半導体層は第１および第２窒化物系化合物半導体層を有し、第１窒化物系化合物半導体層は基板の上方に設けられており、第２窒化物系化合物半導体層は第１窒化物系化合物半導体層の上方に設けられている。第２窒化物系化合物半導体層の方が第１窒化物系化合物半導体層よりもバンドギャップが大きい。ソース電極およびドレイン電極の少なくとも一部分が積層型半導体層に接するように設けられており、凹部は積層型半導体層の上面のうちソース電極とドレイン電極との間に位置するように設けられており、積層型半導体層の層厚方向に凹んでいる。ゲート電極は凹部の開口を覆うように凹部の上方に設けられている。
【００１１】
上記構成では、半導体装置がオフ状態であるときに、表面準位由来の空乏層がチャネルに与える影響を抑制することができ、電流コラプスの発生を抑制することができる。
【００１２】
本発明の半導体装置では、前記凹部の底面に接してゲート電極が形成されたと仮定した場合のトランジスタの閾値電圧をＶｐ１とし、前記積層型半導体層の上面に接してゲート電極が形成されたと仮定した場合のトランジスタの閾値電圧をＶｐ２とするとき、閾値電圧の差ΔＶｐが、ΔＶｐ＝Ｖｐ１−Ｖｐ２≧２．５Ｖであることが好ましい。これにより電流コラプスの発生を効果的に抑制することができる。
【００１３】
本発明の半導体装置では、凹部の深さは１５ｎｍ以上であることが好ましい。
【００１４】
本発明の半導体装置では、積層型半導体層は、最上層として、第２窒化物系化合物半導体層の上方に設けられたｎ型窒化物系化合物半導体層を有していてもよい。この場合、ゲート電極とソース電極との間に位置するｎ型窒化物系化合物半導体層の一部分、およびゲート電極とドレイン電極との間に位置する前記ｎ型窒化物系化合物半導体層の一部分のうち少なくとも一方が除去されていることが好ましい。これにより、ｎ型窒化物系化合物半導体層を介したリーク電流の低減を図ることができる。
【００１５】
本発明の半導体装置では、ソース電極およびドレイン電極の一部分が、前記第１窒化物系化合物半導体層に接していることが好ましい。これにより、ソース電極およびドレイン電極のオーミック接触抵抗を低減することができる。
【００１６】
本発明の半導体装置では、第２窒化物系化合物半導体層は、第２窒化物系化合物半導体層よりもバンドギャップが大きい窒化物系化合物半導体層を含んでいることが好ましい。これにより、第２窒化物系化合物半導体層よりもバンドギャップが大きい窒化物系化合物半導体層がエッチングストップ層となり、凹部の深さを再現性良く制御することが可能となる。
【００１７】
後述の好ましい実施形態では、ゲート電極は、凹部の底面および積層型半導体層の上面の一部に接している。
【００１８】
この場合、積層型半導体層の上面の一部分に接しているとともに凹部を露出するように開口した絶縁膜をさらに備えており、ゲート電極の一部分は絶縁膜の上方に設けられていることが好ましい。これにより、積層型半導体層の上面に存在する表面準位を低減することができる。さらに、凹部の開口付近において絶縁膜の開口の方が凹部の開口よりも大きければ、半導体装置の製造歩留まりを向上させることができる。
【００１９】
また、ゲート電極と凹部の底面との間に設けられた第２の絶縁膜をさらに備えていることが好ましい。これにより、ゲート電極と凹部の底面との密着性を向上させることができる。
【００２０】
また、凹部および積層型半導体層の上面の一部分に接する第３の絶縁膜をさらに備え、ゲート電極は、第３の絶縁膜の上面に接して設けられていることが好ましい。これにより、ゲートリーク電流を低減することができる。
【００２１】
また、凹部の底面に接し、前記ゲート電極と前記絶縁膜との間に位置するように設けられた第４の絶縁膜をさらに備えていてもよい。
【００２２】
また、積層型半導体層の上方に位置する前記ゲート電極の張り出した部分の長さは、前記ソース電極側よりも前記ドレイン電極側の方が長いことが好ましい。これにより、ゲート電極とドレイン電極との間における電界集中を緩和することができる。
【００２３】
後述の好ましい別の実施形態では、凹部の開口を覆うように、ゲート電極と積層型半導体層の間に位置するように設けられたｐ型窒化物系化合物半導体層をさらに備え、ｐ型窒化物系化合物半導体層は、電圧印加によって電流を制御する端子の一部である。これにより、電流コラプスの発生を抑制できるだけでなく、ノーマリオフ動作を実現することができる。
【００２４】
この場合、ｐ型窒化物系化合物半導体層の最表層での不純物濃度は、ｐ型窒化物系化合物半導体層のうち最表層以外の部分での不純物濃度よりも高いことが好ましい。これにより、ゲート抵抗を低減することが可能になる。
【００２５】
また、凹部の底面の上方に位置するｐ型窒化物系化合物半導体層の膜厚は、積層型半導体層の上面に位置するｐ型窒化物系化合物半導体層の膜厚よりも厚いことが好ましい。これにより、積層型半導体層表面に存在する表面準位を低減することができ、電流コラプスをさらに抑制することが可能になる。
【００２６】
本発明にかかる第１の半導体装置の製造方法は、基板の上方に、第１窒化物系化合物半導体層と第２窒化物系化合物半導体からなる成長層とを結晶成長させる工程（ａ）と、成長層の上面の一部分に、マスクを設ける工程（ｂ）と、工程（ｂ）の後成長層を再成長させることにより、成長層の上面のうちマスクが形成された部分が底面となる凹部を有する第２窒化物系化合物半導体層を第１窒化物系化合物半導体層の上に形成する工程（ｃ）と、少なくとも一部分が第２窒化物系化合物半導体層に接するようにソース電極およびドレイン電極を形成するとともに、凹部の開口を覆うようにゲート電極を形成する工程（ｄ）とを備えている。
【００２７】
本発明にかかる第２の半導体装置の製造方法は、基板の上方に、第１窒化物系化合物半導体層および第２窒化物系化合物半導体層を結晶成長させる工程（ｅ）と、第２窒化物系化合物半導体層の上面に凹部を形成する工程（ｆ）と、工程（ｆ）の後、凹部の開口を覆うようにｐ型窒化物系化合物半導体層を結晶成長させる工程（ｇ）と、少なくとも一部分が第２窒化物系化合物半導体層に接するようにソース電極およびドレイン電極を形成するとともに、ｐ型窒化物系化合物半導体層の上方にゲート電極を形成する工程（ｈ）とを備えている。
【発明の効果】
【００２８】
本発明によれば、電流コラプスの発生を抑制することができる。
【図面の簡単な説明】
【００２９】
【図１】実施形態１にかかるＦＥＴの構成を示す断面図である。
【図２】（ａ）は実施形態１にかかるＦＥＴにおけるトランジスタ動作を模式的に示す図であり、（ｂ）は従来の形態にかかるＦＥＴにおけるトランジスタ動作を模式的に示す図である。
【図３】（ａ）は直流電圧およびパルス電圧を印加した時の実施形態１にかかるＦＥＴに流れたドレイン電流を示すグラフ図であり、（ｂ）は直流電圧およびパルス電圧を印加した時の従来の形態にかかるＦＥＴに流れたドレイン電流を示すグラフ図である。
【図４】実施形態１にかかるＦＥＴに対して、凹部の深さに対するコラプス度を検討した結果を示すグラフ図である。
【図５】実施形態１にかかるＦＥＴに対して、閾値電圧差ΔＶｐに対するコラプス度を検討した結果を示すグラフ図である。
【図６】実施形態１にかかるＦＥＴに対して、第２窒化物半導体層のＡｌの組成比と凹部の深さとに対するコラプス度をシミュレーションした結果を示すグラフ図である。
【図７】実施形態２にかかるＦＥＴの構成を示す断面図である。
【図８】実施形態２にかかるＦＥＴのゲート電極下におけるエネルギーバンド図である。
【図９】（ａ）は実施形態２にかかるＦＥＴに流れたドレイン電流を示すグラフ図であり、（ｂ）は実施形態２にかかるＦＥＴに流れたドレイン電流およびゲート電圧を変化させたときの相互コンダクタンスを示すグラフ図である。
【図１０】直流電圧およびパルス電圧を印加した時の実施形態２にかかるＦＥＴに流れたドレイン電流を示すグラフ図である。
【図１１】（ａ）〜（ｅ）は実施形態２にかかるＦＥＴの製造工程を示す断面図である。
【図１２】（ａ）および（ｂ）は実施形態２にかかるＦＥＴの製造工程のうちの一部の工程の第１例を示す断面図である。
【図１３】（ａ）および（ｂ）は実施形態２にかかるＦＥＴの製造工程のうちの一部の工程の第２例を示す断面図である。
【図１４】実施形態２の第１変形例にかかるＦＥＴの構成を示す断面図である。
【図１５】実施形態３にかかるＦＥＴの構成を示す断面図である。
【図１６】実施形態３にかかるＦＥＴの別の構成を示す断面図である。
【図１７】実施形態４にかかるＦＥＴの構成を示す断面図である。
【図１８】（ａ）〜（ｇ）は実施形態４にかかるＦＥＴの製造工程を示す断面図である。
【図１９】実施形態５にかかるＦＥＴの構成を示す断面図である。
【図２０】実施形態６にかかるＦＥＴの構成を示す断面図である。
【図２１】実施形態７にかかるＦＥＴの構成を示す断面図である。
【図２２】従来の形態にかかるＦＥＴの構成を示す断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の実施形態では半導体装置として電界効果トランジスタ（ＦＥＴ）を例に挙げているが、本発明は、以下の実施形態に限定されない。なお、以下の実施形態において、実質的に同一の構成要素には同一の符号を付し、その説明を省略する場合がある。
【００３１】
《発明の実施形態１》
図１は、本実施形態にかかるＦＥＴ１の構成を示す断面図である。
【００３２】
本実施形態にかかるＦＥＴ１は、基板１０１と、バッファ層１０２と、第１窒化物半導体層（第１窒化物系化合物半導体層）１０３と、第２窒化物半導体層（第２窒化物系化合物半導体層）１０４と、素子分離領域１０５と、ソース電極１０６と、ドレイン電極１０７と、ゲート電極１０８とを備えている。また、第２窒化物半導体層１０４には、凹部１１０ａが層厚方向に凹むように形成されている。
【００３３】
具体的には、図１に示すように、基板１０１の上には、バッファ層１０２と第１窒化物半導体層１０３と第２窒化物半導体層１０４とが順に積層されており、第１窒化物半導体層１０３と第２窒化物半導体層１０４とが積層型半導体層１１０を構成している。第２窒化物半導体層１０４は第１窒化物半導体層１０３にヘテロ接合されており、そのため、第１窒化物半導体層１０３の上面近傍には二次元電子ガス層１０９が形成されている。また、素子分離領域１０５は、積層型半導体層１１０の側面に形成されている。ソース電極１０６およびドレイン電極１０７は凹部１１０ａを挟むように第２窒化物半導体層１０４の上面に設けられており、ゲート電極１０８は凹部１１０ａの開口を覆うように第２窒化物半導体層１０４の上面に設けられているとともに凹部１１０ａ内にも充填されている。このように、本実施形態にかかるＦＥＴ１は掘り込みゲート構造を有しているので、第２窒化物半導体層１０４の表面に存在する表面準位がチャネルに与える影響を低減することができ、電流コラプスの発生を抑制できる。
【００３４】
ここで、本実施形態にかかるＦＥＴ１を構成する半導体層などの材質を具体的に示す。基板１０１は、サファイア基板であることが好ましく、SiC 基板、Si 基板および GaN 基板等を用いても良い。バッファ層１０２は、例えば窒化アルミニウム(AlN)からなる層である。第２窒化物半導体層１０４は Al を含んでいることが好ましい。第１窒化物半導体層１０３と第２窒化物半導体層１０４との組み合わせの一例として、第１窒化物半導体層１０３がアンドープ GaN 層であり、第２窒化物半導体層１０４がアンドープ Al0.25GaN である。ここで、第１および第２窒化物半導体層１０３，１０４はアンドープ層でなくてもよい。また、AlGaN 層（第２窒化物半導体層１０４）における Al 組成は層厚方向において変化してもよい。例えば、第２窒化物半導体層１０４は、 Al 組成値が第１窒化物半導体層１０３との界面から第２窒化物半導体層１０４の上面へ向かうにつれて増加するように形成されていてもよく、 Al 組成値が相異なる２層以上の半導体層が積層されたものであってもよい。組み合わせの別の例として、第１および第２窒化物半導体層１０３，１０４は共に AlGaN 層であり、Al の組成比が第１窒化物半導体層１０３に比べて第２窒化物半導体層１０４の方が高い。また、第１および第２窒化物半導体層１０３，１０４はそれぞれ In を含んでいても良い。なお、アンドープとは、結晶成長中に、不純物を意図的にドープさせていないことを意味する。素子分離領域１０５は素子分離領域１０５以外の部分よりも高抵抗であればよく、例えばホウ素(B)などの不純物が注入されることにより形成されている。ソース電極１０６およびドレイン電極１０７はチタン(Ti)とアルミニウム(Al)との積層構造であることが好ましく、ゲート電極１０８は第２窒化物半導体層１０４にショットキー接合可能な金属であることが好ましく、パラジウム(Pd)、ニッケル(Ni)および白金(Pt)などの仕事関数の大きい金属であることが好ましい。
【００３５】
また、本実施形態にかかるＦＥＴ１を構成する基板１０１などの層厚を具体的に示すと、基板１０１の厚みは１０μｍ以上１０００μｍ以下であることが好ましく、例えば４５０μｍである。バッファ層１０２の層厚は１０ｎｍ以上５００ｎｍ以下であることが好ましく、例えば１００ｎｍである。第１窒化物半導体層１０３の層厚は０．０１μｍ以上８μｍ以下であることが好ましく、例えば２μｍである。第２窒化物半導体層１０４の層厚は１ｎｍ以上１００ｎｍ以下であることが好ましく、例えば４５ｎｍである。
【００３６】
ところで、電流コラプスとは、窒化物半導体層の表面に存在する表面準位にキャリアがトラップされたときに、そのトラップによるキャリアの捕獲時間が長いのでトランジスタをオフ状態からオン状態へ切り替えたときにドレイン電流が減少する状態のことである。以下では、図２を用いて、ＦＥＴにおいて電流コラプスが発生する理由を説明する。図２（ａ）は本実施形態にかかるＦＥＴ１における空乏層５１の様子を模式的に示した図であり、図２（ｂ）は掘り込みゲート構造を有していないＦＥＴ（以下では、「従来のＦＥＴ」という）における空乏層５１の様子を模式的に示した図である。
【００３７】
電流コラプスが発生する理由としては、次のように考えられている。一般に、本実施形態にかかるＦＥＴ１のようにヘテロ接合面を有するＦＥＴでは、ドレイン電極に電圧を印加すると、ヘテロ接合近傍に存在する二次元電子ガス層をキャリアが流れ、ドレイン電流となる。窒化物半導体層を有するＦＥＴでは、窒化物半導体層の表面における表面準位密度が高く、それに起因して空乏層（表面準位由来の空乏層）が発生する。この空乏層が二次元電子ガス層にまで達すると、二次元電子ガス層が高抵抗となるのでドレイン電流が減少し、その結果、電流コラプスが発生する。
【００３８】
表面準位由来の空乏層は、ゲート電極の脇に存在する。なお、図２（ａ）および図２（ｂ）では空乏層５１はゲート電極１０８の下にも存在しているが、ゲート電極１０８の下に存在している空乏層はゲート電極１０８と第２窒化物半導体層１０４とのショットキー接合に起因して存在する空乏層（ショットキー接合由来の空乏層）５１ａである。ショットキー接合由来の空乏層５１ａはゲート電圧に応じて変化する（具体的には正のゲート電圧が印加されると縮む）が、表面準位由来の空乏層５１ｂはゲート電圧に応じて変化しにくい。（具体的にはゲート電圧が印加されてもそれほど縮まない）。そのため、ＦＥＴをオフ状態からオン状態に切り替えると、図２（ａ）および図２（ｂ）に示すように、ショットキー接合由来の空乏層５１ａは表面準位由来の空乏層５１ｂよりも大きく縮み、空乏層５１の下面はＬ１からＬ２へと変化する。
【００３９】
具体的に説明すると、従来のＦＥＴでは、図２（ｂ）に示すように、オフ状態であるときには、ショットキー接合由来の空乏層５１ａも表面準位由来の空乏層５１ｂも二次元電子ガス層１０９内にまで拡がって存在している。従来のＦＥＴをオフ状態からオン状態に切り替えると、上述のようにショットキー接合由来の空乏層５１ａの方が表面準位由来の空乏層５１ｂよりも大きく縮むので、ショットキー接合由来の空乏層５１ａは二次元電子ガス層１０９よりも上に存在する一方、表面準位由来の空乏層５１ｂの一部分は二次元電子ガス層１０９内に存在する。そのため、二次元電子ガス層１０９は高抵抗となり、電流コラプスが発生してしまう。
【００４０】
一方、本実施形態にかかるＦＥＴ１では、凹部１１０ａが第２窒化物半導体層１０４に形成されている。このように第２窒化物半導体層１０４に凹部１１０ａを形成するので、従来のＦＥＴに比べて、第２窒化物半導体層１０４の膜厚が増大し、第２窒化物半導体層１０４の上面と二次元電子ガス層１０９との距離が大きくなる。そのため、ＦＥＴ１がオフ状態であるときにも、図２（ａ）に示すように、表面準位由来の空乏層５１ｂの下面は二次元電子ガス層１０９よりも上に存在する。これより、本実施形態にかかるＦＥＴ１では、ＦＥＴがオフ状態であるかオン状態であるかに関わらず二次元電子ガス層１０９は表面準位由来の空乏層の影響を受けないので、電流コラプスの発生を抑制することが可能になる。
【００４１】
以上より、凹部１１０ａの深さを最適化すれば、ＦＥＴ１がオフ状態であるときに表面準位由来の空乏層５１ａの下面が二次元電子ガス層１０９よりも上に存在するので、電流コラプスの発生を抑制することができる。
【００４２】
そこで、本願発明者らは、実験により、ゲート電極１０８が掘り込み構造であれば電流コラプスの発生を抑制できることを確認し、凹部１１０ａの深さを最適化した。
【００４３】
まず、本願発明者らは、ゲート電極１０８が掘り込み構造であれば電流コラプスの発生を抑制できることを確認した。具体的には、本実施形態にかかるＦＥＴ１と従来のＦＥＴとを用意し、それぞれのＦＥＴに直流電圧およびパルス電圧を印加してドレイン電流を測定した。パルス電圧印加では、パルス幅が０．５μ秒でありパルス間隔が１ｍ秒であるパルスを用いた。また、本実施形態にかかるＦＥＴ１では、凹部１１０ａの深さを２５ｎｍとした。図３（ａ）は本実施形態にかかるＦＥＴ１に流れたドレイン電流を示すグラフ図であり、図３（ｂ）は従来のＦＥＴに流れたドレイン電流を示すグラフ図である。図３（ａ）および図３（ｂ）において、実線はパルス電圧を印加した場合の結果を示しており、破線は直流電圧を印加した場合の結果を示している。ここで、図３（ａ）および（ｂ）に示すように、ゲート電圧（Ｖｇ）を１Ｖ間隔で−４Ｖから１Ｖまで変化させている。
【００４４】
ＦＥＴにおいて電流コラプスの発生が抑制されていれば、ＦＥＴにパルス電圧を印加した場合のドレイン電流値（Ids_pulse）はＦＥＴに直流電圧を印加した場合のドレイン電流値（Ids_0）と略同一の値を示す。一方、電流コラプスが発生していれば、ＦＥＴにパルス電圧を印加した場合のドレイン電流値（Ids_pulse）はＦＥＴに直流電圧を印加した場合のドレイン電流値（Ids_0）よりも小さくなる。
【００４５】
図３（ｂ）に示すように、従来のＦＥＴでは、パルス電圧を印加したときに流れたドレイン電流（Ids_pulse）は直流電圧を印加したときに流れたドレイン電流（Ids_0）の１／３以下であった。一方、図３（ａ）に示すように、本実施形態にかかるＦＥＴ１では、パルス電圧を印加したときに流れたドレイン電流（Ids_pulse）は直流電圧を印加したときに流れたドレイン電流（Ids_0）と略同一であった。以上より、ゲート電極１０８が掘り込み構造であれば電流コラプスの発生を抑制できることが確認できた。
【００４６】
次に、本願発明者らは、凹部１１０ａの深さを最適化した。具体的には、第１窒化物半導体層１０３としてＧａＮ層を用い、第２窒化物半導体層１０４として Ａｌ０．２５ＧａＮ層を用い、凹部１１０ａの深さが相異なるＦＥＴを用意し、各ＦＥＴに対してコラプス度を測定した。コラプス度とは、ＦＥＴにパルス電圧を印加した時に流れたドレイン電流（Ids_pulse）と、ＦＥＴに直流電圧を印加した時に流れたドレイン電流（Ids_0）との比（Ids_pulse/Ids_0）であり、コラプス度が１に近いほど電流コラプスの発生が抑制されていることを示している。
【００４７】
測定結果を図４に示す。図４に示すように、凹部１１０ａの深さが１５ｎｍ以上であれば電流コラプスの発生を抑制できた。よって、電流コラプスの発生を抑制するためには、凹部１１０ａの深さは１５ｎｍ以上であればよく、２０ｎｍ以上であることが好ましく、２５ｎｍ以上であれば更に好ましい。
【００４８】
以上では、凹部１１０ａの深さを最適化することによりコラプスフリーを実現しているが、堀り込みゲート電極１０８を有するトランジスタの閾値電圧の差ΔＶｐという観点からコラプスフリーを実現すると、以下のようになる。
【００４９】
分極電界に起因するAlGaN/GaNヘテロ接合における二次元電子ガスのキャリア濃度は、電子供給層であるAlGaN層（第２窒化物半導体層）の膜厚を厚くすることで増大する。言い換えると、第２窒化物半導体層の膜厚が増大すれば、閾値電圧が負側へシフトする。よって、凹部の底面に接してゲート電極が形成されたと仮定した場合のトランジスタの閾値電圧をＶｐ１とし、積層型半導体層の上面に接してゲート電極が形成されたと仮定した場合のトランジスタの閾値電圧をＶｐ２とした場合、Ｖｐ１の方がＶｐ２よりも正側の電圧値となる。そして、凹部１１０ａの深さを深くするほど、閾値電圧の差ΔＶｐ＝Ｖｐ１−Ｖｐ２は大きくなる。電流コラプスは、表面準位に起因する空乏層によりチャネルが閉じてしまうことによって、発生する。そのため、凹部１１０ａを形成しΔＶｐを大きくすることで、ゲート電極１０８脇の下方に存在するチャネルを常にオン状態とし、凹部１１０ａの底面の下方に存在する空乏層をゲート電極１０８で制御することのみによりＦＥＴのオン・オフ動作をすることで、電流コラプスの発生を抑制することが可能になる。
【００５０】
本願発明者らは、閾値電圧の差ΔＶｐも最適化した。具体的には、第１窒化物半導体層１０３としてＧａＮ層、第２窒化物半導体層１０４として Ａｌ０．２５ＧａＮ層を用い、ΔＶｐが相異なるＦＥＴを用意し、各ＦＥＴに対してコラプス度を測定した。その測定結果を図５に示す。図５に示すように、電流コラプスの発生を抑制するためには、ΔＶｐが２．５Ｖ以上であればよく、ΔＶｐが３Ｖ以上であれば好ましい。
【００５１】
ここで、閾値電圧の差ΔＶｐは、例えば、以下に示す２つの方法で測定することができる。第１の方法では、まず、ΔＶｐの測定を行う前に、試験用トランジスタＴｒ０の第２窒化物半導体層１０４における Al の組成比、第２窒化物半導体層１０４の層厚および凹部１１０ａの深さを測定する。次に、２つのトランジスタＴｒ１，Ｔｒ２を製造する。このとき、トランジスタＴｒ１，Ｔｒ２には凹部１１０ａを形成せず、第２窒化物半導体層１０４の Al 組成比はトランジスタＴｒ０，Ｔｒ１，Ｔｒ２において略同一とする。第２窒化物半導体層１０４の層厚は、トランジスタＴｒ１ではトランジスタＴｒ０における第２窒化物半導体層１０４の層厚から測定した凹部１１０ａの深さを差し引いたものとし、トランジスタＴｒ２では第２窒化物半導体層１０４の層厚はトランジスタＴｒ０における第２窒化物半導体層１０４の層厚とする。続いて、トランジスタＴｒ１において閾値電圧Ｖｐ（Ｔｒ１）を測定し、トランジスタＴｒ２において閾値電圧Ｖｐ（Ｔｒ２）を測定する。そして、Ｖｐ（Ｔｒ１）−Ｖｐ（Ｔｒ２）を算出すればΔＶｐを測定することができる。
【００５２】
なお、閾値電圧を以下のように定義する。まず、ドレイン電圧を任意の値にして、トランジスタの伝達特性（ゲート電圧（Ｖｇｓ）に対するドレイン電流（Ｉｄｓ）の変化）を測定する。次に、Ｉｄｓの平方根（√Ｉｄｓ）をＹ軸とし、ＶｇｓをＸ軸として曲線を描く。そして、この曲線の傾きが最大となる点で接線を引き、この接線とＸ軸（√Ｉｄｓ＝０）との交点でのＶｇｓの値を閾値電圧とする。
【００５３】
第２の方法では、第２窒化物半導体層１０４における Al 組成、第２窒化物半導体層１０４の層厚および凹部１１０ａの深さを測定し、式１を用いてＶｐ１及びＶｐ２を算出し、ΔＶｐ（＝Ｖｐ１−Ｖｐ２）を求める。
【００５４】
（式１）は、
Ｖｐ＝φｂ−ΔＥｃ−（qｎｓｄ）／ε （Ｖ）
であり、式１では、φｂはショットキー障壁の高さであり、ΔＥｃは第１窒化物半導体層１０３と第２窒化物半導体層１０４とにおける伝導帯でのバンドオフセットであり、ｑは電子の電荷量であり、ｎｓは分極によるシートキャリア密度であり、ｄは第２窒化物半導体層１０４の層厚であり、εは第２窒化物半導体層１０４の誘電率である。
【００５５】
さらに、本願発明者らは、第２窒化物半導体層１０４における Al の組成比と凹部１１０ａの深さとの関係をシミュレーションした。具体的には、第１窒化物半導体層をＧａＮ層とし、第２窒化物半導体層をＡｌｘＧａ１−ｘＮ層（０＜ｘ≦１）として、Al の組成比を変化させた時にΔＶｐが２．５Ｖ以上になる凹部の深さを求めた。
【００５６】
シミュレーション結果を図６に示す。図６に示す斜線領域がコラプスフリー領域（電流コラプスの発生が抑制されている領域）であり、Ａｌの組成比が小さくなるに従い、凹部の深さをより大きくしなければならないことがわかる。
【００５７】
このようなＦＥＴ１は、例えば以下に示す方法に従って製造することができる。
【００５８】
まず、例えば有機金属気相成長（Metal Organic Chemical Vapor Deposition ; MOCVD法）を用いて、基板１０１の表面にバッファ層１０２、第１窒化物半導体層１０３および第２窒化物半導体層１０４を順次エピタキシャル成長させる。
【００５９】
次に、例えば塩素（Cl2）ガスを用いてドライエッチングを行うことにより、第２窒化物半導体層１０４の表面に凹部１１０ａを形成する。
【００６０】
続いて、例えばホウ素をイオン注入することにより、素子分離領域１０５を形成する。
【００６１】
続いて、例えば電子ビーム蒸着法およびリフトオフ法を用いて、第２窒化物半導体層１０４の上面にソース電極１０６およびドレイン電極１０７を形成する。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
【００６２】
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極１０８を凹部１１０ａ内に充填させるとともに凹部１１０ａの開口を覆うように第２窒化物半導体層１０４の上面に設ける。これにより、本実施形態にかかるＦＥＴ１を製造することができる。
【００６３】
《発明の実施形態２》
図７は、実施形態２にかかるＦＥＴ１１の構造を示す断面図である。
【００６４】
本実施形態にかかるＦＥＴ１１では、上記実施形態１におけるＦＥＴ１とは異なり、ゲート電極１１８の下面と凹部１１０ａの底面との間にはｐ型窒化物半導体層１１７が設けられている。具体的には、ｐ型窒化物半導体層１１７は、凹部１１０ａ内に設けられているとともに第２窒化物半導体層１０４の上面にも設けられており、言い換えると、ｐ型窒化物半導体層１１７のうち凹部１１０ａの底面の上方に設けられた部分は、ｐ型窒化物半導体層１１７のうち第２窒化物半導体層１０４の上面に設けられた部分よりも分厚い。ゲート電極１１８は、ｐ型窒化物半導体層１１７の上面に設けられている。このような構成であっても、凹部の深さが１５ｎｍ以上であれば、換言するとΔＶｐが２．５Ｖ以上であれば、コラプスフリーを実現することができる。なお、ｐ型窒化物半導体層１１７としては、ｐ型を供する不純物が添加されたIII 族窒化物半導体層を用いることができ、例えば Mg が添加された GaN 層を用いることができる。
【００６５】
本実施形態にかかるＦＥＴ１１を構成する半導体層の材質および層厚を具体的に示す。ｐ型窒化物半導体層１１７は、Mgがドープされた半導体層であることが好ましく、例えば、Alの組成比が第２窒化物半導体層１０４の組成比と等しいMgドープAl0.25GaNであってもよい。なお、ｐ型窒化物半導体層１１７において、Al組成比は、0.25に限定されず、また、ｐ型窒化物半導体層１１７の層厚方向において一定であっても異なっていても良い。さらには、ｐ型窒化物半導体層１１７は、Alが含まれていないｐ型窒化物半導体層、例えばMgドープGaNであってもよい。ｐ型窒化物半導体層１１７での不純物濃度は、ｐ型窒化物半導体層への空乏層の広がりを抑えるために1×1018cm-3以上であることが望ましい。ｐ型窒化物半導体層１１７の層厚は、１０ｎｍ以上５００ｎｍ以下であることが好ましく、例えば１００ｎｍである。このようなｐ型窒化物半導体層１１７は、電圧印加によって電流を制御する端子の一部として機能する。
【００６６】
ゲート電極１０８は、ｐ型窒化物半導体層１１７とオーミック接合可能な金属であることが好ましく、例えば、パラジウム(Pd)、ニッケル(Ni)および白金(Pt)などの仕事関数の大きい金属であることが好ましい。また、不図示であるが、ｐ型窒化物半導体層１１７よりも不純物濃度が高いｐ＋型窒化物半導体層がｐ型窒化物半導体層１１７の最表層に設けられていれば、ｐ型窒化物半導体層１１７とゲート電極１０８とのオーミック接合をとりやすいので好ましい。このp＋型窒化物半導体層での不純物濃度は、5×1018cm-3以上であることが望ましい。
【００６７】
図８には、本実施形態にかかるＦＥＴ１１のゲート領域におけるエネルギーバンド図を示す。このようにゲート電極１１８直下にｐ型窒化物半導体層１１７を挿入することにより、第２窒化物半導体層１０４であるＡｌＧａＮ層と第１窒化物半導体層１０３であるＧａＮ層との界面に存在するチャネルのエネルギー位置がフェルミ準位より高くなる。この結果、ゲート電極１１８直下でのみチャネルとなる二次元電子ガスを空乏化させることができるので、ＦＥＴの閾値電圧の０Ｖ以上にすること、所謂ノーマリオフ動作を実現することが可能になる。
【００６８】
図９（ａ）および（ｂ）には、本実施形態にかかるＦＥＴ１１において得られた電流―電圧特性を示す。図９（ａ）には、ゲート電圧を１Ｖ間隔で０Ｖ〜６Ｖまで印加したときのドレイン電流―ドレイン電圧特性であり、図９（ｂ）における特性９１はドレイン電流―ゲート電圧特性を示しており、図９（ｂ）における特性９２は相互コンダクタンス―ゲート電圧特性を示している。なお、凹部１１０ａの深さは１５ｎｍである。図９（ａ）および（ｂ）に示すように、本実施形態では、閾値電圧は約０．６Ｖであり、ゲート電圧が０Ｖ以下においてはドレイン電流が流れていないノーマリオフ動作を実現していることがわかる。また、最大ドレイン電流は390mA/mmであり、ノーマリオフ型窒化物半導体FETとしては非常に大きなドレイン電流が得られている。
【００６９】
さらに、本実施形態にかかるＦＥＴ１１に対して、直流電圧およびパルス電圧を印加してドレイン電流の測定を行い、電流コラプスの評価を行った。この結果を図１０に示す。なお、ドレイン電流の測定条件は上記実施形態１に記載した測定条件と同じであり、実線はパルス電圧を印加した場合の結果を示しており、破線は直流電圧を印加した場合の結果を示している。図１０に示すように、パルス電圧を印加したときに流れたドレイン電流(Ids_pulse)は直流電圧を印加したときに流れたドレイン電流（Ids_0）と略同一であったので、本実施形態にかかるＦＥＴ１１では電流コラプスの発生を抑制できていることがわかる。
【００７０】
本実施形態にかかるＦＥＴ１１は、ゲート電極１１８を形成する前にｐ型窒化物半導体層１１７を凹部１１０ａ内で成長させその後ｐ型窒化物半導体層１１７の上面にゲート電極１１８を設けることにより、製造することができる。さらに詳細な製造方法を以下に示す。
【００７１】
図１１には本実施形態にかかるＦＥＴ１１の製法を示す断面図であり、図１２にはｐ型窒化物半導体層１１７の第１の形成方法を示しており、図１３にはｐ型窒化物半導体層１１７の第２の形成方法を示している。
【００７２】
まず、図１１（ａ）に示すように、例えばMOCVD法を用いて、基板１０１の表面にバッファ層１０２、第１窒化物半導体層１０３および第２窒化物半導体層１０４を順次エピタキシャル成長させる（工程（ｅ））。
【００７３】
次に、例えば塩素（Cl2）ガスを用いて、ドライエッチングを行う。これにより、図１１（ｂ）に示すように、第２窒化物半導体層１０４の表面に凹部１１０ａを形成する（工程（ｆ））。
【００７４】
続いて、図１１（ｃ）に示すように、ｐ型窒化物半導体層１１７を凹部１１０ａの開口を覆うように第２窒化物半導体層１０４の上面に設ける（工程（ｇ））。このとき、ｐ型窒化物半導体層１１７を設ける方法としては、以下に示す２通りがある。
【００７５】
１つ目の方法では、まず、図１２（ａ）に示すように第２窒化物半導体層１０４の上面にマスク（例えば、ＳｉＯ２膜）１１９を形成し、次に、図１２（ｂ）に示すように第２窒化物半導体層１０４の上面のうちマスク１１９が形成されていない部分にｐ型窒化物半導体層１１７を結晶成長させ、その後マスク１１９を除去する。
【００７６】
２つ目の方法を示す。まず、図１３（ａ）に示すように、第２窒化物半導体層１０４の上面全体および凹部１１０ａ内にｐ型窒化物半導体層１１７を結晶成長させる。次に、図１３（ｂ）に示すように、ｐ型窒化物半導体層１１７の上面のうち凹部１１０ａの開口の上に位置する部分にマスク（例えば、レジスト）１２９を形成した後、凹部１１０ａの上部以外に形成された不要なｐ型窒化物半導体層１１７をドライエッチングする。その後、マスク１２９を除去する。
【００７７】
続いて、図１１（ｄ）に示すように、例えばホウ素をイオン注入することにより、素子分離領域１０５を形成する。
【００７８】
続いて、図１１（ｅ）に示すように、例えば電子ビーム蒸着法およびリフトオフ法を用いて、第２窒化物半導体層１０４の上面にソース電極１０６およびドレイン電極１０７を形成する（工程（ｈ））。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
【００７９】
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ｐ型窒化物半導体層１１７の上面にゲート電極１０８を設ける（工程（ｈ））。これにより、本実施形態にかかる変形例のＦＥＴ１１を製造することができる。
【００８０】
なお、ｐ型窒化物半導体層１１７を第２窒化物半導体層１０４の上面に結晶成長させるときには、第２窒化物半導体層１０４の上面にｐ型窒化物半導体層１１７を結晶成長させても良いし、または、第２窒化物半導体層１０４の上面にｐ型窒化物半導体層１１７とは異なる別の半導体層を設け、その別の半導体層の上面にｐ型窒化物半導体層１１７を結晶成長させても良い。
【００８１】
なお、本実施形態にかかるＦＥＴは、以下の第１の変形例にかかるＦＥＴであってもよい。
【００８２】
（第１の変形例）
図１４は、実施形態２の第１の変形例にかかるＦＥＴ２１の構成を示す断面図である。
【００８３】
本変形例にかかるＦＥＴ２１では、ｐ型窒化物半導体層１２７は、凹部１１０ａ内に設けられているだけでなく、第２窒化物半導体層１０４の上面のうちゲート電極１１８とソース電極１０６との間およびゲート電極１１８とドレイン電極１０７との間にも設けられていることが好ましい。これにより、第２窒化物半導体層１０４の表面に存在する表面準位を低減できるため、電流コラプスの発生をさらに抑制することができる。
【００８４】
さらに、ｐ型窒化物半導体層１２７のうち第２窒化物半導体層１０４の上面に設けられた部分の厚みが５ｎｍ程度であれば、ソース電極１０６とドレイン電極１０７との間にｐ型窒化物半導体層１２７を介したリーク電流を抑制することができるため好ましい。
【００８５】
また、第２窒化物半導体層１０４の上面において、ｐ型窒化物半導体層１２７は、ソース電極１０６およびドレイン電極１０７と接するのではなく一部分が除去されていれば、ｐ型窒化物半導体層１２７を介したリーク電流を抑制できるので、好ましい。
【００８６】
本変形例にかかるＦＥＴ２１の製造方法としては、実施形態２に記載の製造方法を用いることが好ましく、ｐ型窒化物半導体層１２７を設ける際には実施形態２の２つ目の方法を用いることが好ましい。
【００８７】
《発明の実施形態３》
図１５は、実施形態３にかかるＦＥＴ２の構成を示す断面図である。
【００８８】
本実施形態にかかるＦＥＴ２では、第２窒化物半導体層１０４の上面には絶縁膜２０５が設けられており、ソース電極２０６、ドレイン電極２０７およびゲート電極２０８は第２窒化物半導体層１０４の上面に設けられている。また、ゲート電極２０８のうち第２窒化物半導体層１０４の上面に設けられた部分は凹部１１０ａの底面の中心軸に対して非対称に形成されており、さらには、ソース電極２０６およびドレイン電極２０７は第２窒化物半導体層１０４を貫通している。以下では、上記実施形態１とは異なる点を主に示す。
【００８９】
本実施形態にかかるＦＥＴ２では、図１５に示すように、基板１０１の上にバッファ層１０２と第１窒化物半導体層１０３と第２窒化物半導体層１０４とが順に積層されている。第１窒化物半導体層１０３と第２窒化物半導体層１０４とが積層型半導体層１１０を構成しており、第１窒化物半導体層１０３の上面近傍には二次元電子ガス層１０９が形成されている。凹部１１０ａは第２窒化物半導体層１０４に形成されており、凹部１１０ａの深さは１５ｎｍ以上である、言い換えるとΔＶｐは２．５Ｖ以上である。
【００９０】
絶縁膜２０５は、第２窒化物半導体層１０４の上面のうちソース電極２０６、ドレイン電極２０７およびゲート電極２０８が設けられていない部分に設けられている。絶縁膜２０５としては、SiN 膜、SiO2膜、AlN 膜、Al2O3 膜、CaF2 膜および HfO2 膜のうちの１つの膜を用いることができ、または、これらの膜のうちの２つ以上の膜が互いに積層された膜を用いても良い。絶縁膜２０５の厚みとしては、１ｎｍ以上１０００ｎｍ以下であることが好ましく、例えば１００ｎｍである。これにより、第２窒化物半導体層１０４の表面に存在する表面準位を低減することができる。また、凹部１１０ａの開口付近では、絶縁膜２０５の開口２０５ａの方が、凹部１１０ａの開口よりも大きい。このことは、ＦＥＴ２の製法を示す際に説明する。
【００９１】
ゲート電極２０８は凹部１１０ａの開口を覆うように第２窒化物半導体層１０４の上面に設けられているとともに凹部１１０ａ内にも充填されており、第２窒化物半導体層１０４の上面では、ゲート電極の張り出した部分の長さは、ソース電極側よりもドレイン電極側の方が長い。これにより、電流コラプスの発生を抑制できるだけでなく、ゲート電極２０８とドレイン電極２０７との間における電界集中を緩和することができるのでトランジスタの耐圧を向上させることが可能となる。
【００９２】
さらに、ソース電極２０６およびドレイン電極２０７は、凹部１１０ａを挟むように第２窒化物半導体層１０４の上面に設けられているとともに、第２窒化物半導体層１０４を貫通して二次元電子ガス層１０９に達している。このようにソース電極２０６の側面もしくは下面およびドレイン電極２０７の側面もしくは下面が二次元電子ガス層１０９に接触するので、ソース電極２０６およびドレイン電極２０７のオーミック接触抵抗を低減することが可能になる。
【００９３】
本実施形態にかかるＦＥＴ２は、例えば以下に示す方法に従って製造することができる。
【００９４】
まず、例えば MOCVD 法を用いて、基板１０１の上にバッファ層１０２、第１窒化物半導体層１０３および第２窒化物半導体層１０４を順次エピタキシャル成長させる。
【００９５】
次に、例えば Cl2 を用いてドライエッチングを行うことにより、第２窒化物半導体層１０４に凹部１１０ａを形成し、ソース電極２０６を形成するためのソース電極用穴１１０ｂとドレイン電極２０７を形成するためのドレイン電極用穴１１０ｃとを形成する。このとき、二次元電子ガス層１０９に達するようにソース電極用穴１１０ｂおよびドレイン電極用穴１１０ｃを形成することが好ましく、例えば穴の深さが６５ｎｍとなるようにソース電極用穴１１０ｂおよびドレイン電極用穴１１０ｃを形成する。
【００９６】
続いて、例えば B をイオン注入することにより、素子分離領域１０５を形成する。
【００９７】
続いて、例えばプラズマ CVD 法やスパッタ法を用いて、第２窒化物半導体層１０４の上面に絶縁膜２０５を形成する。
【００９８】
続いて、ドライエッチング法を用いて、絶縁膜２０５のうちゲート電極２０８とソース電極２０６とドレイン電極２０７とを形成する部分を除去し、電極窓を形成する。ゲート電極の開口２０５ａを形成する際にはその開口２０５ａを凹部１１０ａの開口よりも大きく形成することが好ましい。これにより、凹部１１０ａの底面および内壁面に絶縁膜２０５が残存することを抑制できる。
【００９９】
続いて、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ソース電極用穴１１０ｂ内にソース電極２０６を形成し、ドレイン電極用穴１１０ｃ内にドレイン電極２０７を形成する。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
【０１００】
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極２０８を凹部１１０ａ内に充填させるとともに凹部１１０ａの開口を覆うように第２窒化物半導体層１０４の上面に設ける。これにより、本実施形態にかかるＦＥＴ２を製造することができる。
【０１０１】
本実施形態にかかるＦＥＴ２では、上記実施形態１と同じく電流コラプスの発生を抑制できる。さらには、絶縁膜２０５を第２窒化物半導体層１０４の上面に設けることにより、第２窒化物半導体層１０４の表面に存する表面準位を低減することができ、電流コラプスの発生をさらに抑制できる。また、ゲート電極２０８を非対称構造とすることにより、ＦＥＴ２の耐圧を向上させることができる。その上、ゲート電極２０８を設ける際に電極窓を凹部１１０ａの開口よりも大きく形成することにより、ＦＥＴ２の製造歩留まりを向上させることができる。
【０１０２】
なお、本実施形態では、図１６に示すＦＥＴ１２のように、凹部１１０ａ内に絶縁膜（第４の絶縁膜）２１５が設けられていても良い。絶縁膜２１５は、凹部１１０ａの底面および内壁面に接しているとともに絶縁膜２０５にも接している。ゲート電極２０８は、絶縁膜２１５の上面に接している。
【０１０３】
《発明の実施形態４》
図１７は、本発明の実施形態４にかかるＦＥＴ３の断面図である。
【０１０４】
本実施形態にかかるＦＥＴ３では、凹部１１０ａの底面に第２の絶縁膜３０７が設けられている。以下には、実施形態１とは異なる点を主に示す。
【０１０５】
本実施形態にかかるＦＥＴ３では、図１７に示すように、基板１０１の上にバッファ層１０２と第１窒化物半導体層１０３と第２窒化物半導体層１０４とが順に積層されており、第１窒化物半導体層１０３と第２窒化物半導体層１０４とが積層型半導体層１１０を構成している。第１窒化物半導体層１０３の上面近傍には、二次元電子ガス層１０９が形成されている。凹部１１０ａは第２窒化物半導体層１０４に形成されており、凹部１１０ａの深さは１５ｎｍ以上である、言い換えるとΔＶｐは２．５Ｖ以上である。
【０１０６】
第２の絶縁膜３０７は、ゲート電極３０８の下面と凹部１１０ａの底面とに挟まれている。第２の絶縁膜３０７としては、SiN 膜、SiO2 膜、AlN 膜、Al2O3 膜、CaF2 膜および HfO2 膜のうちの１つの膜を用いることができ、または、これらの膜のうちの２つ以上の膜が互いに積層された膜を用いても良い。第２の絶縁膜３０７の厚みとしては、１ｎｍ以上５００ｎｍ以下であることが好ましく、例えば１００ｎｍである。これにより、ゲート電極３０８と凹部１１０ａの底面との密着性が向上し、ゲート電極３０８が凹部１１０ａから剥れることを防止できる。
【０１０７】
ゲート電極３０８は、凹部１１０ａの開口を覆うように第２窒化物半導体層１０４の上面に設けられているとともに、凹部１１０ａ内では第２の絶縁膜３０７の上面に設けられている。
【０１０８】
図１８（ａ）〜図１８（ｇ）は、本実施形態にかかるＦＥＴ３の製造方法を示す断面図である。
【０１０９】
まず、図１８（ａ）に示すように、例えば MOCVD 法を用いて、基板１０１の上にバッファ層１０２、第１窒化物半導体層１０３およびアンドープ Al0.25GaN 層（成長層）３１４を順にエピタキシャル成長させる（工程（ａ））。
【０１１０】
次に、図１８（ｂ）に示すように、プラズマ CVD 法を用いて、アンドープ Al0.25GaN 層３１４の上面のうちゲート電極３０８を形成する部分に第２の絶縁膜３０７を設ける（工程（ｂ））。
【０１１１】
続いて、例えば MOCVD 法を用いて、アンドープ Al0.25GaN 層３１４を再成長させる（工程（ｃ））。このとき、第２の絶縁膜３０７はマスクとなるので、アンドープ Al0.25GaN 層３１４の上面のうち第２の絶縁膜３０７が形成された部分にはアンドープ Al0.25GaN層が再成長しない。一方、アンドープ Al0.25GaN 層３１４の上面のうち第２の絶縁膜３０７が形成されていない部分の上にはアンドープ Al0.25GaN 層３１４が再成長する。これにより、図１８（ｃ）に示すように、第１窒化物半導体層１０３の上面には第２窒化物半導体層１０４が形成され、第２窒化物半導体層１０４には第２の絶縁膜３０７を底面とする凹部１１０ａが形成される。なお、ここで第２の絶縁膜３０７を除去して、凹部１１０ａを第２の絶縁膜３０７が底面に設けられていない凹部としてもよい。
【０１１２】
このようにアンドープ Al0.25GaN 層３１４を再成長させることにより凹部１１０ａを形成すると、第２窒化物半導体層１０４をエッチングすることにより凹部１１０ａを形成する場合に比べて、以下の２つの利点がある。１つ目の利点は、凹部１１０ａの深さを制御しやすくなるので、ＦＥＴ３の製造歩留まりが向上する，ということである。２つ目の利点は、ドライエッチングによるダメージが凹部１１０ａの内壁面に生じていないので、ＦＥＴ３のゲート特性の向上を図ることができる、ということである。
【０１１３】
続いて、図１８（ｄ）に示すように、ドライエッチング法を用いて、二次元電子ガス層１０９に達するようにソース電極用穴１１０ｂおよびドレイン電極用穴１１０ｃを形成する。その後、例えば B イオンを注入して、素子分離領域１０５を形成する。
【０１１４】
続いて、例えばプラズマ CVD 法やスパッタ法を用いて、第２窒化物半導体層１０４の上面に絶縁膜２０５を形成する。その後、図１８（ｅ）に示すように、ドライエッチング法を用いて絶縁膜２０５の一部を除去し、ソース電極２０６、ドレイン電極２０７およびゲート電極３０８を形成するための電極窓をそれぞれ形成する。このとき、実施形態３と同じく、大きさが穴の開口の大きさよりも大きくなるようにゲート電極窓を形成することが好ましい。
【０１１５】
続いて、図１８（ｆ）に示すように、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ソース電極２０６およびドレイン電極２０７を形成する。その後、熱処理を行って、オーミックコンタクトを形成する。
【０１１６】
そして、図１８（ｇ）に示すように、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極３０８を凹部１１０ａの開口を覆うように第２窒化物半導体層１０４の上面に設けるとともに凹部１１０ａ内においては第２の絶縁膜３０７の上面に設ける（工程（ｄ））。これにより、本実施形態にかかるＦＥＴ３を製造することができる。
【０１１７】
本実施形態にかかるＦＥＴ３では、上記実施形態３と同じく、電流コラプスの発生を抑制できる。その上、ゲート電極３０８は第２の絶縁膜３０７を挟んで凹部１１０ａ内に設けられているので、ゲート電極３０８の密着性を向上させることが可能になる。さらに、第２窒化物半導体層１０４を２段階に分けて結晶成長させることにより第２窒化物半導体層１０４の凹部１１０ａを形成するので、ドライエッチング方法を用いて凹部１１０ａを形成する場合に比べて凹部１１０ａの深さを制御し易く、加えて、ドライエッチングダメージが凹部１１０ａの内面に生じないため、良好なゲート特性を得ることが可能となる。
【０１１８】
《発明の実施形態５》
図１９は、本発明の実施形態５にかかるＦＥＴ４の断面図である。
【０１１９】
本実施形態では、第３の絶縁膜４０５が凹部１１０ａの底面および内壁面にも設けられている。以下には、上記実施形態１とは異なる点を主に示す。
【０１２０】
本実施形態にかかるＦＥＴ４では、図１９に示すように、基板１０１の上にバッファ層１０２と第１窒化物半導体層１０３と第２窒化物半導体層１０４とが順に積層されている。第１窒化物半導体層１０３と第２窒化物半導体層１０４とが積層型半導体層１１０を構成しており、第１窒化物半導体層１０３の上面近傍には二次元電子ガス層１０９が形成されている。凹部１１０ａは第２窒化物半導体層１０４に形成されており、凹部１１０ａの深さは１５ｎｍ以上である、言い換えるとΔＶｐは２．５Ｖ以上である。
【０１２１】
第３の絶縁膜４０５は、第２窒化物半導体層１０４の上面のうちソース電極２０６およびドレイン電極２０７が設けられていない部分に設けられており、凹部１１０ａの底面および内壁面にも設けられている。このように凹部１１０ａの底面および内壁面にも第３の絶縁膜４０５が設けられているので、ゲートリーク電流を低減でき、ＦＥＴ４の耐圧を向上させることができる。ここで、第３の絶縁膜４０５としては、上記実施形態３の絶縁膜２０５と略同一の材質および膜厚からなる膜を用いることができる。
【０１２２】
ゲート電極４０８は、凹部１１０ａの開口を覆っており、第３の絶縁膜４０５で被膜された第２窒化物半導体層１０４の上面に設けられている。
【０１２３】
本実施形態にかかるＦＥＴ４は、以下に示す方法に従って製造することができる。
【０１２４】
まず、例えば MOCVD 法を用いて、基板１０１の表面にバッファ層１０２、第１窒化物半導体層１０３および第２窒化物半導体層１０４を順次エピタキシャル成長させる。
【０１２５】
次に、例えば Cl2 ガスを用いてドライエッチングを行うことにより、第２窒化物半導体層１０４の表面に凹部１１０ａを形成し、ソース電極２０６を形成するためのソース電極用穴１１０ｂとドレイン電極２０７を形成するためのドレイン電極用穴１１０ｃとを形成する。
【０１２６】
続いて、例えばホウ素をイオン注入することにより、素子分離領域１０５を形成する。
【０１２７】
続いて、例えばプラズマ CVD 法やスパッタ法を用いて、第２窒化物半導体層１０４の上面に第３の絶縁膜４０５を形成する。このとき、凹部１１０ａの底面および内壁面にも第３の絶縁膜４０５を形成する。なお、ここで、上記実施形態３のように絶縁膜２０５が形成された第２窒化物半導体層１０４の上面に、第３の絶縁膜４０５を形成しても良い。
【０１２８】
続いて、ドライエッチング法を用いて、第３の絶縁膜４０５のうちソース電極２０６およびドレイン電極２０７を形成する部分をそれぞれ除去し、ソース電極２０６の電極窓およびドレイン電極２０７の電極窓を形成する。
【０１２９】
続いて、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ソース電極２０６およびドレイン電極２０７を形成する。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
【０１３０】
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極４０８を凹部１１０ａの開口を覆うように第３の絶縁膜４０５で被膜された第２窒化物半導体層１０４の上面に設ける。これにより、本実施形態にかかるＦＥＴ４を製造することができる。
【０１３１】
本実施形態にかかるＦＥＴ４では、上記実施形態１と同じく電流コラプスの発生を抑制できる。さらには、凹部１１０ａの底面および内壁面に第３の絶縁膜４０５が設けられているので、ゲートリーク電流を低減することができ、ＦＥＴ４の耐圧を向上させることができる。
【０１３２】
《発明の実施形態６》
図２０は、本発明の実施形態６にかかるＦＥＴ５の構成を示す断面図である。
【０１３３】
本実施形態にかかるＦＥＴ５では、積層型半導体層５１０は、第１窒化物半導体層１０３と第２窒化物半導体層１０４とエッチングストップ層５０３とで構成されている。以下具体的に示す。
【０１３４】
本実施形態にかかるＦＥＴ５では、図２０に示すように、基板１０１の上にバッファ層１０２と第１窒化物半導体層１０３とエッチングストップ層５０３と第２窒化物半導体層１０４とが順に積層されており、第１窒化物半導体層１０３の上面近傍には二次元電子ガス層１０９が形成されている。ソース電極２０６およびドレイン電極２０７は、凹部５１０ａを挟むように第２窒化物半導体層１０４の上面に設けられているとともに、第２窒化物半導体層１０４およびエッチングストップ層５０３を貫通して二次元電子ガス層１０９に達するように形成されている。
【０１３５】
凹部５１０ａは第２窒化物半導体層１０４を貫通しており、エッチングストップ層５０３の上面に凹部５１０ａの底面が形成されている。エッチングストップ層５０３は、第２窒化物半導体層１０４よりもバンドギャップが大きい窒化物半導体層例えばＡｌＧａＮもしくはＡｌＮからなり、第２窒化物半導体層１０４よりもＡｌの組成比が大きいため第２窒化物半導体層１０４よりもエッチングレートが遅く、よって、エッチングストッパーとして機能する。エッチングストップ層５０３は例えばアンドープ AlN 層であることが好ましく、その層厚は１ｎｍ以上５０ｎｍ以下であることが好ましく例えば５ｎｍである。このようにエッチングストップ層５０３を設けることによりドライエッチング法を用いても凹部５１０ａの深さを制御することができるため、ＦＥＴを再現性良く作製することができる。
【０１３６】
本実施形態にかかるＦＥＴ５は、以下に示す方法に従って製造することができる。
【０１３７】
まず、例えば MOCVD 法を用いて、基板１０１の表面にバッファ層１０２、第１窒化物半導体層１０３、エッチングストップ層５０３および第２窒化物半導体層１０４を順次エピタキシャル成長させる。
【０１３８】
次に、例えば Cl2 ガスを用いて第２窒化物半導体層１０４の表面にドライエッチングを行うことにより、第２窒化物半導体層１０４の表面に凹部５１０ａを形成する。ここで、エッチングストップ層５０３のドライエッチングレートは第２窒化物半導体層１０４のドライエッチングレートに比べて遅いので、エッチングはエッチングストップ層５０３の表面で停止する。そのため、凹部５１０ａを再現性良く作製することができる。その後、ソース電極２０６を形成するためのソース電極用穴５１０ｂおよびドレイン電極２０７を形成するためのドレイン電極用穴５１０ｃを形成する。
【０１３９】
続いて、例えばホウ素をイオン注入することにより、素子分離領域１０５を形成する。
【０１４０】
続いて、プラズマ CVD 法やスパッタ法を用いて、第２窒化物半導体層１０４の上面に絶縁膜２０５を形成する。
【０１４１】
続いて、ドライエッチング法を用いて絶縁膜２０５の一部分をエッチングし、ソース電極２０６、ドレイン電極２０７およびゲート電極５０８の電極窓をそれぞれ形成する。
【０１４２】
続いて、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ソース電極２０６およびドレイン電極２０７を形成する。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
【０１４３】
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極５０８を凹部５１０ａ内を充填させるとともに凹部５１０ａの開口を覆うように第２窒化物半導体層１０４の上面に設ける。これにより、本実施形態にかかるＦＥＴ５を製造することができる。
【０１４４】
本実施形態にかかるＦＥＴ５では、上記実施形態１と同じく電流コラプスの発生を抑制できる。さらには、エッチングストップ層５０３が設けられているので、凹部５１０ａの深さを容易に制御することができる。
【０１４５】
《発明の実施形態７》
図２１は、本発明の実施形態７にかかるＦＥＴ６の構成を示す断面図である。
【０１４６】
本実施形態では、第２窒化物半導体層１０４の上面にはｎ型窒化物半導体層（ｎ型窒化物系化合物半導体層）６０４が設けられており、凹部６１０ａはｎ型窒化物半導体層６０４に形成されている。以下、具体的に示す。
【０１４７】
本実施形態にかかるＦＥＴ６では、図２１に示すように、基板１０１の上にバッファ層１０２と第１窒化物半導体層１０３と第２窒化物半導体層１０４とｎ型窒化物半導体層６０４とが順に積層されており、第１窒化物半導体層１０３と第２窒化物半導体層１０４とｎ型窒化物半導体層６０４とが積層型半導体層６１０を構成しており、第１窒化物半導体層１０３の上面近傍には二次元電子ガス層１０９が形成されている。ｎ型窒化物半導体層６０４は、ｎ型を供する不純物が添加された窒化物半導体層であればよく、例えば Si が添加されたＧａＮ層もしくはＡｌＧaＮ層である。なお、Ｓｉが添加されたＧａＮ層の方がＳｉが添加されたＡｌＧａＮ層よりもクラックを生じさせずに厚膜化が可能である。このように膜厚が厚いと掘り込み深さをより深くすることができ、好ましい。
【０１４８】
ソース電極２０６およびドレイン電極２０７はｎ型窒化物半導体層６０４および第２窒化物半導体層１０４を貫通して二次元電子ガス層１０９に達するように形成されており、ゲート電極６０８はｎ型窒化物半導体層６０４を貫通して第２窒化物半導体層１０４の上面に達するように形成されている。さらに、ｎ型窒化物半導体層６０４には第１および第２溝６１０ｄ，６１０ｅが形成されており、第１溝６１０ｄはゲート電極６０８とソース電極２０６との間に形成されており、第２溝６１０ｅはゲート電極６０８とドレイン電極２０７との間に形成されている。このように第１および第２溝６１０ｄ，６１０ｅが形成されているので、ｎ型窒化物半導体層６０４を介したリーク電流の低減を図ることができる。なお、第１および第２溝に関しては、どちらか一方の溝のみが形成されていてもよく、また、形状は限定されず、ｎ型窒化物半導体層６０４が除去されていればよい。
【０１４９】
また、絶縁膜６０５は、ｎ型窒化物半導体層６０４のうちソース電極２０６、ドレイン電極２０７およびゲート電極６０８が設けられていない部分と、第１および第２溝６１０ｄ，６１０ｅの底面および内壁面とに設けられている。
【０１５０】
本実施形態にかかるＦＥＴ６は以下に示す方法に従って製造することができる。
【０１５１】
まず、例えば MOCVD 法を用いて、基板１０１の表面にバッファ層１０２、第１窒化物半導体層１０３、第２窒化物半導体層１０４およびｎ型窒化物半導体層６０４を順次エピタキシャル成長させる。ここで、ｎ型窒化物半導体層６０４は、例えばＳｉドープＧａＮである。ｎ型窒化物半導体層６０４における不純物濃度は５×１０1６ｃｍ−３以上５×１０1９ｃｍ−３以下であることが好ましく、例えば１×１０１８ｃｍ-３である。ｎ型窒化物半導体層６０４の膜厚は３ｎｍ以上２００ｎｍ以下であることが好ましく、例えば２０ｎｍである。
【０１５２】
次に、例えば Cl2 ガスを用いてｎ型窒化物半導体層６０４の表面にドライエッチングを行うことにより、ｎ型窒化物半導体層６０４の表面に、凹部６１０ａ、ソース電極用穴６１０ｂ、ドレイン電極用穴６１０ｃ、第１溝６１０ｄおよび第２溝６１０ｅをそれぞれ形成する。
【０１５３】
続いて、例えばホウ素をイオン注入することにより、素子分離領域１０５を形成する。
【０１５４】
続いて、プラズマ CVD 法やスパッタ法を用いて、ｎ型窒化物半導体層６０４の上面に絶縁膜６０５を形成する。このとき、第１および第２溝６１０ｄ，６１０ｅの底面および内壁面にも、絶縁膜６０５を形成する。
【０１５５】
続いて、ドライエッチング法を用いて絶縁膜６０５の一部分をエッチングし、ソース電極２０６、ドレイン電極２０７およびゲート電極６０８の電極窓をそれぞれ形成する。
【０１５６】
続いて、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ソース電極２０６およびドレイン電極２０７を形成する。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
【０１５７】
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極６０８を凹部６１０ａ内を充填させるとともに凹部６１０ａの開口を覆うようにｎ型窒化物半導体層６０４の上面に設ける。これにより、本実施形態にかかるＦＥＴ６を製造することができる。
【０１５８】
《その他の実施形態》
本発明は、以下に示す構成であってもよい。
【０１５９】
凹部は、図１等に記載の形状に限定されず、Ｕ字型やＶ字型等の他の形状でもよい。
【０１６０】
ソース電極およびドレイン電極は、それぞれ、図１に示すように積層型半導体層の上面に設けられていても良く、図６等に示すように二次元電子ガス層に達するように第１窒化物半導体層に接していても良い。
【０１６１】
積層型半導体層の上面では、ゲート電極のうち積層型半導体層の上方において張り出した部分の長さは図１に示すようにソース電極側とドレイン電極側で等しくてもよく、図１５等に示すように、ソース電極側よりもドレイン電極側の方が長くても良い。
【０１６２】
実施形態１〜５および７にかかるＦＥＴがエッチングストップ層を備えていても良い。
【０１６３】
実施形態１〜３および５〜７ではエッチング方法を用いて凹部を形成し、実施形態４では再成長法を用いて凹部を形成したが、凹部の形成方法は特に限定されない。実施形態４にかかるＦＥＴを製造する際にエッチング方法を用いて凹部を形成してもよく、実施形態１〜３および５〜７にかかるＦＥＴを製造する際に再成長法を用いて凹部を形成してもよい。
【産業上の利用可能性】
【０１６４】
以上説明したように、本発明は、トランジスタ特に電界効果型トランジスタとして有用である。具体的には、本発明は、スイッチング電源、インバータ回路またはモータドライバ等に用いられるパワーデバイスとして有用であり、また、テレビなどの民生機器の電源回路等で用いられるパワーデバイスとして有用である。
【符号の説明】
【０１６５】
１，２，３，４，５，６，１１，２１ ＦＥＴ（半導体装置）
５１ 空乏層
５１ａ ショットキー接合由来の空乏層
５１ｂ 表面準位由来の空乏層
１０１ 基板
１０２ バッファ層
１０３ 第１窒化物半導体層
１０４ 第２窒化物半導体層
１０６，２０６ ソース電極
１０７，２０７ ドレイン電極
１０８，１１８，２０８，３０８，４０８，５０８，６０８ ゲート電極
１０９ 二次元電子ガス層
１１０，５１０，６１０ 積層型半導体層
１１０ａ，５１０ａ，６１０ａ 凹部
１１０ｂ，５１０ｂ，６１０ｂ ソース電極用穴
１１０ｃ，５１０ｃ，６１０ｃ ドレイン電極用穴
１１７，１２７ ｐ型窒化物半導体層
１１９，１２９ マスク
２０５，６０５ 絶縁膜
２０５ａ 開口
２１５ 第４の絶縁膜
３０７ 第２の絶縁膜
３１４ 成長層
４０５ 第３の絶縁膜
５０３ エッチングストップ層
６０４ ｎ型窒化物半導体層
６１０ｄ 第１溝
６１０ｅ 第２溝
【技術分野】
【０００１】
本発明は、半導体装置、特に、窒化物系化合物半導体層を有する半導体装置に関するものである。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表されるIII族窒化物系化合物半導体（以下、「III族窒化物半導体」という。）は、珪素（Ｓｉ）および砒化ガリウム（ＧａＡｓ）を凌ぐ高い絶縁破壊電界および高い飽和電子速度を示す。そのため、III族窒化物半導体を用いた電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下「ＦＥＴ」と略称する。）は、次世代の高周波デバイスまたはハイパワースイッチングデバイスとして有望視され、盛んに開発されている。
【０００３】
一般に、III族窒化物半導体の表面には高密度のトラップ準位（表面準位）が存在し、このトラップ準位にはキャリアが捕獲される。そのため、III族窒化物半導体を用いて例えばスイッチングデバイスを作製すると、高速スイッチング時にはトラップ準位に捕獲されているキャリアがスイッチングに追随できず、その結果、ドレイン電流が減少する現象、所謂電流コラプスが生じてしまう。この電流コラプスの発生を抑制する方法として、以下に示す解決策が知られている。
【０００４】
例えば特許文献１では、図２２に示すように、キャリア供給層９０３の上面にはＧａＮ系保護層９０４が設けられており、ＧａＮ系保護層９０４の表面のうちゲート電極９０６とソース電極９０７との間およびゲート電極９０６とドレイン電極９０７との間を窒化珪素（ＳｉＮ）からなる保護膜９０５で被覆している。これにより、III族窒化物半導体のトラップ準位を低減することができる。なお、図２２において、９０１は基板であり、９０２はキャリア走行層である。
【０００５】
また特許文献２には、III族窒化物半導体の上面を窒化珪素膜で被覆するとともにゲート電極からドレイン電極へひさし状に張り出したフィールド・プレート電極を形成することが記載されている。
【０００６】
また特許文献３には、III族窒化物半導体層のうちゲート電極の下に存する部分に堀り込みを形成してスパイクゲート構造とすることにより、周波数分散を抑制することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２００４−２００２４８号公報
【特許文献３】特開２００５−２１０１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献１から３に開示された技術のうち特許文献３に開示された技術を用いればトラップ準位の影響を効果的に抑制できるため好ましい。しかし、特許文献３には、具体的な解決方法が開示されていないので、III族窒化物半導体を有する半導体装置を歩留まり良く製造することが難しい。
【０００９】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、III族窒化物半導体を有する半導体装置において、再現性良く電流コラプスの発生を抑制できることにある。
【課題を解決するための手段】
【００１０】
本発明にかかる半導体装置は、基板と、積層型半導体層と、ソース電極と、ドレイン電極と、ゲート電極と、凹部とを備えている。積層型半導体層は第１および第２窒化物系化合物半導体層を有し、第１窒化物系化合物半導体層は基板の上方に設けられており、第２窒化物系化合物半導体層は第１窒化物系化合物半導体層の上方に設けられている。第２窒化物系化合物半導体層の方が第１窒化物系化合物半導体層よりもバンドギャップが大きい。ソース電極およびドレイン電極の少なくとも一部分が積層型半導体層に接するように設けられており、凹部は積層型半導体層の上面のうちソース電極とドレイン電極との間に位置するように設けられており、積層型半導体層の層厚方向に凹んでいる。ゲート電極は凹部の開口を覆うように凹部の上方に設けられている。
【００１１】
上記構成では、半導体装置がオフ状態であるときに、表面準位由来の空乏層がチャネルに与える影響を抑制することができ、電流コラプスの発生を抑制することができる。
【００１２】
本発明の半導体装置では、前記凹部の底面に接してゲート電極が形成されたと仮定した場合のトランジスタの閾値電圧をＶｐ１とし、前記積層型半導体層の上面に接してゲート電極が形成されたと仮定した場合のトランジスタの閾値電圧をＶｐ２とするとき、閾値電圧の差ΔＶｐが、ΔＶｐ＝Ｖｐ１−Ｖｐ２≧２．５Ｖであることが好ましい。これにより電流コラプスの発生を効果的に抑制することができる。
【００１３】
本発明の半導体装置では、凹部の深さは１５ｎｍ以上であることが好ましい。
【００１４】
本発明の半導体装置では、積層型半導体層は、最上層として、第２窒化物系化合物半導体層の上方に設けられたｎ型窒化物系化合物半導体層を有していてもよい。この場合、ゲート電極とソース電極との間に位置するｎ型窒化物系化合物半導体層の一部分、およびゲート電極とドレイン電極との間に位置する前記ｎ型窒化物系化合物半導体層の一部分のうち少なくとも一方が除去されていることが好ましい。これにより、ｎ型窒化物系化合物半導体層を介したリーク電流の低減を図ることができる。
【００１５】
本発明の半導体装置では、ソース電極およびドレイン電極の一部分が、前記第１窒化物系化合物半導体層に接していることが好ましい。これにより、ソース電極およびドレイン電極のオーミック接触抵抗を低減することができる。
【００１６】
本発明の半導体装置では、第２窒化物系化合物半導体層は、第２窒化物系化合物半導体層よりもバンドギャップが大きい窒化物系化合物半導体層を含んでいることが好ましい。これにより、第２窒化物系化合物半導体層よりもバンドギャップが大きい窒化物系化合物半導体層がエッチングストップ層となり、凹部の深さを再現性良く制御することが可能となる。
【００１７】
後述の好ましい実施形態では、ゲート電極は、凹部の底面および積層型半導体層の上面の一部に接している。
【００１８】
この場合、積層型半導体層の上面の一部分に接しているとともに凹部を露出するように開口した絶縁膜をさらに備えており、ゲート電極の一部分は絶縁膜の上方に設けられていることが好ましい。これにより、積層型半導体層の上面に存在する表面準位を低減することができる。さらに、凹部の開口付近において絶縁膜の開口の方が凹部の開口よりも大きければ、半導体装置の製造歩留まりを向上させることができる。
【００１９】
また、ゲート電極と凹部の底面との間に設けられた第２の絶縁膜をさらに備えていることが好ましい。これにより、ゲート電極と凹部の底面との密着性を向上させることができる。
【００２０】
また、凹部および積層型半導体層の上面の一部分に接する第３の絶縁膜をさらに備え、ゲート電極は、第３の絶縁膜の上面に接して設けられていることが好ましい。これにより、ゲートリーク電流を低減することができる。
【００２１】
また、凹部の底面に接し、前記ゲート電極と前記絶縁膜との間に位置するように設けられた第４の絶縁膜をさらに備えていてもよい。
【００２２】
また、積層型半導体層の上方に位置する前記ゲート電極の張り出した部分の長さは、前記ソース電極側よりも前記ドレイン電極側の方が長いことが好ましい。これにより、ゲート電極とドレイン電極との間における電界集中を緩和することができる。
【００２３】
後述の好ましい別の実施形態では、凹部の開口を覆うように、ゲート電極と積層型半導体層の間に位置するように設けられたｐ型窒化物系化合物半導体層をさらに備え、ｐ型窒化物系化合物半導体層は、電圧印加によって電流を制御する端子の一部である。これにより、電流コラプスの発生を抑制できるだけでなく、ノーマリオフ動作を実現することができる。
【００２４】
この場合、ｐ型窒化物系化合物半導体層の最表層での不純物濃度は、ｐ型窒化物系化合物半導体層のうち最表層以外の部分での不純物濃度よりも高いことが好ましい。これにより、ゲート抵抗を低減することが可能になる。
【００２５】
また、凹部の底面の上方に位置するｐ型窒化物系化合物半導体層の膜厚は、積層型半導体層の上面に位置するｐ型窒化物系化合物半導体層の膜厚よりも厚いことが好ましい。これにより、積層型半導体層表面に存在する表面準位を低減することができ、電流コラプスをさらに抑制することが可能になる。
【００２６】
本発明にかかる第１の半導体装置の製造方法は、基板の上方に、第１窒化物系化合物半導体層と第２窒化物系化合物半導体からなる成長層とを結晶成長させる工程（ａ）と、成長層の上面の一部分に、マスクを設ける工程（ｂ）と、工程（ｂ）の後成長層を再成長させることにより、成長層の上面のうちマスクが形成された部分が底面となる凹部を有する第２窒化物系化合物半導体層を第１窒化物系化合物半導体層の上に形成する工程（ｃ）と、少なくとも一部分が第２窒化物系化合物半導体層に接するようにソース電極およびドレイン電極を形成するとともに、凹部の開口を覆うようにゲート電極を形成する工程（ｄ）とを備えている。
【００２７】
本発明にかかる第２の半導体装置の製造方法は、基板の上方に、第１窒化物系化合物半導体層および第２窒化物系化合物半導体層を結晶成長させる工程（ｅ）と、第２窒化物系化合物半導体層の上面に凹部を形成する工程（ｆ）と、工程（ｆ）の後、凹部の開口を覆うようにｐ型窒化物系化合物半導体層を結晶成長させる工程（ｇ）と、少なくとも一部分が第２窒化物系化合物半導体層に接するようにソース電極およびドレイン電極を形成するとともに、ｐ型窒化物系化合物半導体層の上方にゲート電極を形成する工程（ｈ）とを備えている。
【発明の効果】
【００２８】
本発明によれば、電流コラプスの発生を抑制することができる。
【図面の簡単な説明】
【００２９】
【図１】実施形態１にかかるＦＥＴの構成を示す断面図である。
【図２】（ａ）は実施形態１にかかるＦＥＴにおけるトランジスタ動作を模式的に示す図であり、（ｂ）は従来の形態にかかるＦＥＴにおけるトランジスタ動作を模式的に示す図である。
【図３】（ａ）は直流電圧およびパルス電圧を印加した時の実施形態１にかかるＦＥＴに流れたドレイン電流を示すグラフ図であり、（ｂ）は直流電圧およびパルス電圧を印加した時の従来の形態にかかるＦＥＴに流れたドレイン電流を示すグラフ図である。
【図４】実施形態１にかかるＦＥＴに対して、凹部の深さに対するコラプス度を検討した結果を示すグラフ図である。
【図５】実施形態１にかかるＦＥＴに対して、閾値電圧差ΔＶｐに対するコラプス度を検討した結果を示すグラフ図である。
【図６】実施形態１にかかるＦＥＴに対して、第２窒化物半導体層のＡｌの組成比と凹部の深さとに対するコラプス度をシミュレーションした結果を示すグラフ図である。
【図７】実施形態２にかかるＦＥＴの構成を示す断面図である。
【図８】実施形態２にかかるＦＥＴのゲート電極下におけるエネルギーバンド図である。
【図９】（ａ）は実施形態２にかかるＦＥＴに流れたドレイン電流を示すグラフ図であり、（ｂ）は実施形態２にかかるＦＥＴに流れたドレイン電流およびゲート電圧を変化させたときの相互コンダクタンスを示すグラフ図である。
【図１０】直流電圧およびパルス電圧を印加した時の実施形態２にかかるＦＥＴに流れたドレイン電流を示すグラフ図である。
【図１１】（ａ）〜（ｅ）は実施形態２にかかるＦＥＴの製造工程を示す断面図である。
【図１２】（ａ）および（ｂ）は実施形態２にかかるＦＥＴの製造工程のうちの一部の工程の第１例を示す断面図である。
【図１３】（ａ）および（ｂ）は実施形態２にかかるＦＥＴの製造工程のうちの一部の工程の第２例を示す断面図である。
【図１４】実施形態２の第１変形例にかかるＦＥＴの構成を示す断面図である。
【図１５】実施形態３にかかるＦＥＴの構成を示す断面図である。
【図１６】実施形態３にかかるＦＥＴの別の構成を示す断面図である。
【図１７】実施形態４にかかるＦＥＴの構成を示す断面図である。
【図１８】（ａ）〜（ｇ）は実施形態４にかかるＦＥＴの製造工程を示す断面図である。
【図１９】実施形態５にかかるＦＥＴの構成を示す断面図である。
【図２０】実施形態６にかかるＦＥＴの構成を示す断面図である。
【図２１】実施形態７にかかるＦＥＴの構成を示す断面図である。
【図２２】従来の形態にかかるＦＥＴの構成を示す断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の実施形態では半導体装置として電界効果トランジスタ（ＦＥＴ）を例に挙げているが、本発明は、以下の実施形態に限定されない。なお、以下の実施形態において、実質的に同一の構成要素には同一の符号を付し、その説明を省略する場合がある。
【００３１】
《発明の実施形態１》
図１は、本実施形態にかかるＦＥＴ１の構成を示す断面図である。
【００３２】
本実施形態にかかるＦＥＴ１は、基板１０１と、バッファ層１０２と、第１窒化物半導体層（第１窒化物系化合物半導体層）１０３と、第２窒化物半導体層（第２窒化物系化合物半導体層）１０４と、素子分離領域１０５と、ソース電極１０６と、ドレイン電極１０７と、ゲート電極１０８とを備えている。また、第２窒化物半導体層１０４には、凹部１１０ａが層厚方向に凹むように形成されている。
【００３３】
具体的には、図１に示すように、基板１０１の上には、バッファ層１０２と第１窒化物半導体層１０３と第２窒化物半導体層１０４とが順に積層されており、第１窒化物半導体層１０３と第２窒化物半導体層１０４とが積層型半導体層１１０を構成している。第２窒化物半導体層１０４は第１窒化物半導体層１０３にヘテロ接合されており、そのため、第１窒化物半導体層１０３の上面近傍には二次元電子ガス層１０９が形成されている。また、素子分離領域１０５は、積層型半導体層１１０の側面に形成されている。ソース電極１０６およびドレイン電極１０７は凹部１１０ａを挟むように第２窒化物半導体層１０４の上面に設けられており、ゲート電極１０８は凹部１１０ａの開口を覆うように第２窒化物半導体層１０４の上面に設けられているとともに凹部１１０ａ内にも充填されている。このように、本実施形態にかかるＦＥＴ１は掘り込みゲート構造を有しているので、第２窒化物半導体層１０４の表面に存在する表面準位がチャネルに与える影響を低減することができ、電流コラプスの発生を抑制できる。
【００３４】
ここで、本実施形態にかかるＦＥＴ１を構成する半導体層などの材質を具体的に示す。基板１０１は、サファイア基板であることが好ましく、SiC 基板、Si 基板および GaN 基板等を用いても良い。バッファ層１０２は、例えば窒化アルミニウム(AlN)からなる層である。第２窒化物半導体層１０４は Al を含んでいることが好ましい。第１窒化物半導体層１０３と第２窒化物半導体層１０４との組み合わせの一例として、第１窒化物半導体層１０３がアンドープ GaN 層であり、第２窒化物半導体層１０４がアンドープ Al0.25GaN である。ここで、第１および第２窒化物半導体層１０３，１０４はアンドープ層でなくてもよい。また、AlGaN 層（第２窒化物半導体層１０４）における Al 組成は層厚方向において変化してもよい。例えば、第２窒化物半導体層１０４は、 Al 組成値が第１窒化物半導体層１０３との界面から第２窒化物半導体層１０４の上面へ向かうにつれて増加するように形成されていてもよく、 Al 組成値が相異なる２層以上の半導体層が積層されたものであってもよい。組み合わせの別の例として、第１および第２窒化物半導体層１０３，１０４は共に AlGaN 層であり、Al の組成比が第１窒化物半導体層１０３に比べて第２窒化物半導体層１０４の方が高い。また、第１および第２窒化物半導体層１０３，１０４はそれぞれ In を含んでいても良い。なお、アンドープとは、結晶成長中に、不純物を意図的にドープさせていないことを意味する。素子分離領域１０５は素子分離領域１０５以外の部分よりも高抵抗であればよく、例えばホウ素(B)などの不純物が注入されることにより形成されている。ソース電極１０６およびドレイン電極１０７はチタン(Ti)とアルミニウム(Al)との積層構造であることが好ましく、ゲート電極１０８は第２窒化物半導体層１０４にショットキー接合可能な金属であることが好ましく、パラジウム(Pd)、ニッケル(Ni)および白金(Pt)などの仕事関数の大きい金属であることが好ましい。
【００３５】
また、本実施形態にかかるＦＥＴ１を構成する基板１０１などの層厚を具体的に示すと、基板１０１の厚みは１０μｍ以上１０００μｍ以下であることが好ましく、例えば４５０μｍである。バッファ層１０２の層厚は１０ｎｍ以上５００ｎｍ以下であることが好ましく、例えば１００ｎｍである。第１窒化物半導体層１０３の層厚は０．０１μｍ以上８μｍ以下であることが好ましく、例えば２μｍである。第２窒化物半導体層１０４の層厚は１ｎｍ以上１００ｎｍ以下であることが好ましく、例えば４５ｎｍである。
【００３６】
ところで、電流コラプスとは、窒化物半導体層の表面に存在する表面準位にキャリアがトラップされたときに、そのトラップによるキャリアの捕獲時間が長いのでトランジスタをオフ状態からオン状態へ切り替えたときにドレイン電流が減少する状態のことである。以下では、図２を用いて、ＦＥＴにおいて電流コラプスが発生する理由を説明する。図２（ａ）は本実施形態にかかるＦＥＴ１における空乏層５１の様子を模式的に示した図であり、図２（ｂ）は掘り込みゲート構造を有していないＦＥＴ（以下では、「従来のＦＥＴ」という）における空乏層５１の様子を模式的に示した図である。
【００３７】
電流コラプスが発生する理由としては、次のように考えられている。一般に、本実施形態にかかるＦＥＴ１のようにヘテロ接合面を有するＦＥＴでは、ドレイン電極に電圧を印加すると、ヘテロ接合近傍に存在する二次元電子ガス層をキャリアが流れ、ドレイン電流となる。窒化物半導体層を有するＦＥＴでは、窒化物半導体層の表面における表面準位密度が高く、それに起因して空乏層（表面準位由来の空乏層）が発生する。この空乏層が二次元電子ガス層にまで達すると、二次元電子ガス層が高抵抗となるのでドレイン電流が減少し、その結果、電流コラプスが発生する。
【００３８】
表面準位由来の空乏層は、ゲート電極の脇に存在する。なお、図２（ａ）および図２（ｂ）では空乏層５１はゲート電極１０８の下にも存在しているが、ゲート電極１０８の下に存在している空乏層はゲート電極１０８と第２窒化物半導体層１０４とのショットキー接合に起因して存在する空乏層（ショットキー接合由来の空乏層）５１ａである。ショットキー接合由来の空乏層５１ａはゲート電圧に応じて変化する（具体的には正のゲート電圧が印加されると縮む）が、表面準位由来の空乏層５１ｂはゲート電圧に応じて変化しにくい。（具体的にはゲート電圧が印加されてもそれほど縮まない）。そのため、ＦＥＴをオフ状態からオン状態に切り替えると、図２（ａ）および図２（ｂ）に示すように、ショットキー接合由来の空乏層５１ａは表面準位由来の空乏層５１ｂよりも大きく縮み、空乏層５１の下面はＬ１からＬ２へと変化する。
【００３９】
具体的に説明すると、従来のＦＥＴでは、図２（ｂ）に示すように、オフ状態であるときには、ショットキー接合由来の空乏層５１ａも表面準位由来の空乏層５１ｂも二次元電子ガス層１０９内にまで拡がって存在している。従来のＦＥＴをオフ状態からオン状態に切り替えると、上述のようにショットキー接合由来の空乏層５１ａの方が表面準位由来の空乏層５１ｂよりも大きく縮むので、ショットキー接合由来の空乏層５１ａは二次元電子ガス層１０９よりも上に存在する一方、表面準位由来の空乏層５１ｂの一部分は二次元電子ガス層１０９内に存在する。そのため、二次元電子ガス層１０９は高抵抗となり、電流コラプスが発生してしまう。
【００４０】
一方、本実施形態にかかるＦＥＴ１では、凹部１１０ａが第２窒化物半導体層１０４に形成されている。このように第２窒化物半導体層１０４に凹部１１０ａを形成するので、従来のＦＥＴに比べて、第２窒化物半導体層１０４の膜厚が増大し、第２窒化物半導体層１０４の上面と二次元電子ガス層１０９との距離が大きくなる。そのため、ＦＥＴ１がオフ状態であるときにも、図２（ａ）に示すように、表面準位由来の空乏層５１ｂの下面は二次元電子ガス層１０９よりも上に存在する。これより、本実施形態にかかるＦＥＴ１では、ＦＥＴがオフ状態であるかオン状態であるかに関わらず二次元電子ガス層１０９は表面準位由来の空乏層の影響を受けないので、電流コラプスの発生を抑制することが可能になる。
【００４１】
以上より、凹部１１０ａの深さを最適化すれば、ＦＥＴ１がオフ状態であるときに表面準位由来の空乏層５１ａの下面が二次元電子ガス層１０９よりも上に存在するので、電流コラプスの発生を抑制することができる。
【００４２】
そこで、本願発明者らは、実験により、ゲート電極１０８が掘り込み構造であれば電流コラプスの発生を抑制できることを確認し、凹部１１０ａの深さを最適化した。
【００４３】
まず、本願発明者らは、ゲート電極１０８が掘り込み構造であれば電流コラプスの発生を抑制できることを確認した。具体的には、本実施形態にかかるＦＥＴ１と従来のＦＥＴとを用意し、それぞれのＦＥＴに直流電圧およびパルス電圧を印加してドレイン電流を測定した。パルス電圧印加では、パルス幅が０．５μ秒でありパルス間隔が１ｍ秒であるパルスを用いた。また、本実施形態にかかるＦＥＴ１では、凹部１１０ａの深さを２５ｎｍとした。図３（ａ）は本実施形態にかかるＦＥＴ１に流れたドレイン電流を示すグラフ図であり、図３（ｂ）は従来のＦＥＴに流れたドレイン電流を示すグラフ図である。図３（ａ）および図３（ｂ）において、実線はパルス電圧を印加した場合の結果を示しており、破線は直流電圧を印加した場合の結果を示している。ここで、図３（ａ）および（ｂ）に示すように、ゲート電圧（Ｖｇ）を１Ｖ間隔で−４Ｖから１Ｖまで変化させている。
【００４４】
ＦＥＴにおいて電流コラプスの発生が抑制されていれば、ＦＥＴにパルス電圧を印加した場合のドレイン電流値（Ids_pulse）はＦＥＴに直流電圧を印加した場合のドレイン電流値（Ids_0）と略同一の値を示す。一方、電流コラプスが発生していれば、ＦＥＴにパルス電圧を印加した場合のドレイン電流値（Ids_pulse）はＦＥＴに直流電圧を印加した場合のドレイン電流値（Ids_0）よりも小さくなる。
【００４５】
図３（ｂ）に示すように、従来のＦＥＴでは、パルス電圧を印加したときに流れたドレイン電流（Ids_pulse）は直流電圧を印加したときに流れたドレイン電流（Ids_0）の１／３以下であった。一方、図３（ａ）に示すように、本実施形態にかかるＦＥＴ１では、パルス電圧を印加したときに流れたドレイン電流（Ids_pulse）は直流電圧を印加したときに流れたドレイン電流（Ids_0）と略同一であった。以上より、ゲート電極１０８が掘り込み構造であれば電流コラプスの発生を抑制できることが確認できた。
【００４６】
次に、本願発明者らは、凹部１１０ａの深さを最適化した。具体的には、第１窒化物半導体層１０３としてＧａＮ層を用い、第２窒化物半導体層１０４として Ａｌ０．２５ＧａＮ層を用い、凹部１１０ａの深さが相異なるＦＥＴを用意し、各ＦＥＴに対してコラプス度を測定した。コラプス度とは、ＦＥＴにパルス電圧を印加した時に流れたドレイン電流（Ids_pulse）と、ＦＥＴに直流電圧を印加した時に流れたドレイン電流（Ids_0）との比（Ids_pulse/Ids_0）であり、コラプス度が１に近いほど電流コラプスの発生が抑制されていることを示している。
【００４７】
測定結果を図４に示す。図４に示すように、凹部１１０ａの深さが１５ｎｍ以上であれば電流コラプスの発生を抑制できた。よって、電流コラプスの発生を抑制するためには、凹部１１０ａの深さは１５ｎｍ以上であればよく、２０ｎｍ以上であることが好ましく、２５ｎｍ以上であれば更に好ましい。
【００４８】
以上では、凹部１１０ａの深さを最適化することによりコラプスフリーを実現しているが、堀り込みゲート電極１０８を有するトランジスタの閾値電圧の差ΔＶｐという観点からコラプスフリーを実現すると、以下のようになる。
【００４９】
分極電界に起因するAlGaN/GaNヘテロ接合における二次元電子ガスのキャリア濃度は、電子供給層であるAlGaN層（第２窒化物半導体層）の膜厚を厚くすることで増大する。言い換えると、第２窒化物半導体層の膜厚が増大すれば、閾値電圧が負側へシフトする。よって、凹部の底面に接してゲート電極が形成されたと仮定した場合のトランジスタの閾値電圧をＶｐ１とし、積層型半導体層の上面に接してゲート電極が形成されたと仮定した場合のトランジスタの閾値電圧をＶｐ２とした場合、Ｖｐ１の方がＶｐ２よりも正側の電圧値となる。そして、凹部１１０ａの深さを深くするほど、閾値電圧の差ΔＶｐ＝Ｖｐ１−Ｖｐ２は大きくなる。電流コラプスは、表面準位に起因する空乏層によりチャネルが閉じてしまうことによって、発生する。そのため、凹部１１０ａを形成しΔＶｐを大きくすることで、ゲート電極１０８脇の下方に存在するチャネルを常にオン状態とし、凹部１１０ａの底面の下方に存在する空乏層をゲート電極１０８で制御することのみによりＦＥＴのオン・オフ動作をすることで、電流コラプスの発生を抑制することが可能になる。
【００５０】
本願発明者らは、閾値電圧の差ΔＶｐも最適化した。具体的には、第１窒化物半導体層１０３としてＧａＮ層、第２窒化物半導体層１０４として Ａｌ０．２５ＧａＮ層を用い、ΔＶｐが相異なるＦＥＴを用意し、各ＦＥＴに対してコラプス度を測定した。その測定結果を図５に示す。図５に示すように、電流コラプスの発生を抑制するためには、ΔＶｐが２．５Ｖ以上であればよく、ΔＶｐが３Ｖ以上であれば好ましい。
【００５１】
ここで、閾値電圧の差ΔＶｐは、例えば、以下に示す２つの方法で測定することができる。第１の方法では、まず、ΔＶｐの測定を行う前に、試験用トランジスタＴｒ０の第２窒化物半導体層１０４における Al の組成比、第２窒化物半導体層１０４の層厚および凹部１１０ａの深さを測定する。次に、２つのトランジスタＴｒ１，Ｔｒ２を製造する。このとき、トランジスタＴｒ１，Ｔｒ２には凹部１１０ａを形成せず、第２窒化物半導体層１０４の Al 組成比はトランジスタＴｒ０，Ｔｒ１，Ｔｒ２において略同一とする。第２窒化物半導体層１０４の層厚は、トランジスタＴｒ１ではトランジスタＴｒ０における第２窒化物半導体層１０４の層厚から測定した凹部１１０ａの深さを差し引いたものとし、トランジスタＴｒ２では第２窒化物半導体層１０４の層厚はトランジスタＴｒ０における第２窒化物半導体層１０４の層厚とする。続いて、トランジスタＴｒ１において閾値電圧Ｖｐ（Ｔｒ１）を測定し、トランジスタＴｒ２において閾値電圧Ｖｐ（Ｔｒ２）を測定する。そして、Ｖｐ（Ｔｒ１）−Ｖｐ（Ｔｒ２）を算出すればΔＶｐを測定することができる。
【００５２】
なお、閾値電圧を以下のように定義する。まず、ドレイン電圧を任意の値にして、トランジスタの伝達特性（ゲート電圧（Ｖｇｓ）に対するドレイン電流（Ｉｄｓ）の変化）を測定する。次に、Ｉｄｓの平方根（√Ｉｄｓ）をＹ軸とし、ＶｇｓをＸ軸として曲線を描く。そして、この曲線の傾きが最大となる点で接線を引き、この接線とＸ軸（√Ｉｄｓ＝０）との交点でのＶｇｓの値を閾値電圧とする。
【００５３】
第２の方法では、第２窒化物半導体層１０４における Al 組成、第２窒化物半導体層１０４の層厚および凹部１１０ａの深さを測定し、式１を用いてＶｐ１及びＶｐ２を算出し、ΔＶｐ（＝Ｖｐ１−Ｖｐ２）を求める。
【００５４】
（式１）は、
Ｖｐ＝φｂ−ΔＥｃ−（qｎｓｄ）／ε （Ｖ）
であり、式１では、φｂはショットキー障壁の高さであり、ΔＥｃは第１窒化物半導体層１０３と第２窒化物半導体層１０４とにおける伝導帯でのバンドオフセットであり、ｑは電子の電荷量であり、ｎｓは分極によるシートキャリア密度であり、ｄは第２窒化物半導体層１０４の層厚であり、εは第２窒化物半導体層１０４の誘電率である。
【００５５】
さらに、本願発明者らは、第２窒化物半導体層１０４における Al の組成比と凹部１１０ａの深さとの関係をシミュレーションした。具体的には、第１窒化物半導体層をＧａＮ層とし、第２窒化物半導体層をＡｌｘＧａ１−ｘＮ層（０＜ｘ≦１）として、Al の組成比を変化させた時にΔＶｐが２．５Ｖ以上になる凹部の深さを求めた。
【００５６】
シミュレーション結果を図６に示す。図６に示す斜線領域がコラプスフリー領域（電流コラプスの発生が抑制されている領域）であり、Ａｌの組成比が小さくなるに従い、凹部の深さをより大きくしなければならないことがわかる。
【００５７】
このようなＦＥＴ１は、例えば以下に示す方法に従って製造することができる。
【００５８】
まず、例えば有機金属気相成長（Metal Organic Chemical Vapor Deposition ; MOCVD法）を用いて、基板１０１の表面にバッファ層１０２、第１窒化物半導体層１０３および第２窒化物半導体層１０４を順次エピタキシャル成長させる。
【００５９】
次に、例えば塩素（Cl2）ガスを用いてドライエッチングを行うことにより、第２窒化物半導体層１０４の表面に凹部１１０ａを形成する。
【００６０】
続いて、例えばホウ素をイオン注入することにより、素子分離領域１０５を形成する。
【００６１】
続いて、例えば電子ビーム蒸着法およびリフトオフ法を用いて、第２窒化物半導体層１０４の上面にソース電極１０６およびドレイン電極１０７を形成する。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
【００６２】
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極１０８を凹部１１０ａ内に充填させるとともに凹部１１０ａの開口を覆うように第２窒化物半導体層１０４の上面に設ける。これにより、本実施形態にかかるＦＥＴ１を製造することができる。
【００６３】
《発明の実施形態２》
図７は、実施形態２にかかるＦＥＴ１１の構造を示す断面図である。
【００６４】
本実施形態にかかるＦＥＴ１１では、上記実施形態１におけるＦＥＴ１とは異なり、ゲート電極１１８の下面と凹部１１０ａの底面との間にはｐ型窒化物半導体層１１７が設けられている。具体的には、ｐ型窒化物半導体層１１７は、凹部１１０ａ内に設けられているとともに第２窒化物半導体層１０４の上面にも設けられており、言い換えると、ｐ型窒化物半導体層１１７のうち凹部１１０ａの底面の上方に設けられた部分は、ｐ型窒化物半導体層１１７のうち第２窒化物半導体層１０４の上面に設けられた部分よりも分厚い。ゲート電極１１８は、ｐ型窒化物半導体層１１７の上面に設けられている。このような構成であっても、凹部の深さが１５ｎｍ以上であれば、換言するとΔＶｐが２．５Ｖ以上であれば、コラプスフリーを実現することができる。なお、ｐ型窒化物半導体層１１７としては、ｐ型を供する不純物が添加されたIII 族窒化物半導体層を用いることができ、例えば Mg が添加された GaN 層を用いることができる。
【００６５】
本実施形態にかかるＦＥＴ１１を構成する半導体層の材質および層厚を具体的に示す。ｐ型窒化物半導体層１１７は、Mgがドープされた半導体層であることが好ましく、例えば、Alの組成比が第２窒化物半導体層１０４の組成比と等しいMgドープAl0.25GaNであってもよい。なお、ｐ型窒化物半導体層１１７において、Al組成比は、0.25に限定されず、また、ｐ型窒化物半導体層１１７の層厚方向において一定であっても異なっていても良い。さらには、ｐ型窒化物半導体層１１７は、Alが含まれていないｐ型窒化物半導体層、例えばMgドープGaNであってもよい。ｐ型窒化物半導体層１１７での不純物濃度は、ｐ型窒化物半導体層への空乏層の広がりを抑えるために1×1018cm-3以上であることが望ましい。ｐ型窒化物半導体層１１７の層厚は、１０ｎｍ以上５００ｎｍ以下であることが好ましく、例えば１００ｎｍである。このようなｐ型窒化物半導体層１１７は、電圧印加によって電流を制御する端子の一部として機能する。
【００６６】
ゲート電極１０８は、ｐ型窒化物半導体層１１７とオーミック接合可能な金属であることが好ましく、例えば、パラジウム(Pd)、ニッケル(Ni)および白金(Pt)などの仕事関数の大きい金属であることが好ましい。また、不図示であるが、ｐ型窒化物半導体層１１７よりも不純物濃度が高いｐ＋型窒化物半導体層がｐ型窒化物半導体層１１７の最表層に設けられていれば、ｐ型窒化物半導体層１１７とゲート電極１０８とのオーミック接合をとりやすいので好ましい。このp＋型窒化物半導体層での不純物濃度は、5×1018cm-3以上であることが望ましい。
【００６７】
図８には、本実施形態にかかるＦＥＴ１１のゲート領域におけるエネルギーバンド図を示す。このようにゲート電極１１８直下にｐ型窒化物半導体層１１７を挿入することにより、第２窒化物半導体層１０４であるＡｌＧａＮ層と第１窒化物半導体層１０３であるＧａＮ層との界面に存在するチャネルのエネルギー位置がフェルミ準位より高くなる。この結果、ゲート電極１１８直下でのみチャネルとなる二次元電子ガスを空乏化させることができるので、ＦＥＴの閾値電圧の０Ｖ以上にすること、所謂ノーマリオフ動作を実現することが可能になる。
【００６８】
図９（ａ）および（ｂ）には、本実施形態にかかるＦＥＴ１１において得られた電流―電圧特性を示す。図９（ａ）には、ゲート電圧を１Ｖ間隔で０Ｖ〜６Ｖまで印加したときのドレイン電流―ドレイン電圧特性であり、図９（ｂ）における特性９１はドレイン電流―ゲート電圧特性を示しており、図９（ｂ）における特性９２は相互コンダクタンス―ゲート電圧特性を示している。なお、凹部１１０ａの深さは１５ｎｍである。図９（ａ）および（ｂ）に示すように、本実施形態では、閾値電圧は約０．６Ｖであり、ゲート電圧が０Ｖ以下においてはドレイン電流が流れていないノーマリオフ動作を実現していることがわかる。また、最大ドレイン電流は390mA/mmであり、ノーマリオフ型窒化物半導体FETとしては非常に大きなドレイン電流が得られている。
【００６９】
さらに、本実施形態にかかるＦＥＴ１１に対して、直流電圧およびパルス電圧を印加してドレイン電流の測定を行い、電流コラプスの評価を行った。この結果を図１０に示す。なお、ドレイン電流の測定条件は上記実施形態１に記載した測定条件と同じであり、実線はパルス電圧を印加した場合の結果を示しており、破線は直流電圧を印加した場合の結果を示している。図１０に示すように、パルス電圧を印加したときに流れたドレイン電流(Ids_pulse)は直流電圧を印加したときに流れたドレイン電流（Ids_0）と略同一であったので、本実施形態にかかるＦＥＴ１１では電流コラプスの発生を抑制できていることがわかる。
【００７０】
本実施形態にかかるＦＥＴ１１は、ゲート電極１１８を形成する前にｐ型窒化物半導体層１１７を凹部１１０ａ内で成長させその後ｐ型窒化物半導体層１１７の上面にゲート電極１１８を設けることにより、製造することができる。さらに詳細な製造方法を以下に示す。
【００７１】
図１１には本実施形態にかかるＦＥＴ１１の製法を示す断面図であり、図１２にはｐ型窒化物半導体層１１７の第１の形成方法を示しており、図１３にはｐ型窒化物半導体層１１７の第２の形成方法を示している。
【００７２】
まず、図１１（ａ）に示すように、例えばMOCVD法を用いて、基板１０１の表面にバッファ層１０２、第１窒化物半導体層１０３および第２窒化物半導体層１０４を順次エピタキシャル成長させる（工程（ｅ））。
【００７３】
次に、例えば塩素（Cl2）ガスを用いて、ドライエッチングを行う。これにより、図１１（ｂ）に示すように、第２窒化物半導体層１０４の表面に凹部１１０ａを形成する（工程（ｆ））。
【００７４】
続いて、図１１（ｃ）に示すように、ｐ型窒化物半導体層１１７を凹部１１０ａの開口を覆うように第２窒化物半導体層１０４の上面に設ける（工程（ｇ））。このとき、ｐ型窒化物半導体層１１７を設ける方法としては、以下に示す２通りがある。
【００７５】
１つ目の方法では、まず、図１２（ａ）に示すように第２窒化物半導体層１０４の上面にマスク（例えば、ＳｉＯ２膜）１１９を形成し、次に、図１２（ｂ）に示すように第２窒化物半導体層１０４の上面のうちマスク１１９が形成されていない部分にｐ型窒化物半導体層１１７を結晶成長させ、その後マスク１１９を除去する。
【００７６】
２つ目の方法を示す。まず、図１３（ａ）に示すように、第２窒化物半導体層１０４の上面全体および凹部１１０ａ内にｐ型窒化物半導体層１１７を結晶成長させる。次に、図１３（ｂ）に示すように、ｐ型窒化物半導体層１１７の上面のうち凹部１１０ａの開口の上に位置する部分にマスク（例えば、レジスト）１２９を形成した後、凹部１１０ａの上部以外に形成された不要なｐ型窒化物半導体層１１７をドライエッチングする。その後、マスク１２９を除去する。
【００７７】
続いて、図１１（ｄ）に示すように、例えばホウ素をイオン注入することにより、素子分離領域１０５を形成する。
【００７８】
続いて、図１１（ｅ）に示すように、例えば電子ビーム蒸着法およびリフトオフ法を用いて、第２窒化物半導体層１０４の上面にソース電極１０６およびドレイン電極１０７を形成する（工程（ｈ））。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
【００７９】
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ｐ型窒化物半導体層１１７の上面にゲート電極１０８を設ける（工程（ｈ））。これにより、本実施形態にかかる変形例のＦＥＴ１１を製造することができる。
【００８０】
なお、ｐ型窒化物半導体層１１７を第２窒化物半導体層１０４の上面に結晶成長させるときには、第２窒化物半導体層１０４の上面にｐ型窒化物半導体層１１７を結晶成長させても良いし、または、第２窒化物半導体層１０４の上面にｐ型窒化物半導体層１１７とは異なる別の半導体層を設け、その別の半導体層の上面にｐ型窒化物半導体層１１７を結晶成長させても良い。
【００８１】
なお、本実施形態にかかるＦＥＴは、以下の第１の変形例にかかるＦＥＴであってもよい。
【００８２】
（第１の変形例）
図１４は、実施形態２の第１の変形例にかかるＦＥＴ２１の構成を示す断面図である。
【００８３】
本変形例にかかるＦＥＴ２１では、ｐ型窒化物半導体層１２７は、凹部１１０ａ内に設けられているだけでなく、第２窒化物半導体層１０４の上面のうちゲート電極１１８とソース電極１０６との間およびゲート電極１１８とドレイン電極１０７との間にも設けられていることが好ましい。これにより、第２窒化物半導体層１０４の表面に存在する表面準位を低減できるため、電流コラプスの発生をさらに抑制することができる。
【００８４】
さらに、ｐ型窒化物半導体層１２７のうち第２窒化物半導体層１０４の上面に設けられた部分の厚みが５ｎｍ程度であれば、ソース電極１０６とドレイン電極１０７との間にｐ型窒化物半導体層１２７を介したリーク電流を抑制することができるため好ましい。
【００８５】
また、第２窒化物半導体層１０４の上面において、ｐ型窒化物半導体層１２７は、ソース電極１０６およびドレイン電極１０７と接するのではなく一部分が除去されていれば、ｐ型窒化物半導体層１２７を介したリーク電流を抑制できるので、好ましい。
【００８６】
本変形例にかかるＦＥＴ２１の製造方法としては、実施形態２に記載の製造方法を用いることが好ましく、ｐ型窒化物半導体層１２７を設ける際には実施形態２の２つ目の方法を用いることが好ましい。
【００８７】
《発明の実施形態３》
図１５は、実施形態３にかかるＦＥＴ２の構成を示す断面図である。
【００８８】
本実施形態にかかるＦＥＴ２では、第２窒化物半導体層１０４の上面には絶縁膜２０５が設けられており、ソース電極２０６、ドレイン電極２０７およびゲート電極２０８は第２窒化物半導体層１０４の上面に設けられている。また、ゲート電極２０８のうち第２窒化物半導体層１０４の上面に設けられた部分は凹部１１０ａの底面の中心軸に対して非対称に形成されており、さらには、ソース電極２０６およびドレイン電極２０７は第２窒化物半導体層１０４を貫通している。以下では、上記実施形態１とは異なる点を主に示す。
【００８９】
本実施形態にかかるＦＥＴ２では、図１５に示すように、基板１０１の上にバッファ層１０２と第１窒化物半導体層１０３と第２窒化物半導体層１０４とが順に積層されている。第１窒化物半導体層１０３と第２窒化物半導体層１０４とが積層型半導体層１１０を構成しており、第１窒化物半導体層１０３の上面近傍には二次元電子ガス層１０９が形成されている。凹部１１０ａは第２窒化物半導体層１０４に形成されており、凹部１１０ａの深さは１５ｎｍ以上である、言い換えるとΔＶｐは２．５Ｖ以上である。
【００９０】
絶縁膜２０５は、第２窒化物半導体層１０４の上面のうちソース電極２０６、ドレイン電極２０７およびゲート電極２０８が設けられていない部分に設けられている。絶縁膜２０５としては、SiN 膜、SiO2膜、AlN 膜、Al2O3 膜、CaF2 膜および HfO2 膜のうちの１つの膜を用いることができ、または、これらの膜のうちの２つ以上の膜が互いに積層された膜を用いても良い。絶縁膜２０５の厚みとしては、１ｎｍ以上１０００ｎｍ以下であることが好ましく、例えば１００ｎｍである。これにより、第２窒化物半導体層１０４の表面に存在する表面準位を低減することができる。また、凹部１１０ａの開口付近では、絶縁膜２０５の開口２０５ａの方が、凹部１１０ａの開口よりも大きい。このことは、ＦＥＴ２の製法を示す際に説明する。
【００９１】
ゲート電極２０８は凹部１１０ａの開口を覆うように第２窒化物半導体層１０４の上面に設けられているとともに凹部１１０ａ内にも充填されており、第２窒化物半導体層１０４の上面では、ゲート電極の張り出した部分の長さは、ソース電極側よりもドレイン電極側の方が長い。これにより、電流コラプスの発生を抑制できるだけでなく、ゲート電極２０８とドレイン電極２０７との間における電界集中を緩和することができるのでトランジスタの耐圧を向上させることが可能となる。
【００９２】
さらに、ソース電極２０６およびドレイン電極２０７は、凹部１１０ａを挟むように第２窒化物半導体層１０４の上面に設けられているとともに、第２窒化物半導体層１０４を貫通して二次元電子ガス層１０９に達している。このようにソース電極２０６の側面もしくは下面およびドレイン電極２０７の側面もしくは下面が二次元電子ガス層１０９に接触するので、ソース電極２０６およびドレイン電極２０７のオーミック接触抵抗を低減することが可能になる。
【００９３】
本実施形態にかかるＦＥＴ２は、例えば以下に示す方法に従って製造することができる。
【００９４】
まず、例えば MOCVD 法を用いて、基板１０１の上にバッファ層１０２、第１窒化物半導体層１０３および第２窒化物半導体層１０４を順次エピタキシャル成長させる。
【００９５】
次に、例えば Cl2 を用いてドライエッチングを行うことにより、第２窒化物半導体層１０４に凹部１１０ａを形成し、ソース電極２０６を形成するためのソース電極用穴１１０ｂとドレイン電極２０７を形成するためのドレイン電極用穴１１０ｃとを形成する。このとき、二次元電子ガス層１０９に達するようにソース電極用穴１１０ｂおよびドレイン電極用穴１１０ｃを形成することが好ましく、例えば穴の深さが６５ｎｍとなるようにソース電極用穴１１０ｂおよびドレイン電極用穴１１０ｃを形成する。
【００９６】
続いて、例えば B をイオン注入することにより、素子分離領域１０５を形成する。
【００９７】
続いて、例えばプラズマ CVD 法やスパッタ法を用いて、第２窒化物半導体層１０４の上面に絶縁膜２０５を形成する。
【００９８】
続いて、ドライエッチング法を用いて、絶縁膜２０５のうちゲート電極２０８とソース電極２０６とドレイン電極２０７とを形成する部分を除去し、電極窓を形成する。ゲート電極の開口２０５ａを形成する際にはその開口２０５ａを凹部１１０ａの開口よりも大きく形成することが好ましい。これにより、凹部１１０ａの底面および内壁面に絶縁膜２０５が残存することを抑制できる。
【００９９】
続いて、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ソース電極用穴１１０ｂ内にソース電極２０６を形成し、ドレイン電極用穴１１０ｃ内にドレイン電極２０７を形成する。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
【０１００】
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極２０８を凹部１１０ａ内に充填させるとともに凹部１１０ａの開口を覆うように第２窒化物半導体層１０４の上面に設ける。これにより、本実施形態にかかるＦＥＴ２を製造することができる。
【０１０１】
本実施形態にかかるＦＥＴ２では、上記実施形態１と同じく電流コラプスの発生を抑制できる。さらには、絶縁膜２０５を第２窒化物半導体層１０４の上面に設けることにより、第２窒化物半導体層１０４の表面に存する表面準位を低減することができ、電流コラプスの発生をさらに抑制できる。また、ゲート電極２０８を非対称構造とすることにより、ＦＥＴ２の耐圧を向上させることができる。その上、ゲート電極２０８を設ける際に電極窓を凹部１１０ａの開口よりも大きく形成することにより、ＦＥＴ２の製造歩留まりを向上させることができる。
【０１０２】
なお、本実施形態では、図１６に示すＦＥＴ１２のように、凹部１１０ａ内に絶縁膜（第４の絶縁膜）２１５が設けられていても良い。絶縁膜２１５は、凹部１１０ａの底面および内壁面に接しているとともに絶縁膜２０５にも接している。ゲート電極２０８は、絶縁膜２１５の上面に接している。
【０１０３】
《発明の実施形態４》
図１７は、本発明の実施形態４にかかるＦＥＴ３の断面図である。
【０１０４】
本実施形態にかかるＦＥＴ３では、凹部１１０ａの底面に第２の絶縁膜３０７が設けられている。以下には、実施形態１とは異なる点を主に示す。
【０１０５】
本実施形態にかかるＦＥＴ３では、図１７に示すように、基板１０１の上にバッファ層１０２と第１窒化物半導体層１０３と第２窒化物半導体層１０４とが順に積層されており、第１窒化物半導体層１０３と第２窒化物半導体層１０４とが積層型半導体層１１０を構成している。第１窒化物半導体層１０３の上面近傍には、二次元電子ガス層１０９が形成されている。凹部１１０ａは第２窒化物半導体層１０４に形成されており、凹部１１０ａの深さは１５ｎｍ以上である、言い換えるとΔＶｐは２．５Ｖ以上である。
【０１０６】
第２の絶縁膜３０７は、ゲート電極３０８の下面と凹部１１０ａの底面とに挟まれている。第２の絶縁膜３０７としては、SiN 膜、SiO2 膜、AlN 膜、Al2O3 膜、CaF2 膜および HfO2 膜のうちの１つの膜を用いることができ、または、これらの膜のうちの２つ以上の膜が互いに積層された膜を用いても良い。第２の絶縁膜３０７の厚みとしては、１ｎｍ以上５００ｎｍ以下であることが好ましく、例えば１００ｎｍである。これにより、ゲート電極３０８と凹部１１０ａの底面との密着性が向上し、ゲート電極３０８が凹部１１０ａから剥れることを防止できる。
【０１０７】
ゲート電極３０８は、凹部１１０ａの開口を覆うように第２窒化物半導体層１０４の上面に設けられているとともに、凹部１１０ａ内では第２の絶縁膜３０７の上面に設けられている。
【０１０８】
図１８（ａ）〜図１８（ｇ）は、本実施形態にかかるＦＥＴ３の製造方法を示す断面図である。
【０１０９】
まず、図１８（ａ）に示すように、例えば MOCVD 法を用いて、基板１０１の上にバッファ層１０２、第１窒化物半導体層１０３およびアンドープ Al0.25GaN 層（成長層）３１４を順にエピタキシャル成長させる（工程（ａ））。
【０１１０】
次に、図１８（ｂ）に示すように、プラズマ CVD 法を用いて、アンドープ Al0.25GaN 層３１４の上面のうちゲート電極３０８を形成する部分に第２の絶縁膜３０７を設ける（工程（ｂ））。
【０１１１】
続いて、例えば MOCVD 法を用いて、アンドープ Al0.25GaN 層３１４を再成長させる（工程（ｃ））。このとき、第２の絶縁膜３０７はマスクとなるので、アンドープ Al0.25GaN 層３１４の上面のうち第２の絶縁膜３０７が形成された部分にはアンドープ Al0.25GaN層が再成長しない。一方、アンドープ Al0.25GaN 層３１４の上面のうち第２の絶縁膜３０７が形成されていない部分の上にはアンドープ Al0.25GaN 層３１４が再成長する。これにより、図１８（ｃ）に示すように、第１窒化物半導体層１０３の上面には第２窒化物半導体層１０４が形成され、第２窒化物半導体層１０４には第２の絶縁膜３０７を底面とする凹部１１０ａが形成される。なお、ここで第２の絶縁膜３０７を除去して、凹部１１０ａを第２の絶縁膜３０７が底面に設けられていない凹部としてもよい。
【０１１２】
このようにアンドープ Al0.25GaN 層３１４を再成長させることにより凹部１１０ａを形成すると、第２窒化物半導体層１０４をエッチングすることにより凹部１１０ａを形成する場合に比べて、以下の２つの利点がある。１つ目の利点は、凹部１１０ａの深さを制御しやすくなるので、ＦＥＴ３の製造歩留まりが向上する，ということである。２つ目の利点は、ドライエッチングによるダメージが凹部１１０ａの内壁面に生じていないので、ＦＥＴ３のゲート特性の向上を図ることができる、ということである。
【０１１３】
続いて、図１８（ｄ）に示すように、ドライエッチング法を用いて、二次元電子ガス層１０９に達するようにソース電極用穴１１０ｂおよびドレイン電極用穴１１０ｃを形成する。その後、例えば B イオンを注入して、素子分離領域１０５を形成する。
【０１１４】
続いて、例えばプラズマ CVD 法やスパッタ法を用いて、第２窒化物半導体層１０４の上面に絶縁膜２０５を形成する。その後、図１８（ｅ）に示すように、ドライエッチング法を用いて絶縁膜２０５の一部を除去し、ソース電極２０６、ドレイン電極２０７およびゲート電極３０８を形成するための電極窓をそれぞれ形成する。このとき、実施形態３と同じく、大きさが穴の開口の大きさよりも大きくなるようにゲート電極窓を形成することが好ましい。
【０１１５】
続いて、図１８（ｆ）に示すように、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ソース電極２０６およびドレイン電極２０７を形成する。その後、熱処理を行って、オーミックコンタクトを形成する。
【０１１６】
そして、図１８（ｇ）に示すように、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極３０８を凹部１１０ａの開口を覆うように第２窒化物半導体層１０４の上面に設けるとともに凹部１１０ａ内においては第２の絶縁膜３０７の上面に設ける（工程（ｄ））。これにより、本実施形態にかかるＦＥＴ３を製造することができる。
【０１１７】
本実施形態にかかるＦＥＴ３では、上記実施形態３と同じく、電流コラプスの発生を抑制できる。その上、ゲート電極３０８は第２の絶縁膜３０７を挟んで凹部１１０ａ内に設けられているので、ゲート電極３０８の密着性を向上させることが可能になる。さらに、第２窒化物半導体層１０４を２段階に分けて結晶成長させることにより第２窒化物半導体層１０４の凹部１１０ａを形成するので、ドライエッチング方法を用いて凹部１１０ａを形成する場合に比べて凹部１１０ａの深さを制御し易く、加えて、ドライエッチングダメージが凹部１１０ａの内面に生じないため、良好なゲート特性を得ることが可能となる。
【０１１８】
《発明の実施形態５》
図１９は、本発明の実施形態５にかかるＦＥＴ４の断面図である。
【０１１９】
本実施形態では、第３の絶縁膜４０５が凹部１１０ａの底面および内壁面にも設けられている。以下には、上記実施形態１とは異なる点を主に示す。
【０１２０】
本実施形態にかかるＦＥＴ４では、図１９に示すように、基板１０１の上にバッファ層１０２と第１窒化物半導体層１０３と第２窒化物半導体層１０４とが順に積層されている。第１窒化物半導体層１０３と第２窒化物半導体層１０４とが積層型半導体層１１０を構成しており、第１窒化物半導体層１０３の上面近傍には二次元電子ガス層１０９が形成されている。凹部１１０ａは第２窒化物半導体層１０４に形成されており、凹部１１０ａの深さは１５ｎｍ以上である、言い換えるとΔＶｐは２．５Ｖ以上である。
【０１２１】
第３の絶縁膜４０５は、第２窒化物半導体層１０４の上面のうちソース電極２０６およびドレイン電極２０７が設けられていない部分に設けられており、凹部１１０ａの底面および内壁面にも設けられている。このように凹部１１０ａの底面および内壁面にも第３の絶縁膜４０５が設けられているので、ゲートリーク電流を低減でき、ＦＥＴ４の耐圧を向上させることができる。ここで、第３の絶縁膜４０５としては、上記実施形態３の絶縁膜２０５と略同一の材質および膜厚からなる膜を用いることができる。
【０１２２】
ゲート電極４０８は、凹部１１０ａの開口を覆っており、第３の絶縁膜４０５で被膜された第２窒化物半導体層１０４の上面に設けられている。
【０１２３】
本実施形態にかかるＦＥＴ４は、以下に示す方法に従って製造することができる。
【０１２４】
まず、例えば MOCVD 法を用いて、基板１０１の表面にバッファ層１０２、第１窒化物半導体層１０３および第２窒化物半導体層１０４を順次エピタキシャル成長させる。
【０１２５】
次に、例えば Cl2 ガスを用いてドライエッチングを行うことにより、第２窒化物半導体層１０４の表面に凹部１１０ａを形成し、ソース電極２０６を形成するためのソース電極用穴１１０ｂとドレイン電極２０７を形成するためのドレイン電極用穴１１０ｃとを形成する。
【０１２６】
続いて、例えばホウ素をイオン注入することにより、素子分離領域１０５を形成する。
【０１２７】
続いて、例えばプラズマ CVD 法やスパッタ法を用いて、第２窒化物半導体層１０４の上面に第３の絶縁膜４０５を形成する。このとき、凹部１１０ａの底面および内壁面にも第３の絶縁膜４０５を形成する。なお、ここで、上記実施形態３のように絶縁膜２０５が形成された第２窒化物半導体層１０４の上面に、第３の絶縁膜４０５を形成しても良い。
【０１２８】
続いて、ドライエッチング法を用いて、第３の絶縁膜４０５のうちソース電極２０６およびドレイン電極２０７を形成する部分をそれぞれ除去し、ソース電極２０６の電極窓およびドレイン電極２０７の電極窓を形成する。
【０１２９】
続いて、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ソース電極２０６およびドレイン電極２０７を形成する。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
【０１３０】
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極４０８を凹部１１０ａの開口を覆うように第３の絶縁膜４０５で被膜された第２窒化物半導体層１０４の上面に設ける。これにより、本実施形態にかかるＦＥＴ４を製造することができる。
【０１３１】
本実施形態にかかるＦＥＴ４では、上記実施形態１と同じく電流コラプスの発生を抑制できる。さらには、凹部１１０ａの底面および内壁面に第３の絶縁膜４０５が設けられているので、ゲートリーク電流を低減することができ、ＦＥＴ４の耐圧を向上させることができる。
【０１３２】
《発明の実施形態６》
図２０は、本発明の実施形態６にかかるＦＥＴ５の構成を示す断面図である。
【０１３３】
本実施形態にかかるＦＥＴ５では、積層型半導体層５１０は、第１窒化物半導体層１０３と第２窒化物半導体層１０４とエッチングストップ層５０３とで構成されている。以下具体的に示す。
【０１３４】
本実施形態にかかるＦＥＴ５では、図２０に示すように、基板１０１の上にバッファ層１０２と第１窒化物半導体層１０３とエッチングストップ層５０３と第２窒化物半導体層１０４とが順に積層されており、第１窒化物半導体層１０３の上面近傍には二次元電子ガス層１０９が形成されている。ソース電極２０６およびドレイン電極２０７は、凹部５１０ａを挟むように第２窒化物半導体層１０４の上面に設けられているとともに、第２窒化物半導体層１０４およびエッチングストップ層５０３を貫通して二次元電子ガス層１０９に達するように形成されている。
【０１３５】
凹部５１０ａは第２窒化物半導体層１０４を貫通しており、エッチングストップ層５０３の上面に凹部５１０ａの底面が形成されている。エッチングストップ層５０３は、第２窒化物半導体層１０４よりもバンドギャップが大きい窒化物半導体層例えばＡｌＧａＮもしくはＡｌＮからなり、第２窒化物半導体層１０４よりもＡｌの組成比が大きいため第２窒化物半導体層１０４よりもエッチングレートが遅く、よって、エッチングストッパーとして機能する。エッチングストップ層５０３は例えばアンドープ AlN 層であることが好ましく、その層厚は１ｎｍ以上５０ｎｍ以下であることが好ましく例えば５ｎｍである。このようにエッチングストップ層５０３を設けることによりドライエッチング法を用いても凹部５１０ａの深さを制御することができるため、ＦＥＴを再現性良く作製することができる。
【０１３６】
本実施形態にかかるＦＥＴ５は、以下に示す方法に従って製造することができる。
【０１３７】
まず、例えば MOCVD 法を用いて、基板１０１の表面にバッファ層１０２、第１窒化物半導体層１０３、エッチングストップ層５０３および第２窒化物半導体層１０４を順次エピタキシャル成長させる。
【０１３８】
次に、例えば Cl2 ガスを用いて第２窒化物半導体層１０４の表面にドライエッチングを行うことにより、第２窒化物半導体層１０４の表面に凹部５１０ａを形成する。ここで、エッチングストップ層５０３のドライエッチングレートは第２窒化物半導体層１０４のドライエッチングレートに比べて遅いので、エッチングはエッチングストップ層５０３の表面で停止する。そのため、凹部５１０ａを再現性良く作製することができる。その後、ソース電極２０６を形成するためのソース電極用穴５１０ｂおよびドレイン電極２０７を形成するためのドレイン電極用穴５１０ｃを形成する。
【０１３９】
続いて、例えばホウ素をイオン注入することにより、素子分離領域１０５を形成する。
【０１４０】
続いて、プラズマ CVD 法やスパッタ法を用いて、第２窒化物半導体層１０４の上面に絶縁膜２０５を形成する。
【０１４１】
続いて、ドライエッチング法を用いて絶縁膜２０５の一部分をエッチングし、ソース電極２０６、ドレイン電極２０７およびゲート電極５０８の電極窓をそれぞれ形成する。
【０１４２】
続いて、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ソース電極２０６およびドレイン電極２０７を形成する。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
【０１４３】
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極５０８を凹部５１０ａ内を充填させるとともに凹部５１０ａの開口を覆うように第２窒化物半導体層１０４の上面に設ける。これにより、本実施形態にかかるＦＥＴ５を製造することができる。
【０１４４】
本実施形態にかかるＦＥＴ５では、上記実施形態１と同じく電流コラプスの発生を抑制できる。さらには、エッチングストップ層５０３が設けられているので、凹部５１０ａの深さを容易に制御することができる。
【０１４５】
《発明の実施形態７》
図２１は、本発明の実施形態７にかかるＦＥＴ６の構成を示す断面図である。
【０１４６】
本実施形態では、第２窒化物半導体層１０４の上面にはｎ型窒化物半導体層（ｎ型窒化物系化合物半導体層）６０４が設けられており、凹部６１０ａはｎ型窒化物半導体層６０４に形成されている。以下、具体的に示す。
【０１４７】
本実施形態にかかるＦＥＴ６では、図２１に示すように、基板１０１の上にバッファ層１０２と第１窒化物半導体層１０３と第２窒化物半導体層１０４とｎ型窒化物半導体層６０４とが順に積層されており、第１窒化物半導体層１０３と第２窒化物半導体層１０４とｎ型窒化物半導体層６０４とが積層型半導体層６１０を構成しており、第１窒化物半導体層１０３の上面近傍には二次元電子ガス層１０９が形成されている。ｎ型窒化物半導体層６０４は、ｎ型を供する不純物が添加された窒化物半導体層であればよく、例えば Si が添加されたＧａＮ層もしくはＡｌＧaＮ層である。なお、Ｓｉが添加されたＧａＮ層の方がＳｉが添加されたＡｌＧａＮ層よりもクラックを生じさせずに厚膜化が可能である。このように膜厚が厚いと掘り込み深さをより深くすることができ、好ましい。
【０１４８】
ソース電極２０６およびドレイン電極２０７はｎ型窒化物半導体層６０４および第２窒化物半導体層１０４を貫通して二次元電子ガス層１０９に達するように形成されており、ゲート電極６０８はｎ型窒化物半導体層６０４を貫通して第２窒化物半導体層１０４の上面に達するように形成されている。さらに、ｎ型窒化物半導体層６０４には第１および第２溝６１０ｄ，６１０ｅが形成されており、第１溝６１０ｄはゲート電極６０８とソース電極２０６との間に形成されており、第２溝６１０ｅはゲート電極６０８とドレイン電極２０７との間に形成されている。このように第１および第２溝６１０ｄ，６１０ｅが形成されているので、ｎ型窒化物半導体層６０４を介したリーク電流の低減を図ることができる。なお、第１および第２溝に関しては、どちらか一方の溝のみが形成されていてもよく、また、形状は限定されず、ｎ型窒化物半導体層６０４が除去されていればよい。
【０１４９】
また、絶縁膜６０５は、ｎ型窒化物半導体層６０４のうちソース電極２０６、ドレイン電極２０７およびゲート電極６０８が設けられていない部分と、第１および第２溝６１０ｄ，６１０ｅの底面および内壁面とに設けられている。
【０１５０】
本実施形態にかかるＦＥＴ６は以下に示す方法に従って製造することができる。
【０１５１】
まず、例えば MOCVD 法を用いて、基板１０１の表面にバッファ層１０２、第１窒化物半導体層１０３、第２窒化物半導体層１０４およびｎ型窒化物半導体層６０４を順次エピタキシャル成長させる。ここで、ｎ型窒化物半導体層６０４は、例えばＳｉドープＧａＮである。ｎ型窒化物半導体層６０４における不純物濃度は５×１０1６ｃｍ−３以上５×１０1９ｃｍ−３以下であることが好ましく、例えば１×１０１８ｃｍ-３である。ｎ型窒化物半導体層６０４の膜厚は３ｎｍ以上２００ｎｍ以下であることが好ましく、例えば２０ｎｍである。
【０１５２】
次に、例えば Cl2 ガスを用いてｎ型窒化物半導体層６０４の表面にドライエッチングを行うことにより、ｎ型窒化物半導体層６０４の表面に、凹部６１０ａ、ソース電極用穴６１０ｂ、ドレイン電極用穴６１０ｃ、第１溝６１０ｄおよび第２溝６１０ｅをそれぞれ形成する。
【０１５３】
続いて、例えばホウ素をイオン注入することにより、素子分離領域１０５を形成する。
【０１５４】
続いて、プラズマ CVD 法やスパッタ法を用いて、ｎ型窒化物半導体層６０４の上面に絶縁膜６０５を形成する。このとき、第１および第２溝６１０ｄ，６１０ｅの底面および内壁面にも、絶縁膜６０５を形成する。
【０１５５】
続いて、ドライエッチング法を用いて絶縁膜６０５の一部分をエッチングし、ソース電極２０６、ドレイン電極２０７およびゲート電極６０８の電極窓をそれぞれ形成する。
【０１５６】
続いて、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ソース電極２０６およびドレイン電極２０７を形成する。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
【０１５７】
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極６０８を凹部６１０ａ内を充填させるとともに凹部６１０ａの開口を覆うようにｎ型窒化物半導体層６０４の上面に設ける。これにより、本実施形態にかかるＦＥＴ６を製造することができる。
【０１５８】
《その他の実施形態》
本発明は、以下に示す構成であってもよい。
【０１５９】
凹部は、図１等に記載の形状に限定されず、Ｕ字型やＶ字型等の他の形状でもよい。
【０１６０】
ソース電極およびドレイン電極は、それぞれ、図１に示すように積層型半導体層の上面に設けられていても良く、図６等に示すように二次元電子ガス層に達するように第１窒化物半導体層に接していても良い。
【０１６１】
積層型半導体層の上面では、ゲート電極のうち積層型半導体層の上方において張り出した部分の長さは図１に示すようにソース電極側とドレイン電極側で等しくてもよく、図１５等に示すように、ソース電極側よりもドレイン電極側の方が長くても良い。
【０１６２】
実施形態１〜５および７にかかるＦＥＴがエッチングストップ層を備えていても良い。
【０１６３】
実施形態１〜３および５〜７ではエッチング方法を用いて凹部を形成し、実施形態４では再成長法を用いて凹部を形成したが、凹部の形成方法は特に限定されない。実施形態４にかかるＦＥＴを製造する際にエッチング方法を用いて凹部を形成してもよく、実施形態１〜３および５〜７にかかるＦＥＴを製造する際に再成長法を用いて凹部を形成してもよい。
【産業上の利用可能性】
【０１６４】
以上説明したように、本発明は、トランジスタ特に電界効果型トランジスタとして有用である。具体的には、本発明は、スイッチング電源、インバータ回路またはモータドライバ等に用いられるパワーデバイスとして有用であり、また、テレビなどの民生機器の電源回路等で用いられるパワーデバイスとして有用である。
【符号の説明】
【０１６５】
１，２，３，４，５，６，１１，２１ ＦＥＴ（半導体装置）
５１ 空乏層
５１ａ ショットキー接合由来の空乏層
５１ｂ 表面準位由来の空乏層
１０１ 基板
１０２ バッファ層
１０３ 第１窒化物半導体層
１０４ 第２窒化物半導体層
１０６，２０６ ソース電極
１０７，２０７ ドレイン電極
１０８，１１８，２０８，３０８，４０８，５０８，６０８ ゲート電極
１０９ 二次元電子ガス層
１１０，５１０，６１０ 積層型半導体層
１１０ａ，５１０ａ，６１０ａ 凹部
１１０ｂ，５１０ｂ，６１０ｂ ソース電極用穴
１１０ｃ，５１０ｃ，６１０ｃ ドレイン電極用穴
１１７，１２７ ｐ型窒化物半導体層
１１９，１２９ マスク
２０５，６０５ 絶縁膜
２０５ａ 開口
２１５ 第４の絶縁膜
３０７ 第２の絶縁膜
３１４ 成長層
４０５ 第３の絶縁膜
５０３ エッチングストップ層
６０４ ｎ型窒化物半導体層
６１０ｄ 第１溝
６１０ｅ 第２溝
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に設けられた第１窒化物系化合物半導体層と、前記第１窒化物系化合物半導体層の上方に設けられ、バンドギャップが前記第１窒化物系化合物半導体層よりも大きい第２窒化物系化合物半導体層とを有する積層型半導体層と、
少なくとも一部分が前記積層型半導体層に接するように設けられたソース電極およびドレイン電極と、
前記積層型半導体層の上面のうち前記ソース電極と前記ドレイン電極との間に位置するように設けられ、前記積層型半導体層の層厚方向に凹む凹部と、
前記凹部の開口を覆うように前記凹部の上方に設けられたゲート電極と、
前記凹部の開口を覆い、前記ゲート電極と前記積層型半導体層との間に位置するように設けられたｐ型窒化物系化合物半導体層とを備え、
前記ｐ型窒化物系化合物半導体層は、電圧印加によって電流を制御する端子の一部である、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記凹部の底面に接してゲート電極が形成されたと仮定した場合のトランジスタの閾値電圧をＶｐ１とし、前記積層型半導体層の上面に接してゲート電極が形成されたと仮定した場合のトランジスタの閾値電圧をＶｐ２とするとき、閾値電圧の差ΔＶｐが、ΔＶｐ＝Ｖｐ１−Ｖｐ２≧２．５Ｖである、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記ｐ型窒化物系化合物半導体層の最表層での不純物濃度は、前記ｐ型窒化物系化合物半導体層のうち最表層以外の部分での不純物濃度よりも高い、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記凹部の底面の上方に位置する前記ｐ型窒化物系化合物半導体層の膜厚は、前記積層型半導体層の前記上面に位置する前記ｐ型窒化物系化合物半導体層の膜厚よりも厚い、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記凹部の深さは、１５ｎｍ以上である、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記積層型半導体層の前記上面の一部分に接しているとともに前記凹部を露出するように開口した絶縁膜をさらに備えており、
前記ゲート電極の一部分は、前記絶縁膜の上方に設けられている、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
第２の絶縁膜が前記ゲート電極と前記凹部の底面との間に設けられている、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記凹部および前記積層型半導体層の前記上面の一部分に接する第３の絶縁膜をさらに備え、
前記ゲート電極は、前記第３の絶縁膜の上面に接している、半導体装置。
【請求項９】
請求項６に記載の半導体装置において、
第４の絶縁膜が前記凹部の底面に接するとともに、前記ゲート電極と前記絶縁膜との間に位置するように設けられている、半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記第２窒化物系化合物半導体層は、前記第２窒化物系化合物半導体層よりもバンドギャップが大きい窒化物系化合物半導体層を含んでいる、半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記積層型半導体層は、最上層として、前記第２窒化物系化合物半導体層の上方に設けられたｎ型窒化物系化合物半導体層をさらに備えている、半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記ゲート電極と前記ソース電極との間に位置する前記ｎ型窒化物系化合物半導体層の一部分、および前記ゲート電極と前記ドレイン電極との間に位置する前記ｎ型窒化物系化合物半導体層の一部分のうち少なくとも一方が除去されている、半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記積層型半導体層の上方に位置する前記ゲート電極の張り出した部分の長さは、前記ソース電極側よりも前記ドレイン電極側の方が長い、半導体装置。
【請求項１４】
請求項１に記載の半導体装置において、
前記ソース電極および前記ドレイン電極の一部分が、前記第１窒化物系化合物半導体層に接している、半導体装置。
【請求項１】
基板と、
前記基板の上方に設けられた第１窒化物系化合物半導体層と、前記第１窒化物系化合物半導体層の上方に設けられ、バンドギャップが前記第１窒化物系化合物半導体層よりも大きい第２窒化物系化合物半導体層とを有する積層型半導体層と、
少なくとも一部分が前記積層型半導体層に接するように設けられたソース電極およびドレイン電極と、
前記積層型半導体層の上面のうち前記ソース電極と前記ドレイン電極との間に位置するように設けられ、前記積層型半導体層の層厚方向に凹む凹部と、
前記凹部の開口を覆うように前記凹部の上方に設けられたゲート電極と、
前記凹部の開口を覆い、前記ゲート電極と前記積層型半導体層との間に位置するように設けられたｐ型窒化物系化合物半導体層とを備え、
前記ｐ型窒化物系化合物半導体層は、電圧印加によって電流を制御する端子の一部である、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記凹部の底面に接してゲート電極が形成されたと仮定した場合のトランジスタの閾値電圧をＶｐ１とし、前記積層型半導体層の上面に接してゲート電極が形成されたと仮定した場合のトランジスタの閾値電圧をＶｐ２とするとき、閾値電圧の差ΔＶｐが、ΔＶｐ＝Ｖｐ１−Ｖｐ２≧２．５Ｖである、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記ｐ型窒化物系化合物半導体層の最表層での不純物濃度は、前記ｐ型窒化物系化合物半導体層のうち最表層以外の部分での不純物濃度よりも高い、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記凹部の底面の上方に位置する前記ｐ型窒化物系化合物半導体層の膜厚は、前記積層型半導体層の前記上面に位置する前記ｐ型窒化物系化合物半導体層の膜厚よりも厚い、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記凹部の深さは、１５ｎｍ以上である、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記積層型半導体層の前記上面の一部分に接しているとともに前記凹部を露出するように開口した絶縁膜をさらに備えており、
前記ゲート電極の一部分は、前記絶縁膜の上方に設けられている、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
第２の絶縁膜が前記ゲート電極と前記凹部の底面との間に設けられている、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記凹部および前記積層型半導体層の前記上面の一部分に接する第３の絶縁膜をさらに備え、
前記ゲート電極は、前記第３の絶縁膜の上面に接している、半導体装置。
【請求項９】
請求項６に記載の半導体装置において、
第４の絶縁膜が前記凹部の底面に接するとともに、前記ゲート電極と前記絶縁膜との間に位置するように設けられている、半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記第２窒化物系化合物半導体層は、前記第２窒化物系化合物半導体層よりもバンドギャップが大きい窒化物系化合物半導体層を含んでいる、半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記積層型半導体層は、最上層として、前記第２窒化物系化合物半導体層の上方に設けられたｎ型窒化物系化合物半導体層をさらに備えている、半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記ゲート電極と前記ソース電極との間に位置する前記ｎ型窒化物系化合物半導体層の一部分、および前記ゲート電極と前記ドレイン電極との間に位置する前記ｎ型窒化物系化合物半導体層の一部分のうち少なくとも一方が除去されている、半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記積層型半導体層の上方に位置する前記ゲート電極の張り出した部分の長さは、前記ソース電極側よりも前記ドレイン電極側の方が長い、半導体装置。
【請求項１４】
請求項１に記載の半導体装置において、
前記ソース電極および前記ドレイン電極の一部分が、前記第１窒化物系化合物半導体層に接している、半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−１２９５４０（Ｐ２０１２−１２９５４０Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１２−２６５１０（Ｐ２０１２−２６５１０）
【出願日】平成２４年２月９日（２０１２．２．９）
【分割の表示】特願２００７−３１２７０１（Ｐ２００７−３１２７０１）の分割
【原出願日】平成１９年１２月３日（２００７．１２．３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２４年２月９日（２０１２．２．９）
【分割の表示】特願２００７−３１２７０１（Ｐ２００７−３１２７０１）の分割
【原出願日】平成１９年１２月３日（２００７．１２．３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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