ブール成長された炭化ケイ素ドリフト層を使用してパワー半導体デバイスを形成する方法、およびそれによって形成されるパワー半導体デバイス
【課題】炭化ケイ素の好ましい電気特性にもかかわらず、その中においてより厚い電圧サポート領域を有する炭化ケイ素パワーデバイスの必要性が引き続き存在している。
【解決手段】高電圧炭化ケイ素パワーデバイスを形成する方法は、法外に高いコストのエピタキシャル成長された炭化ケイ素層の代わりに、高純度炭化ケイ素ウエハ材料から得られる高純度炭化ケイ素ドリフト層を利用している。本方法は、約１００μｍより厚い厚みを有するドリフト層を使用して１０ｋＶを超えるブロッキング電圧をサポートすることができる少数キャリアパワーデバイスと多数キャリアパワーデバイスの両方を形成することを含んでいる。これらのドリフト層は、その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層として形成される。このｎ型ドーパント濃度は、中性子変換ドーピング（ＮＴＤ）技法を使用して実現することができる。
【解決手段】高電圧炭化ケイ素パワーデバイスを形成する方法は、法外に高いコストのエピタキシャル成長された炭化ケイ素層の代わりに、高純度炭化ケイ素ウエハ材料から得られる高純度炭化ケイ素ドリフト層を利用している。本方法は、約１００μｍより厚い厚みを有するドリフト層を使用して１０ｋＶを超えるブロッキング電圧をサポートすることができる少数キャリアパワーデバイスと多数キャリアパワーデバイスの両方を形成することを含んでいる。これらのドリフト層は、その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層として形成される。このｎ型ドーパント濃度は、中性子変換ドーピング（ＮＴＤ）技法を使用して実現することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、半導体デバイス製造方法に関し、より詳細には、炭化ケイ素パワー半導体デバイスを形成する方法と、それによって形成されるデバイスに関する。
【背景技術】
【０００２】
パワー半導体デバイスは、大電流を流し、高電圧をサポートするために広範に使用される。従来のパワー半導体デバイスは、一般にシリコン半導体材料を使用して製造される。広く使用されているパワー半導体デバイスの一つが、パワーＭＯＳＦＥＴである。パワーＭＯＳＦＥＴにおいては、ゲート電極は、適切なゲートバイアスを印加するとすぐにターンオン制御（turn-on control）およびターンオフ制御（turn-off control）を実現する。例えば、ｎ型エンハンスメントモードＭＯＳＦＥＴにおけるターンオンは、導電性ｎ型反転層チャネル（「チャネル領域」とも呼ばれる）が、正のゲートバイアスの印加に応じて、ｐ型ベース領域に形成される場合に行われる。反転層チャネルは、ｎ型ソース領域とドリフト／ドレイン領域とを電気的に接続し、この間における多数キャリア伝導を可能にする。
【０００３】
パワーＭＯＳＦＥＴのゲート電極は、介在する絶縁層、一般的には二酸化ケイ素によってベース領域から分離される。ゲート電極はベース領域から絶縁されるので、ＭＯＳＦＥＴを導電状態に保持するために、あるいはＭＯＳＦＥＴをオン状態からオフ状態に、またはその逆についても同様にスイッチングさせるために、ゲート電流はほとんど必要とされない。ゲート電極はＭＯＳＦＥＴのベース領域と共にキャパシタを形成するので、ゲート電流はスイッチング中に小さく保たれる。したがって、スイッチング中には、充電電流および放電電流（「変位電流」）しか必要とされない。このゲート電極に関連する高い入力インピーダンスのために、最小限の電流要求量しかこのゲート駆動回路には課されない。さらに、ＭＯＳＦＥＴ中の電流伝導は、反転層チャネルを使用する多数キャリア輸送を介して行われるので、過剰少数キャリアの再結合および蓄積に関連する遅延は存在しない。したがって、パワーＭＯＳＦＥＴのスイッチング速度は、バイポーラトランジスタなど多数の少数キャリアデバイスに比べて桁違いに高速にすることができる。バイポーラトランジスタとは違って、パワーＭＯＳＦＥＴは、「二次ブレークダウン（second breakdown）」として知られている破壊的故障メカニズムに出合うことなく、比較的長い時間、高電流密度および高電圧の印加に耐えるように設計することが可能である。パワーＭＯＳＦＥＴにかかる順方向電圧降下は、温度を上昇させると共に増大するので、パワーＭＯＳＦＥＴは、簡単に並列化することもでき、それによって並列接続されたデバイス中における一様な電流分布を促進することになる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００１／００１７３７４号明細書
【特許文献２】米国特許第６，４０３，９８２号明細書
【特許文献３】米国特許第６，２１８，６８０号明細書
【特許文献４】米国特許第６，３９６，０８０号明細書
【特許文献５】米国特許第４，８６６，００５号明細書
【特許文献６】米国再発行特許第３４，８６１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パワーＭＯＳＦＥＴを開発する取り組みには、基板材料としての炭化ケイ素（ＳｉＣ）の研究も含まれてきている。炭化ケイ素は、シリコンに比べて、広いバンドギャップ、低い誘電率、高いブレークダウン電界強度、高い熱伝導率、および高い飽和電子ドリフト速度を有している。したがって、炭化ケイ素パワーデバイスは、シリコンパワーデバイスに対して相対的に高い温度、高い電力レベル、高い電圧レベル、および／または低いオン抵抗で動作するようにすることができる。それにもかかわらず、炭化ケイ素パワーデバイス内の電圧サポートドリフト領域が不十分な厚みである場合には、炭化ケイ素パワーデバイスの定格電圧は、依然として制限されたままであることもある。したがって、炭化ケイ素の好ましい電気特性にもかかわらず、その中においてより厚い電圧サポート領域を有する炭化ケイ素パワーデバイスの必要性が引き続き存在している。
【課題を解決するための手段】
【０００６】
高電圧炭化ケイ素パワーデバイスを形成する方法は、コストのかかるエピタキシャル成長炭化ケイ素層の代わりに、高純度炭化ケイ素ウエハ材料から得られる炭化ケイ素ドリフト層を利用している。この方法は、１０ｋＶよりも大きなブロッキング電圧をサポートすることができ、約１００μｍよりも厚い厚みを有するドリフト層を使用することができる少数キャリアパワーデバイスおよび／または多数キャリアパワーデバイスを形成することを含んでいる。これらの多数キャリアパワーデバイスおよび少数キャリアパワーデバイスは、ＭＯＳＦＥＴ、ＪＦＥＴ、ＰｉＮダイオード、ＩＧＢＴ、ＢＪＴ、ＧＴＯおよび他のデバイスを含んでいる。とりわけ、少数キャリアデバイス中における高純度炭化ケイ素ウエハ材料の使用は、５０ナノ秒を超える固有少数キャリア寿命を有するデバイスをもたらすことができる。本発明の一部の実施形態による炭化ケイ素パワーデバイスを形成する方法は、１０ｋＶ以上のブロッキング電圧をサポートする炭化ケイ素パワーＭＯＳＦＥＴを形成することを含んでいる。これは、その中に約２×１０１５ｃｍ−３未満である正味のｎ型ドーパント濃度を有し、炭化ケイ素ドリフト層上にｐ型炭化ケイ素ベース領域を形成する４Ｈブール成長（boule-grown）炭化ケイ素ドリフト層を形成することにより行うことができる。ブール成長炭化ケイ素を形成する技法は、昇華成長（sublimation growth）、連続成長、および高温ＣＶＤを含んでいる。ｐ型炭化ケイ素ベース領域は、ドリフト層と共にｐ−ｎ整流接合を形成することができる。また、ｎ型炭化ケイ素ソース領域も形成され、このｎ型炭化ケイ素ソース領域は、ｐ型炭化ケイ素ベース領域と共にｐ−ｎ整流接合を画成する。ゲート電極は、ｐ型炭化ケイ素ベース領域に隣接して形成される。このゲート電極は、ベース領域に十分に近接しており、その結果、十分な大きさのゲート電極電圧の印加により、ベース領域における反転層チャネルの形成がもたらされる。反転層チャネルは、順方向のオン状態の伝導中に、ソース領域とドリフト層の間の電気導電性パスを実現するように動作する。
【０００７】
本発明の一部の実施形態によれば、炭化ケイ素ドリフト層を形成するステップには、種結晶を用いた昇華成長技法を使用して炭化ケイ素ブールを形成し、次いで十分なフルエンス（fluence）の熱中性子をこの炭化ケイ素ブールに照射して、それによってこの炭化ケイ素ブール内においてシリコン原子をｎ型リン原子に変えるステップが先行する。特に照射するステップは、ブール内において約２×１０１５ｃｍ−３未満である補償されたｎ型ドーパント濃度をもたらす条件下で実施することができる。次いでこの照射するステップには、炭化ケイ素ブールをソーイング（saw）して、多数の４Ｈ昇華成長炭化ケイ素ウエハをもたらすステップが続く。次に、このウエハは、十分に高い温度で、十分な時間にわたって、強くアニールされて、照射ダメージが取り除かれる。このアニールするステップはまた、ｎ型リン原子（例えば、格子位置に存在していないリン原子）を活性化し、高純度ドリフト層材料をもたらす十分なレベルまでウエハ内のトラップ密度を低下させるようにも動作することができ、この高純度ドリフト層材料は、約５０ナノ秒よりも長い固有少数キャリア寿命を有することができる。アニールするステップに続いて、ウエハは、所望の厚みまで平坦化することができ、この厚みは、所望のパワーデバイスの定格電圧の関数とすることができる。
【０００８】
本発明の追加の実施形態による炭化ケイ素パワーデバイスを形成する方法は、強くアニールすることにより炭化ケイ素ダイオードを形成すること、ならびに次いで内部に正味のｎ型ドーパント濃度を有する４Ｈ昇華成長炭化ケイ素ウエハを平坦化して、その上に対向するＣ面およびＳｉ面と、約１００μｍから４００μｍの範囲の厚みを有するｎ型ドリフト層をもたらすことを含んでいる。次いで、Ｎ＋炭化ケイ素層は、ｎ型ドリフト層のＣ−面上にエピタキシャル成長され、またはイオン注入される（implanted）ことができ、またｐ＋炭化ケイ素層は、ｎ型ドリフト層のＳｉ−面上にエピタキシャル成長され、またはイオン注入される（implanted）ことができる。ｐ＋炭化ケイ素層、ｎ型ドリフト層、およびｎ＋炭化ケイ素層は、全体として約１０ｋＶよりも大きなブロッキング電圧を有するＰ−ｉ−Ｎダイオードを形成することができる。ここで、ｐ＋炭化ケイ素層は、ダイオードが順方向バイアスされる場合に、十分な量の少数キャリア（例えば、ホール）をドリフト層に注入して、その中の伝導度変調を引き起こすように動作することができる。
本発明のさらに他の実施形態によれば、炭化ケイ素ＪＦＥＴ（junction field effect transistor 接合電界効果トランジスタ）は、内部に約２×１０１４ｃｍ−３から約２×１０１５ｃｍ−３の範囲の正味のｎ型ドーパント濃度を有する４Ｈブール成長炭化ケイ素ドリフト層を形成し、次いで炭化ケイ素ドリフト層のＳｉ−面上にｎ型炭化ケイ素エピ層を形成することによって、形成することができる。このｎ型エピ層は、ＪＦＥＴのチャネル領域として動作する。ｎ型炭化ケイ素ソース領域は、ｎ型炭化ケイ素エピ層の上または内部に形成される。ｎ型ソース領域は、ｎ型エピ層よりも高濃度にドープされ、ｎ型エピ層は、ｎ型ドリフト層よりも高濃度にドープされる。ｐ型炭化ケイ素ゲート電極は、ｎ型炭化ケイ素エピ層上に形成され、その結果、ｐ−ｎ整流接合が、これらの間に画成される。逆バイアスされる場合に、このｐ−ｎ整流接合は、ｎ型エピ層の多数キャリアを空乏化させ、ｎ型ソース領域とｎ型ドリフト層の間の順方向オン状態導電性パスを遮断するように動作する。順方向オン状態導電性パスは、ｐ型炭化ケイ素埋込み領域中の開口部を介して延びることができ、ｐ型炭化ケイ素埋込み領域は、ｎ型エピ層とｎ型ドリフト層の間に延在する。特に、ｐ型炭化ケイ素埋込み領域は、ｎ型エピ層を形成するのに先立ってドリフト層のＳｉ−面に隣接して形成することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による、炭化ケイ素パワーデバイスを形成する方法を示す流れ図である。
【図２】本発明の実施形態による、炭化ケイ素パワーデバイスを形成する追加の方法を示す流れ図である。
【図３】本発明の実施形態による、炭化ケイ素Ｐ−ｉ−Ｎダイオードを形成する方法を示す流れ図である。
【図４】本発明の実施形態による炭化ケイ素パワーＭＯＳＦＥＴの断面図である。
【図５】本発明の実施形態による炭化ケイ素ＪＦＥＴの断面図である。
【図６】本発明の実施形態による炭化ケイ素Ｐ−ｉ−Ｎダイオードの断面図である。
【発明を実施するための形態】
【００１０】
次に本発明の実施形態が示されている添付図面を参照して、本発明について以下にさらに十分に説明することにする。しかし、本発明は、異なる形態で実施されてもよく、本明細書中に記述されるこれらの実施形態だけに限定されるものとは解釈すべきではない。もっと正確に言えば、これらの実施形態は、この開示が徹底的で完全になるように、また本発明の範囲を当業者に十分に伝えることになるように提供される。これらの図面中では、諸層および諸領域の厚みは、明確にするために誇張されている。また、ある層が他の層または基板の「上に」存在していると言及されるときには、この層は、この他の層または基板上に直接に存在していてもよく、あるいは介在する諸層が存在していてもよい。さらに、用語「第１の導電型」および「第２の導電型」は、ｎ型やｐ型などの反対の導電型を意味しているが、本明細書中において説明され、示される各実施形態は、その相補的実施形態も同様に含んでいる。フレーズ「正味のｎ型ドーパント濃度（net n-type dopant concentration）」は、相殺効果が考慮に入れられた後の活性化されたｎ型ドーパントの濃度を意味する。全体を通して、同様な参照番号は、同様な要素を意味している。他に指摘していない限り、炭化ケイ素材料に対する言及は、４Ｈ炭化ケイ素材料、６Ｈ炭化ケイ素材料、１５Ｒ炭化ケイ素材料、および３Ｃ炭化ケイ素材料を含んでいる。
【００１１】
次に図１を参照すると、本発明の第１の実施形態による炭化ケイ素パワーデバイスを形成する方法１００は、ブール成長技法を使用した炭化ケイ素（ＳｉＣ）ブールを形成する工程、ブロック１０２を含んでいる。この炭化ケイ素ブールは、種結晶を用いた昇華成長技法を使用してＨＰＳＩ（high-purity semi-insulating 高純度半絶縁）炭化ケイ素ブールとして形成することができる。例示の昇華成長技法については、その開示が、ここに参照により本明細書に組み込まれている特許文献１、ならびに特許文献２、特許文献３、特許文献４、特許文献５、および特許文献６にさらに十分に説明されている。昇華技法は、ガス供給昇華、連続成長および高温ＣＶＤを含むこともできる。
【００１２】
次いで、ブロック１０４において、ＳｉＣブールは、熱中性子を照射され、所望のレベルのリンドーピングが行われる。これらのリンドーパントは、ブール材料内のｐ型ドーパント（例えば、ホウ素）の自然に生じるバックグラウンド濃度によって部分的に補償されることもある。この照射ステップ中に、炭化ケイ素ブール内の一部のシリコン原子（３０Ｓｉ）が、熱中性子を捕獲することになり、次の反応、すなわち［３０Ｓｉ（ｎ，γ）３１Ｓｉ］を受ける。引き続いて起こるベータ粒子崩壊（β−）は、リン原子３１Ｐの形成をもたらし、このリン原子３１Ｐは、炭化ケイ素内でｎ型ドーパント（すなわち、ドナー）として動作する。これらのリン原子の密度は、主として熱中性子フルエンス（ニュートロン／ｃｍ２）のレベルによって制御される。約２×１０１４ｃｍ−３から２×１０１５ｃｍ−３の範囲の正味のｎ型ドーパント濃度を達成するために、約１×１０１７ｃｍ−２から約１×１０２０ｃｍ−２の範囲の中性子フルエンスを使用することができる。この中性子照射ステップは、一般にＮＴＤ（neutron transmutation doping 中性子変換ドーピング）と呼ばれる。また中性子変換ドーピング（ＮＴＤ）を使用して、正味のｐ型導電型（net p-type conductivity）を有する半導体基板（例えば、ブール、ウエハ）に対して補償するドーパントを提供することもできる。したがって、ＮＴＤを使用して、過剰なｐ型ドーパントの部分的な補償を介して正味のドーピング（net doping）を調整することにより、所望のｐ型ドーパント濃度レベルを有する正味のｐ型ドリフト層（net p-type drift layer）の生成をサポートすることができる。
【００１３】
ブロック１０６によって示されるように、従来のソーイング動作を実施して、炭化ケイ素ブールから複数の炭化ケイ素ウエハを生成することができる。約１００μｍから約１０００μｍの範囲の厚みを有し得るこれらのウエハは、４Ｈ炭化ケイ素ウエハとして形成されることが好ましい。代わりに、ブロック１０４と１０６によって示されるこれらのステップの順序は、逆転させることもできる。特に、図２は、関連する方法１００’を示しており、ここではブロック１０４’において、各ウエハは、ＮＴＤ法を使用して照射される。この一連の諸ステップは、同じ炭化ケイ素ブールから取られた異なるグループのウエハ内の異なるドナードーパントレベルの確立を可能にする。
【００１４】
次に図１および図２におけるブロック１０８を参照すると、強引なアニールするステップを実施して、ウエハ内の照射ダメージおよびトラップレベル欠陥の密度が低下させられる。一部の実施形態においては、このアニールするステップは、リンドーパントを活性化するように作用することもある。強引なアニールするステップは、約１３００℃から約２２００℃の範囲の温度で、約１０分から約５００分の範囲の時間、実施することができる。
【００１５】
アニールされた後に、ブロック１１０において、これらのウエハは、形成すべきパワーデバイスの定格電圧に合う所望の厚みまで平坦化することができる。この平坦化するステップは、ウエハの両面にＣＭＰ（chemically-mechanically polishing 化学的機械研磨）を行うことにより実施することができる。本明細書中で説明しているように、所望の厚みは、約２０ｋＶまでの定格のパワーデバイスについての約１００μｍから、約８０ｋＶまでの定格のパワーデバイスについての約４００μｍの範囲とすることができる。平坦化された後に、炭化ケイ素ウエハは、ｎ型電圧サポートドリフト層として使用することができる。これらのドリフト層は、ずっとコストのかかるエピタキシャル成長技法を使用して商業上実現することができる厚さよりもかなり厚い厚みを有する。特に、これらのドリフト層は、ブロック１１２において、様々な炭化ケイ素パワーデバイスを形成することができる基板として使用することもできる。次いで、ＭＯＳＦＥＴ、ＪＦＥＴ、Ｐ−ｉ−Ｎダイオード、ＩＧＢＴ、ＢＪＴおよびＧＴＯを含む、様々なパワーデバイスを形成するバックエンド処理ステップを完了すると、これらのドリフト層は、その中に１つまたは複数のユニットセルを有する個別パワーデバイスへとダイシング（diced）することができる。次いで、これらの個別パワーデバイスは、従来のパッケージング技法を使用してパッケージ化することができる。
【００１６】
Ｐ−ｉ−Ｎダイオード４００の形成をもたらすバックエンド処理ステップ１１２’の例示的なシーケンスが、図３および６に示されている。ブロック１１２Ａによって示されるように、ブール成長ドリフト層４０２の研磨済みのＣ−面を基板として使用して、所定の厚みのｎ＋炭化ケイ素エピ層をエピタキシャル成長させることができ、ｎ＋炭化ケイ素エピ層は、Ｐ−ｉ−Ｎダイオード４００のカソード領域４０４として動作する。同様に、ブロック１１２Ｂにおいて、ブール成長ドリフト層４０２の研磨済みのＳｉ−面を基板として使用して、所定の厚みのｐ＋炭化ケイ素エピ層をエピタキシャル成長させることができ、ｐ＋炭化ケイ素エピ層は、Ｐ−ｉ−Ｎダイオード４００のアノード領域４０６として動作する。代替実施形態において、ｎ＋エピ層およびｐ＋エピ層は、ｎ型ドーパントおよびｐ型ドーパントをドリフト層４０２中にイオン注入することによって形成することができる。ブロック１１２Ｃにおいて、上側の金属接点および下側の金属接点は、従来のメタライゼーション技法を使用して、それぞれアノード電極４１０およびカソード電極４０８として形成することもできる。
【００１７】
次に本発明の実施形態によるパワーＭＯＳＦＥＴを形成する方法について、図４を参照してさらに十分に説明する。図４には、その中にｎ型４Ｈブール成長炭化ケイ素ドリフト領域２０２を有する垂直パワーＭＯＳＦＥＴ２００が示されている。ドリフト領域２０２は、その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有することができる。ドリフト領域２０２の厚み「ｔ」は、２０ｋＶまでのＭＯＳＦＥＴについての約１００μｍから８０ｋＶまでのＭＯＳＦＥＴについての約４００μｍの範囲とすることができる。ｎ＋ドレイン領域２０４は、ドリフト領域２０２のＣ−面上に設けることもできる。このｎ＋ドレイン領域２０４は、従来のエピタキシャル成長技法を使用して形成することもできる。（ｐ−として示される）ｐ型ベース領域２０６もまた、ドリフト領域２０２のＳｉ−面上にエピタキシャル成長することができる。次いで、マスクされた注入ステップを実施して、ｐ型ベース領域２０６内に複数の高濃度ドープしたｎ＋ソース領域２０８を画成することができる。次に、選択的エッチングステップを実施して、ベース領域２０６中からドリフト領域２０２へと延びる複数のトレンチを画成することができる。次いでこれらのトレンチの側壁および底部は、ｐ型ベース領域２０６の上部表面に沿っても延びているゲート絶縁層２１４で内側が覆われる。ゲート絶縁層２１４は、二酸化ケイ素または他の適切な誘電体材料を含むことができる。次いで、ゲート絶縁層２１４内において開口部を画成することができ、これらの開口部は、ソース領域２０８およびベース領域２０６をあらわにする。
【００１８】
従来のメタライゼーション技法を実施して、（ｉ）ｎ＋ソース領域２０８およびｐ型ベース領域２０６と抵抗接触する（ohmically contacts）ソース電極２１０と、（ｉｉ）ゲート絶縁層２１４上に延びるトレンチベースのゲート電極２１２と、（ｉｉｉ）ドレイン電極２１６とを画成することができる。ゲート電極２１２の垂直構成に基づいて、ゲート電極２１２に対する十分な正のゲートバイアスの印加は、ｎ型ドリフト領域２０２に対してｎ＋ソース領域２０８を電気的に接続するように動作する垂直反転層チャネルの形成をもたらすことになる。これらの垂直反転層チャネルは、ｐ型ベース領域２０６間でトレンチの側壁に沿って延びる。順方向オン状態伝導中に、ドレイン領域２０４が、ソース領域２０８に対して、より正にバイアスされる場合に、これらの反転層チャネルは、ソース領域２０８からドリフト領域２０２へと多数キャリア（すなわち、電子）を通過させるように動作する。
【００１９】
次に本発明の実施形態によるパワーＪＦＥＴを形成する方法について、図５を参照してさらに十分に説明する。図５には、その中にｎ型４Ｈブール成長炭化ケイ素ドリフト領域３０２を有する接合電界効果トランジスタ３００が示されている。このドリフト領域３０２は、その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有することができる。このドリフト領域３０２の厚み「ｔ」は、２０ｋＶまでのＪＦＥＴについての約１００μｍから８０ｋＶまでのＪＦＥＴについての約４００μｍの範囲とすることができる。ｎ＋ドレイン領域３０４は、ドリフト領域３０２のＣ−面上に設けられる。このｎ＋ドレイン領域３０４は、従来のエピタキシャル成長技法を使用して形成することもできる。（ｐ＋として示される）ｐ型埋込み領域３０６は、ドリフト領域３０２のＳｉ−面内に形成することができる。その中に開口部を有するように示される埋込み領域３０６は、注入マスク内に画成される開口部を通してドリフト領域３０２のＳｉ−面内にｐ型ドーパントを注入することにより、形成することができる。代替実施形態においては、ｐ型埋込み領域は、Ｃ−面上に形成することができ、ｎ型ドレイン領域は、Ｓｉ−面上に形成することができるが、これは、一般的にあまり好ましくはない。
【００２０】
次いで、図に示すように、埋込み領域３０６上に比較的薄いｎ型炭化ケイ素チャネル領域３１４を形成することができる。約０．５μｍの厚みを有することができるチャネル領域３１４は、エピタキシャル成長中の種として埋込み領域３０６およびドリフト領域３０２の露出された部分を使用してエピタキシャル層として形成することができる。このエピタキシャル成長ステップ中に、チャネル領域３１４は、約１×１０１７ｃｍ−３のレベルまでその場でドーピングすることができる。次いで従来の技法を実施して、ｎ型炭化ケイ素チャネル領域３１４内にｎ＋炭化ケイ素ソース領域３０８を画成することができる。ソース領域３０８は、例えば第３の次元（図示せず）に延びる複数の平行なストライプ形状領域として、あるいはリング形状領域として画成することができる。ｐ型ドーパントは、チャネル領域３１４中に選択的にイオン注入して、チャネル領域３１４の上表面まで埋込み領域３０６を延在させることもできる。ｐ型炭化ケイ素ゲート電極３１２は、ｐ型埋込み領域３０６中の開口部に対向して延びる位置で、チャネル領域３１４上に形成することができる。このようにして、ｐ型ゲート電極３１２とｎ型チャネル領域３１４との間に十分に大きな逆バイアスを設定することにより、多数電荷キャリアについてチャネル領域３１４を完全に空乏化させ、それによってソース領域３０８とドリフト領域３０２との間の順方向オン状態伝導を遮断する。次いで、従来のメタライゼーション技法を実施して、ｎ＋ソース領域３０８およびｐ型埋込み領域３０６に抵抗接触するソース電極３１０と、ｎ＋ドレイン領域３０４に抵抗接触するドレイン電極３１６とを画成することができる。
【００２１】
図面中および明細書中に、本発明の典型的な好ましい実施形態が開示され、特定の用語が使用されているが、これらは、一般的な意味および説明的な意味において使用されているにすぎず、限定する目的では使用されておらず、本発明の範囲は、添付の特許請求の範囲に述べられている。
【技術分野】
【０００１】
本発明は一般に、半導体デバイス製造方法に関し、より詳細には、炭化ケイ素パワー半導体デバイスを形成する方法と、それによって形成されるデバイスに関する。
【背景技術】
【０００２】
パワー半導体デバイスは、大電流を流し、高電圧をサポートするために広範に使用される。従来のパワー半導体デバイスは、一般にシリコン半導体材料を使用して製造される。広く使用されているパワー半導体デバイスの一つが、パワーＭＯＳＦＥＴである。パワーＭＯＳＦＥＴにおいては、ゲート電極は、適切なゲートバイアスを印加するとすぐにターンオン制御（turn-on control）およびターンオフ制御（turn-off control）を実現する。例えば、ｎ型エンハンスメントモードＭＯＳＦＥＴにおけるターンオンは、導電性ｎ型反転層チャネル（「チャネル領域」とも呼ばれる）が、正のゲートバイアスの印加に応じて、ｐ型ベース領域に形成される場合に行われる。反転層チャネルは、ｎ型ソース領域とドリフト／ドレイン領域とを電気的に接続し、この間における多数キャリア伝導を可能にする。
【０００３】
パワーＭＯＳＦＥＴのゲート電極は、介在する絶縁層、一般的には二酸化ケイ素によってベース領域から分離される。ゲート電極はベース領域から絶縁されるので、ＭＯＳＦＥＴを導電状態に保持するために、あるいはＭＯＳＦＥＴをオン状態からオフ状態に、またはその逆についても同様にスイッチングさせるために、ゲート電流はほとんど必要とされない。ゲート電極はＭＯＳＦＥＴのベース領域と共にキャパシタを形成するので、ゲート電流はスイッチング中に小さく保たれる。したがって、スイッチング中には、充電電流および放電電流（「変位電流」）しか必要とされない。このゲート電極に関連する高い入力インピーダンスのために、最小限の電流要求量しかこのゲート駆動回路には課されない。さらに、ＭＯＳＦＥＴ中の電流伝導は、反転層チャネルを使用する多数キャリア輸送を介して行われるので、過剰少数キャリアの再結合および蓄積に関連する遅延は存在しない。したがって、パワーＭＯＳＦＥＴのスイッチング速度は、バイポーラトランジスタなど多数の少数キャリアデバイスに比べて桁違いに高速にすることができる。バイポーラトランジスタとは違って、パワーＭＯＳＦＥＴは、「二次ブレークダウン（second breakdown）」として知られている破壊的故障メカニズムに出合うことなく、比較的長い時間、高電流密度および高電圧の印加に耐えるように設計することが可能である。パワーＭＯＳＦＥＴにかかる順方向電圧降下は、温度を上昇させると共に増大するので、パワーＭＯＳＦＥＴは、簡単に並列化することもでき、それによって並列接続されたデバイス中における一様な電流分布を促進することになる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００１／００１７３７４号明細書
【特許文献２】米国特許第６，４０３，９８２号明細書
【特許文献３】米国特許第６，２１８，６８０号明細書
【特許文献４】米国特許第６，３９６，０８０号明細書
【特許文献５】米国特許第４，８６６，００５号明細書
【特許文献６】米国再発行特許第３４，８６１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パワーＭＯＳＦＥＴを開発する取り組みには、基板材料としての炭化ケイ素（ＳｉＣ）の研究も含まれてきている。炭化ケイ素は、シリコンに比べて、広いバンドギャップ、低い誘電率、高いブレークダウン電界強度、高い熱伝導率、および高い飽和電子ドリフト速度を有している。したがって、炭化ケイ素パワーデバイスは、シリコンパワーデバイスに対して相対的に高い温度、高い電力レベル、高い電圧レベル、および／または低いオン抵抗で動作するようにすることができる。それにもかかわらず、炭化ケイ素パワーデバイス内の電圧サポートドリフト領域が不十分な厚みである場合には、炭化ケイ素パワーデバイスの定格電圧は、依然として制限されたままであることもある。したがって、炭化ケイ素の好ましい電気特性にもかかわらず、その中においてより厚い電圧サポート領域を有する炭化ケイ素パワーデバイスの必要性が引き続き存在している。
【課題を解決するための手段】
【０００６】
高電圧炭化ケイ素パワーデバイスを形成する方法は、コストのかかるエピタキシャル成長炭化ケイ素層の代わりに、高純度炭化ケイ素ウエハ材料から得られる炭化ケイ素ドリフト層を利用している。この方法は、１０ｋＶよりも大きなブロッキング電圧をサポートすることができ、約１００μｍよりも厚い厚みを有するドリフト層を使用することができる少数キャリアパワーデバイスおよび／または多数キャリアパワーデバイスを形成することを含んでいる。これらの多数キャリアパワーデバイスおよび少数キャリアパワーデバイスは、ＭＯＳＦＥＴ、ＪＦＥＴ、ＰｉＮダイオード、ＩＧＢＴ、ＢＪＴ、ＧＴＯおよび他のデバイスを含んでいる。とりわけ、少数キャリアデバイス中における高純度炭化ケイ素ウエハ材料の使用は、５０ナノ秒を超える固有少数キャリア寿命を有するデバイスをもたらすことができる。本発明の一部の実施形態による炭化ケイ素パワーデバイスを形成する方法は、１０ｋＶ以上のブロッキング電圧をサポートする炭化ケイ素パワーＭＯＳＦＥＴを形成することを含んでいる。これは、その中に約２×１０１５ｃｍ−３未満である正味のｎ型ドーパント濃度を有し、炭化ケイ素ドリフト層上にｐ型炭化ケイ素ベース領域を形成する４Ｈブール成長（boule-grown）炭化ケイ素ドリフト層を形成することにより行うことができる。ブール成長炭化ケイ素を形成する技法は、昇華成長（sublimation growth）、連続成長、および高温ＣＶＤを含んでいる。ｐ型炭化ケイ素ベース領域は、ドリフト層と共にｐ−ｎ整流接合を形成することができる。また、ｎ型炭化ケイ素ソース領域も形成され、このｎ型炭化ケイ素ソース領域は、ｐ型炭化ケイ素ベース領域と共にｐ−ｎ整流接合を画成する。ゲート電極は、ｐ型炭化ケイ素ベース領域に隣接して形成される。このゲート電極は、ベース領域に十分に近接しており、その結果、十分な大きさのゲート電極電圧の印加により、ベース領域における反転層チャネルの形成がもたらされる。反転層チャネルは、順方向のオン状態の伝導中に、ソース領域とドリフト層の間の電気導電性パスを実現するように動作する。
【０００７】
本発明の一部の実施形態によれば、炭化ケイ素ドリフト層を形成するステップには、種結晶を用いた昇華成長技法を使用して炭化ケイ素ブールを形成し、次いで十分なフルエンス（fluence）の熱中性子をこの炭化ケイ素ブールに照射して、それによってこの炭化ケイ素ブール内においてシリコン原子をｎ型リン原子に変えるステップが先行する。特に照射するステップは、ブール内において約２×１０１５ｃｍ−３未満である補償されたｎ型ドーパント濃度をもたらす条件下で実施することができる。次いでこの照射するステップには、炭化ケイ素ブールをソーイング（saw）して、多数の４Ｈ昇華成長炭化ケイ素ウエハをもたらすステップが続く。次に、このウエハは、十分に高い温度で、十分な時間にわたって、強くアニールされて、照射ダメージが取り除かれる。このアニールするステップはまた、ｎ型リン原子（例えば、格子位置に存在していないリン原子）を活性化し、高純度ドリフト層材料をもたらす十分なレベルまでウエハ内のトラップ密度を低下させるようにも動作することができ、この高純度ドリフト層材料は、約５０ナノ秒よりも長い固有少数キャリア寿命を有することができる。アニールするステップに続いて、ウエハは、所望の厚みまで平坦化することができ、この厚みは、所望のパワーデバイスの定格電圧の関数とすることができる。
【０００８】
本発明の追加の実施形態による炭化ケイ素パワーデバイスを形成する方法は、強くアニールすることにより炭化ケイ素ダイオードを形成すること、ならびに次いで内部に正味のｎ型ドーパント濃度を有する４Ｈ昇華成長炭化ケイ素ウエハを平坦化して、その上に対向するＣ面およびＳｉ面と、約１００μｍから４００μｍの範囲の厚みを有するｎ型ドリフト層をもたらすことを含んでいる。次いで、Ｎ＋炭化ケイ素層は、ｎ型ドリフト層のＣ−面上にエピタキシャル成長され、またはイオン注入される（implanted）ことができ、またｐ＋炭化ケイ素層は、ｎ型ドリフト層のＳｉ−面上にエピタキシャル成長され、またはイオン注入される（implanted）ことができる。ｐ＋炭化ケイ素層、ｎ型ドリフト層、およびｎ＋炭化ケイ素層は、全体として約１０ｋＶよりも大きなブロッキング電圧を有するＰ−ｉ−Ｎダイオードを形成することができる。ここで、ｐ＋炭化ケイ素層は、ダイオードが順方向バイアスされる場合に、十分な量の少数キャリア（例えば、ホール）をドリフト層に注入して、その中の伝導度変調を引き起こすように動作することができる。
本発明のさらに他の実施形態によれば、炭化ケイ素ＪＦＥＴ（junction field effect transistor 接合電界効果トランジスタ）は、内部に約２×１０１４ｃｍ−３から約２×１０１５ｃｍ−３の範囲の正味のｎ型ドーパント濃度を有する４Ｈブール成長炭化ケイ素ドリフト層を形成し、次いで炭化ケイ素ドリフト層のＳｉ−面上にｎ型炭化ケイ素エピ層を形成することによって、形成することができる。このｎ型エピ層は、ＪＦＥＴのチャネル領域として動作する。ｎ型炭化ケイ素ソース領域は、ｎ型炭化ケイ素エピ層の上または内部に形成される。ｎ型ソース領域は、ｎ型エピ層よりも高濃度にドープされ、ｎ型エピ層は、ｎ型ドリフト層よりも高濃度にドープされる。ｐ型炭化ケイ素ゲート電極は、ｎ型炭化ケイ素エピ層上に形成され、その結果、ｐ−ｎ整流接合が、これらの間に画成される。逆バイアスされる場合に、このｐ−ｎ整流接合は、ｎ型エピ層の多数キャリアを空乏化させ、ｎ型ソース領域とｎ型ドリフト層の間の順方向オン状態導電性パスを遮断するように動作する。順方向オン状態導電性パスは、ｐ型炭化ケイ素埋込み領域中の開口部を介して延びることができ、ｐ型炭化ケイ素埋込み領域は、ｎ型エピ層とｎ型ドリフト層の間に延在する。特に、ｐ型炭化ケイ素埋込み領域は、ｎ型エピ層を形成するのに先立ってドリフト層のＳｉ−面に隣接して形成することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による、炭化ケイ素パワーデバイスを形成する方法を示す流れ図である。
【図２】本発明の実施形態による、炭化ケイ素パワーデバイスを形成する追加の方法を示す流れ図である。
【図３】本発明の実施形態による、炭化ケイ素Ｐ−ｉ−Ｎダイオードを形成する方法を示す流れ図である。
【図４】本発明の実施形態による炭化ケイ素パワーＭＯＳＦＥＴの断面図である。
【図５】本発明の実施形態による炭化ケイ素ＪＦＥＴの断面図である。
【図６】本発明の実施形態による炭化ケイ素Ｐ−ｉ−Ｎダイオードの断面図である。
【発明を実施するための形態】
【００１０】
次に本発明の実施形態が示されている添付図面を参照して、本発明について以下にさらに十分に説明することにする。しかし、本発明は、異なる形態で実施されてもよく、本明細書中に記述されるこれらの実施形態だけに限定されるものとは解釈すべきではない。もっと正確に言えば、これらの実施形態は、この開示が徹底的で完全になるように、また本発明の範囲を当業者に十分に伝えることになるように提供される。これらの図面中では、諸層および諸領域の厚みは、明確にするために誇張されている。また、ある層が他の層または基板の「上に」存在していると言及されるときには、この層は、この他の層または基板上に直接に存在していてもよく、あるいは介在する諸層が存在していてもよい。さらに、用語「第１の導電型」および「第２の導電型」は、ｎ型やｐ型などの反対の導電型を意味しているが、本明細書中において説明され、示される各実施形態は、その相補的実施形態も同様に含んでいる。フレーズ「正味のｎ型ドーパント濃度（net n-type dopant concentration）」は、相殺効果が考慮に入れられた後の活性化されたｎ型ドーパントの濃度を意味する。全体を通して、同様な参照番号は、同様な要素を意味している。他に指摘していない限り、炭化ケイ素材料に対する言及は、４Ｈ炭化ケイ素材料、６Ｈ炭化ケイ素材料、１５Ｒ炭化ケイ素材料、および３Ｃ炭化ケイ素材料を含んでいる。
【００１１】
次に図１を参照すると、本発明の第１の実施形態による炭化ケイ素パワーデバイスを形成する方法１００は、ブール成長技法を使用した炭化ケイ素（ＳｉＣ）ブールを形成する工程、ブロック１０２を含んでいる。この炭化ケイ素ブールは、種結晶を用いた昇華成長技法を使用してＨＰＳＩ（high-purity semi-insulating 高純度半絶縁）炭化ケイ素ブールとして形成することができる。例示の昇華成長技法については、その開示が、ここに参照により本明細書に組み込まれている特許文献１、ならびに特許文献２、特許文献３、特許文献４、特許文献５、および特許文献６にさらに十分に説明されている。昇華技法は、ガス供給昇華、連続成長および高温ＣＶＤを含むこともできる。
【００１２】
次いで、ブロック１０４において、ＳｉＣブールは、熱中性子を照射され、所望のレベルのリンドーピングが行われる。これらのリンドーパントは、ブール材料内のｐ型ドーパント（例えば、ホウ素）の自然に生じるバックグラウンド濃度によって部分的に補償されることもある。この照射ステップ中に、炭化ケイ素ブール内の一部のシリコン原子（３０Ｓｉ）が、熱中性子を捕獲することになり、次の反応、すなわち［３０Ｓｉ（ｎ，γ）３１Ｓｉ］を受ける。引き続いて起こるベータ粒子崩壊（β−）は、リン原子３１Ｐの形成をもたらし、このリン原子３１Ｐは、炭化ケイ素内でｎ型ドーパント（すなわち、ドナー）として動作する。これらのリン原子の密度は、主として熱中性子フルエンス（ニュートロン／ｃｍ２）のレベルによって制御される。約２×１０１４ｃｍ−３から２×１０１５ｃｍ−３の範囲の正味のｎ型ドーパント濃度を達成するために、約１×１０１７ｃｍ−２から約１×１０２０ｃｍ−２の範囲の中性子フルエンスを使用することができる。この中性子照射ステップは、一般にＮＴＤ（neutron transmutation doping 中性子変換ドーピング）と呼ばれる。また中性子変換ドーピング（ＮＴＤ）を使用して、正味のｐ型導電型（net p-type conductivity）を有する半導体基板（例えば、ブール、ウエハ）に対して補償するドーパントを提供することもできる。したがって、ＮＴＤを使用して、過剰なｐ型ドーパントの部分的な補償を介して正味のドーピング（net doping）を調整することにより、所望のｐ型ドーパント濃度レベルを有する正味のｐ型ドリフト層（net p-type drift layer）の生成をサポートすることができる。
【００１３】
ブロック１０６によって示されるように、従来のソーイング動作を実施して、炭化ケイ素ブールから複数の炭化ケイ素ウエハを生成することができる。約１００μｍから約１０００μｍの範囲の厚みを有し得るこれらのウエハは、４Ｈ炭化ケイ素ウエハとして形成されることが好ましい。代わりに、ブロック１０４と１０６によって示されるこれらのステップの順序は、逆転させることもできる。特に、図２は、関連する方法１００’を示しており、ここではブロック１０４’において、各ウエハは、ＮＴＤ法を使用して照射される。この一連の諸ステップは、同じ炭化ケイ素ブールから取られた異なるグループのウエハ内の異なるドナードーパントレベルの確立を可能にする。
【００１４】
次に図１および図２におけるブロック１０８を参照すると、強引なアニールするステップを実施して、ウエハ内の照射ダメージおよびトラップレベル欠陥の密度が低下させられる。一部の実施形態においては、このアニールするステップは、リンドーパントを活性化するように作用することもある。強引なアニールするステップは、約１３００℃から約２２００℃の範囲の温度で、約１０分から約５００分の範囲の時間、実施することができる。
【００１５】
アニールされた後に、ブロック１１０において、これらのウエハは、形成すべきパワーデバイスの定格電圧に合う所望の厚みまで平坦化することができる。この平坦化するステップは、ウエハの両面にＣＭＰ（chemically-mechanically polishing 化学的機械研磨）を行うことにより実施することができる。本明細書中で説明しているように、所望の厚みは、約２０ｋＶまでの定格のパワーデバイスについての約１００μｍから、約８０ｋＶまでの定格のパワーデバイスについての約４００μｍの範囲とすることができる。平坦化された後に、炭化ケイ素ウエハは、ｎ型電圧サポートドリフト層として使用することができる。これらのドリフト層は、ずっとコストのかかるエピタキシャル成長技法を使用して商業上実現することができる厚さよりもかなり厚い厚みを有する。特に、これらのドリフト層は、ブロック１１２において、様々な炭化ケイ素パワーデバイスを形成することができる基板として使用することもできる。次いで、ＭＯＳＦＥＴ、ＪＦＥＴ、Ｐ−ｉ−Ｎダイオード、ＩＧＢＴ、ＢＪＴおよびＧＴＯを含む、様々なパワーデバイスを形成するバックエンド処理ステップを完了すると、これらのドリフト層は、その中に１つまたは複数のユニットセルを有する個別パワーデバイスへとダイシング（diced）することができる。次いで、これらの個別パワーデバイスは、従来のパッケージング技法を使用してパッケージ化することができる。
【００１６】
Ｐ−ｉ−Ｎダイオード４００の形成をもたらすバックエンド処理ステップ１１２’の例示的なシーケンスが、図３および６に示されている。ブロック１１２Ａによって示されるように、ブール成長ドリフト層４０２の研磨済みのＣ−面を基板として使用して、所定の厚みのｎ＋炭化ケイ素エピ層をエピタキシャル成長させることができ、ｎ＋炭化ケイ素エピ層は、Ｐ−ｉ−Ｎダイオード４００のカソード領域４０４として動作する。同様に、ブロック１１２Ｂにおいて、ブール成長ドリフト層４０２の研磨済みのＳｉ−面を基板として使用して、所定の厚みのｐ＋炭化ケイ素エピ層をエピタキシャル成長させることができ、ｐ＋炭化ケイ素エピ層は、Ｐ−ｉ−Ｎダイオード４００のアノード領域４０６として動作する。代替実施形態において、ｎ＋エピ層およびｐ＋エピ層は、ｎ型ドーパントおよびｐ型ドーパントをドリフト層４０２中にイオン注入することによって形成することができる。ブロック１１２Ｃにおいて、上側の金属接点および下側の金属接点は、従来のメタライゼーション技法を使用して、それぞれアノード電極４１０およびカソード電極４０８として形成することもできる。
【００１７】
次に本発明の実施形態によるパワーＭＯＳＦＥＴを形成する方法について、図４を参照してさらに十分に説明する。図４には、その中にｎ型４Ｈブール成長炭化ケイ素ドリフト領域２０２を有する垂直パワーＭＯＳＦＥＴ２００が示されている。ドリフト領域２０２は、その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有することができる。ドリフト領域２０２の厚み「ｔ」は、２０ｋＶまでのＭＯＳＦＥＴについての約１００μｍから８０ｋＶまでのＭＯＳＦＥＴについての約４００μｍの範囲とすることができる。ｎ＋ドレイン領域２０４は、ドリフト領域２０２のＣ−面上に設けることもできる。このｎ＋ドレイン領域２０４は、従来のエピタキシャル成長技法を使用して形成することもできる。（ｐ−として示される）ｐ型ベース領域２０６もまた、ドリフト領域２０２のＳｉ−面上にエピタキシャル成長することができる。次いで、マスクされた注入ステップを実施して、ｐ型ベース領域２０６内に複数の高濃度ドープしたｎ＋ソース領域２０８を画成することができる。次に、選択的エッチングステップを実施して、ベース領域２０６中からドリフト領域２０２へと延びる複数のトレンチを画成することができる。次いでこれらのトレンチの側壁および底部は、ｐ型ベース領域２０６の上部表面に沿っても延びているゲート絶縁層２１４で内側が覆われる。ゲート絶縁層２１４は、二酸化ケイ素または他の適切な誘電体材料を含むことができる。次いで、ゲート絶縁層２１４内において開口部を画成することができ、これらの開口部は、ソース領域２０８およびベース領域２０６をあらわにする。
【００１８】
従来のメタライゼーション技法を実施して、（ｉ）ｎ＋ソース領域２０８およびｐ型ベース領域２０６と抵抗接触する（ohmically contacts）ソース電極２１０と、（ｉｉ）ゲート絶縁層２１４上に延びるトレンチベースのゲート電極２１２と、（ｉｉｉ）ドレイン電極２１６とを画成することができる。ゲート電極２１２の垂直構成に基づいて、ゲート電極２１２に対する十分な正のゲートバイアスの印加は、ｎ型ドリフト領域２０２に対してｎ＋ソース領域２０８を電気的に接続するように動作する垂直反転層チャネルの形成をもたらすことになる。これらの垂直反転層チャネルは、ｐ型ベース領域２０６間でトレンチの側壁に沿って延びる。順方向オン状態伝導中に、ドレイン領域２０４が、ソース領域２０８に対して、より正にバイアスされる場合に、これらの反転層チャネルは、ソース領域２０８からドリフト領域２０２へと多数キャリア（すなわち、電子）を通過させるように動作する。
【００１９】
次に本発明の実施形態によるパワーＪＦＥＴを形成する方法について、図５を参照してさらに十分に説明する。図５には、その中にｎ型４Ｈブール成長炭化ケイ素ドリフト領域３０２を有する接合電界効果トランジスタ３００が示されている。このドリフト領域３０２は、その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有することができる。このドリフト領域３０２の厚み「ｔ」は、２０ｋＶまでのＪＦＥＴについての約１００μｍから８０ｋＶまでのＪＦＥＴについての約４００μｍの範囲とすることができる。ｎ＋ドレイン領域３０４は、ドリフト領域３０２のＣ−面上に設けられる。このｎ＋ドレイン領域３０４は、従来のエピタキシャル成長技法を使用して形成することもできる。（ｐ＋として示される）ｐ型埋込み領域３０６は、ドリフト領域３０２のＳｉ−面内に形成することができる。その中に開口部を有するように示される埋込み領域３０６は、注入マスク内に画成される開口部を通してドリフト領域３０２のＳｉ−面内にｐ型ドーパントを注入することにより、形成することができる。代替実施形態においては、ｐ型埋込み領域は、Ｃ−面上に形成することができ、ｎ型ドレイン領域は、Ｓｉ−面上に形成することができるが、これは、一般的にあまり好ましくはない。
【００２０】
次いで、図に示すように、埋込み領域３０６上に比較的薄いｎ型炭化ケイ素チャネル領域３１４を形成することができる。約０．５μｍの厚みを有することができるチャネル領域３１４は、エピタキシャル成長中の種として埋込み領域３０６およびドリフト領域３０２の露出された部分を使用してエピタキシャル層として形成することができる。このエピタキシャル成長ステップ中に、チャネル領域３１４は、約１×１０１７ｃｍ−３のレベルまでその場でドーピングすることができる。次いで従来の技法を実施して、ｎ型炭化ケイ素チャネル領域３１４内にｎ＋炭化ケイ素ソース領域３０８を画成することができる。ソース領域３０８は、例えば第３の次元（図示せず）に延びる複数の平行なストライプ形状領域として、あるいはリング形状領域として画成することができる。ｐ型ドーパントは、チャネル領域３１４中に選択的にイオン注入して、チャネル領域３１４の上表面まで埋込み領域３０６を延在させることもできる。ｐ型炭化ケイ素ゲート電極３１２は、ｐ型埋込み領域３０６中の開口部に対向して延びる位置で、チャネル領域３１４上に形成することができる。このようにして、ｐ型ゲート電極３１２とｎ型チャネル領域３１４との間に十分に大きな逆バイアスを設定することにより、多数電荷キャリアについてチャネル領域３１４を完全に空乏化させ、それによってソース領域３０８とドリフト領域３０２との間の順方向オン状態伝導を遮断する。次いで、従来のメタライゼーション技法を実施して、ｎ＋ソース領域３０８およびｐ型埋込み領域３０６に抵抗接触するソース電極３１０と、ｎ＋ドレイン領域３０４に抵抗接触するドレイン電極３１６とを画成することができる。
【００２１】
図面中および明細書中に、本発明の典型的な好ましい実施形態が開示され、特定の用語が使用されているが、これらは、一般的な意味および説明的な意味において使用されているにすぎず、限定する目的では使用されておらず、本発明の範囲は、添付の特許請求の範囲に述べられている。
【特許請求の範囲】
【請求項１】
１０ｋＶ以上の定格ブロッキング電圧を有する炭化ケイ素ＭＯＳＦＥＴデバイスを形成する方法であって、
その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層を形成するステップと、
前記炭化ケイ素ドリフト層上にｐ型炭化ケイ素ベース領域を形成するステップと、
前記ｐ型炭化ケイ素ベース領域と共にｐ−ｎ整流接合を画成するｎ型炭化ケイ素ソース領域を形成するステップと、
前記ｐ型炭化ケイ素ベース領域上にゲート電極を形成するステップと
を含むことを特徴とする方法。
【請求項２】
炭化ケイ素ドリフト層を形成する前記ステップは、その中のトラップ密度を低下させるのに十分な温度でブール成長炭化ケイ素ウエハをアニールするステップを含むことを特徴とする請求項１に記載の方法。
【請求項３】
炭化ケイ素ドリフト層を形成する前記ステップは、
種結晶を用いた昇華成長技法または高温ＣＶＤ成長技法を使用して炭化ケイ素ブールを形成するステップと、
十分なフルエンスの熱中性子を前記炭化ケイ素ブールに照射して、それによって前記炭化ケイ素ブール内において一部のシリコン原子をリン原子に変えるステップと
によって先行されることを特徴とする請求項２に記載の方法。
【請求項４】
前記炭化ケイ素ドリフト層は、約１００μｍから約４００μｍの範囲の厚みを有することを特徴とする請求項１に記載の方法。
【請求項５】
高電圧炭化ケイ素デバイスを形成する方法であって、
その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層を形成するステップと、
前記炭化ケイ素ドリフト層上にｎ型炭化ケイ素層およびｐ型炭化ケイ素層を形成するステップと
を含むことを特徴とする方法。
【請求項６】
炭化ケイ素ドリフト層を形成する前記ステップは、その中において５０ナノ秒を超過する固有少数キャリア寿命を実現するのに十分な温度でブール成長炭化ケイ素ウエハをアニールするステップを含むことを特徴とする請求項５に記載の方法。
【請求項７】
炭化ケイ素ドリフト層を形成する前記ステップは、前記炭化ケイ素ウエハを平坦化するステップをさらに含むことを特徴とする請求項６に記載の方法。
【請求項８】
炭化ケイ素ドリフト層を形成する前記ステップは、
種結晶を用いた昇華成長技法または高温ＣＶＤ成長技法を使用して炭化ケイ素ブールを形成するステップと、
十分なフルエンスの熱中性子を前記炭化ケイ素ブールに照射して、それによって前記炭化ケイ素ブール内において一部のシリコン原子をリン原子に変えるステップと
によって先行されることを特徴とする請求項６に記載の方法。
【請求項９】
前記炭化ケイ素ドリフト層は、約１００μｍから約４００μｍの範囲の厚みを有することを特徴とする請求項５に記載の方法。
【請求項１０】
炭化ケイ素ドリフト層を形成する前記ステップは、
種結晶を用いた昇華成長技法または高温ＣＶＤ成長技法を使用して炭化ケイ素ブールを形成するステップと、
前記炭化ケイ素ブールをソーイングして複数のブール成長炭化ケイ素ウエハをもたらすステップと、
熱中性子を前記複数のブール成長炭化ケイ素ウエハに照射するステップと
によって先行されることを特徴とする請求項６に記載の方法。
【請求項１１】
炭化ケイ素ダイオードを形成する方法であって、
その上に対向するＣ面およびＳｉ面と、約１００μｍから約４００μｍの範囲の厚みとを有するｎ型ドリフト層を画成するために、その中に正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ウエハを平坦化するステップと、
前記ｎ型ドリフト層の前記Ｃ面上にｎ＋炭化ケイ素層を形成するステップと、
前記ｎ型ドリフト層の前記Ｓｉ面上にｐ＋炭化ケイ素層を形成するステップと
を含むことを特徴とする方法。
【請求項１２】
前記平坦化するステップは、前記ブール成長炭化ケイ素ウエハをアニールしてその中のトラップ密度を低下させるステップによって先行されることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記平坦化するステップは、
種結晶を用いた昇華成長技法または高温ＣＶＤ成長技法を使用して炭化ケイ素ブールを形成するステップと、
十分なフルエンスの熱中性子を前記炭化ケイ素ブールに照射して、それによって前記炭化ケイ素ブール内のシリコン原子をリン原子に変えるステップと
によって先行されることを特徴とする請求項１２に記載の方法。
【請求項１４】
炭化ケイ素パワーデバイスを形成する方法であって、
その上に対向するＣ面およびＳｉ面と、５ｋＶを超過するブロッキング電圧をサポートするのに十分な厚みとを有するｎ型ドリフト層を画成するために、ブール成長炭化ケイ素ウエハを平坦化するステップを
含むことを特徴とする方法。
【請求項１５】
前記平坦化するステップは、前記ブール成長炭化ケイ素ウエハをアニールして、その中のトラップ密度を低下させるステップによって先行されることを特徴とする請求項１４に記載の方法。
【請求項１６】
前記平坦化するステップは、
種結晶を用いた昇華成長技法を使用して炭化ケイ素ブールを形成するステップと、
十分なフルエンスの熱中性子を前記炭化ケイ素ブールに照射して、それによって前記炭化ケイ素ブール中の一部のシリコン原子をリン原子に変えるステップと
によって先行されることを特徴とする請求項１５に記載の方法。
【請求項１７】
その中に約２×１０１５ｃｍ−３未満である正味の第１の導電型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層と、
バイアス信号に応じて十分な量の少数キャリアを前記ドリフト層中に注入して、順方向オン状態動作モード中にその中の伝導度変調を引き起こす手段と
を備えることを特徴とする炭化ケイ素パワーデバイス。
【請求項１８】
少数キャリアを注入する前記手段は、前記炭化ケイ素ドリフト層に対する逆導電型の炭化ケイ素領域を備え、前記パワーデバイスは、ＰｉＮダイオード、ＢＪＴ、ＧＴＯおよびＩＧＢＴからなる群から選択され、前記炭化ケイ素ドリフト層中の固有少数キャリア寿命は、約５０ナノ秒よりも大きいことを特徴とする請求項１７に記載のパワーデバイス。
【請求項１９】
前記ドリフト領域は、約１００μｍから約４００μｍの範囲の厚みを有することを特徴とする請求項１７に記載のパワーデバイス。
【請求項２０】
前記ドリフト層は、約１００μｍから約４００μｍの範囲の厚みを有することを特徴とする請求項１８に記載のパワーデバイス。
【請求項２１】
少数キャリアを注入する前記手段は、前記ドリフト層のＳｉ−面上のｐ型炭化ケイ素エピ層を備えることを特徴とする請求項１７に記載のパワーデバイス。
【請求項２２】
少数キャリアを注入する前記手段は、前記ドリフト層のＳｉ−面上のｐ型炭化ケイ素エピ層を備えることを特徴とする請求項１９に記載のパワーデバイス。
【請求項２３】
少数キャリアを注入する前記手段は、前記ドリフト層のＳｉ−面内にｐ型炭化ケイ素注入領域を備えることを特徴とする請求項２０に記載のパワーデバイス。
【請求項２４】
その上に対向するＣ面およびＳｉ面と、その中に正味の変換ドープされたリン濃度とを有するブール成長炭化ケイ素ドリフト層と、
前記ドリフト層の前記Ｃ面上のｎ＋炭化ケイ素エピ層と、
前記ドリフト層の前記Ｓｉ面上のｐ＋炭化ケイ素エピ層と
を備えることを特徴とするＰｉＮダイオード。
【請求項２５】
前記ドリフト層は、約１００μｍから約４００μｍの範囲の厚みを有することを特徴とする請求項２４に記載のダイオード。
【請求項２６】
前記ドリフト層は、その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有することを特徴とする請求項２４に記載のダイオード。
【請求項２７】
前記ドリフト層は、その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有することを特徴とする請求項２５に記載のダイオード。
【請求項２８】
正味ｎ型伝導度を有するブール成長炭化ケイ素ドリフト層と、
前記ドリフト層の第１の面上のｎ型炭化ケイ素エピ層と、
前記ドリフト層の第２の面上のｐ型炭化ケイ素エピ層と
を備えることを特徴とするＰｉＮダイオード。
【請求項２９】
前記ドリフト層は、約１００μｍから約４００μｍの範囲の厚みを有することを特徴とする請求項２８に記載のダイオード。
【請求項３０】
前記ドリフト層は、その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有することを特徴とする請求項２８に記載のダイオード。
【請求項３１】
高電圧炭化ケイ素ＭＯＳＦＥＴデバイスを形成する方法であって、
その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層を形成するステップと、
前記炭化ケイ素ドリフト層上に延びており、その中に前記炭化ケイ素ドリフト層に対して相対的により高いｎ型ドーパント濃度を有するｎ型炭化ケイ素エピ層を形成するステップと、
前記ｎ型炭化ケイ素エピ層と共にｐ−ｎ整流接合を画成するｐ型炭化ケイ素ベース領域を形成するステップと、
前記ｐ型炭化ケイ素ベース領域と共にｐ−ｎ整流接合を画成するｎ型炭化ケイ素ソース領域を形成するステップと、
前記ｐ型炭化ケイ素ベース領域上にゲート電極を形成するステップと
を含むことを特徴とする方法。
【請求項３２】
１０ｋＶ以上の定格ブロッキング電圧を有する炭化ケイ素ＪＦＥＴを形成する方法であって、
その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層を形成するステップと、
前記炭化ケイ素ドリフト層上にｎ型炭化ケイ素エピ層を形成するステップと、
前記ｎ型炭化ケイ素エピ層中にｎ型炭化ケイ素ソース領域を形成するステップと、
前記ｎ型炭化ケイ素エピ層上にｐ型炭化ケイ素ゲート電極を形成するステップと
を含むことを特徴とする方法。
【請求項３３】
ｎ型炭化ケイ素エピ層を形成する前記ステップは、前記炭化ケイ素ドリフト層中にｐ型炭化ケイ素埋込み領域を形成するステップによって先行され、ｎ型炭化ケイ素エピ層を形成する前記ステップは、前記ｐ型炭化ケイ素埋込み領域と共にｐ−ｎ整流接合を画成し、前記炭化ケイ素ドリフト層と共に非整流接合を画成するｎ型炭化ケイ素エピ層を形成するステップを含み、ｐ型炭化ケイ素ゲート電極を形成する前記ステップは、前記ｐ型炭化ケイ素埋込み領域の一部分に対向して延びるｐ型炭化ケイ素ゲート電極を形成するステップを含むことを特徴とする請求項３２に記載の方法。
【請求項３４】
前記ｎ型炭化ケイ素ソース領域および前記ｐ型炭化ケイ素埋込み領域と抵抗接触するソース電極を形成するステップをさらに含むことを特徴とする請求項３３に記載の方法。
【請求項３５】
炭化ケイ素ドリフト層を形成する前記ステップは、その中のトラップ密度を低下させるのに十分に高い温度でブール成長炭化ケイ素ウエハをアニールするステップを含むことを特徴とする請求項３２に記載の方法。
【請求項３６】
炭化ケイ素ドリフト層を形成する前記ステップは、
種結晶を用いた昇華成長技法を使用して炭化ケイ素ブールを形成するステップと、
十分なフルエンスの熱中性子を前記炭化ケイ素ブールに照射して、それによって前記炭化ケイ素ブール内においてシリコン原子をリン原子に変えるステップと
によって先行されることを特徴とする請求項３２に記載の方法。
【請求項３７】
前記炭化ケイ素ドリフト層は、約１００μｍから約４００μｍの範囲の厚みを有することを特徴とする請求項３２に記載の方法。
【請求項３８】
１０ｋＶ以上の定格ブロッキング電圧を有する炭化ケイ素ＭＯＳＦＥＴデバイスを形成する方法であって、
その中に約２×１０１５ｃｍ−３未満である正味の第１の導電型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層を形成するステップと、
前記炭化ケイ素ドリフト層上に第２の導電型炭化ケイ素ベース領域を形成するステップと、
前記第２の導電型炭化ケイ素ベース領域と共にｐ−ｎ整流接合を画成する第１の導電型炭化ケイ素ソース領域を形成するステップと、
前記第２の導電型炭化ケイ素ベース領域上にゲート電極を形成するステップと
を含むことを特徴とする方法。
【請求項３９】
炭化ケイ素ドリフト層を形成する前記ステップは、その中のトラップ密度を低下させるのに十分な温度でブール成長炭化ケイ素ウエハをアニールするステップを含むことを特徴とする請求項３８に記載の方法。
【請求項４０】
炭化ケイ素ドリフト層を形成する前記ステップは、前記炭化ケイ素ウエハを平坦化するステップをさらに含むことを特徴とする請求項３９に記載の方法。
【請求項４１】
炭化ケイ素ドリフト層を形成する前記ステップは、
種結晶を用いた昇華成長技法を使用して炭化ケイ素ブールを形成するステップと、
十分なフルエンスの熱中性子を前記炭化ケイ素ブールに照射して、それによって前記炭化ケイ素ブール内において一部のシリコン原子をリン原子に変えるステップと
によって先行されることを特徴とする請求項３８に記載の方法。
【請求項４２】
前記炭化ケイ素ドリフト層は、約１００μｍから約４００μｍの範囲の厚みを有することを特徴とする請求項３８に記載の方法。
【請求項４３】
その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層と、
バイアス信号に応じて十分な量の少数キャリアを前記ドリフト層中に注入して、順方向オン状態動作モード中にその中の伝導度変調を引き起こす手段と
を備えることを特徴とする炭化ケイ素パワーデバイス。
【請求項４４】
１０ｋＶ以上の定格ブロッキング電圧を有する炭化ケイ素デバイスを形成する方法であって、
その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層を形成するステップと、
前記炭化ケイ素ドリフト層上にｐ型炭化ケイ素ベース領域を形成するステップと、
前記ｐ型炭化ケイ素ベース領域と共にｐ−ｎ整流接合を画成するｎ型炭化ケイ素ソース領域を形成するステップと、
前記ｐ型炭化ケイ素ベース領域上にゲート電極を形成するステップと
を含むことを特徴とする方法。
【請求項４５】
前記デバイスは、ＭＯＳＦＥＴおよびＩＧＢＴからなる群から選択されることを特徴とする請求項４４に記載の方法。
【請求項１】
１０ｋＶ以上の定格ブロッキング電圧を有する炭化ケイ素ＭＯＳＦＥＴデバイスを形成する方法であって、
その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層を形成するステップと、
前記炭化ケイ素ドリフト層上にｐ型炭化ケイ素ベース領域を形成するステップと、
前記ｐ型炭化ケイ素ベース領域と共にｐ−ｎ整流接合を画成するｎ型炭化ケイ素ソース領域を形成するステップと、
前記ｐ型炭化ケイ素ベース領域上にゲート電極を形成するステップと
を含むことを特徴とする方法。
【請求項２】
炭化ケイ素ドリフト層を形成する前記ステップは、その中のトラップ密度を低下させるのに十分な温度でブール成長炭化ケイ素ウエハをアニールするステップを含むことを特徴とする請求項１に記載の方法。
【請求項３】
炭化ケイ素ドリフト層を形成する前記ステップは、
種結晶を用いた昇華成長技法または高温ＣＶＤ成長技法を使用して炭化ケイ素ブールを形成するステップと、
十分なフルエンスの熱中性子を前記炭化ケイ素ブールに照射して、それによって前記炭化ケイ素ブール内において一部のシリコン原子をリン原子に変えるステップと
によって先行されることを特徴とする請求項２に記載の方法。
【請求項４】
前記炭化ケイ素ドリフト層は、約１００μｍから約４００μｍの範囲の厚みを有することを特徴とする請求項１に記載の方法。
【請求項５】
高電圧炭化ケイ素デバイスを形成する方法であって、
その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層を形成するステップと、
前記炭化ケイ素ドリフト層上にｎ型炭化ケイ素層およびｐ型炭化ケイ素層を形成するステップと
を含むことを特徴とする方法。
【請求項６】
炭化ケイ素ドリフト層を形成する前記ステップは、その中において５０ナノ秒を超過する固有少数キャリア寿命を実現するのに十分な温度でブール成長炭化ケイ素ウエハをアニールするステップを含むことを特徴とする請求項５に記載の方法。
【請求項７】
炭化ケイ素ドリフト層を形成する前記ステップは、前記炭化ケイ素ウエハを平坦化するステップをさらに含むことを特徴とする請求項６に記載の方法。
【請求項８】
炭化ケイ素ドリフト層を形成する前記ステップは、
種結晶を用いた昇華成長技法または高温ＣＶＤ成長技法を使用して炭化ケイ素ブールを形成するステップと、
十分なフルエンスの熱中性子を前記炭化ケイ素ブールに照射して、それによって前記炭化ケイ素ブール内において一部のシリコン原子をリン原子に変えるステップと
によって先行されることを特徴とする請求項６に記載の方法。
【請求項９】
前記炭化ケイ素ドリフト層は、約１００μｍから約４００μｍの範囲の厚みを有することを特徴とする請求項５に記載の方法。
【請求項１０】
炭化ケイ素ドリフト層を形成する前記ステップは、
種結晶を用いた昇華成長技法または高温ＣＶＤ成長技法を使用して炭化ケイ素ブールを形成するステップと、
前記炭化ケイ素ブールをソーイングして複数のブール成長炭化ケイ素ウエハをもたらすステップと、
熱中性子を前記複数のブール成長炭化ケイ素ウエハに照射するステップと
によって先行されることを特徴とする請求項６に記載の方法。
【請求項１１】
炭化ケイ素ダイオードを形成する方法であって、
その上に対向するＣ面およびＳｉ面と、約１００μｍから約４００μｍの範囲の厚みとを有するｎ型ドリフト層を画成するために、その中に正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ウエハを平坦化するステップと、
前記ｎ型ドリフト層の前記Ｃ面上にｎ＋炭化ケイ素層を形成するステップと、
前記ｎ型ドリフト層の前記Ｓｉ面上にｐ＋炭化ケイ素層を形成するステップと
を含むことを特徴とする方法。
【請求項１２】
前記平坦化するステップは、前記ブール成長炭化ケイ素ウエハをアニールしてその中のトラップ密度を低下させるステップによって先行されることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記平坦化するステップは、
種結晶を用いた昇華成長技法または高温ＣＶＤ成長技法を使用して炭化ケイ素ブールを形成するステップと、
十分なフルエンスの熱中性子を前記炭化ケイ素ブールに照射して、それによって前記炭化ケイ素ブール内のシリコン原子をリン原子に変えるステップと
によって先行されることを特徴とする請求項１２に記載の方法。
【請求項１４】
炭化ケイ素パワーデバイスを形成する方法であって、
その上に対向するＣ面およびＳｉ面と、５ｋＶを超過するブロッキング電圧をサポートするのに十分な厚みとを有するｎ型ドリフト層を画成するために、ブール成長炭化ケイ素ウエハを平坦化するステップを
含むことを特徴とする方法。
【請求項１５】
前記平坦化するステップは、前記ブール成長炭化ケイ素ウエハをアニールして、その中のトラップ密度を低下させるステップによって先行されることを特徴とする請求項１４に記載の方法。
【請求項１６】
前記平坦化するステップは、
種結晶を用いた昇華成長技法を使用して炭化ケイ素ブールを形成するステップと、
十分なフルエンスの熱中性子を前記炭化ケイ素ブールに照射して、それによって前記炭化ケイ素ブール中の一部のシリコン原子をリン原子に変えるステップと
によって先行されることを特徴とする請求項１５に記載の方法。
【請求項１７】
その中に約２×１０１５ｃｍ−３未満である正味の第１の導電型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層と、
バイアス信号に応じて十分な量の少数キャリアを前記ドリフト層中に注入して、順方向オン状態動作モード中にその中の伝導度変調を引き起こす手段と
を備えることを特徴とする炭化ケイ素パワーデバイス。
【請求項１８】
少数キャリアを注入する前記手段は、前記炭化ケイ素ドリフト層に対する逆導電型の炭化ケイ素領域を備え、前記パワーデバイスは、ＰｉＮダイオード、ＢＪＴ、ＧＴＯおよびＩＧＢＴからなる群から選択され、前記炭化ケイ素ドリフト層中の固有少数キャリア寿命は、約５０ナノ秒よりも大きいことを特徴とする請求項１７に記載のパワーデバイス。
【請求項１９】
前記ドリフト領域は、約１００μｍから約４００μｍの範囲の厚みを有することを特徴とする請求項１７に記載のパワーデバイス。
【請求項２０】
前記ドリフト層は、約１００μｍから約４００μｍの範囲の厚みを有することを特徴とする請求項１８に記載のパワーデバイス。
【請求項２１】
少数キャリアを注入する前記手段は、前記ドリフト層のＳｉ−面上のｐ型炭化ケイ素エピ層を備えることを特徴とする請求項１７に記載のパワーデバイス。
【請求項２２】
少数キャリアを注入する前記手段は、前記ドリフト層のＳｉ−面上のｐ型炭化ケイ素エピ層を備えることを特徴とする請求項１９に記載のパワーデバイス。
【請求項２３】
少数キャリアを注入する前記手段は、前記ドリフト層のＳｉ−面内にｐ型炭化ケイ素注入領域を備えることを特徴とする請求項２０に記載のパワーデバイス。
【請求項２４】
その上に対向するＣ面およびＳｉ面と、その中に正味の変換ドープされたリン濃度とを有するブール成長炭化ケイ素ドリフト層と、
前記ドリフト層の前記Ｃ面上のｎ＋炭化ケイ素エピ層と、
前記ドリフト層の前記Ｓｉ面上のｐ＋炭化ケイ素エピ層と
を備えることを特徴とするＰｉＮダイオード。
【請求項２５】
前記ドリフト層は、約１００μｍから約４００μｍの範囲の厚みを有することを特徴とする請求項２４に記載のダイオード。
【請求項２６】
前記ドリフト層は、その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有することを特徴とする請求項２４に記載のダイオード。
【請求項２７】
前記ドリフト層は、その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有することを特徴とする請求項２５に記載のダイオード。
【請求項２８】
正味ｎ型伝導度を有するブール成長炭化ケイ素ドリフト層と、
前記ドリフト層の第１の面上のｎ型炭化ケイ素エピ層と、
前記ドリフト層の第２の面上のｐ型炭化ケイ素エピ層と
を備えることを特徴とするＰｉＮダイオード。
【請求項２９】
前記ドリフト層は、約１００μｍから約４００μｍの範囲の厚みを有することを特徴とする請求項２８に記載のダイオード。
【請求項３０】
前記ドリフト層は、その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有することを特徴とする請求項２８に記載のダイオード。
【請求項３１】
高電圧炭化ケイ素ＭＯＳＦＥＴデバイスを形成する方法であって、
その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層を形成するステップと、
前記炭化ケイ素ドリフト層上に延びており、その中に前記炭化ケイ素ドリフト層に対して相対的により高いｎ型ドーパント濃度を有するｎ型炭化ケイ素エピ層を形成するステップと、
前記ｎ型炭化ケイ素エピ層と共にｐ−ｎ整流接合を画成するｐ型炭化ケイ素ベース領域を形成するステップと、
前記ｐ型炭化ケイ素ベース領域と共にｐ−ｎ整流接合を画成するｎ型炭化ケイ素ソース領域を形成するステップと、
前記ｐ型炭化ケイ素ベース領域上にゲート電極を形成するステップと
を含むことを特徴とする方法。
【請求項３２】
１０ｋＶ以上の定格ブロッキング電圧を有する炭化ケイ素ＪＦＥＴを形成する方法であって、
その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層を形成するステップと、
前記炭化ケイ素ドリフト層上にｎ型炭化ケイ素エピ層を形成するステップと、
前記ｎ型炭化ケイ素エピ層中にｎ型炭化ケイ素ソース領域を形成するステップと、
前記ｎ型炭化ケイ素エピ層上にｐ型炭化ケイ素ゲート電極を形成するステップと
を含むことを特徴とする方法。
【請求項３３】
ｎ型炭化ケイ素エピ層を形成する前記ステップは、前記炭化ケイ素ドリフト層中にｐ型炭化ケイ素埋込み領域を形成するステップによって先行され、ｎ型炭化ケイ素エピ層を形成する前記ステップは、前記ｐ型炭化ケイ素埋込み領域と共にｐ−ｎ整流接合を画成し、前記炭化ケイ素ドリフト層と共に非整流接合を画成するｎ型炭化ケイ素エピ層を形成するステップを含み、ｐ型炭化ケイ素ゲート電極を形成する前記ステップは、前記ｐ型炭化ケイ素埋込み領域の一部分に対向して延びるｐ型炭化ケイ素ゲート電極を形成するステップを含むことを特徴とする請求項３２に記載の方法。
【請求項３４】
前記ｎ型炭化ケイ素ソース領域および前記ｐ型炭化ケイ素埋込み領域と抵抗接触するソース電極を形成するステップをさらに含むことを特徴とする請求項３３に記載の方法。
【請求項３５】
炭化ケイ素ドリフト層を形成する前記ステップは、その中のトラップ密度を低下させるのに十分に高い温度でブール成長炭化ケイ素ウエハをアニールするステップを含むことを特徴とする請求項３２に記載の方法。
【請求項３６】
炭化ケイ素ドリフト層を形成する前記ステップは、
種結晶を用いた昇華成長技法を使用して炭化ケイ素ブールを形成するステップと、
十分なフルエンスの熱中性子を前記炭化ケイ素ブールに照射して、それによって前記炭化ケイ素ブール内においてシリコン原子をリン原子に変えるステップと
によって先行されることを特徴とする請求項３２に記載の方法。
【請求項３７】
前記炭化ケイ素ドリフト層は、約１００μｍから約４００μｍの範囲の厚みを有することを特徴とする請求項３２に記載の方法。
【請求項３８】
１０ｋＶ以上の定格ブロッキング電圧を有する炭化ケイ素ＭＯＳＦＥＴデバイスを形成する方法であって、
その中に約２×１０１５ｃｍ−３未満である正味の第１の導電型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層を形成するステップと、
前記炭化ケイ素ドリフト層上に第２の導電型炭化ケイ素ベース領域を形成するステップと、
前記第２の導電型炭化ケイ素ベース領域と共にｐ−ｎ整流接合を画成する第１の導電型炭化ケイ素ソース領域を形成するステップと、
前記第２の導電型炭化ケイ素ベース領域上にゲート電極を形成するステップと
を含むことを特徴とする方法。
【請求項３９】
炭化ケイ素ドリフト層を形成する前記ステップは、その中のトラップ密度を低下させるのに十分な温度でブール成長炭化ケイ素ウエハをアニールするステップを含むことを特徴とする請求項３８に記載の方法。
【請求項４０】
炭化ケイ素ドリフト層を形成する前記ステップは、前記炭化ケイ素ウエハを平坦化するステップをさらに含むことを特徴とする請求項３９に記載の方法。
【請求項４１】
炭化ケイ素ドリフト層を形成する前記ステップは、
種結晶を用いた昇華成長技法を使用して炭化ケイ素ブールを形成するステップと、
十分なフルエンスの熱中性子を前記炭化ケイ素ブールに照射して、それによって前記炭化ケイ素ブール内において一部のシリコン原子をリン原子に変えるステップと
によって先行されることを特徴とする請求項３８に記載の方法。
【請求項４２】
前記炭化ケイ素ドリフト層は、約１００μｍから約４００μｍの範囲の厚みを有することを特徴とする請求項３８に記載の方法。
【請求項４３】
その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層と、
バイアス信号に応じて十分な量の少数キャリアを前記ドリフト層中に注入して、順方向オン状態動作モード中にその中の伝導度変調を引き起こす手段と
を備えることを特徴とする炭化ケイ素パワーデバイス。
【請求項４４】
１０ｋＶ以上の定格ブロッキング電圧を有する炭化ケイ素デバイスを形成する方法であって、
その中に約２×１０１５ｃｍ−３未満である正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層を形成するステップと、
前記炭化ケイ素ドリフト層上にｐ型炭化ケイ素ベース領域を形成するステップと、
前記ｐ型炭化ケイ素ベース領域と共にｐ−ｎ整流接合を画成するｎ型炭化ケイ素ソース領域を形成するステップと、
前記ｐ型炭化ケイ素ベース領域上にゲート電極を形成するステップと
を含むことを特徴とする方法。
【請求項４５】
前記デバイスは、ＭＯＳＦＥＴおよびＩＧＢＴからなる群から選択されることを特徴とする請求項４４に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１３４５１３（Ｐ２０１２−１３４５１３Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１２−２０７３２（Ｐ２０１２−２０７３２）
【出願日】平成２４年２月２日（２０１２．２．２）
【分割の表示】特願２００６−５３５５２０（Ｐ２００６−５３５５２０）の分割
【原出願日】平成１６年９月２９日（２００４．９．２９）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２４年２月２日（２０１２．２．２）
【分割の表示】特願２００６−５３５５２０（Ｐ２００６−５３５５２０）の分割
【原出願日】平成１６年９月２９日（２００４．９．２９）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
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