【課題】意図しない低周波信号の入力を防止し規格値を超過するドレイン電流が発生することを回避できる増幅回路装置を提供する。
【解決手段】Ｊ−ＦＥＴ１の封止部材内で、ゲートと直列に容量４を付加し、当該容量４とＪ−ＦＥＴ１のゲート−ソース間に接続される抵抗２とによってハイパスフィルタを構成する。ハイパスフィルタの遮断周波数を２０Ｈｚ未満に設定することで、音声信号を低下させることなく、可聴周波数帯の下限より低い周波数を遮断できる。チップを構成する基板の裏面に絶縁層を設けてこれを誘電体とし、導電部材と基板とで平行平板型の容量４を接続する。 （もっと読む）

【課題】意図しない低周波信号の入力を防止することにより、規格値を超過するドレイン電流を発生することを回避できる接合形電界効果トランジスタを用いた増幅回路装置を提供する。
【解決手段】Ｊ−ＦＥＴ１の封止部材内で、ゲートと直列に容量を付加し、当該容量とＪ−ＦＥＴ１のゲート−ソース間に接続される抵抗２とによってハイパスフィルタ５を構成する。ハイパスフィルタ５の遮断周波数を２０Ｈｚ未満に設定することで、音声信号を低下させることなく、可聴周波数帯の下限より低い周波数を遮断できる。チップを構成する基板の裏面にイオン注入によりｎ型不純物層を設け、ｐ＋型半導体基板とｐｎ接合を形成して接合容量をハイパスフィルタ５の容量４とする。 （もっと読む）

【課題】トランジスタのチャネル部の異常を簡易且つ正確に検出できるスイッチ装置を提供する。
【解決手段】複数の半導体層で形成されて、ゲート電極にゲート電圧を印加されることによってドレイン電極−ソース電極間が導通し、ゲート電圧によって半導体層内で正孔と電子とが結合して発光する電界効果トランジスタ１１，１２と、ゲート電圧を制御する駆動部２１と、トランジスタ１１，１２の発光量を検出する光検出部２３１，２３２とを備え、駆動部２１は、光検出部２３１，２３２の検出結果に基づいて、トランジスタ１１，１２の異常を判定し、この判定結果に基づいてゲート電圧を制御する。 （もっと読む）

【課題】歩留りの低下を抑制する。
【解決手段】開口部１２１．１の形成により、第１の半導体層１１０の上面のうち、上方に第２の半導体層１２０が形成されていない部分の少なくとも一部には、絶縁体１３０．１が形成される。開口部１２１．１には、絶縁体１３０．１を覆うようにソース電極Ｓ１０が形成される。ソース電極Ｓ１０は、第１の半導体層１１０と前記第２の半導体層１２０との界面と接するように形成される。 （もっと読む）

【課題】 従来のＪ−ＦＥＴでは、動作領域内のゲート領域（トップゲート領域）は、動作領域外周に設けられた深いゲート領域を介してのみ、半導体基板（バックゲート領域）と接続していた。このため動作領域の中央と外周ではゲート抵抗にばらつきが生じ、ゲート抵抗の増加によるノイズ電圧の増加や、不均一動作によるゲインの低下が問題であった。
【解決手段】 格子状のゲート領域（トップゲート領域）を有するＪ−ＦＥＴにおいて、行列状にソース領域と交互に配置されていたドレイン領域の一部を深いゲート領域に置き換え、動作領域内にも深いゲート領域を設ける。ドレイン領域を一部省くことで生じるドレイン電流の流れない無効領域をできる限り減らすため、ソース領域が配置されるセルについてドレイン電流が流れない方向のゲート領域を短くする。 （もっと読む）

【課題】ＧａＮ系半導体層のグレインサイズを大型化することが可能な半導体装置を提供すること。
【解決手段】本発明は、（１１１）面から０．１度以下のオフ角度で傾斜した面を主面とするＳｉ基板１０と、Ｓｉ基板１０の主面に接して設けられ、（００２）面のＸ線回折におけるロッキングカーブの半値幅が２０００ｓｅｃ以下であるＡｌＮ層１２と、ＡｌＮ層１２上に設けられたＧａＮ系半導体層２０と、を備える半導体装置１００である。 （もっと読む）

【課題】微細化と、オン特性を改善する、炭化珪素トランジスタ装置の製造方法の提供。
【解決手段】高濃度ｎ型炭化珪素基板２上に、低濃度ｎ型ドリフト層３と高濃度ｐ型層１０をエピタキシャル成長する工程と、高濃度ｐ型層１０の一部を除去離間した複数の高濃度ｐ型ゲート領域４を形成する工程と、互いに隣り合った高濃度ｐ型ゲート領域４の間に位置するチャネル領域７、高濃度ｐ型ゲート領域４及びゲート電極領域１０の全面を覆う低濃度ｎ型ドリフト層３よりも低い不純物濃度の低濃度ｎ型領域１１をエピタキシャル成長する工程と、低濃度ｎ型領域１１の一部を除去する工程と、低濃度ｎ型領域１１の表面にイオン注入し高濃度ｎ型ソース領域５を形成する工程と、高濃度ｎ型ソース領域５上にソース電極６を、高濃度ｎ型炭化珪素基板２の裏面にドレイン電極１を、ゲート電極領域１０にゲート電極８を形成する工程を含む炭化珪素トランジスタ装置の製造方法。 （もっと読む）

【課題】ＭＯＳ型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、窒化物系半導体装置を提供することを目的とする。
【解決手段】ドレイン電極２６とゲート電極２８との間に設けられたＳＢＤ金属電極３０がＡｌＧａＮ層２０とショットキー接合されている。また、ＳＢＤ金属電極３０とソース電極２４とが接続されており、電気的に短絡している。これにより、ゲート電極２８にオフ信号が入ると、ＭＯＳＦＥＴ部３２がオフ状態となり、ＭＯＳＦＥＴ部３２のドレイン側の電圧がドレイン電極２６の電圧値と近くなる。ドレイン電極２６の電圧が上昇すると、ＳＢＤ金属電極３０の電圧値が、ＭＯＳＦＥＴ部３２のドレイン側の電圧値よりも低くなるため、ＳＢＤ金属電極３０によってＭＯＳＦＥＴ部３２のドレイン側とドレイン電極２６とが電気的に切断される。 （もっと読む）

【課題】外部ノイズの影響を低減できるＪＦＥＴを提供する。
【解決手段】本発明に係るＪＦＥＴ５０は、ｐ型半導体基板１と、ｐ型半導体基板１の表面に形成されているｎ型チャネル領域３と、ｎ型チャネル領域３内に形成されており、ｎ型チャネル領域３よりも不純物濃度の高いｎ型埋め込み領域４と、ｎ型チャネル領域３の表面に形成されているｐ型ゲート領域６と、ｎ型チャネル領域３の表面に、ｐ型ゲート領域６を挟むように形成されているｎ型ドレイン／ソース領域７及びｎ型ドレイン／ソース領域８とを備え、ｎ型埋め込み領域４は、ｎ型ドレイン／ソース領域７及びｎ型ドレイン／ソース領域８の一方の下方に形成されており、他方の下方に形成されていない。 （もっと読む）

【課題】 立ち上がり電圧低減と高耐圧実現の両立を可能とする構造を提案する。
【解決手段】 ＳｉＣ縦型ダイオードにおいて、カソード電極２１と、ｎ^＋＋カソード層１０と、ｎ^＋＋カソード層上のｎ⁻ドリフト層１１と、一対のｐ^＋領域１２と、ｎ⁻ドリフト層１１とｐ^＋領域１２の間に形成され、且つ一対のｐ^＋領域１２に挟まれたｎ^＋チャネル領域１６と、ｎ^＋＋アノード領域１４と、ｎ^＋＋アノード領域１４とｐ^＋領域１２に形成されたアノード電極２２を備える。 （もっと読む）

【課題】確実なノーマリオフ動作する縦型AlGaN/GaN-HEMTおよびその製造方法を提供する。
【解決手段】n⁺-GaN基板11の表面にn-GaNバッファ層12、UID-GaN層13、UID-AlGaN層14が順次積層され、UID-AlGaN層の表面に形成されたSiN表面保護膜16と、この表面保護膜の開口部を覆うSiN第1ゲート絶縁膜18と、アパーチャ形成用リセス19内に埋め込まれたn-GaNアパーチャ20と、このアパーチャのn⁺-GaN基板とは反対側表面と第1ゲート絶縁膜とを少なくとも覆うSiN第2ゲート絶縁膜21と、第1ゲートリセス内の第2ゲート絶縁膜の表面に形成されたゲート電極22と、第1ゲートリセスを挟み、UID-AlGaN層の表面に離間して形成されたソース電極23と、n⁺-GaN基板のUID-AlGaN層とは反対側の表面に形成されたドレイン電極24とを備える。 （もっと読む）

【課題】スイッチング速度を向上でき、動作不良品を低減できる、横型の電界効果トランジスタを提供する。
【解決手段】ゲート配線４３は、基部４４と、基部４４から突出する複数の指状部４５と、隣接する指状部４５の先端部４６を接続する接続部４７と、を有する。ゲート配線４３の指状部４５は、ソース配線２３の指状部２５とドレイン配線３３の指状部３５と、の間に配置されている。ゲート配線４３の基部４４は、ソース配線２３の基部２４とドレイン配線３３の指状部３５との間に配置され、かつ、ソース配線２３の指状部２５との間に絶縁膜を介在させて指状部２５と交差している。 （もっと読む）

【課題】製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供すること、およびその半導体装置を製造するための製造方法を提供する。
【解決手段】半導体装置としてのショットキーダイオード１０は、半導体からなる基板１１と、基板１１上に形成されたｎ型層１２とを備えている。ｎ型層１２は基板１１側の表面である第１の面１２Ａとは反対側の表面である第２の面１２Ｂから第１の面１２Ａに向けて延びるように形成された溝１３を有している。溝１３の底部である底壁１３Ａに接触する位置には絶縁体としての酸化物層１４が配置されており、かつ溝１３の側壁１３Ｂに接触するようにｎ型層１２とショットキー接触可能な金属膜１５が溝１３を埋めるように形成されている。さらに、ｎ型層１２の第２の面１２Ｂに接触するようにアノード電極１６が配置されている。 （もっと読む）

【課題】本発明の半導体装置は、ｎチャネルの高電子移動度トランジスタ（ＨＥＭＴ）とｐチャネル電界効果トランジスタとを単一の基板上に形成した。
【解決手段】ｎチャネル電界効果トランジスタは、第１チャネル層７と、この第１チャネル層７にヘテロ接合し、ｎ型の電荷を供給するｎ型第１障壁層６と、ｎ型第１障壁層６に対してｐｎ接合型の電位障壁を有するｐ型ゲート領域１０とを備え、ｐチャネル電界効果トランジスタは、ｐ型の第２チャネル層１３と、ｐｎ接合型の電位障壁を有するｎ型ゲート領域１８とを備える。各トランジスタはｐｎ接合型のゲート領域を有するのでターンオン電圧を高くすることが可能となり、ゲート逆方向リーク電流を減少させたエンハンスメントモードでの動作を実現した。 （もっと読む）

【課題】ノーマリオフ型の炭化珪素接合ＦＥＴはゲートの特性が、使い勝手が悪いという問題がある。これは、ノーマリオフを実現するためにゲート電圧が0Vでオフしていなければならず、かつ、ゲート・ソース間のpn接合に電流が流れないようにオン状態としてはゲート電圧を2.5V程度に抑える必要があるため、実質的にゲート電圧を0Vから2.5Vの間で制御しなければならないためである。従って、閾値電圧からオン状態のゲート電圧までが1Vから2V程度しかなく、ドレイン電流がゲート電圧の変化に非常に敏感であるため、ゲートの制御が難しい。
【解決手段】本願発明は、ノーマリオフ型の炭化珪素接合ＦＥＴのゲートに、接合ＦＥＴのゲート容量と同等か少し小さな容量を持つ素子を接続したものである。 （もっと読む）

【課題】薄膜トランジスタ用半導体層の材料として、高い正孔移動度を示すｐ形半導体多結晶薄膜を、かつ、低い成膜温度でのプラスチック基板上への成膜をも行うことのできるｐ形半導体多結晶薄膜を、提供する。
【解決手段】ガラスまたはプラスチックまたはステンレス基板のような非結晶質または多結晶基板１上に、該基板の温度を３００℃以下とし、成長膜へのガリウム（Ga）、アンチモン（Sb）、及びヒ素（As）原子のそれぞれの供給量J_Ga，J_Sb，及びJ_Asを、J_Sb＜J_Ga＜J_As+J_Sbを満たすような値として、Ga,Sb,及びAs原子を同時供給して真空蒸着により成膜してなる、Sb組成yが０.５＜y＜1を満たすｐ形GaSb_yAs_1-y多結晶薄膜６を形成する製造方法による。 （もっと読む）

【課題】インバータ等に適用される半導体デバイスとして双方向デバイスを適用した場合に、意図しない過渡期における各部の過電流や過電圧の発生を未然に防止して、低損失なゲート駆動方法を提供することを目的としている。
【解決手段】第一ゲート端子２、第二ゲート端子３、ドレイン端子４、ソース端子５を備え、第一ゲート端子２、第二ゲート端子３を各オンオフすることで４つの動作モードを有する双方向スイッチ１に適用する駆動方法であり、双方向にオフ状態から双方向にオン状態へと移行する際に、直接移行しないように制御する制御手段を備え、双方向にダイオードを介在させない動作モードで主として動作し、過渡期においてはダイオードを介する動作が可能なため、低損失かつ各部の過電圧、過電流を防止できる効果が得られる。 （もっと読む）

【課題】炭化珪素基板を用いた接合型ＦＥＴにおいて、ゲート・ソース間のｐｎ接合領域において生じるリーク電流を低減する。
【解決手段】炭化珪素基板を用いたトレンチ型接合ＦＥＴにおいて、トレンチ５の側壁および底面に窒素を導入することにより、トレンチ５の表面にｎ型層８およびｎ^＋型層９を形成する。これによりｐ^＋型ゲート領域４とｎ^＋型ソース領域３との接合領域であるｐｎ接合領域はダメージの多いトレンチ５の側壁ではなく半導体基板２１の主面において露出し、また、その露出する領域は狭まるため、ｐｎ接合領域におけるリーク電流を低減することができる。 （もっと読む）

【課題】平坦面に対してデバイス形成できる絶縁分離構造を有し、かつ、高周波でのノイズ伝播や高温時でのリーク電流の発生を抑制できるＣＪＦＥＴを備えたＳｉＣ半導体装置を提供する。
【解決手段】絶縁分離層３にてｎ^-型ＳｉＣ層２やｐ^-型ＳｉＣ層４を絶縁分離する。これにより、平坦面に対してデバイス形成を行うことができる。このため、製造工程の簡略化を図ることが可能となる。また、ＰＮ分離ではなく、半絶縁性のイントリンシック層にて構成された絶縁分離層３によって絶縁分離構造を構成しているため、絶縁分離層３によって高周波ノイズを吸収することによる高周波でのノイズ伝播の抑制を行えると共に、高温時でのリーク電流の発生の抑制を行うことが可能となる。 （もっと読む）