接合型電界効果トランジスタ、その製造方法及びアナログ回路
【課題】外部ノイズの影響を低減できるＪＦＥＴを提供する。
【解決手段】本発明に係るＪＦＥＴ５０は、ｐ型半導体基板１と、ｐ型半導体基板１の表面に形成されているｎ型チャネル領域３と、ｎ型チャネル領域３内に形成されており、ｎ型チャネル領域３よりも不純物濃度の高いｎ型埋め込み領域４と、ｎ型チャネル領域３の表面に形成されているｐ型ゲート領域６と、ｎ型チャネル領域３の表面に、ｐ型ゲート領域６を挟むように形成されているｎ型ドレイン／ソース領域７及びｎ型ドレイン／ソース領域８とを備え、ｎ型埋め込み領域４は、ｎ型ドレイン／ソース領域７及びｎ型ドレイン／ソース領域８の一方の下方に形成されており、他方の下方に形成されていない。
【解決手段】本発明に係るＪＦＥＴ５０は、ｐ型半導体基板１と、ｐ型半導体基板１の表面に形成されているｎ型チャネル領域３と、ｎ型チャネル領域３内に形成されており、ｎ型チャネル領域３よりも不純物濃度の高いｎ型埋め込み領域４と、ｎ型チャネル領域３の表面に形成されているｐ型ゲート領域６と、ｎ型チャネル領域３の表面に、ｐ型ゲート領域６を挟むように形成されているｎ型ドレイン／ソース領域７及びｎ型ドレイン／ソース領域８とを備え、ｎ型埋め込み領域４は、ｎ型ドレイン／ソース領域７及びｎ型ドレイン／ソース領域８の一方の下方に形成されており、他方の下方に形成されていない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタ、その製造方法及びアナログ回路に関するものである。
【背景技術】
【０００２】
接合型電界効果トランジスタ（ＪＦＥＴ ：Ｊｕｎｃｔｉｏｎ Ｆｉｌｅｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、ノイズ特性に対して良好なデバイスであり、低ノイズの回路を構成するのに用いられる。その結果、ＪＦＥＴは、ノイズを発生するロジック回路と混載する上において有利である。
【０００３】
図１９及び図２０は、従来のＪＦＥＴ１００の構造を示す図である。図２０及び図２１に示すＪＦＥＴ１００では、ｐ型のシリコン半導体基板１０１に、ｎ型埋め込み領域１０４が形成され、その上部にｐ型の分離領域１０５で分離したチャネル領域１０３のｎ型層が設けられる。また、チャネル領域１０３にｎ型ソース領域１０７及びｎ型ドレイン領域１０８が設けられ、ｎ型ソース領域１０７及びｎ型ドレイン領域１０８間にｐ型ゲート領域１０６が形成される。
【０００４】
また、ｎ型ソース領域１０７、ｎ型ドレイン領域１０８及びｐ型ゲート領域１０６は、平面パターンにおいてストライプ状に設けられる。
【０００５】
また、ｎ型ソース領域１０７及びｎ型ドレイン領域１０８上にはこれらと接続するソース電極１２１及びドレイン電極１２２が設けられる。また、バックゲート領域となる半導体基板１０１の裏面には、ゲート電極１２０が設けられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−４３９２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のＪＦＥＴでは、チャネル領域の下部全面にｎ型埋め込み領域が形成されるため、チャネル領域の下部が低抵抗になる。これにより、従来のＪＦＥＴは、ロジック回路部で発生した外部ノイズの影響を受けやすいという課題があった。これは、半導体基板内に回路を構成するためのレイアウト設計上の大きな制約となる。また、外部からのノイズ対策としてアナログ回路部の周囲を多重のウェル層で囲んだ場合には、チップサイズが大きくなるという問題を引き起こす。
【０００８】
そこで、本発明は、外部ノイズの影響を低減できるＪＦＥＴ及びアナログ回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一形態に係る接合型電界効果トランジスタは、接合型電界効果トランジスタであって、第１導電型の半導体基板と、前記半導体基板の表面に形成されており、前記第１導電型と異なる第２導電型のチャネル領域と、前記チャネル領域内に形成されており、前記チャネル領域よりも不純物濃度の高い前記第２導電型の第１埋め込み領域と、前記チャネル領域の表面に形成されている前記第１導電型の第１ゲート領域と、前記チャネル領域の表面に、前記第１ゲート領域を挟むように形成されている前記第２導電型の第１ドレイン／ソース領域及び第２ドレイン／ソース領域とを備え、前記第１埋め込み領域は、前記第１ドレイン／ソース領域の下方に形成されており、前記第２ドレイン／ソース領域の下方に形成されていない。
【００１０】
この構成によれば、本発明の一形態に係る接合型電荷効果トランジスタでは、第２ドレイン／ソース領域の下方には埋め込み領域は形成されないので、当該第２ドレイン／ソース領域の下方は半導体基板に対して抵抗が高くなる。これにより、当該第２ドレイン／ソース領域は、外部からのノイズの影響が小さくなる。また、第１ドレイン／ソース領域の下方には埋め込み領域が形成されるため、当該接合型電界効果トランジスタのオン抵抗を低減できる。
【００１１】
ここで、接合型電荷効果トランジスタをアナログ回路に用いた場合、アナログ回路の回路構成に応じて、接合型電荷効果トランジスタのソース端子とドレイン端子とに要求されるノイズ耐性は異なる。よって、高いノイズ耐性が要求されない端子（第１ドレイン／ソース領域）の下方に埋め込み領域を形成し、高いノイズ耐性が要求される端子（第２ドレイン／ソース領域）の下方に埋め込み領域を形成しないことにより、オン抵抗の低減を実現するとともに、接合型電荷効果トランジスタのノイズ耐性の低下を効率よく抑制できる。
【００１２】
また、前記第１埋め込み領域は、前記第１ゲート領域の下方に形成されていなくてもよい。
【００１３】
この構成によれば、本発明の一形態に係る接合型電界効果トランジスタは、ピンチオフ電圧を小さくできる。
【００１４】
また、前記接合型電界効果トランジスタは、さらに、前記チャネル領域の表面に、前記第２ドレイン／ソース領域を前記第１ゲート領域と挟むように形成されている第２ゲート領域と、前記チャネル領域の表面に、前記第２ゲート領域を前記第２ドレイン／ソース領域と挟むように形成されている第３ドレイン／ソース領域と、前記第１ゲート領域と前記第２ゲート領域とを電気的に接続する第１配線と、前記第１ドレイン／ソース領域と前記第３ドレイン／ソース領域とを電気的に接続する第２配線と、前記チャネル領域内の前記第３ドレイン／ソース領域の下方に形成されており、前記チャネル領域よりも不純物濃度の高い前記第２導電型の前記第２埋め込領域とを備えてもよい。
【００１５】
この構成によれば、本発明の一形態に係る接合型電荷効果トランジスタでは、第２ドレイン／ソース領域が、当該接合型電界効果トランジスタが形成される領域の中央部分に配置される。これにより、第２ドレイン／ソース領域に対するノイズ耐性をさらに向上できる。
【００１６】
また、前記第１ゲート領域は、前記第２ドレイン／ソース領域を囲むように形成されており、前記第１ドレイン／ソース領域は、前記第１ゲート領域を囲むように形成されていてもよい。
【００１７】
この構成によれば、本発明の一形態に係る接合型電荷効果トランジスタでは、第２ドレイン／ソース領域が、当該接合型電界効果トランジスタが形成される領域の中央部分に配置される。これにより、第２ドレイン／ソース領域に対するノイズ耐性をさらに向上できる。
【００１８】
また、本発明に係るアナログ回路は、前記接合型電界効果トランジスタである第１接合型電界効果トランジスタを含み、出力端子と、電源端子と、接地電位端子とを有するアナログ回路であって、前記第１接合型電界効果トランジスタの前記第１ドレイン／ソース領域は、前記電源端子側又は接地電位端子側に接続されており、前記第１接合型電界効果トランジスタの前記第２ドレイン／ソース領域は、前記出力端子側に接続されている。
【００１９】
この構成によれば、本発明の一形態に係るアナログ回路は、ノイズの影響を受けやすい出力端子側（第２ドレイン／ソース領域）のノイズ耐性を向上できる。また、ノイズの影響を受けにくい電源端子又は接地電位端子側（第１ドレイン／ソース領域）の下方に埋め込み領域を形成することにより、オン電流を増加できる。このように、本発明の一形態に係るアナログ回路は、オン抵抗を低減できるとともに、ノイズ耐性の低下を抑制できる。
【００２０】
また、前記第１接合型電界効果トランジスタの前記第２ドレイン／ソース領域は、前記出力端子に接続されていてもよい。
【００２１】
この構成によれば、本発明の一形態に係るアナログ回路は、ノイズの影響を受けやすい出力端子（第２ドレイン／ソース領域）のノイズ耐性を向上できる。これにより、本発明の一形態に係るアナログ回路は、オン抵抗を低減できるとともに、ノイズ耐性の低下を効率よく抑制できる。
【００２２】
また、前記第１接合型電界効果トランジスタの前記第１ドレイン／ソース領域は、前記電源端子又は接地電位端子に接続されていてもよい。
【００２３】
この構成によれば、本発明の一形態に係るアナログ回路は、ノイズの影響を受けにくい第１ドレイン／ソース領域の下方に埋め込み領域を形成することにより、ノイズ耐性の低下を抑制しつつ、オン抵抗を低減できる。
【００２４】
また、前記アナログ回路は、入力端子を有するソース接地増幅回路であり、前記第１接合型電界効果トランジスタの前記第１ゲート領域は、前記入力端子に接続されていてもよい。
【００２５】
この構成によれば、本発明の一形態に係るアナログ回路は、ノイズの影響を受けにくいソース接地増幅回路を実現できる。
【００２６】
また、前記アナログ回路は、入力端子を有するソースフォロア回路であり、前記第１接合型電界効果トランジスタの前記第１ゲート領域は、前記入力端子に接続されていてもよい。
【００２７】
この構成によれば、本発明の一形態に係るアナログ回路は、ノイズの影響を受けにくいソースフォロア回路を実現できる。
【００２８】
また、前記アナログ回路は、差動入力端子を有する差動増幅回路であり、前記アナログ回路は、さらに、前記接合型電界効果トランジスタである第２接合型電界効果トランジスタを含み、前記第１及び第２接合型電界効果トランジスタは、差動対を形成し、前記第１接合型電界効果トランジスタの第１ゲート領域は、前記差動入力端子の一方に接続されており、前記第２接合型電界効果トランジスタの第１ゲート領域は、前記差動入力端子の他方に接続されていてもよい。
【００２９】
この構成によれば、本発明の一形態に係るアナログ回路は、ノイズの影響を受けにくい差動増幅回路を実現できる。
【００３０】
なお、本発明は、このような接合型電界効果トランジスタ及びアナログ回路として実現できるだけでなく、このような接合型電界効果トランジスタ及びアナログ回路を製造する接合型電界効果トランジスタの製造方法、及びアナログ回路の製造方法として実現してもよい。
【００３１】
さらに、本発明は、このような電界効果トランジスタ、又はアナログ回路を含む半導体集積回路（ＬＳＩ）として実現してもよい。
【発明の効果】
【００３２】
以上より、本発明は、外部ノイズの影響を低減できるＪＦＥＴを提供できる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態１に係るＪＦＥＴの平面図である。
【図２】本発明の実施の形態１に係るＪＦＥＴの断面図である。
【図３】本発明の実施の形態１に係る半導体集積回路のブロック図である。
【図４】本発明の実施の形態１に係るソース接地増幅回路の回路図である。
【図５】本発明の実施の形態１に係るＪＦＥＴの変形例の断面図である。
【図６】本発明の実施の形態１に係るソースフォロア回路の回路図である。
【図７】本発明の実施の形態１に係る差動増幅回路の回路図である。
【図８】本発明の実施の形態１に係るＪＦＥＴの変形例の断面図である。
【図９】本発明の実施の形態１に係るＪＦＥＴの変形例の断面図である。
【図１０】本発明の実施の形態２に係るＪＦＥＴの平面図である。
【図１１】本発明の実施の形態２に係るＪＦＥＴの断面図である。
【図１２】本発明の実施の形態３に係るＪＦＥＴの平面図である。
【図１３】本発明の実施の形態２に係るＪＦＥＴの断面図である。
【図１４】本発明の実施の形態３に係るＪＦＥＴの製造過程における断面図である。
【図１５】本発明の実施の形態３に係るＪＦＥＴの製造過程における断面図である。
【図１６】本発明の実施の形態３に係るＪＦＥＴの製造過程における断面図である。
【図１７】本発明の実施の形態３に係るＪＦＥＴの製造過程における断面図である。
【図１８】本発明の実施の形態３に係るＪＦＥＴの製造過程における断面図である。
【図１９】本発明の実施の形態３に係るＪＦＥＴの製造過程における断面図である。
【図２０】従来のＪＦＥＴの平面図である。
【図２１】従来のＪＦＥＴの断面図である。
【発明を実施するための形態】
【００３４】
以下、本発明に係るＪＦＥＴの実施の形態について、図面を参照しながら詳細に説明する。なお、実施の形態において同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。
【００３５】
（実施の形態１）
本発明の実施の形態１に係るＪＦＥＴ５０では、ソース領域及びドレイン領域のうち一方の下方にのみ埋め込み領域が形成される。これにより、本発明の実施の形態１に係るＪＦＥＴ５０は外部ノイズの影響を低減できる。
【００３６】
図１は、本発明の実施の形態１に係るＪＦＥＴ５０の平面図である。図２は、図１のａ−ａ線における断面図である。
【００３７】
本発明の実施の形態１に係るＪＦＥＴ５０は、ｐ型半導体基板１と、ｎ型チャネル領域３と、ｐ型ゲート領域６と、ｎ型ドレイン／ソース領域７及び８と、ｎ型埋め込み領域４とを含む。ｎ型チャネル領域３の表面には、ｐ型ゲート領域６、ｎ型ドレイン／ソース領域７及び８が配置される。
【００３８】
ｐ型半導体基板１は、ｐ型のシリコン半導体基板（不純物濃度は４Ｅ１５ｃｍ-3程度）である。
【００３９】
ｎ型チャネル領域３は、ｐ型半導体基板１の表面にｎ型不純物をイオン注入及び拡散して設けたｎ型層であり、不純物濃度は、２．０Ｅ１２ｃｍ-3程度である。また、ｎ型チャネル領域３は、ｐ型半導体基板１まで達する分離領域５により島状に分割され、ｎ型チャネル領域３として区画される。
【００４０】
ｐ型ゲート領域６は、ｎ型チャネル領域３の表面にｐ型不純物を注入して形成した領域であり、不純物濃度は４Ｅ１５ｃｍ-3程度である。
【００４１】
ｎ型ドレイン／ソース領域７及び８は、ｎ型チャネル領域３の表面にｎ型不純物を注入して形成した領域である。このｎ型ドレイン／ソース領域７及びｎ型ドレイン／ソース領域８は、ｐ型ゲート領域６の両側に当該ｐ型ゲート領域６を挟むように設けられる。また、ｎ型ドレイン／ソース領域７及び８の一方はＪＦＥＴ５０のソース領域であり、他方はＪＦＥＴ５０のドレイン領域である。なお、図２では、ドレイン／ソース領域７がソース領域であり、ドレイン／ソース領域８がドレイン領域である例を示している。
【００４２】
ｎ型埋め込み領域４は、ｎ型チャネル領域３内に形成され、ｎ型チャネル領域３よりも不純物濃度の高い領域である。このｎ型埋め込み領域４は、ｎ型ドレイン／ソース領域７の直下にｎ型不純物をイオン注入及び拡散して設けた層であり、不純物濃度は３Ｅ１２ｃｍ-3程度である。また、分離領域５とｎ型埋め込み領域４が接すると耐圧が低下するため、分離領域５とｎ型埋め込み領域４とは２〜３μｍ程度の距離を設ける。
【００４３】
また、ｎ型埋め込み領域４は、ｎ型ドレイン／ソース領域７の下方にのみｎ型埋め込み領域４が形成され、ｎ型ドレイン／ソース領域８及びｐ型ゲート領域６の下方にはｎ型埋め込み領域４は形成されない。
【００４４】
以上より、本発明の実施の形態１に係るＪＦＥＴ５０では、ｎ型ドレイン／ソース領域８の下方にはｎ型埋め込み領域４は形成されない。これにより、ｎ型ドレイン／ソース領域８のノイズ耐性を向上できる。また、ｎ型ドレイン／ソース領域７の下方にはｎ型埋め込み領域４が形成されるので、ＪＦＥＴ５０のオン抵抗を低減できる。
【００４５】
ここで、本発明の実施の形態１に係るＪＦＥＴ５０を用いた半導体集積回路２００の構成を説明する。
【００４６】
図３は、本発明の実施の形態１に係る半導体集積回路２００のブロック図である。図３に示す半導体集積回路２００は、同一の半導体基板１に形成されたロジック回路ブロック２０１と、アナログ回路ブロック２０２とを含む。また、アナログ回路ブロック２０２は複数のアナログ回路２０３を含む。アナログ回路２０３は、上述したＪＦＥＴ５０を含む。
【００４７】
図３に示すようにロジック回路ブロック２０１で発生したノイズは、ＪＦＥＴ５０を含むアナログ回路ブロック２０２へ半導体基板１より侵入してくる。また、ＪＦＥＴ５０では、ｎ型ドレイン／ソース領域８の下方にはｎ型埋め込み領域４は形成されないので、当該ｎ型ドレイン／ソース領域８の下方は半導体基板１に対して抵抗が高くなる。これにより、当該ｎ型ドレイン／ソース領域８は、外部からのノイズの影響が小さくなる。
【００４８】
ここで、ＪＦＥＴ５０をアナログ回路２０３に用いた場合、アナログ回路２０３の回路構成に応じて、ＪＦＥＴ５０のソース端子（ｎ型ドレイン／ソース領域７）とドレイン端子（ｎ型ドレイン／ソース領域８）とに要求されるノイズ耐性は異なる。例えば、ＪＦＥＴ５０のソース端子が電源線又は接地電位線に接続され、ドレイン端子がアナログ回路２０３の出力端子に接続される場合を考える。この場合、ソース端子には固定の電源電圧又は接地電位が供給されるためノイズの影響を受けにくいが、ドレイン端子（アナログ回路２０３の出力端子）はノイズの影響を受けやすい。また、ドレイン端子がノイズの影響を受けた場合に、当該影響がアナログ回路２０３の特性に大きく影響する。言い換えると、この場合、ソース端子には高いノイズ耐性は要求されないが、ドレイン端子には高いノイズ耐性が要求される。
【００４９】
一方で、ｎ型埋め込み領域４を形成した場合と形成しない場合とを比較すると、ｎ型埋め込み領域４を形成することにより、ＪＦＥＴ５０のオン抵抗を低減させることができるという利点がある。また、ｎ型埋め込み領域４を全面に形成すると、ＪＦＥＴ５０のオン抵抗は低減するものの、ノイズ耐性が低下してしまう。
【００５０】
このように、ノイズ耐性の向上と、オン抵抗の低減とはトレードオフの関係にあり、両立することは困難である。
【００５１】
これに対して、本発明の実施の形態１に係るＪＦＥＴ５０は、ノイズの影響が少ないｎ型ドレイン／ソース領域７の下方にのみにｎ型埋め込み領域４を形成することにより、ＪＦＥＴ５０のオン抵抗を低減できるとともに、アナログ回路２０３のノイズ耐性の低下を抑制できる。
【００５２】
以下、本発明の実施の形態１に係るＪＦＥＴ５０を用いたアナログ回路２０３の具体例を説明する。
【００５３】
図４は、本発明に係るアナログ回路２０３の一例であるソース接地増幅回路２０３Ａの回路図である。図４に示すソース接地増幅回路２０３Ａでは、ＪＦＥＴ５０のゲート端子（ｐ型ゲート領域６）はソース接地増幅回路２０３Ａの入力端子に接続され、ソース端子は接地電位線に接続され、ｎ型埋め込み領域４が形成されていない側のドレイン端子はソース接地増幅回路２０３Ａの出力端子に接続される。
【００５４】
なお、上記説明では、ｎ型埋め込み領域４が下方に形成されるｎ型ドレイン／ソース領域７は、ソース領域であるとしたが、ドレイン領域であってもよい。図５は、ドレイン領域であるｎ型ドレイン／ソース領域７の下方にのみｎ型埋め込み領域４が形成されるＪＦＥＴ５０Ａの断面図である。
【００５５】
また、図６は、図５に示すＪＦＥＴ５０Ａを用いたアナログ回路２０３の一例であるソースフォロア回路２０３Ｂの回路図である。
【００５６】
図６に示すソースフォロア回路２０３Ｂでは、ＪＦＥＴ５０Ａのゲート端子はソースフォロア回路２０３Ｂの入力端子に接続され、ドレイン端子（ｎ型ドレイン／ソース領域７）は電源線に接続され、ｎ型埋め込み領域４が形成されていない側のソース端子（ｎ型ドレイン／ソース領域８）はソースフォロア回路２０３Ｂの出力端子に接続される。
【００５７】
また、図７は、本発明に係るアナログ回路２０３の一例である差動増幅回路２０３Ｃの回路図である。
【００５８】
図７に示す差動増幅回路２０３Ｃでは、２つのＪＦＥＴ５０は、差動対を形成する。また、２つのＪＦＥＴ５０のゲート端子は、差動増幅回路２０３Ｃの差動入力端子にそれぞれ接続される。また、２つのＪＦＥＴ５０のドレイン端子（ｎ型ドレイン／ソース領域８）は、差動増幅回路２０３Ｃの差動出力端子にそれぞれ接続される。
【００５９】
このように、ソース端子及びドレイン端子のうち、電圧端子側又は接地電位側の端子の下方にｎ型埋め込み領域４を形成し、出力端子側の端子の下方にｎ型埋め込み領域４を形成しないことにより、オン抵抗の低減と、ノイズ耐性の向上とを両立できる。
【００６０】
なお、上記例では、ｎ型ドレイン／ソース領域８はアナログ回路の出力端子に直接接続されているが、他の素子を介して出力端子と接続されていてもよい。
【００６１】
また、ｎ型埋め込み領域４が形成される範囲は、図２に示す例に限らない。
図８及び図９は、ＪＦＥＴ５０の変形例であるＪＦＥＴ５０Ｂ及び５０Ｃの断面図である。
【００６２】
例えば、図８に示すように、ｎ型埋め込み領域４は、ｐ型ゲート領域６のｎ型ドレイン／ソース領域７側の端部である位置ｘ３まで形成されていてもよい。また、図９に示すようにｎ型埋め込み領域４は、ドレイン／ソース領域７の直下の範囲ｘ１−ｘ２にのみ形成されてもよい。
【００６３】
また、ｎ型埋め込み領域４は、ドレイン／ソース領域７の直下の範囲ｘ１−ｘ２の一部にのみ形成されていてもよいし、ｐ型ゲート領域６の直下の範囲ｘ３−ｘ４、又は、ｐ型ゲート領域６とｎ型ドレイン／ソース領域８との間の範囲ｘ４−ｘ５まで延在していてもよい。
【００６４】
ただし、オン抵抗の低減と、ノイズ耐性の低下の抑制とを両立するためには、少なくともｎ型ドレイン／ソース領域７の直下の範囲ｘ１−ｘ２にはｎ型埋め込み領域４が形成され、かつ、少なくともｎ型ドレイン／ソース領域８の直下の範囲ｘ５−ｘ６にはｎ型埋め込み領域４が形成されないことが好ましい。
【００６５】
また、ノイズ耐性の低下の抑制しつつオン抵抗を効率よく低減するために、ｐ型ゲート領域６のｎ型ドレイン／ソース領域７側の端部である位置ｘ３付近までｎ型埋め込み領域４が延在していることが好ましい。
【００６６】
また、ｐ型ゲート領域６の直下の範囲ｘ３−ｘ４にｎ型埋め込み領域４を形成しないことにより、当該ｐ型ゲート領域６の直下の領域の不純物濃度が低くなる。これにより、低いゲート電圧でｎ型チャネル領域３を空乏化することができる。すなわち、ピンチオフ電圧が小さくなる。その結果、ＪＦＥＴ５０を低電圧で動作するＭＯＳロジック回路などへ適用することができる。
【００６７】
このように、本発明の実施の形態１に係るＪＦＥＴは、外部ノイズの影響を低減できる。また、外部ノイズ遮断のために、アナログ回路ブロック２０２の周囲を多重のウェル層で囲む必要がないので、半導体集積回路２００チップ面積を縮小することもできる。
【００６８】
なお、上記説明では、図３に示すように、本発明に係るＪＦＥＴをアナログ、デジタル混載の半導体集積回路２００に用いる例を示したが、本発明に係るＪＦＥＴはアナログ回路のみを含む半導体集積回路に用いてもよい。この場合であっても、本発明に係るＪＦＥＴは、他のアナログ回路、又は、当該半導体集積回路の外部からのノイズの影響を低減できるという効果を有する。
【００６９】
（実施の形態２）
本発明の実施の形態２では、上述したＪＦＥＴ５０の変形例について説明する。
【００７０】
図１０は、本発明の実施の形態２に係るＪＦＥＴ５１の平面図である。図１１は、図１０のｂ−ｂ線における断面図である。なお、以下では、実施の形態１との相違点のみを説明する。
【００７１】
図１０及び図１１に示すＪＦＥＴ５１は、２つのｐ型ゲート領域６Ａ及び６Ｂと、ＪＦＥＴ５１のソース領域である２つのドレイン／ソース領域７Ａ及び７Ｂとを含む。
【００７２】
２つのｐ型ゲート領域６Ａ及び６Ｂは、ｎ型チャネル領域３の表面に形成されている。また、２つのｐ型ゲート領域６Ａ及び６Ｂは、ｎ型ドレイン／ソース領域８の両側に当該ｎ型ドレイン／ソース領域８を挟むように形成されている。
【００７３】
ドレイン／ソース領域７Ａは及び７Ｂは、ｎ型チャネル領域３の表面に形成されている。また、ドレイン／ソース領域７Ａは、ｐ型ゲート領域６Ａを、ｎ型ドレイン／ソース領域８と挟むように形成されている。また、ドレイン／ソース領域７Ｂは、ｐ型ゲート領域６Ｂを、ｎ型ドレイン／ソース領域８と挟むように形成されている。
【００７４】
また、図示していないが、ｐ型ゲート領域６Ａ及び６Ｂは、Ｃｕ配線１２を介して互いに電気的に接続されている。また、ｎ型ドレイン／ソース領域７Ａ及び７ＢはＣｕ配線１２を介して互いに電気的に接続されている。
【００７５】
また、埋め込み領域４は、ｎ型ドレイン／ソース領域７Ａ及び７Ｂの下方にのみ形成されている。
【００７６】
以上により、本発明の実施の形態２に係るＪＦＥＴ５１は、実施の形態１に係るＪＦＥＴ５０と同様に外部ノイズの影響を低減できる。
【００７７】
さらに、ＪＦＥＴ５１では、ｎ型ドレイン／ソース領域８は、ＪＦＥＴ５１が形成される領域の中央部分に配置される。これにより、ｎ型ドレイン／ソース領域８に対するノイズ耐性をさらに向上できる。
【００７８】
具体的には、実施の形態１で説明した図２に示す構成では、ｎ型ドレイン／ソース領域８と、分離領域５とが近接する。これにより、抵抗値の低い分離領域５を介して、半導体基板１からのノイズがｎ型ドレイン／ソース領域８へ影響を与えてしまう可能性がある。一方、ＪＦＥＴ５１では、ｎ型ドレイン／ソース領域８は、チャネル長方向（図１０の横方向）において分離領域５と近接しないので、このようなノイズの影響を低減できる。
【００７９】
なお、ＪＦＥＴ５１に対して、上述した実施の形態１と同様の変形例を適用してもよい。
【００８０】
（実施の形態３）
本発明の実施の形態２では、上述したＪＦＥＴ５０の変形例について説明する。
【００８１】
図１２は、本発明の実施の形態３に係るＪＦＥＴ５２の平面図である。図１３は、図１２のｃ−ｃ線における断面図である。また、以下では、実施の形態１との相違点のみを説明する。
【００８２】
図１２及び図１３に示すＪＦＥＴ５２では、内側からｎ型ドレイン／ソース領域８、ｐ型ゲート領域６、ｎ型ドレイン／ソース領域７の順に、当該ｎ型ドレイン／ソース領域８、ｐ型ゲート領域６及びｎ型ドレイン／ソース領域７が同心円状に配置される。
【００８３】
つまり、ｐ型ゲート領域６は、ｎ型ドレイン／ソース領域８を囲むように形成されており、ｎ型ドレイン／ソース領域７は、ｐ型ゲート領域６を囲むように形成されている。
【００８４】
なお、埋め込み領域４が、ｎ型ドレイン／ソース領域７の下方にのみ形成されている点は実施の形態１と同様である。
【００８５】
以上により、本発明の実施の形態３に係るＪＦＥＴ５２は、実施の形態１に係るＪＦＥＴ５０と同様に外部ノイズの影響を低減できる。
【００８６】
さらに、ＪＦＥＴ５２では、ｎ型ドレイン／ソース領域８は、ＪＦＥＴ５２が形成される領域の中央部分に配置される。これにより、ｎ型ドレイン／ソース領域８に対するノイズ耐性をさらに向上できる。
【００８７】
具体的には、実施の形態１で説明した図２に示す構成では、ｎ型ドレイン／ソース領域８と、分離領域５とが近接する。これにより、抵抗値の低い分離領域５を介して、半導体基板１からのノイズがｎ型ドレイン／ソース領域８へ影響を与えてしまう可能性がある。一方、ＪＦＥＴ５２では、ｎ型ドレイン／ソース領域８は、分離領域５と近接しないので、このようなノイズの影響を低減できる。
【００８８】
さらに、実施の形態２に係るＪＦＥＴ５１と比較すると、実施の形態２に係るＪＦＥＴ５１では、ｎ型ドレイン／ソース領域８は、当該ｎ型ドレイン／ソース領域８の長手方向（図１０の上下方向）の端部において、分離領域５と近接する。一方、ＪＦＥＴ５２では、ｎ型ドレイン／ソース領域８は、全ての方向において分離領域５と近接しない。よって、ＪＦＥＴ５２は、ＪＦＥＴ５１と比べて、さらにノイズの影響を低減できる。
【００８９】
なお、ＪＦＥＴ５２に対して、上述した実施の形態１と同様の変形例を適用してもよい。
【００９０】
以下、本発明の実施の形態３に係るＪＦＥＴ５２の製造方法を説明する。なお、上述したＪＦＥＴ５０及び５１の製造方法も同様である。
【００９１】
図１４〜図１９は、ＪＦＥＴ５２の製造過程における断面図である。
【００９２】
（第１工程（図１４）：絶縁膜２を形成する工程）
ｐ型半導体基板１に絶縁膜２を埋め込むための溝をトレンチエッチにより加工し、溝を形成したｐ型半導体基板１の上全面に絶縁膜２を堆積する。その後、絶縁膜２が上全面に堆積されているｐ型半導体基板１の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で研磨して平坦化する。これにより、ＪＦＥＴ５２を他の素子と分離するリング状の絶縁膜２が形成される。
【００９３】
（第２工程（図１５）：ｎ型チャネル領域３を形成する工程）
ＪＦＥＴ５２が形成される領域全面に選択的にｎ型不純物（ドーズ量：１Ｅ１２ｃｍ-2、注入エネルギー：３００ｋｅＶ、及びドーズ量：１Ｅ１２ｃｍ-2、注入エネルギー４０ｋｅＶ）をイオン注入及び拡散（１０００℃：６０分）し、ｎ型チャネル領域３を形成する。
【００９４】
（第３工程（図１６）：ｎ型埋め込み領域４を形成する工程）
絶縁膜２の下部の周囲に選択的にｎ型不純物（ドーズ量：３．０Ｅ１２ｃｍ-2、注入エネルギー：１２００ｋｅＶ）をイオン注入し、ｎ型埋め込み領域４を形成する。ｎ型埋め込み領域４は、後の工程で形成されるｎ型ドレイン／ソース領域７及び絶縁膜２の底部に設けられる。
【００９５】
（第４工程（図１７）：分離領域５を形成する工程）
絶縁膜２の下部の周囲に選択的にｐ型不純物（ドーズ量：１．０Ｅ１３ｃｍ-2、注入エネルギー：１００ｋｅＶ、及びドーズ量：１．０Ｅ１３ｃｍ-2、注入エネルギー：２５０ｋｅＶ）をイオン注入し、ｐ型半導体基板１に達する分離領域５を形成する。
【００９６】
（第５工程（図１８）：ｐ型ゲート領域６を形成する工程）
ｎ型チャネル領域３の表面に選択的にｐ型不純物（ドーズ量：３．６Ｅ１５ｃｍ-2、注入エネルギー３ｋｅＶ、及びドーズ量：３．０Ｅ１３ｃｍ-2、注入エネルギー：１５ｋｅＶ）をイオン注入し、ｐ型ゲート領域６を形成する。
【００９７】
（第６工程（図１９）：ｎ型ドレイン／ソース領域７及びｎ型ドレイン／ソース領域８を形成する工程）
ｎ型埋め込み領域４の周囲及びｐ型ゲート領域６の間に選択的にｎ型不純物（ドーズ量：３．０Ｅ１２ｃｍ-2．注入エネルギー：２０ｋｅＶ、及び４Ｅ１５ｃｍ-2、注入エネルギー５０ｋｅＶ）をイオン注入し、ｎ型ドレイン／ソース領域７及び８を形成する。
【００９８】
（第７工程（図１３）：各領域に接続する電極を形成する工程）
図１９の構成の上全面に絶縁膜９を形成し、その後、ｐ型ゲート領域６、ｎ型ドレイン／ソース領域７及び８のコンタクト窓を開口する。コンタクト窓にタングステン１０を埋め込み、ＣＭＰにより平坦化する。
【００９９】
次に、全面に絶縁膜１１を形成し、その後、Ｃｕ配線１２を埋め込むための溝を開口する。開口した絶縁膜１１の溝にＣｕ配線１２を埋め込み、ＣＭＰで研磨し平坦化する。
【０１００】
次に、全面に絶縁膜１３、絶縁膜１４、及び保護膜１５を順次形成する。
以上、本発明の実施の形態に係るＪＦＥＴ、アナログ回路及び半導体集積回路について説明したが、本発明は、この実施の形態に限定されるものではない。
【０１０１】
例えば、上記説明では、分離領域５としてｐ型不純物領域を用いてＪＦＥＴを分離しているが、ＤＴＩ（ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）を用いてもよい。例えば、分離領域５は、絶縁性のポリシリコン及びＳｉＯ2で構成されてもよい。
【０１０２】
また、上記説明では、ｎ型埋め込み領域４は、ｐ型半導体基板１内にも形成されているが、ｎ型チャネル領域３内のみに形成されてもよい。
【０１０３】
また、上記平面図及び断面図において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
【０１０４】
また、上記実施の形態１〜３に係る、ＪＦＥＴ、アナログ回路及び半導体集積回路、及びその変形例の構成のうち少なくとも一部を組み合わせてもよい。
【０１０５】
また、上記で用いた数字は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。上記で示した各構成要素の材料は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。また、各領域の導電型（ｎ型及びｐ型）は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。
【０１０６】
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
【産業上の利用可能性】
【０１０７】
本発明は、接合型電界効果トランジスタ、それを用いたアナログ回路及び半導体集積回路に適用できる。
【符号の説明】
【０１０８】
１、１０１ 半導体基板
２、９、１１、１３、１４ 絶縁膜
３、１０３ チャネル領域
４、１０４ 埋め込み領域
５、１０５ 分離領域
６、６Ａ、６Ｂ、１０６ ゲート領域
７、７Ａ、７Ｂ、８ ドレイン／ソース領域
１０ タングステン
１２ Ｃｕ配線
１５ 保護膜
５０、５０Ａ、５０Ｂ、５０Ｃ、５１、５２、１００ ＪＦＥＴ
１０７ ソース領域
１０８ ドレイン領域
１２０ ゲート電極
１２１ ソース電極
１２２ ドレイン電極
２００ 半導体集積回路
２０１ ロジック回路ブロック
２０２ アナログ回路ブロック
２０３ アナログ回路
２０３Ａ ソース接地増幅回路
２０３Ｂ ソースフォロア回路
２０３Ｃ 差動増幅回路
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタ、その製造方法及びアナログ回路に関するものである。
【背景技術】
【０００２】
接合型電界効果トランジスタ（ＪＦＥＴ ：Ｊｕｎｃｔｉｏｎ Ｆｉｌｅｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、ノイズ特性に対して良好なデバイスであり、低ノイズの回路を構成するのに用いられる。その結果、ＪＦＥＴは、ノイズを発生するロジック回路と混載する上において有利である。
【０００３】
図１９及び図２０は、従来のＪＦＥＴ１００の構造を示す図である。図２０及び図２１に示すＪＦＥＴ１００では、ｐ型のシリコン半導体基板１０１に、ｎ型埋め込み領域１０４が形成され、その上部にｐ型の分離領域１０５で分離したチャネル領域１０３のｎ型層が設けられる。また、チャネル領域１０３にｎ型ソース領域１０７及びｎ型ドレイン領域１０８が設けられ、ｎ型ソース領域１０７及びｎ型ドレイン領域１０８間にｐ型ゲート領域１０６が形成される。
【０００４】
また、ｎ型ソース領域１０７、ｎ型ドレイン領域１０８及びｐ型ゲート領域１０６は、平面パターンにおいてストライプ状に設けられる。
【０００５】
また、ｎ型ソース領域１０７及びｎ型ドレイン領域１０８上にはこれらと接続するソース電極１２１及びドレイン電極１２２が設けられる。また、バックゲート領域となる半導体基板１０１の裏面には、ゲート電極１２０が設けられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−４３９２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のＪＦＥＴでは、チャネル領域の下部全面にｎ型埋め込み領域が形成されるため、チャネル領域の下部が低抵抗になる。これにより、従来のＪＦＥＴは、ロジック回路部で発生した外部ノイズの影響を受けやすいという課題があった。これは、半導体基板内に回路を構成するためのレイアウト設計上の大きな制約となる。また、外部からのノイズ対策としてアナログ回路部の周囲を多重のウェル層で囲んだ場合には、チップサイズが大きくなるという問題を引き起こす。
【０００８】
そこで、本発明は、外部ノイズの影響を低減できるＪＦＥＴ及びアナログ回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一形態に係る接合型電界効果トランジスタは、接合型電界効果トランジスタであって、第１導電型の半導体基板と、前記半導体基板の表面に形成されており、前記第１導電型と異なる第２導電型のチャネル領域と、前記チャネル領域内に形成されており、前記チャネル領域よりも不純物濃度の高い前記第２導電型の第１埋め込み領域と、前記チャネル領域の表面に形成されている前記第１導電型の第１ゲート領域と、前記チャネル領域の表面に、前記第１ゲート領域を挟むように形成されている前記第２導電型の第１ドレイン／ソース領域及び第２ドレイン／ソース領域とを備え、前記第１埋め込み領域は、前記第１ドレイン／ソース領域の下方に形成されており、前記第２ドレイン／ソース領域の下方に形成されていない。
【００１０】
この構成によれば、本発明の一形態に係る接合型電荷効果トランジスタでは、第２ドレイン／ソース領域の下方には埋め込み領域は形成されないので、当該第２ドレイン／ソース領域の下方は半導体基板に対して抵抗が高くなる。これにより、当該第２ドレイン／ソース領域は、外部からのノイズの影響が小さくなる。また、第１ドレイン／ソース領域の下方には埋め込み領域が形成されるため、当該接合型電界効果トランジスタのオン抵抗を低減できる。
【００１１】
ここで、接合型電荷効果トランジスタをアナログ回路に用いた場合、アナログ回路の回路構成に応じて、接合型電荷効果トランジスタのソース端子とドレイン端子とに要求されるノイズ耐性は異なる。よって、高いノイズ耐性が要求されない端子（第１ドレイン／ソース領域）の下方に埋め込み領域を形成し、高いノイズ耐性が要求される端子（第２ドレイン／ソース領域）の下方に埋め込み領域を形成しないことにより、オン抵抗の低減を実現するとともに、接合型電荷効果トランジスタのノイズ耐性の低下を効率よく抑制できる。
【００１２】
また、前記第１埋め込み領域は、前記第１ゲート領域の下方に形成されていなくてもよい。
【００１３】
この構成によれば、本発明の一形態に係る接合型電界効果トランジスタは、ピンチオフ電圧を小さくできる。
【００１４】
また、前記接合型電界効果トランジスタは、さらに、前記チャネル領域の表面に、前記第２ドレイン／ソース領域を前記第１ゲート領域と挟むように形成されている第２ゲート領域と、前記チャネル領域の表面に、前記第２ゲート領域を前記第２ドレイン／ソース領域と挟むように形成されている第３ドレイン／ソース領域と、前記第１ゲート領域と前記第２ゲート領域とを電気的に接続する第１配線と、前記第１ドレイン／ソース領域と前記第３ドレイン／ソース領域とを電気的に接続する第２配線と、前記チャネル領域内の前記第３ドレイン／ソース領域の下方に形成されており、前記チャネル領域よりも不純物濃度の高い前記第２導電型の前記第２埋め込領域とを備えてもよい。
【００１５】
この構成によれば、本発明の一形態に係る接合型電荷効果トランジスタでは、第２ドレイン／ソース領域が、当該接合型電界効果トランジスタが形成される領域の中央部分に配置される。これにより、第２ドレイン／ソース領域に対するノイズ耐性をさらに向上できる。
【００１６】
また、前記第１ゲート領域は、前記第２ドレイン／ソース領域を囲むように形成されており、前記第１ドレイン／ソース領域は、前記第１ゲート領域を囲むように形成されていてもよい。
【００１７】
この構成によれば、本発明の一形態に係る接合型電荷効果トランジスタでは、第２ドレイン／ソース領域が、当該接合型電界効果トランジスタが形成される領域の中央部分に配置される。これにより、第２ドレイン／ソース領域に対するノイズ耐性をさらに向上できる。
【００１８】
また、本発明に係るアナログ回路は、前記接合型電界効果トランジスタである第１接合型電界効果トランジスタを含み、出力端子と、電源端子と、接地電位端子とを有するアナログ回路であって、前記第１接合型電界効果トランジスタの前記第１ドレイン／ソース領域は、前記電源端子側又は接地電位端子側に接続されており、前記第１接合型電界効果トランジスタの前記第２ドレイン／ソース領域は、前記出力端子側に接続されている。
【００１９】
この構成によれば、本発明の一形態に係るアナログ回路は、ノイズの影響を受けやすい出力端子側（第２ドレイン／ソース領域）のノイズ耐性を向上できる。また、ノイズの影響を受けにくい電源端子又は接地電位端子側（第１ドレイン／ソース領域）の下方に埋め込み領域を形成することにより、オン電流を増加できる。このように、本発明の一形態に係るアナログ回路は、オン抵抗を低減できるとともに、ノイズ耐性の低下を抑制できる。
【００２０】
また、前記第１接合型電界効果トランジスタの前記第２ドレイン／ソース領域は、前記出力端子に接続されていてもよい。
【００２１】
この構成によれば、本発明の一形態に係るアナログ回路は、ノイズの影響を受けやすい出力端子（第２ドレイン／ソース領域）のノイズ耐性を向上できる。これにより、本発明の一形態に係るアナログ回路は、オン抵抗を低減できるとともに、ノイズ耐性の低下を効率よく抑制できる。
【００２２】
また、前記第１接合型電界効果トランジスタの前記第１ドレイン／ソース領域は、前記電源端子又は接地電位端子に接続されていてもよい。
【００２３】
この構成によれば、本発明の一形態に係るアナログ回路は、ノイズの影響を受けにくい第１ドレイン／ソース領域の下方に埋め込み領域を形成することにより、ノイズ耐性の低下を抑制しつつ、オン抵抗を低減できる。
【００２４】
また、前記アナログ回路は、入力端子を有するソース接地増幅回路であり、前記第１接合型電界効果トランジスタの前記第１ゲート領域は、前記入力端子に接続されていてもよい。
【００２５】
この構成によれば、本発明の一形態に係るアナログ回路は、ノイズの影響を受けにくいソース接地増幅回路を実現できる。
【００２６】
また、前記アナログ回路は、入力端子を有するソースフォロア回路であり、前記第１接合型電界効果トランジスタの前記第１ゲート領域は、前記入力端子に接続されていてもよい。
【００２７】
この構成によれば、本発明の一形態に係るアナログ回路は、ノイズの影響を受けにくいソースフォロア回路を実現できる。
【００２８】
また、前記アナログ回路は、差動入力端子を有する差動増幅回路であり、前記アナログ回路は、さらに、前記接合型電界効果トランジスタである第２接合型電界効果トランジスタを含み、前記第１及び第２接合型電界効果トランジスタは、差動対を形成し、前記第１接合型電界効果トランジスタの第１ゲート領域は、前記差動入力端子の一方に接続されており、前記第２接合型電界効果トランジスタの第１ゲート領域は、前記差動入力端子の他方に接続されていてもよい。
【００２９】
この構成によれば、本発明の一形態に係るアナログ回路は、ノイズの影響を受けにくい差動増幅回路を実現できる。
【００３０】
なお、本発明は、このような接合型電界効果トランジスタ及びアナログ回路として実現できるだけでなく、このような接合型電界効果トランジスタ及びアナログ回路を製造する接合型電界効果トランジスタの製造方法、及びアナログ回路の製造方法として実現してもよい。
【００３１】
さらに、本発明は、このような電界効果トランジスタ、又はアナログ回路を含む半導体集積回路（ＬＳＩ）として実現してもよい。
【発明の効果】
【００３２】
以上より、本発明は、外部ノイズの影響を低減できるＪＦＥＴを提供できる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態１に係るＪＦＥＴの平面図である。
【図２】本発明の実施の形態１に係るＪＦＥＴの断面図である。
【図３】本発明の実施の形態１に係る半導体集積回路のブロック図である。
【図４】本発明の実施の形態１に係るソース接地増幅回路の回路図である。
【図５】本発明の実施の形態１に係るＪＦＥＴの変形例の断面図である。
【図６】本発明の実施の形態１に係るソースフォロア回路の回路図である。
【図７】本発明の実施の形態１に係る差動増幅回路の回路図である。
【図８】本発明の実施の形態１に係るＪＦＥＴの変形例の断面図である。
【図９】本発明の実施の形態１に係るＪＦＥＴの変形例の断面図である。
【図１０】本発明の実施の形態２に係るＪＦＥＴの平面図である。
【図１１】本発明の実施の形態２に係るＪＦＥＴの断面図である。
【図１２】本発明の実施の形態３に係るＪＦＥＴの平面図である。
【図１３】本発明の実施の形態２に係るＪＦＥＴの断面図である。
【図１４】本発明の実施の形態３に係るＪＦＥＴの製造過程における断面図である。
【図１５】本発明の実施の形態３に係るＪＦＥＴの製造過程における断面図である。
【図１６】本発明の実施の形態３に係るＪＦＥＴの製造過程における断面図である。
【図１７】本発明の実施の形態３に係るＪＦＥＴの製造過程における断面図である。
【図１８】本発明の実施の形態３に係るＪＦＥＴの製造過程における断面図である。
【図１９】本発明の実施の形態３に係るＪＦＥＴの製造過程における断面図である。
【図２０】従来のＪＦＥＴの平面図である。
【図２１】従来のＪＦＥＴの断面図である。
【発明を実施するための形態】
【００３４】
以下、本発明に係るＪＦＥＴの実施の形態について、図面を参照しながら詳細に説明する。なお、実施の形態において同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。
【００３５】
（実施の形態１）
本発明の実施の形態１に係るＪＦＥＴ５０では、ソース領域及びドレイン領域のうち一方の下方にのみ埋め込み領域が形成される。これにより、本発明の実施の形態１に係るＪＦＥＴ５０は外部ノイズの影響を低減できる。
【００３６】
図１は、本発明の実施の形態１に係るＪＦＥＴ５０の平面図である。図２は、図１のａ−ａ線における断面図である。
【００３７】
本発明の実施の形態１に係るＪＦＥＴ５０は、ｐ型半導体基板１と、ｎ型チャネル領域３と、ｐ型ゲート領域６と、ｎ型ドレイン／ソース領域７及び８と、ｎ型埋め込み領域４とを含む。ｎ型チャネル領域３の表面には、ｐ型ゲート領域６、ｎ型ドレイン／ソース領域７及び８が配置される。
【００３８】
ｐ型半導体基板１は、ｐ型のシリコン半導体基板（不純物濃度は４Ｅ１５ｃｍ-3程度）である。
【００３９】
ｎ型チャネル領域３は、ｐ型半導体基板１の表面にｎ型不純物をイオン注入及び拡散して設けたｎ型層であり、不純物濃度は、２．０Ｅ１２ｃｍ-3程度である。また、ｎ型チャネル領域３は、ｐ型半導体基板１まで達する分離領域５により島状に分割され、ｎ型チャネル領域３として区画される。
【００４０】
ｐ型ゲート領域６は、ｎ型チャネル領域３の表面にｐ型不純物を注入して形成した領域であり、不純物濃度は４Ｅ１５ｃｍ-3程度である。
【００４１】
ｎ型ドレイン／ソース領域７及び８は、ｎ型チャネル領域３の表面にｎ型不純物を注入して形成した領域である。このｎ型ドレイン／ソース領域７及びｎ型ドレイン／ソース領域８は、ｐ型ゲート領域６の両側に当該ｐ型ゲート領域６を挟むように設けられる。また、ｎ型ドレイン／ソース領域７及び８の一方はＪＦＥＴ５０のソース領域であり、他方はＪＦＥＴ５０のドレイン領域である。なお、図２では、ドレイン／ソース領域７がソース領域であり、ドレイン／ソース領域８がドレイン領域である例を示している。
【００４２】
ｎ型埋め込み領域４は、ｎ型チャネル領域３内に形成され、ｎ型チャネル領域３よりも不純物濃度の高い領域である。このｎ型埋め込み領域４は、ｎ型ドレイン／ソース領域７の直下にｎ型不純物をイオン注入及び拡散して設けた層であり、不純物濃度は３Ｅ１２ｃｍ-3程度である。また、分離領域５とｎ型埋め込み領域４が接すると耐圧が低下するため、分離領域５とｎ型埋め込み領域４とは２〜３μｍ程度の距離を設ける。
【００４３】
また、ｎ型埋め込み領域４は、ｎ型ドレイン／ソース領域７の下方にのみｎ型埋め込み領域４が形成され、ｎ型ドレイン／ソース領域８及びｐ型ゲート領域６の下方にはｎ型埋め込み領域４は形成されない。
【００４４】
以上より、本発明の実施の形態１に係るＪＦＥＴ５０では、ｎ型ドレイン／ソース領域８の下方にはｎ型埋め込み領域４は形成されない。これにより、ｎ型ドレイン／ソース領域８のノイズ耐性を向上できる。また、ｎ型ドレイン／ソース領域７の下方にはｎ型埋め込み領域４が形成されるので、ＪＦＥＴ５０のオン抵抗を低減できる。
【００４５】
ここで、本発明の実施の形態１に係るＪＦＥＴ５０を用いた半導体集積回路２００の構成を説明する。
【００４６】
図３は、本発明の実施の形態１に係る半導体集積回路２００のブロック図である。図３に示す半導体集積回路２００は、同一の半導体基板１に形成されたロジック回路ブロック２０１と、アナログ回路ブロック２０２とを含む。また、アナログ回路ブロック２０２は複数のアナログ回路２０３を含む。アナログ回路２０３は、上述したＪＦＥＴ５０を含む。
【００４７】
図３に示すようにロジック回路ブロック２０１で発生したノイズは、ＪＦＥＴ５０を含むアナログ回路ブロック２０２へ半導体基板１より侵入してくる。また、ＪＦＥＴ５０では、ｎ型ドレイン／ソース領域８の下方にはｎ型埋め込み領域４は形成されないので、当該ｎ型ドレイン／ソース領域８の下方は半導体基板１に対して抵抗が高くなる。これにより、当該ｎ型ドレイン／ソース領域８は、外部からのノイズの影響が小さくなる。
【００４８】
ここで、ＪＦＥＴ５０をアナログ回路２０３に用いた場合、アナログ回路２０３の回路構成に応じて、ＪＦＥＴ５０のソース端子（ｎ型ドレイン／ソース領域７）とドレイン端子（ｎ型ドレイン／ソース領域８）とに要求されるノイズ耐性は異なる。例えば、ＪＦＥＴ５０のソース端子が電源線又は接地電位線に接続され、ドレイン端子がアナログ回路２０３の出力端子に接続される場合を考える。この場合、ソース端子には固定の電源電圧又は接地電位が供給されるためノイズの影響を受けにくいが、ドレイン端子（アナログ回路２０３の出力端子）はノイズの影響を受けやすい。また、ドレイン端子がノイズの影響を受けた場合に、当該影響がアナログ回路２０３の特性に大きく影響する。言い換えると、この場合、ソース端子には高いノイズ耐性は要求されないが、ドレイン端子には高いノイズ耐性が要求される。
【００４９】
一方で、ｎ型埋め込み領域４を形成した場合と形成しない場合とを比較すると、ｎ型埋め込み領域４を形成することにより、ＪＦＥＴ５０のオン抵抗を低減させることができるという利点がある。また、ｎ型埋め込み領域４を全面に形成すると、ＪＦＥＴ５０のオン抵抗は低減するものの、ノイズ耐性が低下してしまう。
【００５０】
このように、ノイズ耐性の向上と、オン抵抗の低減とはトレードオフの関係にあり、両立することは困難である。
【００５１】
これに対して、本発明の実施の形態１に係るＪＦＥＴ５０は、ノイズの影響が少ないｎ型ドレイン／ソース領域７の下方にのみにｎ型埋め込み領域４を形成することにより、ＪＦＥＴ５０のオン抵抗を低減できるとともに、アナログ回路２０３のノイズ耐性の低下を抑制できる。
【００５２】
以下、本発明の実施の形態１に係るＪＦＥＴ５０を用いたアナログ回路２０３の具体例を説明する。
【００５３】
図４は、本発明に係るアナログ回路２０３の一例であるソース接地増幅回路２０３Ａの回路図である。図４に示すソース接地増幅回路２０３Ａでは、ＪＦＥＴ５０のゲート端子（ｐ型ゲート領域６）はソース接地増幅回路２０３Ａの入力端子に接続され、ソース端子は接地電位線に接続され、ｎ型埋め込み領域４が形成されていない側のドレイン端子はソース接地増幅回路２０３Ａの出力端子に接続される。
【００５４】
なお、上記説明では、ｎ型埋め込み領域４が下方に形成されるｎ型ドレイン／ソース領域７は、ソース領域であるとしたが、ドレイン領域であってもよい。図５は、ドレイン領域であるｎ型ドレイン／ソース領域７の下方にのみｎ型埋め込み領域４が形成されるＪＦＥＴ５０Ａの断面図である。
【００５５】
また、図６は、図５に示すＪＦＥＴ５０Ａを用いたアナログ回路２０３の一例であるソースフォロア回路２０３Ｂの回路図である。
【００５６】
図６に示すソースフォロア回路２０３Ｂでは、ＪＦＥＴ５０Ａのゲート端子はソースフォロア回路２０３Ｂの入力端子に接続され、ドレイン端子（ｎ型ドレイン／ソース領域７）は電源線に接続され、ｎ型埋め込み領域４が形成されていない側のソース端子（ｎ型ドレイン／ソース領域８）はソースフォロア回路２０３Ｂの出力端子に接続される。
【００５７】
また、図７は、本発明に係るアナログ回路２０３の一例である差動増幅回路２０３Ｃの回路図である。
【００５８】
図７に示す差動増幅回路２０３Ｃでは、２つのＪＦＥＴ５０は、差動対を形成する。また、２つのＪＦＥＴ５０のゲート端子は、差動増幅回路２０３Ｃの差動入力端子にそれぞれ接続される。また、２つのＪＦＥＴ５０のドレイン端子（ｎ型ドレイン／ソース領域８）は、差動増幅回路２０３Ｃの差動出力端子にそれぞれ接続される。
【００５９】
このように、ソース端子及びドレイン端子のうち、電圧端子側又は接地電位側の端子の下方にｎ型埋め込み領域４を形成し、出力端子側の端子の下方にｎ型埋め込み領域４を形成しないことにより、オン抵抗の低減と、ノイズ耐性の向上とを両立できる。
【００６０】
なお、上記例では、ｎ型ドレイン／ソース領域８はアナログ回路の出力端子に直接接続されているが、他の素子を介して出力端子と接続されていてもよい。
【００６１】
また、ｎ型埋め込み領域４が形成される範囲は、図２に示す例に限らない。
図８及び図９は、ＪＦＥＴ５０の変形例であるＪＦＥＴ５０Ｂ及び５０Ｃの断面図である。
【００６２】
例えば、図８に示すように、ｎ型埋め込み領域４は、ｐ型ゲート領域６のｎ型ドレイン／ソース領域７側の端部である位置ｘ３まで形成されていてもよい。また、図９に示すようにｎ型埋め込み領域４は、ドレイン／ソース領域７の直下の範囲ｘ１−ｘ２にのみ形成されてもよい。
【００６３】
また、ｎ型埋め込み領域４は、ドレイン／ソース領域７の直下の範囲ｘ１−ｘ２の一部にのみ形成されていてもよいし、ｐ型ゲート領域６の直下の範囲ｘ３−ｘ４、又は、ｐ型ゲート領域６とｎ型ドレイン／ソース領域８との間の範囲ｘ４−ｘ５まで延在していてもよい。
【００６４】
ただし、オン抵抗の低減と、ノイズ耐性の低下の抑制とを両立するためには、少なくともｎ型ドレイン／ソース領域７の直下の範囲ｘ１−ｘ２にはｎ型埋め込み領域４が形成され、かつ、少なくともｎ型ドレイン／ソース領域８の直下の範囲ｘ５−ｘ６にはｎ型埋め込み領域４が形成されないことが好ましい。
【００６５】
また、ノイズ耐性の低下の抑制しつつオン抵抗を効率よく低減するために、ｐ型ゲート領域６のｎ型ドレイン／ソース領域７側の端部である位置ｘ３付近までｎ型埋め込み領域４が延在していることが好ましい。
【００６６】
また、ｐ型ゲート領域６の直下の範囲ｘ３−ｘ４にｎ型埋め込み領域４を形成しないことにより、当該ｐ型ゲート領域６の直下の領域の不純物濃度が低くなる。これにより、低いゲート電圧でｎ型チャネル領域３を空乏化することができる。すなわち、ピンチオフ電圧が小さくなる。その結果、ＪＦＥＴ５０を低電圧で動作するＭＯＳロジック回路などへ適用することができる。
【００６７】
このように、本発明の実施の形態１に係るＪＦＥＴは、外部ノイズの影響を低減できる。また、外部ノイズ遮断のために、アナログ回路ブロック２０２の周囲を多重のウェル層で囲む必要がないので、半導体集積回路２００チップ面積を縮小することもできる。
【００６８】
なお、上記説明では、図３に示すように、本発明に係るＪＦＥＴをアナログ、デジタル混載の半導体集積回路２００に用いる例を示したが、本発明に係るＪＦＥＴはアナログ回路のみを含む半導体集積回路に用いてもよい。この場合であっても、本発明に係るＪＦＥＴは、他のアナログ回路、又は、当該半導体集積回路の外部からのノイズの影響を低減できるという効果を有する。
【００６９】
（実施の形態２）
本発明の実施の形態２では、上述したＪＦＥＴ５０の変形例について説明する。
【００７０】
図１０は、本発明の実施の形態２に係るＪＦＥＴ５１の平面図である。図１１は、図１０のｂ−ｂ線における断面図である。なお、以下では、実施の形態１との相違点のみを説明する。
【００７１】
図１０及び図１１に示すＪＦＥＴ５１は、２つのｐ型ゲート領域６Ａ及び６Ｂと、ＪＦＥＴ５１のソース領域である２つのドレイン／ソース領域７Ａ及び７Ｂとを含む。
【００７２】
２つのｐ型ゲート領域６Ａ及び６Ｂは、ｎ型チャネル領域３の表面に形成されている。また、２つのｐ型ゲート領域６Ａ及び６Ｂは、ｎ型ドレイン／ソース領域８の両側に当該ｎ型ドレイン／ソース領域８を挟むように形成されている。
【００７３】
ドレイン／ソース領域７Ａは及び７Ｂは、ｎ型チャネル領域３の表面に形成されている。また、ドレイン／ソース領域７Ａは、ｐ型ゲート領域６Ａを、ｎ型ドレイン／ソース領域８と挟むように形成されている。また、ドレイン／ソース領域７Ｂは、ｐ型ゲート領域６Ｂを、ｎ型ドレイン／ソース領域８と挟むように形成されている。
【００７４】
また、図示していないが、ｐ型ゲート領域６Ａ及び６Ｂは、Ｃｕ配線１２を介して互いに電気的に接続されている。また、ｎ型ドレイン／ソース領域７Ａ及び７ＢはＣｕ配線１２を介して互いに電気的に接続されている。
【００７５】
また、埋め込み領域４は、ｎ型ドレイン／ソース領域７Ａ及び７Ｂの下方にのみ形成されている。
【００７６】
以上により、本発明の実施の形態２に係るＪＦＥＴ５１は、実施の形態１に係るＪＦＥＴ５０と同様に外部ノイズの影響を低減できる。
【００７７】
さらに、ＪＦＥＴ５１では、ｎ型ドレイン／ソース領域８は、ＪＦＥＴ５１が形成される領域の中央部分に配置される。これにより、ｎ型ドレイン／ソース領域８に対するノイズ耐性をさらに向上できる。
【００７８】
具体的には、実施の形態１で説明した図２に示す構成では、ｎ型ドレイン／ソース領域８と、分離領域５とが近接する。これにより、抵抗値の低い分離領域５を介して、半導体基板１からのノイズがｎ型ドレイン／ソース領域８へ影響を与えてしまう可能性がある。一方、ＪＦＥＴ５１では、ｎ型ドレイン／ソース領域８は、チャネル長方向（図１０の横方向）において分離領域５と近接しないので、このようなノイズの影響を低減できる。
【００７９】
なお、ＪＦＥＴ５１に対して、上述した実施の形態１と同様の変形例を適用してもよい。
【００８０】
（実施の形態３）
本発明の実施の形態２では、上述したＪＦＥＴ５０の変形例について説明する。
【００８１】
図１２は、本発明の実施の形態３に係るＪＦＥＴ５２の平面図である。図１３は、図１２のｃ−ｃ線における断面図である。また、以下では、実施の形態１との相違点のみを説明する。
【００８２】
図１２及び図１３に示すＪＦＥＴ５２では、内側からｎ型ドレイン／ソース領域８、ｐ型ゲート領域６、ｎ型ドレイン／ソース領域７の順に、当該ｎ型ドレイン／ソース領域８、ｐ型ゲート領域６及びｎ型ドレイン／ソース領域７が同心円状に配置される。
【００８３】
つまり、ｐ型ゲート領域６は、ｎ型ドレイン／ソース領域８を囲むように形成されており、ｎ型ドレイン／ソース領域７は、ｐ型ゲート領域６を囲むように形成されている。
【００８４】
なお、埋め込み領域４が、ｎ型ドレイン／ソース領域７の下方にのみ形成されている点は実施の形態１と同様である。
【００８５】
以上により、本発明の実施の形態３に係るＪＦＥＴ５２は、実施の形態１に係るＪＦＥＴ５０と同様に外部ノイズの影響を低減できる。
【００８６】
さらに、ＪＦＥＴ５２では、ｎ型ドレイン／ソース領域８は、ＪＦＥＴ５２が形成される領域の中央部分に配置される。これにより、ｎ型ドレイン／ソース領域８に対するノイズ耐性をさらに向上できる。
【００８７】
具体的には、実施の形態１で説明した図２に示す構成では、ｎ型ドレイン／ソース領域８と、分離領域５とが近接する。これにより、抵抗値の低い分離領域５を介して、半導体基板１からのノイズがｎ型ドレイン／ソース領域８へ影響を与えてしまう可能性がある。一方、ＪＦＥＴ５２では、ｎ型ドレイン／ソース領域８は、分離領域５と近接しないので、このようなノイズの影響を低減できる。
【００８８】
さらに、実施の形態２に係るＪＦＥＴ５１と比較すると、実施の形態２に係るＪＦＥＴ５１では、ｎ型ドレイン／ソース領域８は、当該ｎ型ドレイン／ソース領域８の長手方向（図１０の上下方向）の端部において、分離領域５と近接する。一方、ＪＦＥＴ５２では、ｎ型ドレイン／ソース領域８は、全ての方向において分離領域５と近接しない。よって、ＪＦＥＴ５２は、ＪＦＥＴ５１と比べて、さらにノイズの影響を低減できる。
【００８９】
なお、ＪＦＥＴ５２に対して、上述した実施の形態１と同様の変形例を適用してもよい。
【００９０】
以下、本発明の実施の形態３に係るＪＦＥＴ５２の製造方法を説明する。なお、上述したＪＦＥＴ５０及び５１の製造方法も同様である。
【００９１】
図１４〜図１９は、ＪＦＥＴ５２の製造過程における断面図である。
【００９２】
（第１工程（図１４）：絶縁膜２を形成する工程）
ｐ型半導体基板１に絶縁膜２を埋め込むための溝をトレンチエッチにより加工し、溝を形成したｐ型半導体基板１の上全面に絶縁膜２を堆積する。その後、絶縁膜２が上全面に堆積されているｐ型半導体基板１の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で研磨して平坦化する。これにより、ＪＦＥＴ５２を他の素子と分離するリング状の絶縁膜２が形成される。
【００９３】
（第２工程（図１５）：ｎ型チャネル領域３を形成する工程）
ＪＦＥＴ５２が形成される領域全面に選択的にｎ型不純物（ドーズ量：１Ｅ１２ｃｍ-2、注入エネルギー：３００ｋｅＶ、及びドーズ量：１Ｅ１２ｃｍ-2、注入エネルギー４０ｋｅＶ）をイオン注入及び拡散（１０００℃：６０分）し、ｎ型チャネル領域３を形成する。
【００９４】
（第３工程（図１６）：ｎ型埋め込み領域４を形成する工程）
絶縁膜２の下部の周囲に選択的にｎ型不純物（ドーズ量：３．０Ｅ１２ｃｍ-2、注入エネルギー：１２００ｋｅＶ）をイオン注入し、ｎ型埋め込み領域４を形成する。ｎ型埋め込み領域４は、後の工程で形成されるｎ型ドレイン／ソース領域７及び絶縁膜２の底部に設けられる。
【００９５】
（第４工程（図１７）：分離領域５を形成する工程）
絶縁膜２の下部の周囲に選択的にｐ型不純物（ドーズ量：１．０Ｅ１３ｃｍ-2、注入エネルギー：１００ｋｅＶ、及びドーズ量：１．０Ｅ１３ｃｍ-2、注入エネルギー：２５０ｋｅＶ）をイオン注入し、ｐ型半導体基板１に達する分離領域５を形成する。
【００９６】
（第５工程（図１８）：ｐ型ゲート領域６を形成する工程）
ｎ型チャネル領域３の表面に選択的にｐ型不純物（ドーズ量：３．６Ｅ１５ｃｍ-2、注入エネルギー３ｋｅＶ、及びドーズ量：３．０Ｅ１３ｃｍ-2、注入エネルギー：１５ｋｅＶ）をイオン注入し、ｐ型ゲート領域６を形成する。
【００９７】
（第６工程（図１９）：ｎ型ドレイン／ソース領域７及びｎ型ドレイン／ソース領域８を形成する工程）
ｎ型埋め込み領域４の周囲及びｐ型ゲート領域６の間に選択的にｎ型不純物（ドーズ量：３．０Ｅ１２ｃｍ-2．注入エネルギー：２０ｋｅＶ、及び４Ｅ１５ｃｍ-2、注入エネルギー５０ｋｅＶ）をイオン注入し、ｎ型ドレイン／ソース領域７及び８を形成する。
【００９８】
（第７工程（図１３）：各領域に接続する電極を形成する工程）
図１９の構成の上全面に絶縁膜９を形成し、その後、ｐ型ゲート領域６、ｎ型ドレイン／ソース領域７及び８のコンタクト窓を開口する。コンタクト窓にタングステン１０を埋め込み、ＣＭＰにより平坦化する。
【００９９】
次に、全面に絶縁膜１１を形成し、その後、Ｃｕ配線１２を埋め込むための溝を開口する。開口した絶縁膜１１の溝にＣｕ配線１２を埋め込み、ＣＭＰで研磨し平坦化する。
【０１００】
次に、全面に絶縁膜１３、絶縁膜１４、及び保護膜１５を順次形成する。
以上、本発明の実施の形態に係るＪＦＥＴ、アナログ回路及び半導体集積回路について説明したが、本発明は、この実施の形態に限定されるものではない。
【０１０１】
例えば、上記説明では、分離領域５としてｐ型不純物領域を用いてＪＦＥＴを分離しているが、ＤＴＩ（ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）を用いてもよい。例えば、分離領域５は、絶縁性のポリシリコン及びＳｉＯ2で構成されてもよい。
【０１０２】
また、上記説明では、ｎ型埋め込み領域４は、ｐ型半導体基板１内にも形成されているが、ｎ型チャネル領域３内のみに形成されてもよい。
【０１０３】
また、上記平面図及び断面図において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
【０１０４】
また、上記実施の形態１〜３に係る、ＪＦＥＴ、アナログ回路及び半導体集積回路、及びその変形例の構成のうち少なくとも一部を組み合わせてもよい。
【０１０５】
また、上記で用いた数字は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。上記で示した各構成要素の材料は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。また、各領域の導電型（ｎ型及びｐ型）は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。
【０１０６】
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
【産業上の利用可能性】
【０１０７】
本発明は、接合型電界効果トランジスタ、それを用いたアナログ回路及び半導体集積回路に適用できる。
【符号の説明】
【０１０８】
１、１０１ 半導体基板
２、９、１１、１３、１４ 絶縁膜
３、１０３ チャネル領域
４、１０４ 埋め込み領域
５、１０５ 分離領域
６、６Ａ、６Ｂ、１０６ ゲート領域
７、７Ａ、７Ｂ、８ ドレイン／ソース領域
１０ タングステン
１２ Ｃｕ配線
１５ 保護膜
５０、５０Ａ、５０Ｂ、５０Ｃ、５１、５２、１００ ＪＦＥＴ
１０７ ソース領域
１０８ ドレイン領域
１２０ ゲート電極
１２１ ソース電極
１２２ ドレイン電極
２００ 半導体集積回路
２０１ ロジック回路ブロック
２０２ アナログ回路ブロック
２０３ アナログ回路
２０３Ａ ソース接地増幅回路
２０３Ｂ ソースフォロア回路
２０３Ｃ 差動増幅回路
【特許請求の範囲】
【請求項１】
接合型電界効果トランジスタであって、
第１導電型の半導体基板と、
前記半導体基板の表面に形成されており、前記第１導電型と異なる第２導電型のチャネル領域と、
前記チャネル領域内に形成されており、前記チャネル領域よりも不純物濃度の高い前記第２導電型の第１埋め込み領域と、
前記チャネル領域の表面に形成されている前記第１導電型の第１ゲート領域と、
前記チャネル領域の表面に、前記第１ゲート領域を挟むように形成されている前記第２導電型の第１ドレイン／ソース領域及び第２ドレイン／ソース領域とを備え、
前記第１埋め込み領域は、前記第１ドレイン／ソース領域の下方に形成されており、前記第２ドレイン／ソース領域の下方に形成されていない
接合型電界効果トランジスタ。
【請求項２】
前記第１埋め込み領域は、前記第１ゲート領域の下方に形成されていない
請求項１記載の接合型電界効果トランジスタ。
【請求項３】
前記接合型電界効果トランジスタは、さらに、
前記チャネル領域の表面に、前記第２ドレイン／ソース領域を前記第１ゲート領域と挟むように形成されている第２ゲート領域と、
前記チャネル領域の表面に、前記第２ゲート領域を前記第２ドレイン／ソース領域と挟むように形成されている第３ドレイン／ソース領域と、
前記第１ゲート領域と前記第２ゲート領域とを電気的に接続する第１配線と、
前記第１ドレイン／ソース領域と前記第３ドレイン／ソース領域とを電気的に接続する第２配線と、
前記チャネル領域内の前記第３ドレイン／ソース領域の下方に形成されており、前記チャネル領域よりも不純物濃度の高い前記第２導電型の前記第２埋め込領域とを備える
請求項１又は２記載の接合型電界効果トランジスタ。
【請求項４】
前記第１ゲート領域は、前記第２ドレイン／ソース領域を囲むように形成されており、
前記第１ドレイン／ソース領域は、前記第１ゲート領域を囲むように形成されている
請求項１又は２記載の接合型電界効果トランジスタ。
【請求項５】
請求項１〜４のいずれか１項に記載の接合型電界効果トランジスタである第１接合型電界効果トランジスタを含み、出力端子と、電源端子と、接地電位端子とを有するアナログ回路であって、
前記第１接合型電界効果トランジスタの前記第１ドレイン／ソース領域は、前記電源端子側又は接地電位端子側に接続されており、
前記第１接合型電界効果トランジスタの前記第２ドレイン／ソース領域は、前記出力端子側に接続されている
アナログ回路。
【請求項６】
前記第１接合型電界効果トランジスタの前記第２ドレイン／ソース領域は、前記出力端子に接続されている
請求項５記載のアナログ回路。
【請求項７】
前記第１接合型電界効果トランジスタの前記第１ドレイン／ソース領域は、前記電源端子又は接地電位端子に接続されている
請求項５又は６記載のアナログ回路。
【請求項８】
前記アナログ回路は、入力端子を有するソース接地増幅回路であり、
前記第１接合型電界効果トランジスタの前記第１ゲート領域は、前記入力端子に接続されている
請求項７記載のアナログ回路。
【請求項９】
前記アナログ回路は、入力端子を有するソースフォロア回路であり、
前記第１接合型電界効果トランジスタの前記第１ゲート領域は、前記入力端子に接続されている
請求項７記載のアナログ回路。
【請求項１０】
前記アナログ回路は、差動入力端子を有する差動増幅回路であり、
前記アナログ回路は、さらに、請求項１〜４のいずれか１項に記載の接合型電界効果トランジスタである第２接合型電界効果トランジスタを含み、
前記第１及び第２接合型電界効果トランジスタは、差動対を形成し、
前記第１接合型電界効果トランジスタの第１ゲート領域は、前記差動入力端子の一方に接続されており、
前記第２接合型電界効果トランジスタの第１ゲート領域は、前記差動入力端子の他方に接続されている
請求項６記載のアナログ回路。
【請求項１１】
接合型電界効果トランジスタの製造方法であって、
第１導電型の半導体基板の表面に前記第１導電型と異なる第２導電型のチャネル領域を形成する工程と、
前記チャネル領域内に、前記チャネル領域よりも不純物濃度の高い前記第２導電型の第１埋め込み領域を形成する工程と、
前記チャネル領域の表面に前記第１導電型の第１ゲート領域を形成する工程と、
前記チャネル領域の表面に、前記第１ゲート領域を挟むように前記第２導電型の第１ドレイン／ソース領域及び第２ドレイン／ソース領域を形成する工程とを含み、
前記第１埋め込み領域を形成する工程では、前記埋め込み領域を前記第１ドレイン／ソース領域の下方に形成し、前記第２ドレイン／ソース領域の下方に形成しない
接合型電界効果トランジスタの製造方法。
【請求項１】
接合型電界効果トランジスタであって、
第１導電型の半導体基板と、
前記半導体基板の表面に形成されており、前記第１導電型と異なる第２導電型のチャネル領域と、
前記チャネル領域内に形成されており、前記チャネル領域よりも不純物濃度の高い前記第２導電型の第１埋め込み領域と、
前記チャネル領域の表面に形成されている前記第１導電型の第１ゲート領域と、
前記チャネル領域の表面に、前記第１ゲート領域を挟むように形成されている前記第２導電型の第１ドレイン／ソース領域及び第２ドレイン／ソース領域とを備え、
前記第１埋め込み領域は、前記第１ドレイン／ソース領域の下方に形成されており、前記第２ドレイン／ソース領域の下方に形成されていない
接合型電界効果トランジスタ。
【請求項２】
前記第１埋め込み領域は、前記第１ゲート領域の下方に形成されていない
請求項１記載の接合型電界効果トランジスタ。
【請求項３】
前記接合型電界効果トランジスタは、さらに、
前記チャネル領域の表面に、前記第２ドレイン／ソース領域を前記第１ゲート領域と挟むように形成されている第２ゲート領域と、
前記チャネル領域の表面に、前記第２ゲート領域を前記第２ドレイン／ソース領域と挟むように形成されている第３ドレイン／ソース領域と、
前記第１ゲート領域と前記第２ゲート領域とを電気的に接続する第１配線と、
前記第１ドレイン／ソース領域と前記第３ドレイン／ソース領域とを電気的に接続する第２配線と、
前記チャネル領域内の前記第３ドレイン／ソース領域の下方に形成されており、前記チャネル領域よりも不純物濃度の高い前記第２導電型の前記第２埋め込領域とを備える
請求項１又は２記載の接合型電界効果トランジスタ。
【請求項４】
前記第１ゲート領域は、前記第２ドレイン／ソース領域を囲むように形成されており、
前記第１ドレイン／ソース領域は、前記第１ゲート領域を囲むように形成されている
請求項１又は２記載の接合型電界効果トランジスタ。
【請求項５】
請求項１〜４のいずれか１項に記載の接合型電界効果トランジスタである第１接合型電界効果トランジスタを含み、出力端子と、電源端子と、接地電位端子とを有するアナログ回路であって、
前記第１接合型電界効果トランジスタの前記第１ドレイン／ソース領域は、前記電源端子側又は接地電位端子側に接続されており、
前記第１接合型電界効果トランジスタの前記第２ドレイン／ソース領域は、前記出力端子側に接続されている
アナログ回路。
【請求項６】
前記第１接合型電界効果トランジスタの前記第２ドレイン／ソース領域は、前記出力端子に接続されている
請求項５記載のアナログ回路。
【請求項７】
前記第１接合型電界効果トランジスタの前記第１ドレイン／ソース領域は、前記電源端子又は接地電位端子に接続されている
請求項５又は６記載のアナログ回路。
【請求項８】
前記アナログ回路は、入力端子を有するソース接地増幅回路であり、
前記第１接合型電界効果トランジスタの前記第１ゲート領域は、前記入力端子に接続されている
請求項７記載のアナログ回路。
【請求項９】
前記アナログ回路は、入力端子を有するソースフォロア回路であり、
前記第１接合型電界効果トランジスタの前記第１ゲート領域は、前記入力端子に接続されている
請求項７記載のアナログ回路。
【請求項１０】
前記アナログ回路は、差動入力端子を有する差動増幅回路であり、
前記アナログ回路は、さらに、請求項１〜４のいずれか１項に記載の接合型電界効果トランジスタである第２接合型電界効果トランジスタを含み、
前記第１及び第２接合型電界効果トランジスタは、差動対を形成し、
前記第１接合型電界効果トランジスタの第１ゲート領域は、前記差動入力端子の一方に接続されており、
前記第２接合型電界効果トランジスタの第１ゲート領域は、前記差動入力端子の他方に接続されている
請求項６記載のアナログ回路。
【請求項１１】
接合型電界効果トランジスタの製造方法であって、
第１導電型の半導体基板の表面に前記第１導電型と異なる第２導電型のチャネル領域を形成する工程と、
前記チャネル領域内に、前記チャネル領域よりも不純物濃度の高い前記第２導電型の第１埋め込み領域を形成する工程と、
前記チャネル領域の表面に前記第１導電型の第１ゲート領域を形成する工程と、
前記チャネル領域の表面に、前記第１ゲート領域を挟むように前記第２導電型の第１ドレイン／ソース領域及び第２ドレイン／ソース領域を形成する工程とを含み、
前記第１埋め込み領域を形成する工程では、前記埋め込み領域を前記第１ドレイン／ソース領域の下方に形成し、前記第２ドレイン／ソース領域の下方に形成しない
接合型電界効果トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１１−２４３７０８（Ｐ２０１１−２４３７０８Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１０−１１３７０６（Ｐ２０１０−１１３７０６）
【出願日】平成２２年５月１７日（２０１０．５．１７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２２年５月１７日（２０１０．５．１７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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