【課題】半導体装置のリーク電流を低減する。
【解決手段】ＧａＡｓ層とＩｎＧａＰ層とが積層された構造を有する半導体装置において、ＧａＡｓ層にｐ型不純物をドーピングする。その結果、ＧａＡｓの伝導帯が持ち上げられ、フェルミ準位より高くなる。従って、電子蓄積が抑制され、ゲートリーク電流を減少することが可能となる。 （もっと読む）

【課題】双方向スイッチを採用したインバータでは、ゲート駆動回路を形成する際に基準電位が互いのゲート端子で異なる。特にハイサイド側のゲート駆動回路を簡易な回路構成で基準電位をバス電圧を上回る電位とすることを目的とする。
【解決手段】第一ゲート端子２、第二ゲート端子３を各オンオフすることで４つの動作モードを有する双方向スイッチ１を直列接続したハーフブリッジ回路に適用するゲート駆動回路であり、第一ゲート端子２を常時オンとする保持回路１９を備え、簡易な回路構成、かつ低コストで第一ゲート端子２を常時オン、第二ゲート端子３をＰＷＭ制御する低損失な駆動を可能としたゲート駆動回路を実現することができる。 （もっと読む）

【課題】 ノーマリオフ特性を備えている窒化物半導体装置２を提供する。
【解決手段】 窒化物半導体装置２では、アンドープのＧａＮを材料とする窒化物半導体下層８の表面に、アンドープのＡｌＧａＮを材料とする窒化物半導体層１０が積層されている。窒化物半導体層１０は、窒化物半導体下層８よりも大きなバンドギャップを備えており、窒化物半導体下層８に対してヘテロ接合している。窒化物半導体層１０の表面にはゲート絶縁膜１６が形成されている。ゲート絶縁膜１６は、窒化アルミニウム膜１５で形成されている部分と、酸素又はシリコンを含む絶縁物質１４で形成されている部分を含んでいる。窒化アルミニウム膜１５が形成されている範囲Ｗ２はゲート電極１８が形成されている範囲Ｗ１に含まれる関係にある。 （もっと読む）

【課題】トランジスタの逆モード動作の特性改善が可能な超接合静電誘導型トランジスタを有する電力用半導体装置を提供する。
【解決手段】ｎ型ドリフト層１２と、ｎ型ドリフト層１２中に膜面に沿う方向に周期的に配置され、膜面に垂直な方向に伸長した複数の柱状のｐ型ゲート・ドリフト層１４と、ｎ型ドリフト層１２の一方の側の表面に設けられｎ型ドリフト層１２と電気的に接続されたドレイン電極２３と、ｎ型ドリフト層１２の他方の側の表面に設けられた低抵抗のｎ＋型ソース層１６と、ｎ＋型ソース層１６の表面に接するように設けられたソース電極２１と、ｐ型ゲート・ドリフト層１４に接続されたゲート電極２５とを有するノーマリオン型のＳＪ−ＳＩＴ１０と、ソース電極２１とゲート電極２５との間に接続され、ゲート電極２５の電圧がソース電極２１の電圧を超えないように維持する抵抗３３とを備えている。 （もっと読む）

【課題】 ノーマリーオフ型であるとともに、ゲート閾値電圧のばらつきが小さいＨＥＭＴ型のトランジスタを提供する。
【解決手段】 このトランジスタは、ｐ型領域と、チャネル領域と、バリア領域と、絶縁膜と、ゲート電極を備えている。チャネル領域は、ｎ型またはｉ型であり、ｐ型領域の表面に接しており、第１チャネル領域と第２チャネル領域を有している。バリア領域は、第１チャネル領域の表面とヘテロ接合している。絶縁膜は、第２チャネル領域の表面、及び、バリア領域の表面に接している。ゲート電極は、絶縁膜を介して第２チャネル領域及びバリア領域に対向している。第１チャネル領域と第２チャネル領域は、電流経路において直列に配置されている。 （もっと読む）

【課題】耐圧を落とすことなくチャネル抵抗を低減したノーマリオフ型接合ＦＥＴを提供する。
【解決手段】炭化珪素からなる基板１を用いて形成した接合ＦＥＴにおいて、チャネル領域（第２エピタキシャル層３）の不純物濃度をドリフト層となる第１エピタキシャル層２の不純物濃度よりも高くする。チャネル領域は、チャネル幅が一定の領域７Ａと、その下部でドレイン（基板１）側に行くほどチャネル幅が広くなっていく領域７Ｂとから形成し、第１エピタキシャル層２とチャネル領域との境界は、ドレイン（基板１）側に行くほどチャネル幅が広くなっていく領域７Ｂに位置するようにする。 （もっと読む）

【課題】ｐ型コンタクト抵抗を低減でき、素子のスイッチングスピードを下げないようにすることができる炭化珪素半導体装置およびその製造方法を提供する。
【解決手段】半導体基板６のうち第１〜第３コンタクトホール１２〜１４から露出した部位に、炭化珪素とＡｌとＮｉとが反応してそれぞれ形成された合金層１５が設けられている。この合金層１５におけるＡｌとＮｉとの元素組成比は１：４．６〜１：１０．６であり、合金層１５の厚さは２０ｎｍ以上１００ｎｍ以下になっている。これにより、合金層１５と半導体基板６とがオーミック接触となり、低いコンタクト抵抗率を得ることが可能となる。 （もっと読む）

【課題】ＪＦＥＴが形成されるセル領域とダイオード形成領域との間の絶縁耐圧を向上でき、耐圧の最適設計が行える構造のＳｉＣ半導体装置を提供する。
【解決手段】電界緩和領域Ｒ３に備えたｐ型領域９ｂとｎ型領域８ｂとにより構成されるＰＮ分離部により、セル領域Ｒ１とダイオード形成領域Ｒ２の間の素子分離を行う。これにより、トレンチ内に酸化膜を配置して素子分離を行う場合と比べて、素子分離用の酸化膜が絶縁破壊されることが無いため、ＪＦＥＴが形成されるセル領域Ｒ１とダイオード形成領域Ｒ２との間の絶縁耐圧を向上できる。このため、素子分離に酸化膜を用いる場合と比べて耐圧の最適設計を行うことが可能となる。 （もっと読む）

【課題】電流容量および耐電圧を大きくしたノーマリオフの縦型構成の電界効果トランジスタを提供する。
【解決手段】電界効果トランジスタ１は、半導体基板１０と、半導体基板１０に積層された窒化物系ＩＩＩ−Ｖ族化合物半導体層２０と、窒化物系ＩＩＩ−Ｖ族化合物半導体層２０から積層方向に交差する横方向へ成長した横方向成長領域２２と、半導体基板１０の裏面に形成されオーミック性を有する第１電極３１（ドレイン電極）と、窒化物系ＩＩＩ−Ｖ族化合物半導体層２０の表面に形成されオーミック性を有する第２電極３２（ソース電極）と、窒化物系ＩＩＩ−Ｖ族化合物半導体層２０の積層方向で第１電極３１と第２電極３２との間での電流路となる通電領域２１と、横方向成長領域２２に接触させて形成され通電領域２１での通電状態を制御する第３電極３３（ゲート電極）とを備える。 （もっと読む）

【課題】平面視したときに限定された範囲にｐ型領域が形成されているIII族窒化物系化合物半導体基板であり、ｐ型領域とその周囲の領域との間に段差がない基板を提供する。
【解決手段】 III族窒化物系化合物半導体下層６の表面にIII族窒化物系化合物半導体を結晶成長させるに先立って、ｐ型領域１２を形成したい範囲に相当する範囲内の下層６の表面近傍にマグネシウムとアルミニウムの双方を含ませておく。下層６の限られた範囲の表面近傍にマグネシウムとアルミニウムの双方が含まれていると、その上に上層１６を結晶成長したときに、結晶成長する上層１６の限られた範囲にマグネシウムが移動してｐ型領域１２になるともに、下層６に含まれているアルミニウムがマグネシウムの移動範囲を制約し、下層６におけるマグネシウムの含有範囲１０と上層１６におけるマグネシウムの含有範囲１２をよく一致させる。 （もっと読む）

【課題】Ｔ型構造のゲート電極の傘部と拡散層の間に生じる寄生容量を低減した電界効果トランジスタ及びその電界効果トランジスタの製造方法を提供する。
【解決手段】半絶縁性単結晶ＧａＡｓよりなる基板１１上に、バッファ層１２、第１電子供給層１３、チャネル層１４、第２電子供給層１５、拡散層１６、キャップ層１７が順次積層されて半導体積層部１０が形成される。そして、この半導体積層部１０の表面に設けた第１絶縁膜１８の下方であって、かつＴ型構造のゲート電極２１に隣接した位置に空洞部２５を設けた。 （もっと読む）

常時オフ半導体デバイスが提供される。ＩＩＩ族窒化物バッファ層が提供される。ＩＩＩ族窒化物バリア層がＩＩＩ族窒化物バッファ層上に設けられる。非伝導性スペーサ層がＩＩＩ族窒化物バリア層上に設けられる。ＩＩＩ族窒化物バリア層およびスペーサ層がエッチングされてトレンチを形成する。トレンチはバリア層を貫いて延びてバッファ層の一部を露出させる。誘電体層がスペーサ層上およびトレンチ内に形成され、ゲート電極が誘電体層上に形成される。半導体デバイスの形成に関連する方法も提供される。
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【課題】 一対の主電極の間に設けられたゲート電極を有する半導体装置において、高い耐圧を確保しながらオン抵抗を低くする技術を提供する。
【解決手段】 半導体装置１００は、一対の主電極２，２２間に設けられたゲート電極１０を備えている。ゲート部１０は絶縁ゲート電極部１０ａとショットキー電極部１０ｂを有している。半導体装置１００は、主電極２に接続するコンタクト領域１８と、コンタクト領域１８に隣接するチャネル半導体領域８と、チャネル半導体領域８の裏面に接しているｐ型半導体領域２０と、チャネル半導体領域８とｐ型半導体領域２０の両者に隣接するドリフト半導体領域１２を備えている。絶縁ゲート電極部１０ａは、ゲート絶縁膜４を介してコンタクト領域１８の表面に対向している。ショットキー電極部１０ｂは、ドリフト半導体領域１２の表面に直接的に接触している。 （もっと読む）

【課題】電圧ストレス前後でのしきい値電圧変動が少ない高信頼性の電界効果トランジスタ、その製造方法、及び半導体装置を提供すること
【解決手段】本発明にかかるＪ−ＦＥＴ５１は、半絶縁性ＧａＡｓ基板１上に形成された第１導電型のチャネル層（Ｓｉドープｎ型ＡｌＧａＡｓ電子供給層３、７、アンドープＡｌＧａＡｓスペーサ層４、６、アンドープＩｎＧａＡｓチャネル層５）と、第１導電型のチャネル層上に形成された少なくとも１層以上の半導体層からなる上層半導体層と、上層半導体層に設けられたリセス内、又は上層半導体層の上に形成された第２導電型の半導体層（Ｃドープｐ^＋−ＧａＡｓ層１８）と、第２導電型の半導体層上に接触して設けられたゲート電極１９と、上層半導体層の上に接触して設けられた窒化膜１６と、窒化膜１６上に形成され、窒化膜１６よりも膜厚の厚い酸化膜１７とを含むゲート絶縁膜と、を備えるものである。 （もっと読む）

デバイスにおける電流フローが整流接合（例えば、ｐ−ｎ接合又は金属半導体接合）の間で制限される、半導体デバイスが記載される。デバイスは、非パンチスルー挙動と高められた電流伝導能力を提供する。デバイスは、接合型電界効果トランジスタ（ＪＦＥＴｓ）、静電誘導トランジスタ（ＳＩＴｓ）接合型電界効果サイリスタ、又はＪＦＥＴ電流制限器などのような電力半導体デバイスである。デバイスは、炭化ケイ素（ＳｉＣ）等の広バンドギャップでできている。いくつかの実施形態において、デバイスは、常時オフ型ＳｉＣ垂直接合型電界効果トランジスタである。デバイス及びデバイスを備える回路を製造する方法もまた記載される。 （もっと読む）

【課題】基板の結晶面方位を規定して表面の微細な凹凸を抑制した炭化珪素基板上のエピタキシャル相に半導体装置を形成することによって、その電気的特性を改善する。
【解決手段】炭化珪素半導体基板上に形成する半導体装置として、基板の（０００−１）面から０°超で以上１°未満傾斜した面上に成長したエピタキシャル層に、Ｐ型あるいはＮ型領域をイオン注入により選択的に形成して製造したダイオード、トランジスターなどとする。 （もっと読む）

【課題】インバータ等に適用される半導体デバイスは、寄生ダイオードにより誘導負荷からの還流電流を通流する場合、ダイオードの順方向電圧による損失が大きくなることが懸念され、また双方向デバイスを適用した場合には、２つのゲート端子を駆動する必要があり、制御の複雑化、かつ高コストになるという課題があった。
【解決手段】第一ゲート端子２、第二ゲート端子３、ドレイン端子４、ソース端子５を備え、第一ゲート端子２、第二ゲート端子３を各オンオフすることで４つの動作モードを有する双方向スイッチ１に適用する駆動方法であり、第一ゲート端子２あるいは第二ゲート端子３の何れか一方を常時オン状態となるように制御し、還流電流を流す経路を確保しつつ、ダイオード損失を低減し、かつ２つのゲート信号数を減らし、簡易な回路構成、かつ低コストに実現することができる。 （もっと読む）

【課題】 接合型ＦＥＴを簡単な製造工程で形成しながら、そのｐチャネル接合型ＦＥＴと同じ工程で形成することができｐｎ接合を含む保護素子とを内蔵する半導体装置の製造方法を提供する。
【解決手段】 ｐチャネルＦＥＴと保護素子とを有し、化合物半導体からなる半導体装置の製造方法で、基板１上にｎ型チャネル層２とｎ⁺型コンタクト層３と、ｎ型半導体層５と、ｐ型チャネル層７とｐ⁺型コンタクト層８とを積層することにより半導体積層部１０を形成し、その半導体積層部１０の一部をエッチングにより除去してｎ⁺型コンタクト層３を露出させ、露出したｎ⁺型コンタクト層３の表面に接合型ｐチャネルＦＥＴ２２のゲート電極１３を形成し、半導体積層部１０の一部で保護素子２３を形成する。 （もっと読む）

【課題】 チャネル層と反対導電型の半導体層を形成して接合型ＦＥＴとする場合に、チャネル層の不純物濃度などの特性変動を生じさせることなく、かつ、簡単に製造することができる構造の接合型電界効果トランジスタを有する半導体装置を提供する。
【解決手段】 ｐ型のチャネル領域３ａの両側のチャネル層３上に一対のｐ⁺型コンタクト層４が設けられ、チャネル層３の下側にｎ⁺型コンタクト層４が設けられている。そして、一対のｐ⁺型コンタクト層４上にオーミックコンタクトするようにソース・ドレイン電極５が設けられ、チャネル層３の下側に設けられるｎ⁺型コンタクト層２の露出面上にオーミックコンタクトするようにゲート電極６が設けられることにより、接合型ＦＥＴが形成されている。 （もっと読む）

【課題】 オン抵抗が低減されたヘテロ接合を有する半導体装置を提供すること。
【解決手段】 半導体装置１０は、窒化ガリウムの半導体下層３０と、半導体下層３０の表面に設けられている窒化ガリウムアルミニウムの半導体上層４０と、半導体上層４０の表面に設けられている絶縁ゲート部５５を備えている。半導体下層３０と半導体上層４０は、ヘテロ接合７２を構成している。半導体上層４０は、マグネシウムを含むｐ型であることを特徴としている。 （もっと読む）