炭化珪素半導体装置
【課題】従来よりオン抵抗が低くかつ高い耐圧を有する炭化珪素半導体装置を提供する。
【解決手段】この発明に従ったＪＦＥＴ１０は、ｎ型基板１１と、ｐ型層２、１２と、ｎ型層１３と、ソース領域１５と、ドレイン領域１７と、ゲート領域１６とを備える。ｎ型基板１１は、{０００１}面に対するオフ角が３２°以上である主表面１１Ａを有し、炭化珪素（ＳｉＣ）からなる。ｐ型層２、１２は、ｎ型基板１１の主表面１１Ａ上に形成され、導電型がｐ型である。ｎ型層１３は、ｐ型層２、１２上に形成され、導電型がｎ型である。ソース領域１５およびドレイン領域１７は、ｎ型層１３において、互いに間隔を隔てて形成され、導電型がｎ型である。ゲート領域１６は、ｎ型層１３において、ソース領域１５とドレイン領域１７との間の領域に形成され、導電型がｐ型である。
【解決手段】この発明に従ったＪＦＥＴ１０は、ｎ型基板１１と、ｐ型層２、１２と、ｎ型層１３と、ソース領域１５と、ドレイン領域１７と、ゲート領域１６とを備える。ｎ型基板１１は、{０００１}面に対するオフ角が３２°以上である主表面１１Ａを有し、炭化珪素（ＳｉＣ）からなる。ｐ型層２、１２は、ｎ型基板１１の主表面１１Ａ上に形成され、導電型がｐ型である。ｎ型層１３は、ｐ型層２、１２上に形成され、導電型がｎ型である。ソース領域１５およびドレイン領域１７は、ｎ型層１３において、互いに間隔を隔てて形成され、導電型がｎ型である。ゲート領域１６は、ｎ型層１３において、ソース領域１５とドレイン領域１７との間の領域に形成され、導電型がｐ型である。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置に関し、より特定的には、横型接合型電界効果トランジスタである炭化珪素半導体装置に関する。
【背景技術】
【０００２】
従来、炭化珪素半導体装置として横型接合型電界効果トランジスタが知られている（たとえば、特開２００３−６８７６２号公報（特許文献１）参照）。このような横型接合型電界効果トランジスタでは、チャネル層内の電流の向きとドリフト層内の電界の向きがそれぞれ横方向となっている。そして、横型接合型電界効果トランジスタを炭化珪素（ＳｉＣ）からなる基板上に形成する場合、当該基板としては４Ｈ−ＳｉＣからなり、主表面の面方位が{０００１}面となっている基板を用いることが一般的である。上記のような炭化珪素半導体装置では、チャネル層内の電流の向きとドリフト層内の電界の向きとが、上記基板の主表面に平行な方向（つまり、{０００１}面に平行な方向（たとえば[１１-２０]方向など）となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−６８７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のような従来の炭化珪素半導体装置では、チャネル層内での電流の向きが{０００１}面に平行な方向となっているため、当該チャネル層内での電子の移動度が他の方向に電流を流す場合に比べて低くなっていた。具体的には、{０００１}面に平行な方向（たとえば[１１−２０]方向）における電子の移動度は、{０００１}面に垂直な方向における電子の移動度の約０．８倍である。このため、上述した従来の炭化珪素半導体装置では、一般的な炭化珪素を用いた場合でのオン抵抗の理論値より高いオン抵抗を示すことになっていた。
【０００５】
さらに、上述した従来の炭化珪素半導体装置では、ドリフト層において{０００１}面に平行な方向に電界が印加されるが、当該{０００１}面に平行な方向における炭化珪素の絶縁破壊電界は、{０００１}面に垂直な方向における絶縁破壊電界の約０．７５倍となっている。そのため、上述した従来の炭化珪素半導体装置では、一般的な炭化珪素を用いた場合での耐圧の理論値より低い耐圧を示すことになっていた。このように、従来の炭化珪素半導体装置は、炭化珪素の特性を十分に発揮させているとは言えなかった。
【０００６】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、従来よりオン抵抗が低くかつ高い耐圧を有する炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明に従った炭化珪素半導体装置は、基板と、第１半導体層と、第２半導体層と、ソース領域と、ドレイン領域と、ゲート領域とを備える。基板は、{０００１}面に対するオフ角が３２°以上である主表面を有し、炭化珪素からなる。第１半導体層は、基板の主表面上に形成され、導電型が第１導電型である。第２半導体層は、第１半導体層上に形成され、導電型が第２導電型である。ソース領域およびドレイン領域は、第２半導体層において、互いに間隔を隔てて形成され、導電型が第２導電型である。ゲート領域は、第２半導体層において、ソース領域とドレイン領域との間の領域に形成され、導電型が第１導電型である。
【０００８】
このようにすれば、本発明による炭化珪素半導体装置は横型接合型電界効果トランジスタであって、ドリフト層における電界の印加方向が基板の主表面と平行な方向（つまり{０００１}面に対するオフ角が３２°以上となっている面の方向）となっているので、当該電界の印加方向が{０００１}面に平行な方向となっている従来の炭化珪素半導体装置より耐圧を１０％以上高くすることができる。また、本発明によれば、炭化珪素半導体装置におけるチャネル層内での電流の向きが、{０００１}面に対するオフ角が３２°以上となっている基板の主表面と平行な方向となっているので、従来の炭化珪素半導体装置（チャネル層での電流の向きが{０００１}面に平行な方向となっている場合）よりチャネル層内での電子の移動度を高くすることができる。このため、従来の炭化珪素半導体装置よりオン抵抗を低減できる。
【発明の効果】
【０００９】
本発明によれば、{０００１}面に対するオフ角が大きな結晶面を主表面とする基板を用いることで、従来よりオン抵抗が低くかつ高い耐圧を有する炭化珪素半導体装置を得る事ができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に従った炭化珪素半導体装置の実施の形態１を示す断面模式図である。
【図２】図１に示した炭化珪素半導体装置の製造方法を説明するためのフローチャートである。
【図３】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図４】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図５】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図６】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図７】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図８】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図９】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１０】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１１】本発明に従った炭化珪素半導体装置の実施の形態２を示す断面模式図である。
【図１２】炭化珪素半導体装置における基板の主表面の{０００１}面からの結晶面の傾きと、ドリフト部での破壊電界強度およびチャネルでの電子移動度との関係を示すグラフである。
【発明を実施するための形態】
【００１１】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１２】
（実施の形態１）
図１を参照して、本発明による炭化珪素半導体装置の実施の形態１を説明する。図１に示した炭化珪素半導体装置はＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；接合型電界効果トランジスタ）である。図１に示したＪＦＥＴ１０は、炭化珪素（ＳｉＣ）からなり、導電型がｎ型であるｎ型基板１１と、ｎ型基板１１上に形成された電界緩和層であるｐ型層２と、ｐ型層２上に形成された耐圧保持層としてのｐ型層１２と、ｐ型層１２上に形成されたｎ型層１３と、ｎ型層１３上に形成されたＲＥＳＵＲＦ（リサーフ）層としてのｐ型層１４とを備えている。ここで、上記ｐ型層２、１２、１４およびｎ型層１３は、それぞれ導電型がｐ型およびｎ型であるＳｉＣからなる層である。なお、図１に示したＪＦＥＴは、図１の紙面に垂直な方向（ｎ型基板１１の主表面に沿った方向）に複数個並ぶように配置されていてもよい。また、図１ではｐ型層２とｐ型層１２とが形成されているが、ｎ型基板１１の主表面１１Ａ上に直接ｐ型層１２を形成してもよい。
【００１３】
ｎ型基板１１の主表面１１Ａは、{０００１}面に対するオフ角が３２°以上となっている。また、後述するようにｐ型層２、ｐ型層１２、ｎ型層１３、ｐ型層１４は、ｎ型基板１１の主表面１１Ａ上にエピタキシャル成長された層であるため、それぞれの層における結晶の面方位は基本的にｎ型基板１１の面方位と同様になっている。そのため、各層の主表面（ｎ型基板１１の主表面１１Ａと平行な表面）は、それぞれｎ型基板１１と同様に{０００１}面に対するオフ角が３２°以上となっている。
【００１４】
ｐ型層１４およびｎ型層１３には、ｎ型層１３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含むソース領域１５およびドレイン領域１７が形成されるとともに、ソース領域１５およびドレイン領域１７に挟まれるように、ｐ型層１２、１４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含むゲート領域１６が形成されている。すなわち、ソース領域１５、ゲート領域１６およびドレイン領域１７は、それぞれｐ型層１４を貫通してｎ型層１３に至るように形成されている。また、ソース領域１５、ゲート領域１６およびドレイン領域１７の底部は、ｎ型層１３の内部において、ｐ型層１２の上部表面（ｐ型層１２とｎ型層１３との境界部）から間隔を隔てて配置されている。
【００１５】
また、ソース領域１５から見てゲート領域１６とは反対側には、ｐ型層１４の上部表面（ｎ型層１３の側とは反対側の主面）からｐ型層１４を貫通してｎ型層１３に至るように、溝部３１が形成されている。つまり、溝部３１の底壁は、ｐ型層１２とｎ型層１３との界面から間隔を隔て、ｎ型層１３の内部に位置している。さらに、溝部３１の底壁からｎ型層１３を貫通し、ｐ型層１２に至るように、ｐ型層１２およびｐ型層１４よりも高濃度のｐ型不純物を含む電位保持領域２３が形成されている。この電位保持領域２３の底部は、ｎ型基板１１の上部表面（ｎ型基板１１とｐ型層２との境界部）から間隔を隔てて（より具体的には、ｐ型層２とｐ型層１２との境界部からから間隔を隔ててｐ型層１２の内部に）配置されている。
【００１６】
さらに、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３のそれぞれの上部表面に接触するように、コンタクト電極１９が形成されている。コンタクト電極１９は、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３とオーミック接触可能な材料、たとえばＮｉＳｉ（ニッケルシリサイド）からなっている。
【００１７】
そして、隣接するコンタクト電極１９同士の間には、酸化膜１８が形成されている。より具体的には、絶縁層としての酸化膜１８が、ｐ型層１４の上部表面、溝部３１の底壁および側壁において、コンタクト電極１９が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うコンタクト電極１９同士の間が絶縁されている。
【００１８】
さらに、ソース領域１５、ゲート領域１６およびドレイン領域１７上のコンタクト電極１９の上部表面に接触するように、ソース電極２５、ゲート電極２６およびドレイン電極２７がそれぞれ形成されている。これにより、ソース電極２５、ゲート電極２６およびドレイン電極２７は、コンタクト電極１９を介して、それぞれソース領域１５、ゲート領域１６およびドレイン領域１７と電気的に接続されている。また、ソース電極２５は、電位保持領域２３上のコンタクト電極１９の上部表面にも接触し、コンタクト電極１９を介して電位保持領域２３とも電気的に接続されている。つまり、ソース電極２５は、ソース領域１５上のコンタクト電極１９の上部表面上から電位保持領域２３上のコンタクト電極１９の上部表面上にまで延在するように形成されている。これにより、電位保持領域２３上のコンタクト電極１９は、ソース領域１５上のコンタクト電極１９と同電位に保持されている。
【００１９】
ソース電極２５、ゲート電極２６およびドレイン電極２７は、たとえばアルミニウム（Ａｌ）などの導電体から構成されている。このソース電極２５、ゲート電極２６およびドレイン電極２７は、ＪＦＥＴ１０が並ぶ方向に延在することにより、コンタクト電極１９を介して、それぞれ複数のＪＦＥＴ１０のソース領域１５同士、ゲート領域１６同士およびドレイン領域１７同士を電気的に接続している。このようにして、上記複数個のＪＦＥＴ１０は、ソース領域１５同士を接続するソース電極２５と、ドレイン領域１７同士を接続するドレイン電極２７と、ゲート領域１６同士を接続するゲート電極２６とにより並列に接続されている。
【００２０】
また、図１に示したＪＦＥＴ１０では、酸化膜１８およびゲート電極２６を覆うと共に、ソース電極２５とドレイン電極２７との間の領域を充填するように、絶縁体からなる絶縁保護膜２８が形成されている。絶縁保護膜２８においては、ソース領域１５および電位保持領域２３上の領域と、ドレイン領域１７上の領域とにそれぞれ開口部３３、３４が形成されている。開口部３３、３４の内部に、上記ソース電極２５およびドレイン電極２７が配置されている。ソース電極２５およびドレイン電極２７の上部表面は絶縁保護膜２８の上部表面より上に位置している（つまり、ソース電極２５とドレイン電極２７とはそれぞれその上部が絶縁保護膜２８の上部表面より突出している）。そして、ソース電極２５、ゲート電極２６およびドレイン電極２７は、それぞれソース電極２５、ゲート電極２６およびドレイン電極２７を外部と接続するための、図示していないソース電極パッド、ゲート電極パッドおよびドレイン電極パッドと電気的に接続されている。これらのソース電極パッド、ゲート電極パッドおよびドレイン電極パッドは、絶縁保護膜２８から露出している。これにより、並列に接続されたＪＦＥＴ１０のソース領域１５、ゲート領域１６およびドレイン領域１７に対して、外部から電圧を印加することが可能となっている。そして、ＪＦＥＴ１０が並列に接続されていることにより、ＪＦＥＴ１０を含む半導体装置は電流容量の大容量化に対応することができる。
【００２１】
次に、ＪＦＥＴ１０が、たとえばノーマリーオン型である場合について、その動作を説明する。図１を参照して、ゲート電極２６の電位が０Ｖの状態では、ｎ型層１３において、ドレイン領域１７とゲート領域１６とで挟まれた領域および当該挟まれた領域とｐ型層１２とで挟まれた領域、ならびにゲート領域１６とｐ型層１２とで挟まれた領域は空乏化されておらず、ソース領域１５とドレイン領域１７とはｎ型層１３を介して電気的に接続された状態となっている。そのため、ソース電極２５とドレイン電極２７との間に電界が印加されると、ソース領域１５とドレイン領域１７との間を電子が移動することにより、ソース電極２５とドレイン電極２７との間に電流が流れる（オン状態）。
【００２２】
一方、ゲート電極２６に負の電圧を印加していくと、上記電子が移動すべきドリフト領域（ゲート領域１６とドレイン領域１７との間に位置するｎ型層１３とｐ型層１４との部分）の空乏化が進行し、ソース領域１５とドレイン領域１７とは電気的に遮断された状態となる。そのため、ソース領域１５とドレイン領域１７との間を電子が移動することができず、電流は流れない（オフ状態）。ここで、本実施の形態におけるＪＦＥＴ１０は、ｎ型層１３上に接するようにｐ型層１４（リサーフ層）が形成されたＲＥＳＵＲＦ型ＪＦＥＴとなっている。そのため、上記オフ状態においては、ドリフト領域内の空乏層がｎ型層１３とｐ型層１４との界面から上下方向（厚み方向）に伸張する。その結果、ドリフト領域内の電界分布が均一となり、ゲート領域１６付近の電界集中が緩和され、耐圧が向上している。
【００２３】
また、図１に示したＪＦＥＴ１０では、ソース領域１５からドレイン領域１７に向けて流れる電子の向きを、上述したようにｎ型基板１１の主表面に沿った方向（つまり{０００１}面に対するオフ角が３２°以上となっている結晶面に沿った方向）としているので、従来のＪＦＥＴより（つまり当該電子の向きが{０００１}面に沿った方向となっている場合より）電子の移動度を高くできる。このため、ＪＦＥＴ１０でのオン抵抗を従来より低減できる。また、本発明によるＪＦＥＴ１０のドリフト層における電界の印加方向も、上記{０００１}面に対するオフ角が３２°以上となっている結晶面に沿った方向となっているので、上述した従来のＪＦＥＴより耐圧を高くすることができる。
【００２４】
次に、図２〜図１０を参照して、実施の形態１における炭化珪素半導体装置であるＪＦＥＴ１０の製造方法について説明する。
【００２５】
図２を参照して、実施の形態１におけるＪＦＥＴ１０の製造方法においては、まず、工程（Ｓ１０）として、基板準備工程が実施される。具体的には、工程（Ｓ１０）では、図５に示すように、高濃度のｎ型不純物を含むＳｉＣからなるｎ型基板１１が準備される。また、当該ｎ型基板１１の主表面は、{０００１}面に対するオフ角が３２°以上、より好ましくは当該オフ角が３８°以上となっている。このようなｎ型基板１１は、従来周知の任意の方法で得る事ができる。たとえば、１つの主面が{０００１}面となっているＳｉＣインゴットを、所定の結晶面が露出するように（{０００１}面に対して傾斜した方向に沿って）スライスすることにより、当該ｎ型基板１１を得る事ができる。
【００２６】
次に、図２を参照して、工程（Ｓ２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２０）では、図３を参照して、工程（Ｓ１０）において準備されたｎ型基板１１の一方の主面上に、たとえば気相エピタキシャル成長によりＳｉＣからなるｐ型層２、ｐ型層１２、ｎ型層１３およびｐ型層１４が順次形成される。気相エピタキシャル成長においては、たとえば材料ガスとしてシラン（ＳｉＨ４）ガスおよびプロパン（Ｃ３Ｈ８）ガスを用い、キャリアガスとして水素（Ｈ２）ガスを採用することができる。また、ｐ型層を形成するためのｐ型不純物源としては、たとえばジボラン（Ｂ２Ｈ６）やトリメチルアルミニウム（ＴＭＡ）を、ｎ型層を形成するためのｎ型不純物としては、たとえば窒素（Ｎ２）を採用することができる。
【００２７】
次に、図２を参照して、工程（Ｓ３０）として、溝部形成工程が実施される。具体的には、工程（Ｓ３０）では、図４に示すように、ｐ型層１４の上部表面１４Ａからｐ型層１４を貫通してｎ型層１３に至るように、溝部３１が形成される。溝部３１の形成は、たとえば所望の溝部３１の形成位置に開口を有するマスク層をｐ型層１４の上部表面１４Ａ上に形成した後、たとえばＳＦ６ガスを用いたドライエッチングにより実施することができる。
【００２８】
次に、工程（Ｓ４０）として、第１イオン注入工程が実施される。この工程（Ｓ４０）では、高濃度のｐ型不純物を含む領域であるゲート領域および電位保持領域（ベースコンタクト領域）が形成される。具体的には、図５を参照して、まず、ｐ型層１４の上部表面１４Ａ上および溝部３１の内壁にレジストが塗布された後、露光および現像が行なわれ、所望のゲート領域１６および電位保持領域２３の平面形状に応じた領域に開口を有するレジスト膜が形成される。そして、このレジスト膜をマスクとして用いて、Ａｌ（アルミニウム）、Ｂ（ホウ素）などのｐ型不純物がイオン注入によりｐ型層１４、ｎ型層１３およびｐ型層１２に導入される。これにより、ゲート領域１６および電位保持領域２３が形成される。
【００２９】
次に、工程（Ｓ５０）として、第２イオン注入工程が実施される。この工程（Ｓ５０）では、高濃度のｎ型不純物を含む領域であるソース領域１５およびドレイン領域１７が形成される。具体的には、図６を参照して、まず、工程（Ｓ４０）と同様の手順で、所望のソース領域１５およびドレイン領域１７の平面形状に応じた領域に開口を有するレジスト膜が形成される。そして、このレジスト膜をマスクとして用いて、Ｐ（リン）、Ｎ（窒素）などのｎ型不純物がイオン注入によりｐ型層１４およびｎ型層１３に導入される。これにより、ソース領域１５およびドレイン領域１７が形成される。
【００３０】
次に、図２を参照して、工程（Ｓ６０）として活性化アニール工程が実施される。この工程（Ｓ６０）では、工程（Ｓ５０）において形成されたレジスト膜が除去された後、工程（Ｓ４０）および工程（Ｓ５０）においてイオン注入が実施されたｐ型層１４、ｎ型層１３およびｐ型層１２が加熱されることにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。活性化アニールは、たとえばアルゴンガス雰囲気中において、１７００℃程度の温度に３０分間程度保持する熱処理を実施することにより行なうことができる。
【００３１】
次に、工程（Ｓ７０）として、酸化膜形成工程が実施される。この工程（Ｓ７０）では、図７を参照して、工程（Ｓ１０）〜工程（Ｓ６０）までが実施されて所望のイオン注入層を含むｐ型層１４、ｎ型層１３、ｐ型層１２およびｐ型層２が形成されたｎ型基板１１が熱酸化される。これにより、二酸化珪素（ＳｉＯ２）からなる酸化膜１８が、ｐ型層１４の上部表面１４Ａおよび溝部３１の内壁を覆うように形成される。
【００３２】
次に、図２を参照して、工程（Ｓ８０）としてコンタクト電極形成工程が実施される。この工程（Ｓ８０）では、図８を参照して、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３のそれぞれの上部表面に接触するように、たとえばＮｉＳｉからなるコンタクト電極１９が形成される。具体的には、まず、工程（Ｓ４０）と同様の手順で所望のコンタクト電極１９の平面形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３上の酸化膜１８が除去される。
【００３３】
その後、たとえばＮｉ（ニッケル）が蒸着されることにより、酸化膜１８から露出したソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３上、およびレジスト膜上にニッケル層が形成される。さらに、レジスト膜が除去されることにより、レジスト膜上のニッケル層が除去（リフトオフ）されて、酸化膜１８から露出したソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３上にニッケル層が残存する。そして、たとえば９００°以上１０００℃以下といった温度範囲の所定温度（たとえば９５０℃）に加熱する熱処理が実施されることにより、ニッケル層がシリサイド化する。これにより、図８に示すように、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３にオーミック接触可能なＮｉＳｉからなるオーミック電極であるコンタクト電極１９が形成される。
【００３４】
次に、図２を参照して、工程（Ｓ９０）として、電極形成工程が実施される。この工程（Ｓ９０）では、図９を参照して、ゲート領域１６上のコンタクト電極１９の上部表面に接触するゲート電極２６が形成される。ゲート電極２６およびドレイン電極２７は、たとえばソース電極２５、ゲート電極２６およびドレイン電極２７を形成すべき所望の領域に開口を有するレジスト膜を形成し、Ａｌを蒸着した後、レジスト膜とともにレジスト膜上のＡｌを除去すること（リフトオフ）により形成することができる。
【００３５】
次に、図２を参照して、工程（Ｓ１００）として、絶縁保護膜形成工程が実施される。この工程（Ｓ１００）では、図１０および図１を参照して、ゲート電極２６、コンタクト電極１９および酸化膜１８を覆い、たとえばＳｉＯ２などの絶縁体からなる絶縁保護膜２８が形成される。具体的には、たとえばＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）により、ゲート電極２６、ソース領域１５とドレイン領域１７と電位保持領域２３との上にそれぞれ配置されたコンタクト電極１９、および酸化膜１８を覆うＳｉＯ２膜からなる絶縁保護膜２８（図１０参照）が形成される。
【００３６】
次に、図４を参照して、工程（Ｓ１１０）として、電極パッド形成工程が実施される。この工程（Ｓ１１０）では、図１を参照して、ソース領域１５および電位保持領域２３上のコンタクト電極１９の上部表面に接触するソース電極２５、ドレイン領域１７上のコンタクト電極１９の上部表面に接触するドレイン電極２７、さらにソース電極２５に電気的に接続されたソース電極パッド、ゲート電極２６に電気的に接続されたゲート電極パッド、ドレイン電極２７に電気的に接続されたドレイン電極パッドが形成される。具体的には、まず図１０に示すように絶縁保護膜２８においてソース領域１５、ドレイン領域１７および電位保持領域２３上に位置する領域に、フォトリソグラフィ法を用いて開口部３３、３４が形成される。開口部３３、３４の形成方法としては、たとえば絶縁保護膜２８の主表面上に、開口部３３、３４の平面形状と同様の開口を有するレジスト膜を形成し、当該レジスト膜をマスクとして用いて絶縁保護膜２８の一部をエッチングなどにより除去する。このようにして、図１０に示すように絶縁保護膜２８において上記開口部３３、３４が形成される。なお、上記のように開口部３３、３４が形成された後、レジスト膜を従来周知の任意の方法により除去すれば、図１０に示すような構造を得る事ができる。
【００３７】
そして、ソース電極２５およびドレイン電極２７は、たとえばソース電極２５およびドレイン電極２７を形成すべき所望の領域（上記開口部３３、３４が形成された領域）に開口を有するレジスト膜を形成し、Ａｌを蒸着した後、レジスト膜とともにレジスト膜上のＡｌを除去すること（リフトオフ）により形成することができる。また、ソース電極２５に接続されるソース電極パッド、ドレイン電極２７に接続されるドレイン電極パッド、ゲート電極２６に接続されるゲート電極パッドは、たとえば上記ソース電極２５およびドレイン電極２７を形成するときに同時に形成してもよい。すなわち、上記レジスト膜において、ゲート電極２６と一部重なる領域であってゲート電極パッドが形成されるべき領域に開口を形成しておき、ソース電極２５およびドレイン電極２７となるべきＡｌを蒸着するときに、当該開口内部に同時にＡｌを蒸着し、その後リフトオフによってゲート電極パッドを形成してもよい。また、ソース電極パッドおよびドレイン電極パッドについても、同様に上記ゲート電極パッドを形成する方法と同様の方法により形成してもよい。
【００３８】
なお、ソース電極２５およびドレイン電極２７を形成するために用いる上記レジスト膜として、上記開口部３３、３４を形成するために用いたレジスト膜を流用してもよい。すなわち、上記のように開口部３３、３４を、レジスト膜をマスクとしてエッチングにより形成した後、当該レジスト膜を除去することなく、上記のようにＡｌなどの電極を構成する導電体膜を形成してから、リフトオフにより開口部３３、３４内部にソース電極２５およびドレイン電極２７を形成してもよい。
【００３９】
ここで、工程（Ｓ１０）において準備されたｎ型基板１１上に、工程（Ｓ２０）〜（Ｓ８０）においては、上記ＪＦＥＴ１０の構造が複数個並べて形成されてもよい。そして、工程（Ｓ９０）〜工程（Ｓ１１０）においてソース電極２５、ゲート電極２６およびドレイン電極２７が、図１を参照して、コンタクト電極１９を介して、それぞれ複数の上記ＪＦＥＴ１０のソース領域１５同士、ゲート領域１６同士およびドレイン領域１７同士を接続するように形成される。これにより、複数個のＪＦＥＴ１０が、ソース領域１５同士を接続するソース電極２５と、ドレイン領域１７同士を接続するドレイン電極２７と、ゲート領域１６同士を接続するゲート電極２６とにより並列に接続される。以上の工程により、本実施の形態におけるＪＦＥＴ１０は完成する。
【００４０】
（実施の形態２）
図１１を参照して、本発明による炭化珪素半導体装置の実施の形態２を説明する。図１１に示した炭化珪素半導体装置は、図１に示した炭化珪素半導体装置と同様にＪＦＥＴであって、基本的には図１に示したＪＦＥＴ１０と同様の構造を備えるが、ｎ型層１３上には図１に示すようなｐ型層１４は形成されていない点が、図１に示したＪＦＥＴ１０とは異なっている。すなわち、図１１に示したＪＦＥＴ１０では、ｎ型層１３においてソース領域１５、ゲート領域１６、ドレイン領域１７が形成されており、また、ｎ型層１３の上部表面（および溝部３１の内壁）上に酸化膜１８が形成されている。
【００４１】
図１１に示したＪＦＥＴ１０においては、図１に示したＪＦＥＴ１０におけるリサーフ層としてのｐ型層１４が形成されていることによる効果は得られないものの、ｎ型基板１１が、{０００１}面に対するオフ角が３２°以上である主表面を有することから、図１に示したＪＦＥＴ１０と同様に、従来のＪＦＥＴよりチャネル層内での電子の移動度を高くするとともに、耐圧も高くすることができる。
【００４２】
また、図１１に示したＪＦＥＴ１０の製造方法は、基本的に図１に示したＪＦＥＴ１０の製造方法と同様であるが、図２に示したエピタキシャル成長工程である工程（Ｓ２０）において、ｎ型基板１１の主表面上に、ｐ型層２、ｐ型層１２、ｎ型層１３のみが形成される（つまりｎ型層１３上にはリサーフ層であるｐ型層１４は形成されない）。この点のみ、図１に示したＪＦＥＴ１０の製造方法と異なっており、他の製造工程は図１に示したＪＦＥＴ１０の製造工程と同様である。
【００４３】
以下、上述した実施の形態と一部重複する部分もあるが、本発明の特徴的な構成を列挙する。この発明に従った炭化珪素半導体装置であるＪＦＥＴ１０は、基板としてのｎ型基板１１と、第１半導体層（ｐ型層２、１２）と、第２半導体層（ｎ型層１３）と、ソース領域１５と、ドレイン領域１７と、ゲート領域１６とを備える。ｎ型基板１１は、{０００１}面に対するオフ角が３２°以上である主表面１１Ａを有し、炭化珪素（ＳｉＣ）からなる。第１半導体層（ｐ型層２、１２）は、ｎ型基板１１の主表面１１Ａ上に形成され、導電型が第１導電型（ｐ型）である。第２半導体層（ｎ型層１３）は、第１半導体層（ｐ型層２、１２）上に形成され、導電型が第２導電型（ｎ型）である。ソース領域１５およびドレイン領域１７は、第２半導体層（ｎ型層１３）において、互いに間隔を隔てて形成され、導電型が第２導電型（ｎ型）である。ゲート領域１６は、第２半導体層（ｎ型層１３）において、ソース領域１５とドレイン領域１７との間の領域に形成され、導電型が第１導電型（ｐ型）である。
【００４４】
このようにすれば、本発明による炭化珪素半導体装置は横型接合型電界効果トランジスタであって、ドリフト層（ゲート領域１６とドレイン領域１７との間の領域）における電界の印加方向がｎ型基板１１の主表面１１Ａと平行な方向（つまり{０００１}面に対するオフ角が３２°以上となっている面の方向）となっているので、当該電界の印加方向が{０００１}面に平行な方向となっている従来の炭化珪素半導体装置より耐圧を１０％以上高くすることができる。また、本発明によれば、炭化珪素半導体装置におけるチャネル層（ｎ型層１３）内での電流の向きが、{０００１}面に対するオフ角が３２°以上となっているｎ型基板１１の主表面１１Ａと平行な方向となっているので、従来の炭化珪素半導体装置（チャネル層での電流の向きが{０００１}面に平行な方向となっている場合）よりチャネル層（ｎ型層１３）内での電子の移動度を高くすることができる。このため、従来の炭化珪素半導体装置よりオン抵抗を低減できる。
【００４５】
上記ＪＦＥＴ１０では、少なくともゲート領域１６とドレイン領域１７との間において、第２半導体層（ｎ型層１３）の表面層が第１導電型（ｐ型）の第３半導体層（ｐ型層１４）となっていてもよい。この場合、ゲート領域１６とドレイン領域１７との間においてｎ型層１３とｐ型層１４とによりいわゆるＲＥＳＵＲＦ（リサーフ）構造が形成される。つまり、ゲート領域１６とドレイン領域１７との間では、炭化珪素半導体装置のオフ時にはｎ型層１３とｐ型層１４との境界部より空乏層が上下方向（ｎ型基板１１の主表面１１Ａに対して交差する方向）に伸張するため、ゲート領域１６とドレイン領域１７との間の領域（いわゆるドリフト領域）内での電界分布が均一となる。このため、ゲート電極２６付近での電界集中が緩和されるので、当該電界集中による絶縁破壊を抑制できる。その結果、ＪＦＥＴ１０の耐圧特性を向上させることができる。
【００４６】
上記ＪＦＥＴ１０では、第１半導体層（ｐ型層２、１２）が、下部半導体層（ｐ型層２）と上部半導体層（ｐ型層１２）とを含んでいてもよい。下部半導体層（ｐ型層２）は、ｎ型基板１１の主表面１１Ａ上に形成され、導電型が第１導電型（ｐ型）である。上部半導体層（ｐ型層１２）は、ｐ型層２上に形成され、ｐ型層２の不純物濃度より低い不純物濃度を有し、導電型が第１導電型（ｐ型）である。この場合、上部半導体層をいわゆる耐圧保持層として、また、下部半導体層をいわゆる電界緩和層として利用することができる。
【００４７】
上記ＪＦＥＴ１０において、ｎ型基板１１の主表面１１Ａは、{０００１}面に対するオフ角が３８°以上であってもよい。この場合、当該ＪＦＥＴ１０のドリフト層における電界の印加方向が、より電子の移動度が高くなる方向となるため、従来より確実にオン抵抗の低い（従来より１０％以上オン抵抗の低い）ＪＦＥＴ１０を得る事ができる。
【００４８】
上記ＪＦＥＴ１０において、ｎ型基板１１の主表面１１Ａは、{０３-３８}面に対するオフ角が±５°以下であってもよい。ここで、{０３-３８}面に対するオフ角が±５°以下であるとは、たとえば当該主表面１１Ａを構成する結晶面が{０３−３８}面となっている場合、および主表面１１Ａを構成する結晶面について、特定の結晶方位（たとえば＜１−１００＞方向）における｛０３−３８｝面に対するオフ角が−５°以上５°以下の面となっている場合を意味する。なお、「＜１−１００＞方向における{０３−３８}面に対するオフ角」とは、＜１−１００＞方向および＜０００１＞方向の張る平面への上記端面の法線の正射影と、{０３−３８}面の法線とのなす角度であり、その符号は、上記正射影が＜１−１００＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。この場合、ｎ型基板１１の主表面１１Ａが炭化珪素の自然面である{０３−３８}面または当該{０３−３８}面からのオフ角が±５°以下（すなわち実質的に{０３−３８}面と見なせる結晶面）になっているので、すでに述べたようにｎ型基板１１の主表面１１Ａに沿った方向におけるチャネル層内での電子の移動度を高くすることができるとともに、ｎ型基板１１の主表面１１Ａ上に形成されるエピタキシャル層の表面に酸化膜１８などの絶縁膜を形成した場合に、当該酸化膜１８とエピタキシャル層との界面状態を良好なものとすることができる。
【００４９】
上記ＪＦＥＴ１０において、ｎ型基板１１の主表面１１Ａは、{１１−２０}面にするオフ角が±５°以下であってもよい。この場合、ｎ型基板１１の主表面１１Ａが炭化珪素の自然面である{１１−２０}面または当該{１１−２０}面からのオフ角が±５°以下（すなわち実質的に{１１−２０}面と見なせる結晶面）になっているので、すでに述べたようにｎ型基板１１の主表面１１Ａに沿った方向におけるチャネル層内での電子の移動度を高くすることができるとともに、ｎ型基板１１の主表面１１Ａ上に形成されるエピタキシャル層の表面に酸化膜１８などの絶縁膜を形成した場合に、当該酸化膜１８とエピタキシャル層との界面状態を良好なものとすることができる。
【００５０】
上記ＪＦＥＴ１０において、ｎ型基板１１の主表面１１Ａは、{１−１００}面にするオフ角が±５°以下であってもよい。この場合、ｎ型基板１１の主表面１１Ａが炭化珪素の自然面である{１−１００}面または当該{１−１００}面からのオフ角が±５°以下（すなわち実質的に{１−１００}面と見なせる結晶面）になっているので、すでに述べたようにｎ型基板１１の主表面１１Ａに沿った方向におけるチャネル層内での電子の移動度を高くすることができるとともに、ｎ型基板１１の主表面１１Ａ上に形成されるエピタキシャル層の表面に酸化膜１８などの絶縁膜を形成した場合に、当該酸化膜１８とエピタキシャル層との界面状態を良好なものとすることができる。
【００５１】
（実施例１）
本発明の効果を確認するため以下のような実験を行った。
【００５２】
（試料の準備）
図２に示した半導体装置の製造方法を用いて、図１に示した構成のＪＦＥＴであって、基板の主表面の面方位が異なる４種類の試料を、試験用の試料として準備した。まず、図２に示した工程（Ｓ１０）として、４Ｈ−ＳｉＣからなるｎ型基板を４種類準備した。具体的には、本発明の実施例の試料を作成するため、主表面が（０３−３８）面となっているｎ型基板、主表面が（１１−２０）面となっているｎ型基板、主表面が（１−１００）面となっているｎ型基板という３種類の実施例の基板を準備した。また、比較例の試料を作成するため、主表面が（０００１）面となっている４Ｈ−ＳｉＣからなるｎ型基板を準備した。
【００５３】
なお、（０３−３８）面は、｛０００１｝面から＜０１−１０＞方向に５４．７°傾いた面である。また、（１１−２０）面は、｛０００１｝面から＜１１−２０＞方向に９０°傾いた面である。また、（１−１００）面は、｛０００１｝面から＜１-１００＞方向に９０°傾いた面である。上述した面は、いずれもいわゆる自然面である。これらの基板の主表面上にＳｉＣのエピタキシャル層を形成した後、これらのエピタキシャル層の上部表面も上記基板の主表面と同じ結晶面（自然面）となっており、当該自然面上に酸化膜などの絶縁膜を形成した場合に絶縁膜と炭化珪素からなるエピタキシャル層との界面をスムーズにすることができる。このため、信頼性の高い絶縁膜を得る事ができる。
【００５４】
上述した４種類の基板を用いて、実施例１〜３および比較例の試料として、図２〜図１０に示した製造方法により図１に示した構造のＪＦＥＴを作成した。まず、図２の工程（Ｓ２０）を実施した。具体的には、上記基板の主表面上に電界緩和層であるｐ型層２として、ｐ型の不純物密度が５．０×１０１７ｃｍ−３のＳｉＣエピタキシャル層を形成した。ｐ型層２の厚みは０．５μｍとした。なお、ｐ型不純物としてはアルミニウム（Ａｌ）を用いた。次に、ｐ型層２上に、耐圧保持層であるｐ型層１２として、ｐ型の不純物密度が１．０×１０１６ｃｍ−３のＳｉＣエピタキシャル層を形成した。当該ｐ型層１２の厚みは１０μｍとした。なお、ｐ型不純物としてはアルミニウム（Ａｌ）を用いた。
【００５５】
次に、ｐ型層１２上に、チャネル層であるｎ型層１３として、ｎ型の不純物密度が２．０×１０１７ｃｍ−３のＳｉＣエピタキシャル層を形成した。ｎ型層１３の厚みは０．４μｍとした。なお、ｎ型不純物としては窒素（Ｎ）を用いた。次に、ｎ型層１３上に、リサーフ層であるｐ型層１４として、ｐ型の不純物密度が２．０×１０１７ｃｍ−３のＳｉＣエピタキシャル層を形成した。当該ｐ型層１４の厚みは０．３μｍとした。なお、ｐ型不純物としてはアルミニウム（Ａｌ）を用いた。
【００５６】
次に、図２の工程（Ｓ３０）を実施した。具体的には、深さが０．４μｍの溝部３１をドライエッチングにより形成した。次に、図２の工程（Ｓ４０）を実施した。具体的には、ｐ型不純物としてＡｌを上記エピタキシャル層へイオン注入することにより、ｐ型のゲート領域１６および電位保持領域２３（ベースコンタクト領域）を形成した。ゲート領域１６と電位保持領域２３との深さはそれぞれ０．５μｍとした。次に、図２の工程（Ｓ５０）を実施した。具体的には、ｎ型不純物としてリン（Ｐ）を上記エピタキシャル層へイオン注入することによりｎ型のソース領域１５およびドレイン領域１７を形成した。ソース領域１５およびドレイン領域１７の深さはそれぞれ０．５μｍとした。
【００５７】
次に、図２の工程（Ｓ６０）を実施した。具体的には、上記のようにエピタキシャル層においてソース領域１５、ゲート領域１６、ドレイン領域１７、電位保持領域２３が形成された基板に対して、アルゴン（Ａｒ）雰囲気中で加熱温度１７００℃、保持時間を３０分という条件で熱処理（活性化アニール処理）を行った。
【００５８】
次に、図２の工程（Ｓ７０）を実施した。具体的には、上記基板に対して、酸素雰囲気中で加熱温度１３００℃、保持時間を６０分という条件で熱処理することにより、図７に示した酸化膜１８（フィールド酸化膜）を形成した。酸化膜１８の厚みは０．１μｍとした。
【００５９】
次に、図２の工程（Ｓ８０）を実施した。具体的には、リフトオフ法を用いてソース領域１５、ゲート領域１６、ドレイン領域１７、電位保持領域２３の上部表面に接触するようにニッケル（Ｎｉ）を形成した。その後、アルゴン雰囲気中で、加熱温度９５０℃、保持時間２分という条件で熱処理を行うことにより、ソース領域１５、ゲート領域１６、ドレイン領域１７、電位保持領域２３のそれぞれとオーミック接触したコンタクト電極１９を形成した。
【００６０】
次に、図２の工程（Ｓ９０）を実施した。具体的には、Ａｌを蒸着することによりゲート電極２６を形成した。次に、図２の工程（Ｓ１００）を実施した。具体的には、プラズマＣＶＤ法を用いてＳｉＯ２からなる絶縁保護膜２８を形成した。
【００６１】
次に、図２の工程（Ｓ１１０）を実施した。具体的には、絶縁保護膜２８の所定の位置に開口部３３、３４を形成するとともに、Ａｌからなるソース電極２５、ドレイン電極２７、ソース電極パッド、ゲート電極パッド、ドレイン電極パッドを形成した。
【００６２】
（実験方法）
作成した実施例１〜３および比較例の試料について、耐圧（ブレークダウン電圧）およびオン抵抗を測定した。耐圧およびオン抵抗の測定は、試料をプローバーにセットし、ソース電極パッド、ゲート電極パッド、ドレイン電極パッドのそれぞれに当てたプローブ針を半導体パラメータアナライザに接続して行った。
【００６３】
（結果）
オン抵抗について：
比較例の試料におけるオン抵抗を基準とすると、実施例１の試料におけるオン抵抗は比較例の０．８５倍、実施例２の試料におけるオン抵抗は比較例の０．８０倍、実施例３の試料におけるオン抵抗は比較例の０．８０倍となった。
【００６４】
耐圧について：
比較例の試料における耐圧を基準とすると、実施例１の試料における耐圧は比較例の１．２３倍、実施例２の試料における耐圧は比較例の１．３３倍、実施例３の試料における耐圧は比較例の１．３３倍となった。
【００６５】
このように、比較例に比べて本発明の実施例の試料では、オン抵抗を低減できるとともに、耐圧が向上していることがわかる。
【００６６】
（実施例２）
発明者は、４Ｈ−ＳｉＣの破壊電界強度と電子移動度の＜０００１＞方向およびこれに直交する方向に対する測定データから、図１に示したＪＦＥＴを構成する基板の主表面について、｛０００１｝面からの傾き角（オフ角）を異ならせた場合の、ドリフト領域（ドリフト部）の破壊電界強度（耐圧）とチャネルでの電子移動度を算出した。その結果を図１２に示す。
【００６７】
図１２を参照して、図１２に示したグラフの横軸はＪＦＥＴを構成する基板の主表面に関する、｛０００１｝面からの傾き（オフ角）を示しており、単位は（°）である。また、縦軸は、ＪＦＥＴのドリフト部の破壊電界強度（耐圧）およびチャネル層での電子移動度の相対値を示している。なお、耐圧および電子移動度は、基板の主表面に関する｛０００１｝面に対するオフ角が０°である場合の値を基準として、相対値で示されている。図１２から分かるように、基板の主表面に関する｛０００１｝面に対するオフ角が３２°以上であると、耐圧については上記基準値（基板の主表面が{０００１}面である場合の耐圧）の１．１倍以上となっている。さらに、上記オフ角が３８°以上であると、さらにチャネルの電子移動度についても基準値（基板の主表面が{０００１}面である場合の電子移動度）の１．１倍以上となっている。
【００６８】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態および実施例ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６９】
本発明は、炭化珪素からなる基板を用いた横型接合型電界効果トランジスタに対して特に有利に適用される。
【符号の説明】
【００７０】
２，１２，１４ ｐ型層、１０ ＪＦＥＴ、１１ ｎ型基板、１１Ａ 主表面、１３ ｎ型層、１４Ａ 上部表面、１５ ソース領域、１６ ゲート領域、１７ ドレイン領域、１８ 酸化膜、１９ コンタクト電極、２３ 電位保持領域、２５ ソース電極、２６ ゲート電極、２７ ドレイン電極、２８ 絶縁保護膜、３１ 溝部、３３，３４ 開口部。
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置に関し、より特定的には、横型接合型電界効果トランジスタである炭化珪素半導体装置に関する。
【背景技術】
【０００２】
従来、炭化珪素半導体装置として横型接合型電界効果トランジスタが知られている（たとえば、特開２００３−６８７６２号公報（特許文献１）参照）。このような横型接合型電界効果トランジスタでは、チャネル層内の電流の向きとドリフト層内の電界の向きがそれぞれ横方向となっている。そして、横型接合型電界効果トランジスタを炭化珪素（ＳｉＣ）からなる基板上に形成する場合、当該基板としては４Ｈ−ＳｉＣからなり、主表面の面方位が{０００１}面となっている基板を用いることが一般的である。上記のような炭化珪素半導体装置では、チャネル層内の電流の向きとドリフト層内の電界の向きとが、上記基板の主表面に平行な方向（つまり、{０００１}面に平行な方向（たとえば[１１-２０]方向など）となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−６８７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のような従来の炭化珪素半導体装置では、チャネル層内での電流の向きが{０００１}面に平行な方向となっているため、当該チャネル層内での電子の移動度が他の方向に電流を流す場合に比べて低くなっていた。具体的には、{０００１}面に平行な方向（たとえば[１１−２０]方向）における電子の移動度は、{０００１}面に垂直な方向における電子の移動度の約０．８倍である。このため、上述した従来の炭化珪素半導体装置では、一般的な炭化珪素を用いた場合でのオン抵抗の理論値より高いオン抵抗を示すことになっていた。
【０００５】
さらに、上述した従来の炭化珪素半導体装置では、ドリフト層において{０００１}面に平行な方向に電界が印加されるが、当該{０００１}面に平行な方向における炭化珪素の絶縁破壊電界は、{０００１}面に垂直な方向における絶縁破壊電界の約０．７５倍となっている。そのため、上述した従来の炭化珪素半導体装置では、一般的な炭化珪素を用いた場合での耐圧の理論値より低い耐圧を示すことになっていた。このように、従来の炭化珪素半導体装置は、炭化珪素の特性を十分に発揮させているとは言えなかった。
【０００６】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、従来よりオン抵抗が低くかつ高い耐圧を有する炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明に従った炭化珪素半導体装置は、基板と、第１半導体層と、第２半導体層と、ソース領域と、ドレイン領域と、ゲート領域とを備える。基板は、{０００１}面に対するオフ角が３２°以上である主表面を有し、炭化珪素からなる。第１半導体層は、基板の主表面上に形成され、導電型が第１導電型である。第２半導体層は、第１半導体層上に形成され、導電型が第２導電型である。ソース領域およびドレイン領域は、第２半導体層において、互いに間隔を隔てて形成され、導電型が第２導電型である。ゲート領域は、第２半導体層において、ソース領域とドレイン領域との間の領域に形成され、導電型が第１導電型である。
【０００８】
このようにすれば、本発明による炭化珪素半導体装置は横型接合型電界効果トランジスタであって、ドリフト層における電界の印加方向が基板の主表面と平行な方向（つまり{０００１}面に対するオフ角が３２°以上となっている面の方向）となっているので、当該電界の印加方向が{０００１}面に平行な方向となっている従来の炭化珪素半導体装置より耐圧を１０％以上高くすることができる。また、本発明によれば、炭化珪素半導体装置におけるチャネル層内での電流の向きが、{０００１}面に対するオフ角が３２°以上となっている基板の主表面と平行な方向となっているので、従来の炭化珪素半導体装置（チャネル層での電流の向きが{０００１}面に平行な方向となっている場合）よりチャネル層内での電子の移動度を高くすることができる。このため、従来の炭化珪素半導体装置よりオン抵抗を低減できる。
【発明の効果】
【０００９】
本発明によれば、{０００１}面に対するオフ角が大きな結晶面を主表面とする基板を用いることで、従来よりオン抵抗が低くかつ高い耐圧を有する炭化珪素半導体装置を得る事ができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に従った炭化珪素半導体装置の実施の形態１を示す断面模式図である。
【図２】図１に示した炭化珪素半導体装置の製造方法を説明するためのフローチャートである。
【図３】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図４】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図５】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図６】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図７】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図８】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図９】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１０】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１１】本発明に従った炭化珪素半導体装置の実施の形態２を示す断面模式図である。
【図１２】炭化珪素半導体装置における基板の主表面の{０００１}面からの結晶面の傾きと、ドリフト部での破壊電界強度およびチャネルでの電子移動度との関係を示すグラフである。
【発明を実施するための形態】
【００１１】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１２】
（実施の形態１）
図１を参照して、本発明による炭化珪素半導体装置の実施の形態１を説明する。図１に示した炭化珪素半導体装置はＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；接合型電界効果トランジスタ）である。図１に示したＪＦＥＴ１０は、炭化珪素（ＳｉＣ）からなり、導電型がｎ型であるｎ型基板１１と、ｎ型基板１１上に形成された電界緩和層であるｐ型層２と、ｐ型層２上に形成された耐圧保持層としてのｐ型層１２と、ｐ型層１２上に形成されたｎ型層１３と、ｎ型層１３上に形成されたＲＥＳＵＲＦ（リサーフ）層としてのｐ型層１４とを備えている。ここで、上記ｐ型層２、１２、１４およびｎ型層１３は、それぞれ導電型がｐ型およびｎ型であるＳｉＣからなる層である。なお、図１に示したＪＦＥＴは、図１の紙面に垂直な方向（ｎ型基板１１の主表面に沿った方向）に複数個並ぶように配置されていてもよい。また、図１ではｐ型層２とｐ型層１２とが形成されているが、ｎ型基板１１の主表面１１Ａ上に直接ｐ型層１２を形成してもよい。
【００１３】
ｎ型基板１１の主表面１１Ａは、{０００１}面に対するオフ角が３２°以上となっている。また、後述するようにｐ型層２、ｐ型層１２、ｎ型層１３、ｐ型層１４は、ｎ型基板１１の主表面１１Ａ上にエピタキシャル成長された層であるため、それぞれの層における結晶の面方位は基本的にｎ型基板１１の面方位と同様になっている。そのため、各層の主表面（ｎ型基板１１の主表面１１Ａと平行な表面）は、それぞれｎ型基板１１と同様に{０００１}面に対するオフ角が３２°以上となっている。
【００１４】
ｐ型層１４およびｎ型層１３には、ｎ型層１３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含むソース領域１５およびドレイン領域１７が形成されるとともに、ソース領域１５およびドレイン領域１７に挟まれるように、ｐ型層１２、１４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含むゲート領域１６が形成されている。すなわち、ソース領域１５、ゲート領域１６およびドレイン領域１７は、それぞれｐ型層１４を貫通してｎ型層１３に至るように形成されている。また、ソース領域１５、ゲート領域１６およびドレイン領域１７の底部は、ｎ型層１３の内部において、ｐ型層１２の上部表面（ｐ型層１２とｎ型層１３との境界部）から間隔を隔てて配置されている。
【００１５】
また、ソース領域１５から見てゲート領域１６とは反対側には、ｐ型層１４の上部表面（ｎ型層１３の側とは反対側の主面）からｐ型層１４を貫通してｎ型層１３に至るように、溝部３１が形成されている。つまり、溝部３１の底壁は、ｐ型層１２とｎ型層１３との界面から間隔を隔て、ｎ型層１３の内部に位置している。さらに、溝部３１の底壁からｎ型層１３を貫通し、ｐ型層１２に至るように、ｐ型層１２およびｐ型層１４よりも高濃度のｐ型不純物を含む電位保持領域２３が形成されている。この電位保持領域２３の底部は、ｎ型基板１１の上部表面（ｎ型基板１１とｐ型層２との境界部）から間隔を隔てて（より具体的には、ｐ型層２とｐ型層１２との境界部からから間隔を隔ててｐ型層１２の内部に）配置されている。
【００１６】
さらに、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３のそれぞれの上部表面に接触するように、コンタクト電極１９が形成されている。コンタクト電極１９は、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３とオーミック接触可能な材料、たとえばＮｉＳｉ（ニッケルシリサイド）からなっている。
【００１７】
そして、隣接するコンタクト電極１９同士の間には、酸化膜１８が形成されている。より具体的には、絶縁層としての酸化膜１８が、ｐ型層１４の上部表面、溝部３１の底壁および側壁において、コンタクト電極１９が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うコンタクト電極１９同士の間が絶縁されている。
【００１８】
さらに、ソース領域１５、ゲート領域１６およびドレイン領域１７上のコンタクト電極１９の上部表面に接触するように、ソース電極２５、ゲート電極２６およびドレイン電極２７がそれぞれ形成されている。これにより、ソース電極２５、ゲート電極２６およびドレイン電極２７は、コンタクト電極１９を介して、それぞれソース領域１５、ゲート領域１６およびドレイン領域１７と電気的に接続されている。また、ソース電極２５は、電位保持領域２３上のコンタクト電極１９の上部表面にも接触し、コンタクト電極１９を介して電位保持領域２３とも電気的に接続されている。つまり、ソース電極２５は、ソース領域１５上のコンタクト電極１９の上部表面上から電位保持領域２３上のコンタクト電極１９の上部表面上にまで延在するように形成されている。これにより、電位保持領域２３上のコンタクト電極１９は、ソース領域１５上のコンタクト電極１９と同電位に保持されている。
【００１９】
ソース電極２５、ゲート電極２６およびドレイン電極２７は、たとえばアルミニウム（Ａｌ）などの導電体から構成されている。このソース電極２５、ゲート電極２６およびドレイン電極２７は、ＪＦＥＴ１０が並ぶ方向に延在することにより、コンタクト電極１９を介して、それぞれ複数のＪＦＥＴ１０のソース領域１５同士、ゲート領域１６同士およびドレイン領域１７同士を電気的に接続している。このようにして、上記複数個のＪＦＥＴ１０は、ソース領域１５同士を接続するソース電極２５と、ドレイン領域１７同士を接続するドレイン電極２７と、ゲート領域１６同士を接続するゲート電極２６とにより並列に接続されている。
【００２０】
また、図１に示したＪＦＥＴ１０では、酸化膜１８およびゲート電極２６を覆うと共に、ソース電極２５とドレイン電極２７との間の領域を充填するように、絶縁体からなる絶縁保護膜２８が形成されている。絶縁保護膜２８においては、ソース領域１５および電位保持領域２３上の領域と、ドレイン領域１７上の領域とにそれぞれ開口部３３、３４が形成されている。開口部３３、３４の内部に、上記ソース電極２５およびドレイン電極２７が配置されている。ソース電極２５およびドレイン電極２７の上部表面は絶縁保護膜２８の上部表面より上に位置している（つまり、ソース電極２５とドレイン電極２７とはそれぞれその上部が絶縁保護膜２８の上部表面より突出している）。そして、ソース電極２５、ゲート電極２６およびドレイン電極２７は、それぞれソース電極２５、ゲート電極２６およびドレイン電極２７を外部と接続するための、図示していないソース電極パッド、ゲート電極パッドおよびドレイン電極パッドと電気的に接続されている。これらのソース電極パッド、ゲート電極パッドおよびドレイン電極パッドは、絶縁保護膜２８から露出している。これにより、並列に接続されたＪＦＥＴ１０のソース領域１５、ゲート領域１６およびドレイン領域１７に対して、外部から電圧を印加することが可能となっている。そして、ＪＦＥＴ１０が並列に接続されていることにより、ＪＦＥＴ１０を含む半導体装置は電流容量の大容量化に対応することができる。
【００２１】
次に、ＪＦＥＴ１０が、たとえばノーマリーオン型である場合について、その動作を説明する。図１を参照して、ゲート電極２６の電位が０Ｖの状態では、ｎ型層１３において、ドレイン領域１７とゲート領域１６とで挟まれた領域および当該挟まれた領域とｐ型層１２とで挟まれた領域、ならびにゲート領域１６とｐ型層１２とで挟まれた領域は空乏化されておらず、ソース領域１５とドレイン領域１７とはｎ型層１３を介して電気的に接続された状態となっている。そのため、ソース電極２５とドレイン電極２７との間に電界が印加されると、ソース領域１５とドレイン領域１７との間を電子が移動することにより、ソース電極２５とドレイン電極２７との間に電流が流れる（オン状態）。
【００２２】
一方、ゲート電極２６に負の電圧を印加していくと、上記電子が移動すべきドリフト領域（ゲート領域１６とドレイン領域１７との間に位置するｎ型層１３とｐ型層１４との部分）の空乏化が進行し、ソース領域１５とドレイン領域１７とは電気的に遮断された状態となる。そのため、ソース領域１５とドレイン領域１７との間を電子が移動することができず、電流は流れない（オフ状態）。ここで、本実施の形態におけるＪＦＥＴ１０は、ｎ型層１３上に接するようにｐ型層１４（リサーフ層）が形成されたＲＥＳＵＲＦ型ＪＦＥＴとなっている。そのため、上記オフ状態においては、ドリフト領域内の空乏層がｎ型層１３とｐ型層１４との界面から上下方向（厚み方向）に伸張する。その結果、ドリフト領域内の電界分布が均一となり、ゲート領域１６付近の電界集中が緩和され、耐圧が向上している。
【００２３】
また、図１に示したＪＦＥＴ１０では、ソース領域１５からドレイン領域１７に向けて流れる電子の向きを、上述したようにｎ型基板１１の主表面に沿った方向（つまり{０００１}面に対するオフ角が３２°以上となっている結晶面に沿った方向）としているので、従来のＪＦＥＴより（つまり当該電子の向きが{０００１}面に沿った方向となっている場合より）電子の移動度を高くできる。このため、ＪＦＥＴ１０でのオン抵抗を従来より低減できる。また、本発明によるＪＦＥＴ１０のドリフト層における電界の印加方向も、上記{０００１}面に対するオフ角が３２°以上となっている結晶面に沿った方向となっているので、上述した従来のＪＦＥＴより耐圧を高くすることができる。
【００２４】
次に、図２〜図１０を参照して、実施の形態１における炭化珪素半導体装置であるＪＦＥＴ１０の製造方法について説明する。
【００２５】
図２を参照して、実施の形態１におけるＪＦＥＴ１０の製造方法においては、まず、工程（Ｓ１０）として、基板準備工程が実施される。具体的には、工程（Ｓ１０）では、図５に示すように、高濃度のｎ型不純物を含むＳｉＣからなるｎ型基板１１が準備される。また、当該ｎ型基板１１の主表面は、{０００１}面に対するオフ角が３２°以上、より好ましくは当該オフ角が３８°以上となっている。このようなｎ型基板１１は、従来周知の任意の方法で得る事ができる。たとえば、１つの主面が{０００１}面となっているＳｉＣインゴットを、所定の結晶面が露出するように（{０００１}面に対して傾斜した方向に沿って）スライスすることにより、当該ｎ型基板１１を得る事ができる。
【００２６】
次に、図２を参照して、工程（Ｓ２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２０）では、図３を参照して、工程（Ｓ１０）において準備されたｎ型基板１１の一方の主面上に、たとえば気相エピタキシャル成長によりＳｉＣからなるｐ型層２、ｐ型層１２、ｎ型層１３およびｐ型層１４が順次形成される。気相エピタキシャル成長においては、たとえば材料ガスとしてシラン（ＳｉＨ４）ガスおよびプロパン（Ｃ３Ｈ８）ガスを用い、キャリアガスとして水素（Ｈ２）ガスを採用することができる。また、ｐ型層を形成するためのｐ型不純物源としては、たとえばジボラン（Ｂ２Ｈ６）やトリメチルアルミニウム（ＴＭＡ）を、ｎ型層を形成するためのｎ型不純物としては、たとえば窒素（Ｎ２）を採用することができる。
【００２７】
次に、図２を参照して、工程（Ｓ３０）として、溝部形成工程が実施される。具体的には、工程（Ｓ３０）では、図４に示すように、ｐ型層１４の上部表面１４Ａからｐ型層１４を貫通してｎ型層１３に至るように、溝部３１が形成される。溝部３１の形成は、たとえば所望の溝部３１の形成位置に開口を有するマスク層をｐ型層１４の上部表面１４Ａ上に形成した後、たとえばＳＦ６ガスを用いたドライエッチングにより実施することができる。
【００２８】
次に、工程（Ｓ４０）として、第１イオン注入工程が実施される。この工程（Ｓ４０）では、高濃度のｐ型不純物を含む領域であるゲート領域および電位保持領域（ベースコンタクト領域）が形成される。具体的には、図５を参照して、まず、ｐ型層１４の上部表面１４Ａ上および溝部３１の内壁にレジストが塗布された後、露光および現像が行なわれ、所望のゲート領域１６および電位保持領域２３の平面形状に応じた領域に開口を有するレジスト膜が形成される。そして、このレジスト膜をマスクとして用いて、Ａｌ（アルミニウム）、Ｂ（ホウ素）などのｐ型不純物がイオン注入によりｐ型層１４、ｎ型層１３およびｐ型層１２に導入される。これにより、ゲート領域１６および電位保持領域２３が形成される。
【００２９】
次に、工程（Ｓ５０）として、第２イオン注入工程が実施される。この工程（Ｓ５０）では、高濃度のｎ型不純物を含む領域であるソース領域１５およびドレイン領域１７が形成される。具体的には、図６を参照して、まず、工程（Ｓ４０）と同様の手順で、所望のソース領域１５およびドレイン領域１７の平面形状に応じた領域に開口を有するレジスト膜が形成される。そして、このレジスト膜をマスクとして用いて、Ｐ（リン）、Ｎ（窒素）などのｎ型不純物がイオン注入によりｐ型層１４およびｎ型層１３に導入される。これにより、ソース領域１５およびドレイン領域１７が形成される。
【００３０】
次に、図２を参照して、工程（Ｓ６０）として活性化アニール工程が実施される。この工程（Ｓ６０）では、工程（Ｓ５０）において形成されたレジスト膜が除去された後、工程（Ｓ４０）および工程（Ｓ５０）においてイオン注入が実施されたｐ型層１４、ｎ型層１３およびｐ型層１２が加熱されることにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。活性化アニールは、たとえばアルゴンガス雰囲気中において、１７００℃程度の温度に３０分間程度保持する熱処理を実施することにより行なうことができる。
【００３１】
次に、工程（Ｓ７０）として、酸化膜形成工程が実施される。この工程（Ｓ７０）では、図７を参照して、工程（Ｓ１０）〜工程（Ｓ６０）までが実施されて所望のイオン注入層を含むｐ型層１４、ｎ型層１３、ｐ型層１２およびｐ型層２が形成されたｎ型基板１１が熱酸化される。これにより、二酸化珪素（ＳｉＯ２）からなる酸化膜１８が、ｐ型層１４の上部表面１４Ａおよび溝部３１の内壁を覆うように形成される。
【００３２】
次に、図２を参照して、工程（Ｓ８０）としてコンタクト電極形成工程が実施される。この工程（Ｓ８０）では、図８を参照して、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３のそれぞれの上部表面に接触するように、たとえばＮｉＳｉからなるコンタクト電極１９が形成される。具体的には、まず、工程（Ｓ４０）と同様の手順で所望のコンタクト電極１９の平面形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３上の酸化膜１８が除去される。
【００３３】
その後、たとえばＮｉ（ニッケル）が蒸着されることにより、酸化膜１８から露出したソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３上、およびレジスト膜上にニッケル層が形成される。さらに、レジスト膜が除去されることにより、レジスト膜上のニッケル層が除去（リフトオフ）されて、酸化膜１８から露出したソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３上にニッケル層が残存する。そして、たとえば９００°以上１０００℃以下といった温度範囲の所定温度（たとえば９５０℃）に加熱する熱処理が実施されることにより、ニッケル層がシリサイド化する。これにより、図８に示すように、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３にオーミック接触可能なＮｉＳｉからなるオーミック電極であるコンタクト電極１９が形成される。
【００３４】
次に、図２を参照して、工程（Ｓ９０）として、電極形成工程が実施される。この工程（Ｓ９０）では、図９を参照して、ゲート領域１６上のコンタクト電極１９の上部表面に接触するゲート電極２６が形成される。ゲート電極２６およびドレイン電極２７は、たとえばソース電極２５、ゲート電極２６およびドレイン電極２７を形成すべき所望の領域に開口を有するレジスト膜を形成し、Ａｌを蒸着した後、レジスト膜とともにレジスト膜上のＡｌを除去すること（リフトオフ）により形成することができる。
【００３５】
次に、図２を参照して、工程（Ｓ１００）として、絶縁保護膜形成工程が実施される。この工程（Ｓ１００）では、図１０および図１を参照して、ゲート電極２６、コンタクト電極１９および酸化膜１８を覆い、たとえばＳｉＯ２などの絶縁体からなる絶縁保護膜２８が形成される。具体的には、たとえばＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）により、ゲート電極２６、ソース領域１５とドレイン領域１７と電位保持領域２３との上にそれぞれ配置されたコンタクト電極１９、および酸化膜１８を覆うＳｉＯ２膜からなる絶縁保護膜２８（図１０参照）が形成される。
【００３６】
次に、図４を参照して、工程（Ｓ１１０）として、電極パッド形成工程が実施される。この工程（Ｓ１１０）では、図１を参照して、ソース領域１５および電位保持領域２３上のコンタクト電極１９の上部表面に接触するソース電極２５、ドレイン領域１７上のコンタクト電極１９の上部表面に接触するドレイン電極２７、さらにソース電極２５に電気的に接続されたソース電極パッド、ゲート電極２６に電気的に接続されたゲート電極パッド、ドレイン電極２７に電気的に接続されたドレイン電極パッドが形成される。具体的には、まず図１０に示すように絶縁保護膜２８においてソース領域１５、ドレイン領域１７および電位保持領域２３上に位置する領域に、フォトリソグラフィ法を用いて開口部３３、３４が形成される。開口部３３、３４の形成方法としては、たとえば絶縁保護膜２８の主表面上に、開口部３３、３４の平面形状と同様の開口を有するレジスト膜を形成し、当該レジスト膜をマスクとして用いて絶縁保護膜２８の一部をエッチングなどにより除去する。このようにして、図１０に示すように絶縁保護膜２８において上記開口部３３、３４が形成される。なお、上記のように開口部３３、３４が形成された後、レジスト膜を従来周知の任意の方法により除去すれば、図１０に示すような構造を得る事ができる。
【００３７】
そして、ソース電極２５およびドレイン電極２７は、たとえばソース電極２５およびドレイン電極２７を形成すべき所望の領域（上記開口部３３、３４が形成された領域）に開口を有するレジスト膜を形成し、Ａｌを蒸着した後、レジスト膜とともにレジスト膜上のＡｌを除去すること（リフトオフ）により形成することができる。また、ソース電極２５に接続されるソース電極パッド、ドレイン電極２７に接続されるドレイン電極パッド、ゲート電極２６に接続されるゲート電極パッドは、たとえば上記ソース電極２５およびドレイン電極２７を形成するときに同時に形成してもよい。すなわち、上記レジスト膜において、ゲート電極２６と一部重なる領域であってゲート電極パッドが形成されるべき領域に開口を形成しておき、ソース電極２５およびドレイン電極２７となるべきＡｌを蒸着するときに、当該開口内部に同時にＡｌを蒸着し、その後リフトオフによってゲート電極パッドを形成してもよい。また、ソース電極パッドおよびドレイン電極パッドについても、同様に上記ゲート電極パッドを形成する方法と同様の方法により形成してもよい。
【００３８】
なお、ソース電極２５およびドレイン電極２７を形成するために用いる上記レジスト膜として、上記開口部３３、３４を形成するために用いたレジスト膜を流用してもよい。すなわち、上記のように開口部３３、３４を、レジスト膜をマスクとしてエッチングにより形成した後、当該レジスト膜を除去することなく、上記のようにＡｌなどの電極を構成する導電体膜を形成してから、リフトオフにより開口部３３、３４内部にソース電極２５およびドレイン電極２７を形成してもよい。
【００３９】
ここで、工程（Ｓ１０）において準備されたｎ型基板１１上に、工程（Ｓ２０）〜（Ｓ８０）においては、上記ＪＦＥＴ１０の構造が複数個並べて形成されてもよい。そして、工程（Ｓ９０）〜工程（Ｓ１１０）においてソース電極２５、ゲート電極２６およびドレイン電極２７が、図１を参照して、コンタクト電極１９を介して、それぞれ複数の上記ＪＦＥＴ１０のソース領域１５同士、ゲート領域１６同士およびドレイン領域１７同士を接続するように形成される。これにより、複数個のＪＦＥＴ１０が、ソース領域１５同士を接続するソース電極２５と、ドレイン領域１７同士を接続するドレイン電極２７と、ゲート領域１６同士を接続するゲート電極２６とにより並列に接続される。以上の工程により、本実施の形態におけるＪＦＥＴ１０は完成する。
【００４０】
（実施の形態２）
図１１を参照して、本発明による炭化珪素半導体装置の実施の形態２を説明する。図１１に示した炭化珪素半導体装置は、図１に示した炭化珪素半導体装置と同様にＪＦＥＴであって、基本的には図１に示したＪＦＥＴ１０と同様の構造を備えるが、ｎ型層１３上には図１に示すようなｐ型層１４は形成されていない点が、図１に示したＪＦＥＴ１０とは異なっている。すなわち、図１１に示したＪＦＥＴ１０では、ｎ型層１３においてソース領域１５、ゲート領域１６、ドレイン領域１７が形成されており、また、ｎ型層１３の上部表面（および溝部３１の内壁）上に酸化膜１８が形成されている。
【００４１】
図１１に示したＪＦＥＴ１０においては、図１に示したＪＦＥＴ１０におけるリサーフ層としてのｐ型層１４が形成されていることによる効果は得られないものの、ｎ型基板１１が、{０００１}面に対するオフ角が３２°以上である主表面を有することから、図１に示したＪＦＥＴ１０と同様に、従来のＪＦＥＴよりチャネル層内での電子の移動度を高くするとともに、耐圧も高くすることができる。
【００４２】
また、図１１に示したＪＦＥＴ１０の製造方法は、基本的に図１に示したＪＦＥＴ１０の製造方法と同様であるが、図２に示したエピタキシャル成長工程である工程（Ｓ２０）において、ｎ型基板１１の主表面上に、ｐ型層２、ｐ型層１２、ｎ型層１３のみが形成される（つまりｎ型層１３上にはリサーフ層であるｐ型層１４は形成されない）。この点のみ、図１に示したＪＦＥＴ１０の製造方法と異なっており、他の製造工程は図１に示したＪＦＥＴ１０の製造工程と同様である。
【００４３】
以下、上述した実施の形態と一部重複する部分もあるが、本発明の特徴的な構成を列挙する。この発明に従った炭化珪素半導体装置であるＪＦＥＴ１０は、基板としてのｎ型基板１１と、第１半導体層（ｐ型層２、１２）と、第２半導体層（ｎ型層１３）と、ソース領域１５と、ドレイン領域１７と、ゲート領域１６とを備える。ｎ型基板１１は、{０００１}面に対するオフ角が３２°以上である主表面１１Ａを有し、炭化珪素（ＳｉＣ）からなる。第１半導体層（ｐ型層２、１２）は、ｎ型基板１１の主表面１１Ａ上に形成され、導電型が第１導電型（ｐ型）である。第２半導体層（ｎ型層１３）は、第１半導体層（ｐ型層２、１２）上に形成され、導電型が第２導電型（ｎ型）である。ソース領域１５およびドレイン領域１７は、第２半導体層（ｎ型層１３）において、互いに間隔を隔てて形成され、導電型が第２導電型（ｎ型）である。ゲート領域１６は、第２半導体層（ｎ型層１３）において、ソース領域１５とドレイン領域１７との間の領域に形成され、導電型が第１導電型（ｐ型）である。
【００４４】
このようにすれば、本発明による炭化珪素半導体装置は横型接合型電界効果トランジスタであって、ドリフト層（ゲート領域１６とドレイン領域１７との間の領域）における電界の印加方向がｎ型基板１１の主表面１１Ａと平行な方向（つまり{０００１}面に対するオフ角が３２°以上となっている面の方向）となっているので、当該電界の印加方向が{０００１}面に平行な方向となっている従来の炭化珪素半導体装置より耐圧を１０％以上高くすることができる。また、本発明によれば、炭化珪素半導体装置におけるチャネル層（ｎ型層１３）内での電流の向きが、{０００１}面に対するオフ角が３２°以上となっているｎ型基板１１の主表面１１Ａと平行な方向となっているので、従来の炭化珪素半導体装置（チャネル層での電流の向きが{０００１}面に平行な方向となっている場合）よりチャネル層（ｎ型層１３）内での電子の移動度を高くすることができる。このため、従来の炭化珪素半導体装置よりオン抵抗を低減できる。
【００４５】
上記ＪＦＥＴ１０では、少なくともゲート領域１６とドレイン領域１７との間において、第２半導体層（ｎ型層１３）の表面層が第１導電型（ｐ型）の第３半導体層（ｐ型層１４）となっていてもよい。この場合、ゲート領域１６とドレイン領域１７との間においてｎ型層１３とｐ型層１４とによりいわゆるＲＥＳＵＲＦ（リサーフ）構造が形成される。つまり、ゲート領域１６とドレイン領域１７との間では、炭化珪素半導体装置のオフ時にはｎ型層１３とｐ型層１４との境界部より空乏層が上下方向（ｎ型基板１１の主表面１１Ａに対して交差する方向）に伸張するため、ゲート領域１６とドレイン領域１７との間の領域（いわゆるドリフト領域）内での電界分布が均一となる。このため、ゲート電極２６付近での電界集中が緩和されるので、当該電界集中による絶縁破壊を抑制できる。その結果、ＪＦＥＴ１０の耐圧特性を向上させることができる。
【００４６】
上記ＪＦＥＴ１０では、第１半導体層（ｐ型層２、１２）が、下部半導体層（ｐ型層２）と上部半導体層（ｐ型層１２）とを含んでいてもよい。下部半導体層（ｐ型層２）は、ｎ型基板１１の主表面１１Ａ上に形成され、導電型が第１導電型（ｐ型）である。上部半導体層（ｐ型層１２）は、ｐ型層２上に形成され、ｐ型層２の不純物濃度より低い不純物濃度を有し、導電型が第１導電型（ｐ型）である。この場合、上部半導体層をいわゆる耐圧保持層として、また、下部半導体層をいわゆる電界緩和層として利用することができる。
【００４７】
上記ＪＦＥＴ１０において、ｎ型基板１１の主表面１１Ａは、{０００１}面に対するオフ角が３８°以上であってもよい。この場合、当該ＪＦＥＴ１０のドリフト層における電界の印加方向が、より電子の移動度が高くなる方向となるため、従来より確実にオン抵抗の低い（従来より１０％以上オン抵抗の低い）ＪＦＥＴ１０を得る事ができる。
【００４８】
上記ＪＦＥＴ１０において、ｎ型基板１１の主表面１１Ａは、{０３-３８}面に対するオフ角が±５°以下であってもよい。ここで、{０３-３８}面に対するオフ角が±５°以下であるとは、たとえば当該主表面１１Ａを構成する結晶面が{０３−３８}面となっている場合、および主表面１１Ａを構成する結晶面について、特定の結晶方位（たとえば＜１−１００＞方向）における｛０３−３８｝面に対するオフ角が−５°以上５°以下の面となっている場合を意味する。なお、「＜１−１００＞方向における{０３−３８}面に対するオフ角」とは、＜１−１００＞方向および＜０００１＞方向の張る平面への上記端面の法線の正射影と、{０３−３８}面の法線とのなす角度であり、その符号は、上記正射影が＜１−１００＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。この場合、ｎ型基板１１の主表面１１Ａが炭化珪素の自然面である{０３−３８}面または当該{０３−３８}面からのオフ角が±５°以下（すなわち実質的に{０３−３８}面と見なせる結晶面）になっているので、すでに述べたようにｎ型基板１１の主表面１１Ａに沿った方向におけるチャネル層内での電子の移動度を高くすることができるとともに、ｎ型基板１１の主表面１１Ａ上に形成されるエピタキシャル層の表面に酸化膜１８などの絶縁膜を形成した場合に、当該酸化膜１８とエピタキシャル層との界面状態を良好なものとすることができる。
【００４９】
上記ＪＦＥＴ１０において、ｎ型基板１１の主表面１１Ａは、{１１−２０}面にするオフ角が±５°以下であってもよい。この場合、ｎ型基板１１の主表面１１Ａが炭化珪素の自然面である{１１−２０}面または当該{１１−２０}面からのオフ角が±５°以下（すなわち実質的に{１１−２０}面と見なせる結晶面）になっているので、すでに述べたようにｎ型基板１１の主表面１１Ａに沿った方向におけるチャネル層内での電子の移動度を高くすることができるとともに、ｎ型基板１１の主表面１１Ａ上に形成されるエピタキシャル層の表面に酸化膜１８などの絶縁膜を形成した場合に、当該酸化膜１８とエピタキシャル層との界面状態を良好なものとすることができる。
【００５０】
上記ＪＦＥＴ１０において、ｎ型基板１１の主表面１１Ａは、{１−１００}面にするオフ角が±５°以下であってもよい。この場合、ｎ型基板１１の主表面１１Ａが炭化珪素の自然面である{１−１００}面または当該{１−１００}面からのオフ角が±５°以下（すなわち実質的に{１−１００}面と見なせる結晶面）になっているので、すでに述べたようにｎ型基板１１の主表面１１Ａに沿った方向におけるチャネル層内での電子の移動度を高くすることができるとともに、ｎ型基板１１の主表面１１Ａ上に形成されるエピタキシャル層の表面に酸化膜１８などの絶縁膜を形成した場合に、当該酸化膜１８とエピタキシャル層との界面状態を良好なものとすることができる。
【００５１】
（実施例１）
本発明の効果を確認するため以下のような実験を行った。
【００５２】
（試料の準備）
図２に示した半導体装置の製造方法を用いて、図１に示した構成のＪＦＥＴであって、基板の主表面の面方位が異なる４種類の試料を、試験用の試料として準備した。まず、図２に示した工程（Ｓ１０）として、４Ｈ−ＳｉＣからなるｎ型基板を４種類準備した。具体的には、本発明の実施例の試料を作成するため、主表面が（０３−３８）面となっているｎ型基板、主表面が（１１−２０）面となっているｎ型基板、主表面が（１−１００）面となっているｎ型基板という３種類の実施例の基板を準備した。また、比較例の試料を作成するため、主表面が（０００１）面となっている４Ｈ−ＳｉＣからなるｎ型基板を準備した。
【００５３】
なお、（０３−３８）面は、｛０００１｝面から＜０１−１０＞方向に５４．７°傾いた面である。また、（１１−２０）面は、｛０００１｝面から＜１１−２０＞方向に９０°傾いた面である。また、（１−１００）面は、｛０００１｝面から＜１-１００＞方向に９０°傾いた面である。上述した面は、いずれもいわゆる自然面である。これらの基板の主表面上にＳｉＣのエピタキシャル層を形成した後、これらのエピタキシャル層の上部表面も上記基板の主表面と同じ結晶面（自然面）となっており、当該自然面上に酸化膜などの絶縁膜を形成した場合に絶縁膜と炭化珪素からなるエピタキシャル層との界面をスムーズにすることができる。このため、信頼性の高い絶縁膜を得る事ができる。
【００５４】
上述した４種類の基板を用いて、実施例１〜３および比較例の試料として、図２〜図１０に示した製造方法により図１に示した構造のＪＦＥＴを作成した。まず、図２の工程（Ｓ２０）を実施した。具体的には、上記基板の主表面上に電界緩和層であるｐ型層２として、ｐ型の不純物密度が５．０×１０１７ｃｍ−３のＳｉＣエピタキシャル層を形成した。ｐ型層２の厚みは０．５μｍとした。なお、ｐ型不純物としてはアルミニウム（Ａｌ）を用いた。次に、ｐ型層２上に、耐圧保持層であるｐ型層１２として、ｐ型の不純物密度が１．０×１０１６ｃｍ−３のＳｉＣエピタキシャル層を形成した。当該ｐ型層１２の厚みは１０μｍとした。なお、ｐ型不純物としてはアルミニウム（Ａｌ）を用いた。
【００５５】
次に、ｐ型層１２上に、チャネル層であるｎ型層１３として、ｎ型の不純物密度が２．０×１０１７ｃｍ−３のＳｉＣエピタキシャル層を形成した。ｎ型層１３の厚みは０．４μｍとした。なお、ｎ型不純物としては窒素（Ｎ）を用いた。次に、ｎ型層１３上に、リサーフ層であるｐ型層１４として、ｐ型の不純物密度が２．０×１０１７ｃｍ−３のＳｉＣエピタキシャル層を形成した。当該ｐ型層１４の厚みは０．３μｍとした。なお、ｐ型不純物としてはアルミニウム（Ａｌ）を用いた。
【００５６】
次に、図２の工程（Ｓ３０）を実施した。具体的には、深さが０．４μｍの溝部３１をドライエッチングにより形成した。次に、図２の工程（Ｓ４０）を実施した。具体的には、ｐ型不純物としてＡｌを上記エピタキシャル層へイオン注入することにより、ｐ型のゲート領域１６および電位保持領域２３（ベースコンタクト領域）を形成した。ゲート領域１６と電位保持領域２３との深さはそれぞれ０．５μｍとした。次に、図２の工程（Ｓ５０）を実施した。具体的には、ｎ型不純物としてリン（Ｐ）を上記エピタキシャル層へイオン注入することによりｎ型のソース領域１５およびドレイン領域１７を形成した。ソース領域１５およびドレイン領域１７の深さはそれぞれ０．５μｍとした。
【００５７】
次に、図２の工程（Ｓ６０）を実施した。具体的には、上記のようにエピタキシャル層においてソース領域１５、ゲート領域１６、ドレイン領域１７、電位保持領域２３が形成された基板に対して、アルゴン（Ａｒ）雰囲気中で加熱温度１７００℃、保持時間を３０分という条件で熱処理（活性化アニール処理）を行った。
【００５８】
次に、図２の工程（Ｓ７０）を実施した。具体的には、上記基板に対して、酸素雰囲気中で加熱温度１３００℃、保持時間を６０分という条件で熱処理することにより、図７に示した酸化膜１８（フィールド酸化膜）を形成した。酸化膜１８の厚みは０．１μｍとした。
【００５９】
次に、図２の工程（Ｓ８０）を実施した。具体的には、リフトオフ法を用いてソース領域１５、ゲート領域１６、ドレイン領域１７、電位保持領域２３の上部表面に接触するようにニッケル（Ｎｉ）を形成した。その後、アルゴン雰囲気中で、加熱温度９５０℃、保持時間２分という条件で熱処理を行うことにより、ソース領域１５、ゲート領域１６、ドレイン領域１７、電位保持領域２３のそれぞれとオーミック接触したコンタクト電極１９を形成した。
【００６０】
次に、図２の工程（Ｓ９０）を実施した。具体的には、Ａｌを蒸着することによりゲート電極２６を形成した。次に、図２の工程（Ｓ１００）を実施した。具体的には、プラズマＣＶＤ法を用いてＳｉＯ２からなる絶縁保護膜２８を形成した。
【００６１】
次に、図２の工程（Ｓ１１０）を実施した。具体的には、絶縁保護膜２８の所定の位置に開口部３３、３４を形成するとともに、Ａｌからなるソース電極２５、ドレイン電極２７、ソース電極パッド、ゲート電極パッド、ドレイン電極パッドを形成した。
【００６２】
（実験方法）
作成した実施例１〜３および比較例の試料について、耐圧（ブレークダウン電圧）およびオン抵抗を測定した。耐圧およびオン抵抗の測定は、試料をプローバーにセットし、ソース電極パッド、ゲート電極パッド、ドレイン電極パッドのそれぞれに当てたプローブ針を半導体パラメータアナライザに接続して行った。
【００６３】
（結果）
オン抵抗について：
比較例の試料におけるオン抵抗を基準とすると、実施例１の試料におけるオン抵抗は比較例の０．８５倍、実施例２の試料におけるオン抵抗は比較例の０．８０倍、実施例３の試料におけるオン抵抗は比較例の０．８０倍となった。
【００６４】
耐圧について：
比較例の試料における耐圧を基準とすると、実施例１の試料における耐圧は比較例の１．２３倍、実施例２の試料における耐圧は比較例の１．３３倍、実施例３の試料における耐圧は比較例の１．３３倍となった。
【００６５】
このように、比較例に比べて本発明の実施例の試料では、オン抵抗を低減できるとともに、耐圧が向上していることがわかる。
【００６６】
（実施例２）
発明者は、４Ｈ−ＳｉＣの破壊電界強度と電子移動度の＜０００１＞方向およびこれに直交する方向に対する測定データから、図１に示したＪＦＥＴを構成する基板の主表面について、｛０００１｝面からの傾き角（オフ角）を異ならせた場合の、ドリフト領域（ドリフト部）の破壊電界強度（耐圧）とチャネルでの電子移動度を算出した。その結果を図１２に示す。
【００６７】
図１２を参照して、図１２に示したグラフの横軸はＪＦＥＴを構成する基板の主表面に関する、｛０００１｝面からの傾き（オフ角）を示しており、単位は（°）である。また、縦軸は、ＪＦＥＴのドリフト部の破壊電界強度（耐圧）およびチャネル層での電子移動度の相対値を示している。なお、耐圧および電子移動度は、基板の主表面に関する｛０００１｝面に対するオフ角が０°である場合の値を基準として、相対値で示されている。図１２から分かるように、基板の主表面に関する｛０００１｝面に対するオフ角が３２°以上であると、耐圧については上記基準値（基板の主表面が{０００１}面である場合の耐圧）の１．１倍以上となっている。さらに、上記オフ角が３８°以上であると、さらにチャネルの電子移動度についても基準値（基板の主表面が{０００１}面である場合の電子移動度）の１．１倍以上となっている。
【００６８】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態および実施例ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６９】
本発明は、炭化珪素からなる基板を用いた横型接合型電界効果トランジスタに対して特に有利に適用される。
【符号の説明】
【００７０】
２，１２，１４ ｐ型層、１０ ＪＦＥＴ、１１ ｎ型基板、１１Ａ 主表面、１３ ｎ型層、１４Ａ 上部表面、１５ ソース領域、１６ ゲート領域、１７ ドレイン領域、１８ 酸化膜、１９ コンタクト電極、２３ 電位保持領域、２５ ソース電極、２６ ゲート電極、２７ ドレイン電極、２８ 絶縁保護膜、３１ 溝部、３３，３４ 開口部。
【特許請求の範囲】
【請求項１】
{０００１}面に対するオフ角が３２°以上である主表面を有し、炭化珪素からなる基板と、
前記基板の主表面上に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成された、第２導電型の第２半導体層と、
前記第２半導体層において、互いに間隔を隔てて形成された第２導電型のソース領域およびドレイン領域と、
前記第２半導体層において、前記ソース領域と前記ドレイン領域との間の領域に形成された第１導電型のゲート領域とを備える、炭化珪素半導体装置。
【請求項２】
少なくとも前記ゲート領域と前記ドレイン領域との間において、前記第２半導体層の表面層が第１導電型の第３半導体層となっている、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第１半導体層は、
前記基板の主表面上に形成された第１導電型の下部半導体層と、
前記下部半導体層上に形成され、前記下部半導体層の不純物濃度より低い不純物濃度を有する第１導電型の上部半導体層とを含む、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記基板の前記主表面は、{０００１}面に対するオフ角が３８°以上である、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記基板の前記主表面は、{０３-３８}面に対するオフ角が±５°以下である、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記基板の前記主表面は、{１１−２０}面に対するオフ角が±５°以下である、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記基板の前記主表面は、{１−１００}面に対するオフ角が±５°以下である、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項１】
{０００１}面に対するオフ角が３２°以上である主表面を有し、炭化珪素からなる基板と、
前記基板の主表面上に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成された、第２導電型の第２半導体層と、
前記第２半導体層において、互いに間隔を隔てて形成された第２導電型のソース領域およびドレイン領域と、
前記第２半導体層において、前記ソース領域と前記ドレイン領域との間の領域に形成された第１導電型のゲート領域とを備える、炭化珪素半導体装置。
【請求項２】
少なくとも前記ゲート領域と前記ドレイン領域との間において、前記第２半導体層の表面層が第１導電型の第３半導体層となっている、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第１半導体層は、
前記基板の主表面上に形成された第１導電型の下部半導体層と、
前記下部半導体層上に形成され、前記下部半導体層の不純物濃度より低い不純物濃度を有する第１導電型の上部半導体層とを含む、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記基板の前記主表面は、{０００１}面に対するオフ角が３８°以上である、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記基板の前記主表面は、{０３-３８}面に対するオフ角が±５°以下である、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記基板の前記主表面は、{１１−２０}面に対するオフ角が±５°以下である、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記基板の前記主表面は、{１−１００}面に対するオフ角が±５°以下である、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１０９３４８（Ｐ２０１２−１０９３４８Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５５９４０（Ｐ２０１０−２５５９４０）
【出願日】平成２２年１１月１６日（２０１０．１１．１６）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１６日（２０１０．１１．１６）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
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