電界効果トランジスタ
実施の形態に係る自己修復型電界効果トランジスタ（ＦＥＴ）装置は、各々がヒューズリンクを有する複数のＦＥＴセルを含む。ヒューズリンクは、対応するセルにおける高電流イベント時に飛ぶように調節される。
【発明の詳細な説明】
【背景技術】
【０００１】
半導体製造技術が進歩を続けるにつれて、電界効果トランジスタ（ＦＥＴ）などの装置は、小型化および安価になり続けている。このような装置のデザインおよびレイアウトは、技術的に、特定の最小サイズ、間隔、配置、装置の様々な構造の重なり、および製造方法によって制約されている。製造の間に、装置のあるパーセントがプロセスのばらつきにより欠陥品となる。
【０００２】
典型的なパワーＭＯＳＦＥＴ装置は、数千から数百万の並列ＭＯＳＦＥＴセルを有しうる。並列接続されたセルの大多数により、装置が高電流を扱うことができ、かつ低抵抗を持つようになる。一般的に、より高電流になると、装置の能力がもたらす電流が高くなるほど、装置中に存在するセルの数が多くなる。装置中の一つのセルに、ゲート−ソース間、またはソース−ドレイン間の短絡などの不具合が生じると、一般的に、当該不具合が装置全体にダメージを及ぼす。それゆえ、あるセルに不具合が生じると、装置全体が使用不可能になり、製造歩留まりの低下を招く。また、大規模な並列セル構造により、装置を検査することが難しくなる。特に、ソース−ゲート間およびドレイン−ゲート間の非破局的な不具合は容易に検出することができない。このため、非破局的な装置により、装置および装置が使用される電子機器の信頼性が高められる。
【発明の開示】
【０００３】
ここで提示される実施の形態は、自己修復型トランジスタに関する。ある実施の形態では、電界効果トランジスタ（ＦＢＴ）装置は、複数のＦＥＴセルを含む。誘電体層は、複数のセルと装置のソースインターコネクトとの間に位置する。各セルのソースコンタクトは、対応するソースヒューズリンク(source fuse link)によってソースインターコネクトに接続している。
【０００４】
他の実施の形態では、集積回路（ＩＣ）は、ドレイン領域、ゲート領域、複数のソース領域、複数のボディ領域および複数のゲート絶縁体領域を含む。ゲート領域は、ドレイン領域の上に位置しており、ゲート領域の第１の部分は、第１の実質的に平行な複数の細長い構造として形成されており、ゲート領域の第２の部分は、第１の実質的に平行な複数の細長い構造に直交する第２の実質的に平行な複数の細長い構造として形成されている。複数のソース領域は、第１および第２の実質的に平行な複数の細長い構造によって定義される各セル内で、ゲート領域の周辺近傍に位置している。複数のボディ領域は、各セル内で、ドレイン領域とソース領域との間に位置している。ゲート絶縁体領域は、ゲート領域と複数のソース領域の間、ゲート領域と複数のボディ領域の間、およびゲート領域とドレイン領域の間に位置している。また、（ＩＣ）は、複数のソースコンタクト、ソースインターコネクト、および複数のソースヒューズリンクを含む。複数のソースコンタクトは、それぞれ、対応するソース領域と接続している。ソースヒューズリンクにより、対応するソースコンタクトがソースインターコネクトに接続される。
【０００５】
さらに他の実施の形態では、電界効果トランジスタ装置の製造方法は、各セルがソース領域を含む、複数の電界効果トランジスタセルを形成する工程を含む。また、当該方法は、複数のソースコンタクト、複数のソースヒューズリンクおよびソースインターコネクトを形成する工程を含む。各所定のソースコンタクトは対応するソース領域に接続する。あるソースヒューズリンクは、それぞれ、対応するソースコンタクトと接続している。ソースインターコネクトは、複数のソースヒューズリンクと接続している。概して、本明細書は、自己修復型電界効果トランジスタを開示する。ある実施の形態による自己修復型電界効果トランジスタ（ＦＥＴ）装置は、セルがそれぞれ、ヒューズリンクを有する複数のＦＥＴを含む。ヒューズリンクは、対応するセルでの高電流イベントの間に飛ぶように調節されている。
【図面の簡単な説明】
【０００６】
本発明の実施の形態は、図面を伴う図において、および図面中で同様な要素を同様な符号を用いて限定するためではなく、一例として説明されている。
【図１】図１は、本発明のある実施の形態による、典型的なトレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）装置の断面図である。
【図２】図２は、本発明のある実施の形態による、飛んだソースヒューズリンクを有する典型的なＴＭＯＳＦＥＴ装置の断面図である。
【図３】図３は、本発明のある実施の形態による、典型的なソースヒューズリンクの断面図である。
【図４】図４は、本発明のある実施の形態による、典型的なチップ抵抗のグラフである。
【図５】図５は、本発明のある実施の形態による、ソースヒューズリンクを溶融するのに要する典型的な時間のグラフである。
【図６Ａ】図６Ａは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法のフロー図である。
【図６Ｂ】図６Ｂは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法のフロー図である。
【図６Ｃ】図６Ｃは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法のフロー図である。
【図６Ｄ】図６Ｄは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法のフロー図である。
【図７Ａ】図７Ａは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｂ】図７Ｂは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｃ】図７Ｃは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｄ】図７Ｄは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｅ】図７Ｅは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｆ】図７Ｆは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｇ】図７Ｇは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｈ】図７Ｈは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｉ】図７Ｉは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｊ】図７Ｊは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｋ】図７Ｋは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｌ】図７Ｌは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｍ】図７Ｍは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図８】図８は、本発明の他の実施の形態に係る平面型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）装置の断面図である。
【図９】図９は、本発明の他の実施の形態に係る縦型ジャンクション電界効果トランジスタ（ＪＦＥＴ）装置の断面図である。
【発明を実施するための形態】
【０００７】
以下で本発明の実施の形態が詳細に参照され、本発明の実施例が図面を用いて説明される。本発明は、これらの実施の形態と関連して記載されるが、本発明をこれらの実施の形態に限定する意図がないことが理解されよう。むしろ、本発明は、継続中の請求項によって規定される発明の範囲内で、代替品、変更品および同等物に及ぶことを意図する。さらに、本発明の以下の詳細な説明において、多数の特定の詳細事項は、本発明についての十分な理解を提供するために説明される。しかし、本発明は、これらの特定の詳細事項なして実施されうることが理解される。他の例では、本発明の態様を不必要に曖昧にしないように、周知の方法、処理、成分および回路が詳細に記載されていない。
【０００８】
本発明の実施の形態は、自己修復型電界効果トランジスタ（ＦＥＴ）およびこの製造方法を含む。特に、大規模並列セル構造を有するＦＥＴ装置の各セルにヒューズが不可されている。セルに不具合があると、セルを流れる過剰電流によりセルが焦げ上がり、不具合のあるセルが自動的に使用不可能になる。セルは、縦型に配置されてもよく、このため、実質的に競るの表面領域を増やさない。ＦＥＴ装置は、ＭＯＳＦＥＴ、ＪＦＥＴなどでありうる。さらに、ＦＥＴ装置は、縦型または平面型トポロジーを有しうる。
【０００９】
ＦＥＴ装置は、実質的に対称的であることが好ましい。特に、ＦＥＴ装置のソースおよびドレインは、一般的に、交換されうる。このため、ソースとドレインが交換されるとき、以下で「ソース」という用語を使用することは、「ドレイン」と同等であることが理解される。
【００１０】
図１を参照すると、本発明のある実施の形態による縦型トレンチ金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）装置１００の一例が示されている。図示されているように、ＦＥＴは、クローズドセル型のトレンチ金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）でありうる。クローズドセル型ＴＭＯＳＦＥＴ１００は、複数の縦型ＭＯＳＦＥＴセルを含み、各セルは、ソース領域、ボディ領域、ゲート領域およびドレイン領域を含む。縦型ＭＯＳＦＥＴセルは、互いに並列接続している。
【００１１】
ＭＯＳＦＥＴ装置は、複数のソース／ボディコンタクト１１０、複数のソース領域１１５、ゲート領域１２０、ゲート絶縁体領域１２５、複数のボディ領域１３０、ドレイン領域１３５、１４０およびドレインインターコネクト１４５を含みうる。ドレイン領域１３５、１４０は、任意に、ドリフト領域と通常参照される第１のドレイン部分１４０、およびドレイン領域と通常参照される第２のドレイン部分１３５を含んでもよい。また、ＭＯＳＦＥＴ装置は、封止層１５０、複数のソースヒューズリンク１５５、およびソースインターコネクト１６０を含む。
【００１２】
ボディ領域１３０、ソース領域１１５、ゲート領域１２０およびゲート絶縁体領域１２５は、ドレイン領域１３５、１４０の上に位置する。ゲート領域１２０の第１の部分およびゲート絶縁体領域１２５は、実質的に平行な細長い構造１２１として形成されている。ゲート領域１２０の第２の部分およびゲート絶縁体領域１２５は、実質的に垂直から平行な(normal to parallel)細長い構造１２２として形成されている。ゲート領域１２０の第１および第２の部分は、全て相互接続しており、複数のセルを形成する。ボディ領域１３０は、ゲート領域１２０によって形成された複数のセル内に位置する。ゲート絶縁体領域１２５は、ゲート領域 １２０を取り囲む。このため、ゲート領域１２０は、ゲート絶縁体領域１２５を囲む領域から電気的に絶縁している。ソース領域１１５は、ゲート絶縁体領域１２５の周辺に沿って複数のセルに形成されている。
【００１３】
ある実施例では、ソース領域１１５およびドレイン領域１４０は、リンまたはヒ素などがドープされたシリコンなどの、高濃度にｎ型ドープされた（＋Ｎ）半導体である。ボディ領域１３０は、ボロンがドープされたシリコンなどの、ｐ型ドープされた（Ｐ）半導体である。ゲート領域１２０は、リンがドープされたポリシリコンなどの、高濃度にｎ型ドープされた半導体（Ｎ＋）である。ゲート絶縁体領域１２５は、二酸化ケイ素などの絶縁体であってよい。
【００１４】
ソース／ボディコンタクト１１０は、各セルのソース領域１１５およびボディ領域１３０と接続している。このため、ソース／ボディコンタクト１１０は各セルのソース領域１１５をボディ領域１３０に接続する。封止層は、ゲート領域１２０、ソース領域１１５、ソース／ボディコンタクト１１０、ソースヒューズリンク１５５と、ソースインターコネクト１６０との間に位置する。ソースヒューズリンク１５５は、ソース／ボディコンタクト１１０とソースインターコネクト１６０との間に位置する。ソースインターコネクト１６０は、複数のソース領域１１５を接続し、装置の共通ソースを形成する。ソースヒューズリンク１５５は、個々のセルの上部において、ソース／ボディコンタクト１１５から垂直に伸びているため、装置１００において横方向の表面領域を増加させなくてすむ。
【００１５】
ゲート領域１２０の電位がソース領域１１５に対して装置１００の閾値電圧より高くなると、導電チャネルがゲート絶縁体領域１２５の周辺に沿ったボディ領域１３０に誘導される。続いて、装置１００は、ドレイン領域１４０とソース領域１１５との間に電流を流す。これにより、装置１００は、オン状態となる。
【００１６】
ゲート領域１２０の電位が閾値電圧より低くなると、チャネルはもはや誘導されない。結果として、ドレイン領域１４０とソース領域１１５との間に印加される電位差は、これらの間を流れる電流を引き起こさない。これにより、装置はオフ状態となり、ボディ領域１３０およびドレイン領域１４０によって形成されるジャンクションがソースとドレインを横切って印加される電圧をサポートする。
【００１７】
ドレイン領域１３５、１４０は、第１の部分１４０の上に位置する第２の部分１３５を含み、ドレイン領域１３５の第２の部分は、リンまたはヒ素がドープされたシリコンなどの低濃度ｎ−ドープ（Ｎ−）半導体であり、ドレイン領域１４０の第２の領域は、リンがドープされたシリコンなどの高濃度ｎ−ドープ（Ｎ＋）半導体である。ドレイン領域１３５の低濃度ｎ−ドープ（Ｎ−）第２の部分は、ボディ領域１３０およびドレイン領域１３５の第２の領域に延びる空乏領域をもたらし、パンチスルー効果が減少される。このため、ドレイン領域１３５の低濃度ｎ−ドープ（Ｎ−）第２の部分は、クローズドセル型ＴＭＯＳＦＢＴ２００の降伏電圧を増加させるように作用する。
【００１８】
クローズドセル型ＴＭＯＳＦＥＴ１００のチャネル幅は、ソース領域１１５の幅の和の関数である。したがって、クローズドセル型ＴＭＳＯＦＥＴ１００は、相対的に低チャネル抵抗（たとえば、抵抗Ｒｄｓ−ｏｎのドレイン−ソース間）−低チャネル抵抗により、クローズドセル型ＴＭＯＳＦＥＴ１００で消費される電力が低減される。同様に、クローズドセル型ＴＭＯＳＦＥＴ１２０ゲート−ドレイン間のキャパシタンスは、ゲート領域１２０の底部とドレイン領域１４０との間の重畳領域の関数である。
【００１９】
ある実施例では、封止層１５０は、ＢＦＳＧなどの誘電体でありうるが、これに限定されない。ソース／ボディコンタクト１１０は、タンタル、チタニウム、タングステン、窒化チタン、窒化タンタル、および／またはケイ化チタンなどの高融点金属で作製されうるが、これに限定されない。ソースヒューズリンク１５５は、銅、アルミニウム、ビスマス、インジウム、および／またはスズなどの低融点金属で作製されるが、これに限定されない。ソースインターコネクト１６０は、高融点金属、低融点金属またはこれらの組み合わせにより作製されうる。
【００２０】
ある実施例では、ソースヒューズリンク１５３は、実質的に固体であってもよい。比較的に高電流があるセルのソースを流れると、対応するソースヒューズリンクに熱が集中する。この熱により、あるヒューズリンクの金属が溶け、周囲の封止層１５０が局所的に溶融することが引き起こされる。周囲の封止材が局所的に溶融することで、ソースヒューズリンクの低融点金属が流れ込むボイドが形成され、ソースヒューズリンクに破損が生じる。ソースヒューズリンクの破損により、ヒューズが「飛び」、セルを通る高電流パスが破損する。
【００２１】
他の実施例では、各ソースヒューズリンク１５５は、図１に示すようなキャビティを含んでもよい。キャビティは、実質的にソースヒューズリンク１５５の長さを延長しうる、またはソースヒューズリンク１５５の長さの一部を調節しうる。あるセルのソースに比較的に高電流が流れると、熱がキャビティに集中する。
図２に示すように、熱によりあるヒューズリンク２５５が溶融すると、キャビティに流入し、ソースヒューズリンク２５５の破壊が生じる。ソースヒューズリンク２５５の破壊が進むと、ヒューズが「飛び」、セルを通る高電流パスが破壊される。ソースヒューズリンクの金属の溶融に加え、またはそれに代えて、高電流により、ソースヒューズリンク中の金属のエレクトロマイグレーシンが起きる。エレクトロマイグレーションは、それ単独、またはソースヒューズリンク金属の熱溶融とともに、ヒューズリンクを飛ばす。
【００２２】
各ヒューズリンク２５５は、対応するセルが他のセルにダメージを与える前に、飛ぶように構成される。典型的なＭＯＳＦＥＴセルでは、直流電流モード（ＤＣモード）で約０．１ｍＡおよびパルスモードで０．５ｍＡが流れる。あるセルに不具合があり、ゲート−ソース間、ゲート−ドレイン間、またはソース−ドレイン間に高電流パス（たとえば、短絡）があると、あるセルにおける突入電流が急激に大きくなり、典型的には、１０−１００ｍＡに達する。ヒューズリンクは、対応するセルがこの高電流レベルに到達する前に飛ぶように構築されており、装置の他のセルに対するダメージが避けられる。したがって、不具合のあるセルが使用不可となり、残りのセルは機能し続ける。このように、装置は、性能劣化がほとんどない状態、または性能劣化なしで自己修復する。
【００２３】
ここで図３を参照するとし、本発明のある実施の形態に係る、ソースヒューズリンクの典型例が示されている。ソースヒューズリンク３１０は、高さＬ、内径ｄおよび外径Ｄを有する。ソースヒューズリンクは、ｘ×ｙのソース／ボディコンタクト３２０の上に形成されうる。ある実施例では、ソース／ボディコンタクトは、ｘ＝ｙ＝２．５μｍの寸法を有してよい。ある実施例では、ソースヒューズリンクはアルミニウムでありうる。アルミニウムは、以下のパラメータで特徴付けられる。密度（固体）２６９８ｋｇ／ｍ３；密度（液体）２４００ｋｇ／ｍ３；融点９３３．５Ｋ；沸点２７４０Ｋ；融解エンタルピー１０．６７ＫＪ／ｍｏｌｅ；蒸発エンタルピー２９３．７２ＫＪ／ｍｏｌｅ； 抵抗（固体）２．６６Ｅ−０８ΩＭ；熱容量（固体）２４．３５ＪＫ／ｍｏｌ；モル質量２６．９８ｇ
【００２４】
ソースヒューズリンクを有するＦＥＴ装置の実施の形態例では、熱は周囲に失われず、熱容量は、室温と融点との間で一定であるとみなされる。ソースヒューズリンク３００におけるボイドの体積空間は、実質的に、ソースヒューズリンク３１０のアルミニウムの体積と等しい。溶融エネルギーは、融解温度および融解エンタルピーを上げるのに必要な熱の合計であるとみなされる。実施の形態の装置における平行なセルの数は、約１，０００，０００セルでありうる。チップは、２９５Ｋの室温で動作するとみなされる。
【００２５】
個々のセルのヒューズリンク領域の抵抗は、下記の式１で表されうる。
【数１】
アルミニウムのヒューズを加えたことによるチップ抵抗は、下記の式２で算出されうる。
【数２】
ここで、Ｎは平行なセルの数である。一つのセルのヒューズを溶融するのに必要なエネルギーは、下記の式３に従って計算されうる。
【数３】
ここで、ＡＷは原子質量、ｄは密度、Ｃｐはモル熱容量、ΔＨｆｕｓｉｏｎは、融解エンタルピーである。したがって、あるセルのソースヒューズリンクを溶融するのに必要な時間は、下記の式４に従って計算されうる。
【数４】
【００２６】
ここで、図４を参照すると、本発明の実施の形態に係るチップ抵抗のグラフの典型例が示されている。このグラフは、異なる断面領域を有するソースヒューズリンクについて、長さに対するチップ抵抗への寄与をソースヒューズリンクがない装置と比較する。最初のプロットに表示されているように、ソースヒューズリンクがないクローズドセル型ＴＭＯＳＦＥＴのチップ抵抗は、実質的に一定である。第２のプロットは、内径０．３５μｍおよび外径０．５μｍを有するソースヒューズリンクのチップ抵抗への寄与を示す。第３のプロットは、内径０．５６および外径０．８μｍを有するソースヒューズリンクのチップ抵抗への寄与を示す。図示されているように、ソースヒューズリンクの断面領域が増加すると、チップ抵抗への寄与は減少する。さらに、ヒューズの長さが増加すると、チップ抵抗は増加する。しかし、ソースヒューズリンクの典型例では、チップ抵抗への寄与は、約０．１μΩから１μΩの範囲である。
【００２７】
ここで、図５を参照すると、本発明の実施の形態に係るソースヒューズリンクを溶融するのに必要な典型的な時間のグラフが示されている。このグラフは、１．０ｍＡの一定電流下でのヒューズについて、ソースヒューズリンクの断面領域に対してヒューズを溶融する時間を比較する。図示されているように、ヒューズの断面領域が増加するにともなって、ヒューズを溶融する時間が増加する。
【００２８】
ここで、図６Ａ−６Ｄを参照すると、本発明の実施の形態に係るクローズドセル型トレンチ金属酸化膜半導体電界効果トランジスタ（ＩＭＯＳＦＥＴ）の製造方法が示されている。本発明のある実施の形態によるクローズドセル型ＴＭＯＳＦＥＴの製造方法が図７Ａ−７Ｍに示されている。図６Ａおよび図７Ａに示されているように、プロセスは、基板７０２上での洗浄、堆積、ドーピング、エッチングなどの様々な初期プロセスを有する６０２で始まる。半導体基板７０２は、リン（Ｎ＋）が高濃度にドープされたシリコンでありうる。６０４で、半導体層７０４が基板７０２の上にエピタキシャル堆積される。ある実施例では、半導体層７０４は、ヒ素またはボロンがドープされたシリコンでありうる。エピタキシャル堆積されたシリコン７０４は、反応チャンバーに所望の不純物を導入することでドープされる。６０６で、フォトレジストが堆積され、周知のリソグラフィプロセスによってパターン化され、ゲートトレンチマスク７０６が形成される。
【００２９】
ここで、図７Ｂを参照すると、６０８で、エピタキシャル堆積された半導体層７０４の露出部は、周知の異方性エッチング法によりエッチングされる。ある実施例では、パターン化されたレジスト層７０６によって露出するエピタキシャル堆積された半導体層とイオンエッチャントが反応する。複数のトレンチ７０８は、トレンチの第１のセットが実質的に互いに平行となり、トレンチの第２のセット（図示せず）がトレンチの第１のセットに対して実質的に垂直から平行になるように形成される。
【００３０】
６１０で、ゲートトレンチマスク７０６は、適当なレジスト剥離剤またはレジスト灰化処理を用いて除去される。ここで、図７Ｃを参照すると、６１２で、誘電体７１２が複数のトレンチ７０８に形成される。ある実施例では、誘電体７１２は、シリコンの表面を酸化してシリコン酸化層を形成することにより形成される。トレンチ中に得られる誘電体は、ゲート絶縁体領域の第１の部分を形成する。
【００３１】
ここで、図７Ｄを参照すると、６１４で、ポリシリコン層７１４がトレンチの第１のおよび第２のセットに堆積され、ゲート領域が形成される。ある実施例では、ポリシリコン層７１４は、シラン（ＳｉＨ４）の堆積などの方法によって、トレンチに堆積される。ポリシリコンは、リンまたはヒ素などのｎ−型不純物でドープされる。ポリシリコン７１４は、堆積プロセスの菅に不純物を導入することによりドープされてよい。６１６で、エッチバックプロセスが実施され、ウエハ表面の過剰なポリシリコンが除去される。ある実施例では、過剰なポリシリコンは、化学的機械的研磨（ＣＭＰ）プロセスにより除去される。
【００３２】
ここで、図７Ｅを参照すると、６１８で、第２のフォトレジストが堆積され、ボディ領域用マスクを形成するようにパターン化される。ボディ領域用マスクは、ゲート領域の内側領域によって定義される複数のセルに対応する。６２０で、エピタキシャル堆積された半導体層の露出部分が複数のセル中のボディ領域７０４のドーピングを調節するようにドープされる。ある実施例では、ドーピングプロセスにより、ボロン、ヒ素などのｐ−型不純物がエピタキシャル堆積された半導体層７０４に注入される。高温熱サイクルがボディ領域にドーピングを促進するために用いられる。６２２で、ボディ領域用マスクが除去される。
【００３３】
ここで、図７ｆを参照すると、６２４で、第３のフォトレジストが堆積され、ソース領域用マスクを形成するようにパターン化される。ソース領域用マスクは、ゲート酸化領域に近接する各セル中のソース領域を定義する。６２６で、ソース領域用マスク７２４によって露出したままで残された第１の半導体層の部分は、ソース領域７２６を形成するようにドーピングされる。ある実施例では、ドーピングプロセスは、リンなどのｎ−型不純物をゲート酸化膜領域７１２に近接する複数のセルに高濃度に注入することを含む。高温熱サイクルがソース領域にドーピングを促進するために用いられる。６２で、ソース領域用マスクが除去される。
【００３４】
ここで、図７Ｇを参照すると、６３０で、誘電体層７３０がウエハ上に堆積される。ある実施例では、誘電体層７３０は、化学気相堆積（ＣＶＤ）システム中で、テトラエチルオルトシリケート（ＴＥＯＳ）の分解により堆積される。６３２で、第４のフォトレジスト層が堆積され、各セルの上にソース／ボディコンタクト用マスク７３２を定義するようにパターン化される。ここで、図７Ｈを参照すると、６３４で、ソース／ボディコンタクト用マスク７３２によって露出したまま残された誘電体層７３０の部分がゲート絶縁体層７３４を形成するようにエッチングされる。６３６で、ソース／ボディコンタクト用マスクが除去される。ここで、図７Ｉを参照すると、６３４で、ソース／ボディ金属層７３８がウエハの表面上に堆積される。ある実施例では、ソース／ボディ金属層７３８は、スパッタ法などの周知の方法で堆積される。ソース／ボディ金属層７３８は、タンタル、チタニウム、タングステン、窒化チタン、窒化タンタル、ケイ化チタンなどであってよい。このような金属は、銅、アルミニウム、ビスマス、インジウムおよびスズに比べて相対的に高融点であるという特徴がある。ソース／ボディ金属層７３８は、パターン化された誘電体７３４によって露出したまま残されたボディ７２０およびソース領域７２６とのコンタクトを形成する。ソース／ボディ金属層７３は、パターン化された誘電体７３４によってゲート領域７１４から絶縁されている。６４０で、第５のフォトレジストが堆積され、ソースコンタクト用マスクを形成するようにパターン化される。ソースコンタクト用マスクは、各セルにおいてソースコンタクト領域を定義する。ここで、図７Ｊを参照すると、次に、６４２で、ソース／ボディ金属層が選択的エッチング法を用いてパターン化され、ソース／ボディコンタクト７４２が形成される。
ここで、図７Ｋを参照すると、６４４で、第２の誘電体層７４４がウエハの上に堆積される。ある実施例では、第２の誘電体層７４４は、スピン−オン−グラス（ＢＰＳＧ）であってもよい。６４６で、第６のフォトレジスト層７４６が堆積され、ソースヒューズリンク用マスク７４６を形成するようにパターン化される。６４６で、ソースヒューズリンク用マスク７４６で露出したまま残された第２の誘電体層７４４の部分が複数のトレンチ７４８を定義するようにエッチングされる。各トレンチ７４８は、第２の誘電体層７４４を通って、対応するソース／ボディコンタクト７４２に延びる。６５０で、ソースヒューズリンク用マスクが除去される。
ここで、図７Ｌを参照すると、６５２で、ソースヒューズリンク金属層７Ｓ２がウエハの表面上に堆積される。ある実施例では、ソースヒューズリンク金属層７５２は、化学気相堆積（ＣＶＤ）などの周知の方法で堆積される。ソースヒューズリンク金属層７５２は、ソースヒューズリンクトレンチ７４８およびソース／ボディコンタクト７４２の露出部分の側壁上の金属膜を形成する。ソース／ボディ金属層は、銅、アルミニウム、ビスマス、インジウム、スズなどであってよい。このような金属は、タンタル、チタニウム、タングステン、窒化チタン、窒化タンタルまたはケイ化チタンに比べて相対的に低融点であるという特徴がある。ここで、図７Ｍを参照すると、６５４で、ソースインターコネクトがウエハの表面上に堆積される。ソースヒューズリンクトレンチに近接するソースコンタクト用金属７４２、ソースヒューズリンク用金属７５２およびソースインターコネクト用金属７５４は、キャビティ７５５を有するソースヒューズリンクを形成する。他の実施の形態では、ソースヒューズリンクトレンチはより大きなアスペクト比を有してよい。ソースヒューズリンクトレンチは、スパッタ法などのプロセスを用いて金属で充填される。フォトレジスト層が堆積され、ソースヒューズリンクトレンチ中に堆積された金属内にソースヒューズリンクキャビティを形成するようにパターン化される。選択的エッチングプロセスが、ソースヒューズリンクトレンチ７４８中の金属の露出部分を除去するために用いられる。次に、ソースインターコネクト金属層がウエハの表面上に堆積される。
６５６で、ソースインターコネクト金属層７５４が、ソースヒューズリンクによってソースコンタクトに電気的に接続されたソースコンタクトを形成するようにパターン化される。６５８で、製造は、他の様々なプロセスに続く。様々なプロセスは、典型的に、エッチング、堆積、ドーピング、洗浄、アニール、パッシベーション、クリービングを含む。
【００３５】
ここで図８を参照すると、本発明の実施の形態に係る、典型的な平面型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）装置が示されている。平面型ＭＯＳＦＥＴ装置８００は、複数のソース／ボディコンタクト８０５、複数のソース領域８ｌＯ、ゲート領域８１５、ゲート絶縁体領域８３０、複数のボディ領域８２５、ドレイン領域８３０、８３５およびドレインインターコネクト８４０を含む。また、平面型ＭＯＳＦＥＴ装置８００は、封止層８４５、複数のソースヒューズリンク８５０、ソースインターコネクト８５５を含む。ボディ領域８２５、ソース領域８１０、ゲート領域８１５およびゲート絶縁体領域８２０は、ドレイン領域８３０、８３５の上に位置している。ボディ領域８２５は、複数の多角形領域として配置されている。ある実施例では、ボディ領域８２５は、六角形の領域である。ドレイン領域８３０、８３５は、各多角形のボディ領域８２５の間で上方に延びている。各ボディ領域８２５の部分がドレイン領域８３０、８３５から対応するソース領域８１０を分離するように、ソース領域８１０は、各ボディ領域８２５の周辺近傍のボディ領域８２５中に位置している。このため、ソース領域８１０は、ボディ領域８２５中に位置する多角形リングである。近接するソース８１０の間の距離が装置８００全体にわたって比較的一定になるように、ボディ領域８２５およびソース領域８１０の多角形形状が調節される。
【００３６】
ゲート領域８１５は、ボディ領域８２５の間を上方に延びるドレイン領域８３０、８３５の近傍、ソース領域８０５とドレイン領域８３０、８３５との間のボディ領域８２５の部分の近傍、およびソース領域８１０の部分の近傍に位置している。ゲート絶縁体領域８２０がゲート領域８１５を囲むことにより、ゲート領域８１５がボディ領域８２５、ソース領域８１０およびドレイン領域８３０、８３５から分離されている。ドレイン領域８３０、８３５は、通常、ボディ領域８２５に近接したドリフト領域として参照される第１のドレイン領域８３０およびドリフト領域によってボディ領域８２５から分離されたドレイン領域として参照される第２のドレイン部分８３５を含んでよい。
【００３７】
ソース／ボディコンタクト８０５は、それぞれ、ボディ領域８２５およびソース領域８１０の各部に接続されている。これにより、ソース／ボディコンタクト８０５は、ソース領域８１０を各セルのボディ領域８２５に接続する。封止層８４５は、ソース／ボディコンタクト８０５とソースインターコネクト８５５との間に位置する。ソースヒューズリンク８５０は、封止層８４５を通り、ソース／ボディコンタクト８０５とソースインターコネクト８５５の間に延在する。ソースヒューズリンク８５０は、各セルの上部のソース／ボディコンタクト８０５から垂直に延びており、装置８００の横方向の表面領域を増やさずに済む。
【００３８】
ゲート領域８１５の電位が装置８００の閾値電圧より高く増加すると、ソース領域８１０とドレイン領域８３０、８３５との間のボディ領域８２５に伝導チャネルが導入される。装置８００は、ドレイン領域８３０、８３５とソース領域８１０との間に電流を流す。これにより、装置８００はオン状態とる。ゲート領域８１５の電位が、閾値電圧より低くなると、もはや伝導チャネルは導入されない。この結果、ドレイン領域８３０、８３５とソース領域８１０との間に印加される電圧により、これらの間を流れる電流を引き起こさない。これにより、装置はオフ状態となり、ボディ領域８２５およびドレイン領域８３０、８３５によって形成されるジャンクションがソースおよびドレインを横切って印加される電圧をサポートする。
【００３９】
各ソースヒューズリンク８５０は、故障モードレベルの電流によって飛ぶように構成されている。これにより、不具合のあるセルが使用不可能となり、残りのセルが機能し続ける。このように、装置８００は、性能劣化がほとんどない状態、または性能劣化なしで自己修復する。ある実施例では、ソースヒューズリンク８５０は、実質的に固体であってもよい。他の実施例では、ソースヒューズリンク８５０は、それぞれ、少なくとも各ソースヒューズリンクの長さに延びるキャビティを含んでもよい。
【００４０】
ここで図９を参照すると、本発明のある実施の形態に係る典型的な縦型ジャンクション電界効果トランジスタ（ＪＦＥＴ）装置が示されている。縦型ＪＦＥＴ装置９００は、複数のＪＦＥＴセル９０５、９１０、９１５を含み、各セルは、対応するソースコンタクト９２０を含む。また、ＪＦＥＴ装置９００は、ソースインターコネクトおよび複数のヒューズリンク９２５を含む。各ソースヒューズリンク９２５は、ああるソースコンタクト９２０をソースインターコネクト（図示せず）に接続する。ソースヒューズリンク９２５は、不具合モードレベルの電流によって飛ぶように調節される。
【００４１】
本発明の実施の形態は、ゲート−ソース間、ゲート−ドレイン間、および／または、ソース−ドレイン間の短絡により使用不可能となった１以上のセルに使用されうる。ヒューズリンクは、平面型および縦型ＦＥＴ装置の両方に構築されうる。ヒューズリンクは、シリコン領域を増やすことなく縦型に構築されうる。これにより、実施の形態は、電界効果トランジスタ（ＦＥＴ）装置の自己修復を実施するという利点を有する。
【００４２】
本発明の特定の実施の形態の上記記述は、説明と解説を目的として提示されている。これらは、網羅的であることや、本発明を開示された形態のみに限定する意図はなく、本発明に照らして多くの変更および変形が可能であることが明らかである。実施の形態は、本発明の本質およびその実際の適用を最も良く説明するために選択および記載され、これにより、当業者が本発明および意図された特定の使用に適したような様々な変更が加えられた様々な実施の形態を十分に利用できるようになる。本発明の範囲は、係属中の請求項およびその同等物によって規定される。
（コンセプト）
短くまとめると、本明細書には、少なくとも以下のような広いコンセプトが開示されている。
コンセプト１：電界効果トランジスタ装置は、各セルが対応するソースコンタクト、ソースインターコネクト、および複数のソースヒューズリンクを含む、複数の電界効果トランジスタセルを含み、
所定のソースヒューズリンクがそれぞれ所定のソースコンタクトをソースインターコネクトに接続する。
コンセプト２：コンセプト１の電界効果トランジスタ装置において、各ソースヒューズリンクがキャビティを含む。
コンセプト３：コンセプト１の電界効果トランジスタ装置において、不具合がある電界効果トランジスタセルで高電流が発生した際に、対応するソースヒューズリンクが飛ぶ。
コンセプト４：コンセプト１の電界効果トランジスタ装置において、特定の電界効果トランジスタセルにソース−ドレイン間の短絡があるとき、ソースヒューズリンクにより対応する電界効果トランジスタセルが使用不可になる。
コンセプト５：コンセプト１の電界効果トランジスタ装置において、特定の電界効果トランジスタセルにゲート−ソース間の短絡があるとき、ソースヒューズリンクにより対応する電界効果トランジスタセルが使用不可になる。
コンセプト６：コンセプト１の電界効果トランジスタ装置において、複数のソースコンタクトが相対的に高融点を有する金属を含み、複数のソースヒューズリンクが相対的に低融点を有する金属を含む。
コンセプト７：コンセプト１の電界効果トランジスタ装置において、複数の電界効果トランジスタセルが約５００〜５０億個の電界効果トランジスタセルを含む。
コンセプト８：コンセプト１の電界効果トランジスタ装置において、電界効果トランジスタセルが平面型金属酸化膜半導体電界効果トランジスタセルを含む。
コンセプト９：コンセプト１の電界効果トランジスタ装置において、電界効果トランジスタセルが縦型金属酸化膜半導体電界効果トランジスタセルを含む。
コンセプト１０：コンセプト１の電界効果トランジスタ装置において、ソースコンタクト、ソースヒューズリンクおよびソースインターコネクトソースインターコネクトが電界効果トランジスタ装置の作製表面に対して直交する線に配置されている。
コンセプト１１．ドレイン領域と、
ゲート領域の第１の部分が第１の実質的に平行な複数の細長い構造として形成され、ゲート領域の第２の部分が第１の実質的に平行な複数の細長い構造に直交するの第２の実質的に平行な複数の細長い構造として形成され、前記ドレイン領域の上に位置するゲート領域と、
第１のの実質的に平行な複数の細長い構造と第２の実質的に平行な複数の細長い構造の間のゲート領域の周辺近傍に位置する複数のソース領域と、
ドレイン領域と複数のソース領域との間、および第１のの実質的に平行な複数の細長い構造と第２の実質的に平行な複数の細長い構造の間に位置する複数のボディ領域と、
ゲート領域と複数のソース領域との間、ゲート領域と複数のボディ領域との間、およびゲート領域とドレイン領域との間に位置するゲート絶縁体領域と、
各ソースコンタクトが対応するソース領域およびボディ領域に接続された複数のソースコンタクトと、
ソースインターコネクトと、
複数のセルとソースインターコネクトとの間に位置する誘電体層と、
各ソースヒューズリンクが所定のソースコンタクトをソースインターコネクトに接続する複数のソースヒューズリンクと、
を含む集積回路。
コンセプト１２：コンセプト１１の集積回路において、各ソースヒューズリンクが熱を集中させるように構成されたキャビティを含む。
コンセプト１３：コンセプト１１の集積回路において、各ソースヒューズリンクが対応するソースコンタクトからソースインターコネクトに実質的に延びるキャビティを有する金属を含む。
コンセプト１４：コンセプト１１の集積回路において、
各ソースヒューズリンクがソースヒューズリンクの実質的に中央にあるキャビティを有する金属を含む。
コンセプト１５：コンセプト１１の集積回路において、各ソースヒューズリンクが金属を含み、不具合モードレベルの電流によって飛ぶように調節されている。
コンセプト１６：各セルがソース領域を含む複数の電界効果トランジスタセルを形成し、各所定のソースコンタクトが対応するソース領域に接続された複数のソースコンタクトを形成し、ソースインターコネクトを形成し、ソースヒューズリンクが対応するソースコンタクトとソースインターコネクトとの間に接続された各複数のソースヒューズリンクを形成することを含む電界効果トランジスタ装置の製造方法。
コンセプト１７：コンセプト１６の方法において、複数のソースヒューズリンクが銅、アルミニウム、ビスマス、インジウムおよびスズからなる群より選ばれる１以上の金属を含む
コンセプト１８：コンセプト１７の方法において、複数のソースコンタクトがタンタル、チタニウム、タングステン、窒化チタン、窒化タンタルおよびケイ化チタンからなる群より選ばれる１以上の金属を含む。
コンセプト１９：コンセプト１７の方法において、各ソースヒューズリンクがキャビティを含む。
コンセプト２０：コンセプト１６の方法において、複数のソースコンタクトがタンタル、チタニウム、タングステン、窒化チタン、窒化タンタルおよびケイ化チタンからなる群から選ばれる１以上の金属を含む。
【背景技術】
【０００１】
半導体製造技術が進歩を続けるにつれて、電界効果トランジスタ（ＦＥＴ）などの装置は、小型化および安価になり続けている。このような装置のデザインおよびレイアウトは、技術的に、特定の最小サイズ、間隔、配置、装置の様々な構造の重なり、および製造方法によって制約されている。製造の間に、装置のあるパーセントがプロセスのばらつきにより欠陥品となる。
【０００２】
典型的なパワーＭＯＳＦＥＴ装置は、数千から数百万の並列ＭＯＳＦＥＴセルを有しうる。並列接続されたセルの大多数により、装置が高電流を扱うことができ、かつ低抵抗を持つようになる。一般的に、より高電流になると、装置の能力がもたらす電流が高くなるほど、装置中に存在するセルの数が多くなる。装置中の一つのセルに、ゲート−ソース間、またはソース−ドレイン間の短絡などの不具合が生じると、一般的に、当該不具合が装置全体にダメージを及ぼす。それゆえ、あるセルに不具合が生じると、装置全体が使用不可能になり、製造歩留まりの低下を招く。また、大規模な並列セル構造により、装置を検査することが難しくなる。特に、ソース−ゲート間およびドレイン−ゲート間の非破局的な不具合は容易に検出することができない。このため、非破局的な装置により、装置および装置が使用される電子機器の信頼性が高められる。
【発明の開示】
【０００３】
ここで提示される実施の形態は、自己修復型トランジスタに関する。ある実施の形態では、電界効果トランジスタ（ＦＢＴ）装置は、複数のＦＥＴセルを含む。誘電体層は、複数のセルと装置のソースインターコネクトとの間に位置する。各セルのソースコンタクトは、対応するソースヒューズリンク(source fuse link)によってソースインターコネクトに接続している。
【０００４】
他の実施の形態では、集積回路（ＩＣ）は、ドレイン領域、ゲート領域、複数のソース領域、複数のボディ領域および複数のゲート絶縁体領域を含む。ゲート領域は、ドレイン領域の上に位置しており、ゲート領域の第１の部分は、第１の実質的に平行な複数の細長い構造として形成されており、ゲート領域の第２の部分は、第１の実質的に平行な複数の細長い構造に直交する第２の実質的に平行な複数の細長い構造として形成されている。複数のソース領域は、第１および第２の実質的に平行な複数の細長い構造によって定義される各セル内で、ゲート領域の周辺近傍に位置している。複数のボディ領域は、各セル内で、ドレイン領域とソース領域との間に位置している。ゲート絶縁体領域は、ゲート領域と複数のソース領域の間、ゲート領域と複数のボディ領域の間、およびゲート領域とドレイン領域の間に位置している。また、（ＩＣ）は、複数のソースコンタクト、ソースインターコネクト、および複数のソースヒューズリンクを含む。複数のソースコンタクトは、それぞれ、対応するソース領域と接続している。ソースヒューズリンクにより、対応するソースコンタクトがソースインターコネクトに接続される。
【０００５】
さらに他の実施の形態では、電界効果トランジスタ装置の製造方法は、各セルがソース領域を含む、複数の電界効果トランジスタセルを形成する工程を含む。また、当該方法は、複数のソースコンタクト、複数のソースヒューズリンクおよびソースインターコネクトを形成する工程を含む。各所定のソースコンタクトは対応するソース領域に接続する。あるソースヒューズリンクは、それぞれ、対応するソースコンタクトと接続している。ソースインターコネクトは、複数のソースヒューズリンクと接続している。概して、本明細書は、自己修復型電界効果トランジスタを開示する。ある実施の形態による自己修復型電界効果トランジスタ（ＦＥＴ）装置は、セルがそれぞれ、ヒューズリンクを有する複数のＦＥＴを含む。ヒューズリンクは、対応するセルでの高電流イベントの間に飛ぶように調節されている。
【図面の簡単な説明】
【０００６】
本発明の実施の形態は、図面を伴う図において、および図面中で同様な要素を同様な符号を用いて限定するためではなく、一例として説明されている。
【図１】図１は、本発明のある実施の形態による、典型的なトレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）装置の断面図である。
【図２】図２は、本発明のある実施の形態による、飛んだソースヒューズリンクを有する典型的なＴＭＯＳＦＥＴ装置の断面図である。
【図３】図３は、本発明のある実施の形態による、典型的なソースヒューズリンクの断面図である。
【図４】図４は、本発明のある実施の形態による、典型的なチップ抵抗のグラフである。
【図５】図５は、本発明のある実施の形態による、ソースヒューズリンクを溶融するのに要する典型的な時間のグラフである。
【図６Ａ】図６Ａは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法のフロー図である。
【図６Ｂ】図６Ｂは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法のフロー図である。
【図６Ｃ】図６Ｃは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法のフロー図である。
【図６Ｄ】図６Ｄは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法のフロー図である。
【図７Ａ】図７Ａは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｂ】図７Ｂは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｃ】図７Ｃは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｄ】図７Ｄは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｅ】図７Ｅは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｆ】図７Ｆは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｇ】図７Ｇは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｈ】図７Ｈは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｉ】図７Ｉは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｊ】図７Ｊは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｋ】図７Ｋは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｌ】図７Ｌは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図７Ｍ】図７Ｍは、本発明のある実施の形態による、クローズドセル型トレンチ型金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）の製造方法を説明するブロック図である。
【図８】図８は、本発明の他の実施の形態に係る平面型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）装置の断面図である。
【図９】図９は、本発明の他の実施の形態に係る縦型ジャンクション電界効果トランジスタ（ＪＦＥＴ）装置の断面図である。
【発明を実施するための形態】
【０００７】
以下で本発明の実施の形態が詳細に参照され、本発明の実施例が図面を用いて説明される。本発明は、これらの実施の形態と関連して記載されるが、本発明をこれらの実施の形態に限定する意図がないことが理解されよう。むしろ、本発明は、継続中の請求項によって規定される発明の範囲内で、代替品、変更品および同等物に及ぶことを意図する。さらに、本発明の以下の詳細な説明において、多数の特定の詳細事項は、本発明についての十分な理解を提供するために説明される。しかし、本発明は、これらの特定の詳細事項なして実施されうることが理解される。他の例では、本発明の態様を不必要に曖昧にしないように、周知の方法、処理、成分および回路が詳細に記載されていない。
【０００８】
本発明の実施の形態は、自己修復型電界効果トランジスタ（ＦＥＴ）およびこの製造方法を含む。特に、大規模並列セル構造を有するＦＥＴ装置の各セルにヒューズが不可されている。セルに不具合があると、セルを流れる過剰電流によりセルが焦げ上がり、不具合のあるセルが自動的に使用不可能になる。セルは、縦型に配置されてもよく、このため、実質的に競るの表面領域を増やさない。ＦＥＴ装置は、ＭＯＳＦＥＴ、ＪＦＥＴなどでありうる。さらに、ＦＥＴ装置は、縦型または平面型トポロジーを有しうる。
【０００９】
ＦＥＴ装置は、実質的に対称的であることが好ましい。特に、ＦＥＴ装置のソースおよびドレインは、一般的に、交換されうる。このため、ソースとドレインが交換されるとき、以下で「ソース」という用語を使用することは、「ドレイン」と同等であることが理解される。
【００１０】
図１を参照すると、本発明のある実施の形態による縦型トレンチ金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）装置１００の一例が示されている。図示されているように、ＦＥＴは、クローズドセル型のトレンチ金属酸化膜半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ）でありうる。クローズドセル型ＴＭＯＳＦＥＴ１００は、複数の縦型ＭＯＳＦＥＴセルを含み、各セルは、ソース領域、ボディ領域、ゲート領域およびドレイン領域を含む。縦型ＭＯＳＦＥＴセルは、互いに並列接続している。
【００１１】
ＭＯＳＦＥＴ装置は、複数のソース／ボディコンタクト１１０、複数のソース領域１１５、ゲート領域１２０、ゲート絶縁体領域１２５、複数のボディ領域１３０、ドレイン領域１３５、１４０およびドレインインターコネクト１４５を含みうる。ドレイン領域１３５、１４０は、任意に、ドリフト領域と通常参照される第１のドレイン部分１４０、およびドレイン領域と通常参照される第２のドレイン部分１３５を含んでもよい。また、ＭＯＳＦＥＴ装置は、封止層１５０、複数のソースヒューズリンク１５５、およびソースインターコネクト１６０を含む。
【００１２】
ボディ領域１３０、ソース領域１１５、ゲート領域１２０およびゲート絶縁体領域１２５は、ドレイン領域１３５、１４０の上に位置する。ゲート領域１２０の第１の部分およびゲート絶縁体領域１２５は、実質的に平行な細長い構造１２１として形成されている。ゲート領域１２０の第２の部分およびゲート絶縁体領域１２５は、実質的に垂直から平行な(normal to parallel)細長い構造１２２として形成されている。ゲート領域１２０の第１および第２の部分は、全て相互接続しており、複数のセルを形成する。ボディ領域１３０は、ゲート領域１２０によって形成された複数のセル内に位置する。ゲート絶縁体領域１２５は、ゲート領域 １２０を取り囲む。このため、ゲート領域１２０は、ゲート絶縁体領域１２５を囲む領域から電気的に絶縁している。ソース領域１１５は、ゲート絶縁体領域１２５の周辺に沿って複数のセルに形成されている。
【００１３】
ある実施例では、ソース領域１１５およびドレイン領域１４０は、リンまたはヒ素などがドープされたシリコンなどの、高濃度にｎ型ドープされた（＋Ｎ）半導体である。ボディ領域１３０は、ボロンがドープされたシリコンなどの、ｐ型ドープされた（Ｐ）半導体である。ゲート領域１２０は、リンがドープされたポリシリコンなどの、高濃度にｎ型ドープされた半導体（Ｎ＋）である。ゲート絶縁体領域１２５は、二酸化ケイ素などの絶縁体であってよい。
【００１４】
ソース／ボディコンタクト１１０は、各セルのソース領域１１５およびボディ領域１３０と接続している。このため、ソース／ボディコンタクト１１０は各セルのソース領域１１５をボディ領域１３０に接続する。封止層は、ゲート領域１２０、ソース領域１１５、ソース／ボディコンタクト１１０、ソースヒューズリンク１５５と、ソースインターコネクト１６０との間に位置する。ソースヒューズリンク１５５は、ソース／ボディコンタクト１１０とソースインターコネクト１６０との間に位置する。ソースインターコネクト１６０は、複数のソース領域１１５を接続し、装置の共通ソースを形成する。ソースヒューズリンク１５５は、個々のセルの上部において、ソース／ボディコンタクト１１５から垂直に伸びているため、装置１００において横方向の表面領域を増加させなくてすむ。
【００１５】
ゲート領域１２０の電位がソース領域１１５に対して装置１００の閾値電圧より高くなると、導電チャネルがゲート絶縁体領域１２５の周辺に沿ったボディ領域１３０に誘導される。続いて、装置１００は、ドレイン領域１４０とソース領域１１５との間に電流を流す。これにより、装置１００は、オン状態となる。
【００１６】
ゲート領域１２０の電位が閾値電圧より低くなると、チャネルはもはや誘導されない。結果として、ドレイン領域１４０とソース領域１１５との間に印加される電位差は、これらの間を流れる電流を引き起こさない。これにより、装置はオフ状態となり、ボディ領域１３０およびドレイン領域１４０によって形成されるジャンクションがソースとドレインを横切って印加される電圧をサポートする。
【００１７】
ドレイン領域１３５、１４０は、第１の部分１４０の上に位置する第２の部分１３５を含み、ドレイン領域１３５の第２の部分は、リンまたはヒ素がドープされたシリコンなどの低濃度ｎ−ドープ（Ｎ−）半導体であり、ドレイン領域１４０の第２の領域は、リンがドープされたシリコンなどの高濃度ｎ−ドープ（Ｎ＋）半導体である。ドレイン領域１３５の低濃度ｎ−ドープ（Ｎ−）第２の部分は、ボディ領域１３０およびドレイン領域１３５の第２の領域に延びる空乏領域をもたらし、パンチスルー効果が減少される。このため、ドレイン領域１３５の低濃度ｎ−ドープ（Ｎ−）第２の部分は、クローズドセル型ＴＭＯＳＦＢＴ２００の降伏電圧を増加させるように作用する。
【００１８】
クローズドセル型ＴＭＯＳＦＥＴ１００のチャネル幅は、ソース領域１１５の幅の和の関数である。したがって、クローズドセル型ＴＭＳＯＦＥＴ１００は、相対的に低チャネル抵抗（たとえば、抵抗Ｒｄｓ−ｏｎのドレイン−ソース間）−低チャネル抵抗により、クローズドセル型ＴＭＯＳＦＥＴ１００で消費される電力が低減される。同様に、クローズドセル型ＴＭＯＳＦＥＴ１２０ゲート−ドレイン間のキャパシタンスは、ゲート領域１２０の底部とドレイン領域１４０との間の重畳領域の関数である。
【００１９】
ある実施例では、封止層１５０は、ＢＦＳＧなどの誘電体でありうるが、これに限定されない。ソース／ボディコンタクト１１０は、タンタル、チタニウム、タングステン、窒化チタン、窒化タンタル、および／またはケイ化チタンなどの高融点金属で作製されうるが、これに限定されない。ソースヒューズリンク１５５は、銅、アルミニウム、ビスマス、インジウム、および／またはスズなどの低融点金属で作製されるが、これに限定されない。ソースインターコネクト１６０は、高融点金属、低融点金属またはこれらの組み合わせにより作製されうる。
【００２０】
ある実施例では、ソースヒューズリンク１５３は、実質的に固体であってもよい。比較的に高電流があるセルのソースを流れると、対応するソースヒューズリンクに熱が集中する。この熱により、あるヒューズリンクの金属が溶け、周囲の封止層１５０が局所的に溶融することが引き起こされる。周囲の封止材が局所的に溶融することで、ソースヒューズリンクの低融点金属が流れ込むボイドが形成され、ソースヒューズリンクに破損が生じる。ソースヒューズリンクの破損により、ヒューズが「飛び」、セルを通る高電流パスが破損する。
【００２１】
他の実施例では、各ソースヒューズリンク１５５は、図１に示すようなキャビティを含んでもよい。キャビティは、実質的にソースヒューズリンク１５５の長さを延長しうる、またはソースヒューズリンク１５５の長さの一部を調節しうる。あるセルのソースに比較的に高電流が流れると、熱がキャビティに集中する。
図２に示すように、熱によりあるヒューズリンク２５５が溶融すると、キャビティに流入し、ソースヒューズリンク２５５の破壊が生じる。ソースヒューズリンク２５５の破壊が進むと、ヒューズが「飛び」、セルを通る高電流パスが破壊される。ソースヒューズリンクの金属の溶融に加え、またはそれに代えて、高電流により、ソースヒューズリンク中の金属のエレクトロマイグレーシンが起きる。エレクトロマイグレーションは、それ単独、またはソースヒューズリンク金属の熱溶融とともに、ヒューズリンクを飛ばす。
【００２２】
各ヒューズリンク２５５は、対応するセルが他のセルにダメージを与える前に、飛ぶように構成される。典型的なＭＯＳＦＥＴセルでは、直流電流モード（ＤＣモード）で約０．１ｍＡおよびパルスモードで０．５ｍＡが流れる。あるセルに不具合があり、ゲート−ソース間、ゲート−ドレイン間、またはソース−ドレイン間に高電流パス（たとえば、短絡）があると、あるセルにおける突入電流が急激に大きくなり、典型的には、１０−１００ｍＡに達する。ヒューズリンクは、対応するセルがこの高電流レベルに到達する前に飛ぶように構築されており、装置の他のセルに対するダメージが避けられる。したがって、不具合のあるセルが使用不可となり、残りのセルは機能し続ける。このように、装置は、性能劣化がほとんどない状態、または性能劣化なしで自己修復する。
【００２３】
ここで図３を参照するとし、本発明のある実施の形態に係る、ソースヒューズリンクの典型例が示されている。ソースヒューズリンク３１０は、高さＬ、内径ｄおよび外径Ｄを有する。ソースヒューズリンクは、ｘ×ｙのソース／ボディコンタクト３２０の上に形成されうる。ある実施例では、ソース／ボディコンタクトは、ｘ＝ｙ＝２．５μｍの寸法を有してよい。ある実施例では、ソースヒューズリンクはアルミニウムでありうる。アルミニウムは、以下のパラメータで特徴付けられる。密度（固体）２６９８ｋｇ／ｍ３；密度（液体）２４００ｋｇ／ｍ３；融点９３３．５Ｋ；沸点２７４０Ｋ；融解エンタルピー１０．６７ＫＪ／ｍｏｌｅ；蒸発エンタルピー２９３．７２ＫＪ／ｍｏｌｅ； 抵抗（固体）２．６６Ｅ−０８ΩＭ；熱容量（固体）２４．３５ＪＫ／ｍｏｌ；モル質量２６．９８ｇ
【００２４】
ソースヒューズリンクを有するＦＥＴ装置の実施の形態例では、熱は周囲に失われず、熱容量は、室温と融点との間で一定であるとみなされる。ソースヒューズリンク３００におけるボイドの体積空間は、実質的に、ソースヒューズリンク３１０のアルミニウムの体積と等しい。溶融エネルギーは、融解温度および融解エンタルピーを上げるのに必要な熱の合計であるとみなされる。実施の形態の装置における平行なセルの数は、約１，０００，０００セルでありうる。チップは、２９５Ｋの室温で動作するとみなされる。
【００２５】
個々のセルのヒューズリンク領域の抵抗は、下記の式１で表されうる。
【数１】
アルミニウムのヒューズを加えたことによるチップ抵抗は、下記の式２で算出されうる。
【数２】
ここで、Ｎは平行なセルの数である。一つのセルのヒューズを溶融するのに必要なエネルギーは、下記の式３に従って計算されうる。
【数３】
ここで、ＡＷは原子質量、ｄは密度、Ｃｐはモル熱容量、ΔＨｆｕｓｉｏｎは、融解エンタルピーである。したがって、あるセルのソースヒューズリンクを溶融するのに必要な時間は、下記の式４に従って計算されうる。
【数４】
【００２６】
ここで、図４を参照すると、本発明の実施の形態に係るチップ抵抗のグラフの典型例が示されている。このグラフは、異なる断面領域を有するソースヒューズリンクについて、長さに対するチップ抵抗への寄与をソースヒューズリンクがない装置と比較する。最初のプロットに表示されているように、ソースヒューズリンクがないクローズドセル型ＴＭＯＳＦＥＴのチップ抵抗は、実質的に一定である。第２のプロットは、内径０．３５μｍおよび外径０．５μｍを有するソースヒューズリンクのチップ抵抗への寄与を示す。第３のプロットは、内径０．５６および外径０．８μｍを有するソースヒューズリンクのチップ抵抗への寄与を示す。図示されているように、ソースヒューズリンクの断面領域が増加すると、チップ抵抗への寄与は減少する。さらに、ヒューズの長さが増加すると、チップ抵抗は増加する。しかし、ソースヒューズリンクの典型例では、チップ抵抗への寄与は、約０．１μΩから１μΩの範囲である。
【００２７】
ここで、図５を参照すると、本発明の実施の形態に係るソースヒューズリンクを溶融するのに必要な典型的な時間のグラフが示されている。このグラフは、１．０ｍＡの一定電流下でのヒューズについて、ソースヒューズリンクの断面領域に対してヒューズを溶融する時間を比較する。図示されているように、ヒューズの断面領域が増加するにともなって、ヒューズを溶融する時間が増加する。
【００２８】
ここで、図６Ａ−６Ｄを参照すると、本発明の実施の形態に係るクローズドセル型トレンチ金属酸化膜半導体電界効果トランジスタ（ＩＭＯＳＦＥＴ）の製造方法が示されている。本発明のある実施の形態によるクローズドセル型ＴＭＯＳＦＥＴの製造方法が図７Ａ−７Ｍに示されている。図６Ａおよび図７Ａに示されているように、プロセスは、基板７０２上での洗浄、堆積、ドーピング、エッチングなどの様々な初期プロセスを有する６０２で始まる。半導体基板７０２は、リン（Ｎ＋）が高濃度にドープされたシリコンでありうる。６０４で、半導体層７０４が基板７０２の上にエピタキシャル堆積される。ある実施例では、半導体層７０４は、ヒ素またはボロンがドープされたシリコンでありうる。エピタキシャル堆積されたシリコン７０４は、反応チャンバーに所望の不純物を導入することでドープされる。６０６で、フォトレジストが堆積され、周知のリソグラフィプロセスによってパターン化され、ゲートトレンチマスク７０６が形成される。
【００２９】
ここで、図７Ｂを参照すると、６０８で、エピタキシャル堆積された半導体層７０４の露出部は、周知の異方性エッチング法によりエッチングされる。ある実施例では、パターン化されたレジスト層７０６によって露出するエピタキシャル堆積された半導体層とイオンエッチャントが反応する。複数のトレンチ７０８は、トレンチの第１のセットが実質的に互いに平行となり、トレンチの第２のセット（図示せず）がトレンチの第１のセットに対して実質的に垂直から平行になるように形成される。
【００３０】
６１０で、ゲートトレンチマスク７０６は、適当なレジスト剥離剤またはレジスト灰化処理を用いて除去される。ここで、図７Ｃを参照すると、６１２で、誘電体７１２が複数のトレンチ７０８に形成される。ある実施例では、誘電体７１２は、シリコンの表面を酸化してシリコン酸化層を形成することにより形成される。トレンチ中に得られる誘電体は、ゲート絶縁体領域の第１の部分を形成する。
【００３１】
ここで、図７Ｄを参照すると、６１４で、ポリシリコン層７１４がトレンチの第１のおよび第２のセットに堆積され、ゲート領域が形成される。ある実施例では、ポリシリコン層７１４は、シラン（ＳｉＨ４）の堆積などの方法によって、トレンチに堆積される。ポリシリコンは、リンまたはヒ素などのｎ−型不純物でドープされる。ポリシリコン７１４は、堆積プロセスの菅に不純物を導入することによりドープされてよい。６１６で、エッチバックプロセスが実施され、ウエハ表面の過剰なポリシリコンが除去される。ある実施例では、過剰なポリシリコンは、化学的機械的研磨（ＣＭＰ）プロセスにより除去される。
【００３２】
ここで、図７Ｅを参照すると、６１８で、第２のフォトレジストが堆積され、ボディ領域用マスクを形成するようにパターン化される。ボディ領域用マスクは、ゲート領域の内側領域によって定義される複数のセルに対応する。６２０で、エピタキシャル堆積された半導体層の露出部分が複数のセル中のボディ領域７０４のドーピングを調節するようにドープされる。ある実施例では、ドーピングプロセスにより、ボロン、ヒ素などのｐ−型不純物がエピタキシャル堆積された半導体層７０４に注入される。高温熱サイクルがボディ領域にドーピングを促進するために用いられる。６２２で、ボディ領域用マスクが除去される。
【００３３】
ここで、図７ｆを参照すると、６２４で、第３のフォトレジストが堆積され、ソース領域用マスクを形成するようにパターン化される。ソース領域用マスクは、ゲート酸化領域に近接する各セル中のソース領域を定義する。６２６で、ソース領域用マスク７２４によって露出したままで残された第１の半導体層の部分は、ソース領域７２６を形成するようにドーピングされる。ある実施例では、ドーピングプロセスは、リンなどのｎ−型不純物をゲート酸化膜領域７１２に近接する複数のセルに高濃度に注入することを含む。高温熱サイクルがソース領域にドーピングを促進するために用いられる。６２で、ソース領域用マスクが除去される。
【００３４】
ここで、図７Ｇを参照すると、６３０で、誘電体層７３０がウエハ上に堆積される。ある実施例では、誘電体層７３０は、化学気相堆積（ＣＶＤ）システム中で、テトラエチルオルトシリケート（ＴＥＯＳ）の分解により堆積される。６３２で、第４のフォトレジスト層が堆積され、各セルの上にソース／ボディコンタクト用マスク７３２を定義するようにパターン化される。ここで、図７Ｈを参照すると、６３４で、ソース／ボディコンタクト用マスク７３２によって露出したまま残された誘電体層７３０の部分がゲート絶縁体層７３４を形成するようにエッチングされる。６３６で、ソース／ボディコンタクト用マスクが除去される。ここで、図７Ｉを参照すると、６３４で、ソース／ボディ金属層７３８がウエハの表面上に堆積される。ある実施例では、ソース／ボディ金属層７３８は、スパッタ法などの周知の方法で堆積される。ソース／ボディ金属層７３８は、タンタル、チタニウム、タングステン、窒化チタン、窒化タンタル、ケイ化チタンなどであってよい。このような金属は、銅、アルミニウム、ビスマス、インジウムおよびスズに比べて相対的に高融点であるという特徴がある。ソース／ボディ金属層７３８は、パターン化された誘電体７３４によって露出したまま残されたボディ７２０およびソース領域７２６とのコンタクトを形成する。ソース／ボディ金属層７３は、パターン化された誘電体７３４によってゲート領域７１４から絶縁されている。６４０で、第５のフォトレジストが堆積され、ソースコンタクト用マスクを形成するようにパターン化される。ソースコンタクト用マスクは、各セルにおいてソースコンタクト領域を定義する。ここで、図７Ｊを参照すると、次に、６４２で、ソース／ボディ金属層が選択的エッチング法を用いてパターン化され、ソース／ボディコンタクト７４２が形成される。
ここで、図７Ｋを参照すると、６４４で、第２の誘電体層７４４がウエハの上に堆積される。ある実施例では、第２の誘電体層７４４は、スピン−オン−グラス（ＢＰＳＧ）であってもよい。６４６で、第６のフォトレジスト層７４６が堆積され、ソースヒューズリンク用マスク７４６を形成するようにパターン化される。６４６で、ソースヒューズリンク用マスク７４６で露出したまま残された第２の誘電体層７４４の部分が複数のトレンチ７４８を定義するようにエッチングされる。各トレンチ７４８は、第２の誘電体層７４４を通って、対応するソース／ボディコンタクト７４２に延びる。６５０で、ソースヒューズリンク用マスクが除去される。
ここで、図７Ｌを参照すると、６５２で、ソースヒューズリンク金属層７Ｓ２がウエハの表面上に堆積される。ある実施例では、ソースヒューズリンク金属層７５２は、化学気相堆積（ＣＶＤ）などの周知の方法で堆積される。ソースヒューズリンク金属層７５２は、ソースヒューズリンクトレンチ７４８およびソース／ボディコンタクト７４２の露出部分の側壁上の金属膜を形成する。ソース／ボディ金属層は、銅、アルミニウム、ビスマス、インジウム、スズなどであってよい。このような金属は、タンタル、チタニウム、タングステン、窒化チタン、窒化タンタルまたはケイ化チタンに比べて相対的に低融点であるという特徴がある。ここで、図７Ｍを参照すると、６５４で、ソースインターコネクトがウエハの表面上に堆積される。ソースヒューズリンクトレンチに近接するソースコンタクト用金属７４２、ソースヒューズリンク用金属７５２およびソースインターコネクト用金属７５４は、キャビティ７５５を有するソースヒューズリンクを形成する。他の実施の形態では、ソースヒューズリンクトレンチはより大きなアスペクト比を有してよい。ソースヒューズリンクトレンチは、スパッタ法などのプロセスを用いて金属で充填される。フォトレジスト層が堆積され、ソースヒューズリンクトレンチ中に堆積された金属内にソースヒューズリンクキャビティを形成するようにパターン化される。選択的エッチングプロセスが、ソースヒューズリンクトレンチ７４８中の金属の露出部分を除去するために用いられる。次に、ソースインターコネクト金属層がウエハの表面上に堆積される。
６５６で、ソースインターコネクト金属層７５４が、ソースヒューズリンクによってソースコンタクトに電気的に接続されたソースコンタクトを形成するようにパターン化される。６５８で、製造は、他の様々なプロセスに続く。様々なプロセスは、典型的に、エッチング、堆積、ドーピング、洗浄、アニール、パッシベーション、クリービングを含む。
【００３５】
ここで図８を参照すると、本発明の実施の形態に係る、典型的な平面型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）装置が示されている。平面型ＭＯＳＦＥＴ装置８００は、複数のソース／ボディコンタクト８０５、複数のソース領域８ｌＯ、ゲート領域８１５、ゲート絶縁体領域８３０、複数のボディ領域８２５、ドレイン領域８３０、８３５およびドレインインターコネクト８４０を含む。また、平面型ＭＯＳＦＥＴ装置８００は、封止層８４５、複数のソースヒューズリンク８５０、ソースインターコネクト８５５を含む。ボディ領域８２５、ソース領域８１０、ゲート領域８１５およびゲート絶縁体領域８２０は、ドレイン領域８３０、８３５の上に位置している。ボディ領域８２５は、複数の多角形領域として配置されている。ある実施例では、ボディ領域８２５は、六角形の領域である。ドレイン領域８３０、８３５は、各多角形のボディ領域８２５の間で上方に延びている。各ボディ領域８２５の部分がドレイン領域８３０、８３５から対応するソース領域８１０を分離するように、ソース領域８１０は、各ボディ領域８２５の周辺近傍のボディ領域８２５中に位置している。このため、ソース領域８１０は、ボディ領域８２５中に位置する多角形リングである。近接するソース８１０の間の距離が装置８００全体にわたって比較的一定になるように、ボディ領域８２５およびソース領域８１０の多角形形状が調節される。
【００３６】
ゲート領域８１５は、ボディ領域８２５の間を上方に延びるドレイン領域８３０、８３５の近傍、ソース領域８０５とドレイン領域８３０、８３５との間のボディ領域８２５の部分の近傍、およびソース領域８１０の部分の近傍に位置している。ゲート絶縁体領域８２０がゲート領域８１５を囲むことにより、ゲート領域８１５がボディ領域８２５、ソース領域８１０およびドレイン領域８３０、８３５から分離されている。ドレイン領域８３０、８３５は、通常、ボディ領域８２５に近接したドリフト領域として参照される第１のドレイン領域８３０およびドリフト領域によってボディ領域８２５から分離されたドレイン領域として参照される第２のドレイン部分８３５を含んでよい。
【００３７】
ソース／ボディコンタクト８０５は、それぞれ、ボディ領域８２５およびソース領域８１０の各部に接続されている。これにより、ソース／ボディコンタクト８０５は、ソース領域８１０を各セルのボディ領域８２５に接続する。封止層８４５は、ソース／ボディコンタクト８０５とソースインターコネクト８５５との間に位置する。ソースヒューズリンク８５０は、封止層８４５を通り、ソース／ボディコンタクト８０５とソースインターコネクト８５５の間に延在する。ソースヒューズリンク８５０は、各セルの上部のソース／ボディコンタクト８０５から垂直に延びており、装置８００の横方向の表面領域を増やさずに済む。
【００３８】
ゲート領域８１５の電位が装置８００の閾値電圧より高く増加すると、ソース領域８１０とドレイン領域８３０、８３５との間のボディ領域８２５に伝導チャネルが導入される。装置８００は、ドレイン領域８３０、８３５とソース領域８１０との間に電流を流す。これにより、装置８００はオン状態とる。ゲート領域８１５の電位が、閾値電圧より低くなると、もはや伝導チャネルは導入されない。この結果、ドレイン領域８３０、８３５とソース領域８１０との間に印加される電圧により、これらの間を流れる電流を引き起こさない。これにより、装置はオフ状態となり、ボディ領域８２５およびドレイン領域８３０、８３５によって形成されるジャンクションがソースおよびドレインを横切って印加される電圧をサポートする。
【００３９】
各ソースヒューズリンク８５０は、故障モードレベルの電流によって飛ぶように構成されている。これにより、不具合のあるセルが使用不可能となり、残りのセルが機能し続ける。このように、装置８００は、性能劣化がほとんどない状態、または性能劣化なしで自己修復する。ある実施例では、ソースヒューズリンク８５０は、実質的に固体であってもよい。他の実施例では、ソースヒューズリンク８５０は、それぞれ、少なくとも各ソースヒューズリンクの長さに延びるキャビティを含んでもよい。
【００４０】
ここで図９を参照すると、本発明のある実施の形態に係る典型的な縦型ジャンクション電界効果トランジスタ（ＪＦＥＴ）装置が示されている。縦型ＪＦＥＴ装置９００は、複数のＪＦＥＴセル９０５、９１０、９１５を含み、各セルは、対応するソースコンタクト９２０を含む。また、ＪＦＥＴ装置９００は、ソースインターコネクトおよび複数のヒューズリンク９２５を含む。各ソースヒューズリンク９２５は、ああるソースコンタクト９２０をソースインターコネクト（図示せず）に接続する。ソースヒューズリンク９２５は、不具合モードレベルの電流によって飛ぶように調節される。
【００４１】
本発明の実施の形態は、ゲート−ソース間、ゲート−ドレイン間、および／または、ソース−ドレイン間の短絡により使用不可能となった１以上のセルに使用されうる。ヒューズリンクは、平面型および縦型ＦＥＴ装置の両方に構築されうる。ヒューズリンクは、シリコン領域を増やすことなく縦型に構築されうる。これにより、実施の形態は、電界効果トランジスタ（ＦＥＴ）装置の自己修復を実施するという利点を有する。
【００４２】
本発明の特定の実施の形態の上記記述は、説明と解説を目的として提示されている。これらは、網羅的であることや、本発明を開示された形態のみに限定する意図はなく、本発明に照らして多くの変更および変形が可能であることが明らかである。実施の形態は、本発明の本質およびその実際の適用を最も良く説明するために選択および記載され、これにより、当業者が本発明および意図された特定の使用に適したような様々な変更が加えられた様々な実施の形態を十分に利用できるようになる。本発明の範囲は、係属中の請求項およびその同等物によって規定される。
（コンセプト）
短くまとめると、本明細書には、少なくとも以下のような広いコンセプトが開示されている。
コンセプト１：電界効果トランジスタ装置は、各セルが対応するソースコンタクト、ソースインターコネクト、および複数のソースヒューズリンクを含む、複数の電界効果トランジスタセルを含み、
所定のソースヒューズリンクがそれぞれ所定のソースコンタクトをソースインターコネクトに接続する。
コンセプト２：コンセプト１の電界効果トランジスタ装置において、各ソースヒューズリンクがキャビティを含む。
コンセプト３：コンセプト１の電界効果トランジスタ装置において、不具合がある電界効果トランジスタセルで高電流が発生した際に、対応するソースヒューズリンクが飛ぶ。
コンセプト４：コンセプト１の電界効果トランジスタ装置において、特定の電界効果トランジスタセルにソース−ドレイン間の短絡があるとき、ソースヒューズリンクにより対応する電界効果トランジスタセルが使用不可になる。
コンセプト５：コンセプト１の電界効果トランジスタ装置において、特定の電界効果トランジスタセルにゲート−ソース間の短絡があるとき、ソースヒューズリンクにより対応する電界効果トランジスタセルが使用不可になる。
コンセプト６：コンセプト１の電界効果トランジスタ装置において、複数のソースコンタクトが相対的に高融点を有する金属を含み、複数のソースヒューズリンクが相対的に低融点を有する金属を含む。
コンセプト７：コンセプト１の電界効果トランジスタ装置において、複数の電界効果トランジスタセルが約５００〜５０億個の電界効果トランジスタセルを含む。
コンセプト８：コンセプト１の電界効果トランジスタ装置において、電界効果トランジスタセルが平面型金属酸化膜半導体電界効果トランジスタセルを含む。
コンセプト９：コンセプト１の電界効果トランジスタ装置において、電界効果トランジスタセルが縦型金属酸化膜半導体電界効果トランジスタセルを含む。
コンセプト１０：コンセプト１の電界効果トランジスタ装置において、ソースコンタクト、ソースヒューズリンクおよびソースインターコネクトソースインターコネクトが電界効果トランジスタ装置の作製表面に対して直交する線に配置されている。
コンセプト１１．ドレイン領域と、
ゲート領域の第１の部分が第１の実質的に平行な複数の細長い構造として形成され、ゲート領域の第２の部分が第１の実質的に平行な複数の細長い構造に直交するの第２の実質的に平行な複数の細長い構造として形成され、前記ドレイン領域の上に位置するゲート領域と、
第１のの実質的に平行な複数の細長い構造と第２の実質的に平行な複数の細長い構造の間のゲート領域の周辺近傍に位置する複数のソース領域と、
ドレイン領域と複数のソース領域との間、および第１のの実質的に平行な複数の細長い構造と第２の実質的に平行な複数の細長い構造の間に位置する複数のボディ領域と、
ゲート領域と複数のソース領域との間、ゲート領域と複数のボディ領域との間、およびゲート領域とドレイン領域との間に位置するゲート絶縁体領域と、
各ソースコンタクトが対応するソース領域およびボディ領域に接続された複数のソースコンタクトと、
ソースインターコネクトと、
複数のセルとソースインターコネクトとの間に位置する誘電体層と、
各ソースヒューズリンクが所定のソースコンタクトをソースインターコネクトに接続する複数のソースヒューズリンクと、
を含む集積回路。
コンセプト１２：コンセプト１１の集積回路において、各ソースヒューズリンクが熱を集中させるように構成されたキャビティを含む。
コンセプト１３：コンセプト１１の集積回路において、各ソースヒューズリンクが対応するソースコンタクトからソースインターコネクトに実質的に延びるキャビティを有する金属を含む。
コンセプト１４：コンセプト１１の集積回路において、
各ソースヒューズリンクがソースヒューズリンクの実質的に中央にあるキャビティを有する金属を含む。
コンセプト１５：コンセプト１１の集積回路において、各ソースヒューズリンクが金属を含み、不具合モードレベルの電流によって飛ぶように調節されている。
コンセプト１６：各セルがソース領域を含む複数の電界効果トランジスタセルを形成し、各所定のソースコンタクトが対応するソース領域に接続された複数のソースコンタクトを形成し、ソースインターコネクトを形成し、ソースヒューズリンクが対応するソースコンタクトとソースインターコネクトとの間に接続された各複数のソースヒューズリンクを形成することを含む電界効果トランジスタ装置の製造方法。
コンセプト１７：コンセプト１６の方法において、複数のソースヒューズリンクが銅、アルミニウム、ビスマス、インジウムおよびスズからなる群より選ばれる１以上の金属を含む
コンセプト１８：コンセプト１７の方法において、複数のソースコンタクトがタンタル、チタニウム、タングステン、窒化チタン、窒化タンタルおよびケイ化チタンからなる群より選ばれる１以上の金属を含む。
コンセプト１９：コンセプト１７の方法において、各ソースヒューズリンクがキャビティを含む。
コンセプト２０：コンセプト１６の方法において、複数のソースコンタクトがタンタル、チタニウム、タングステン、窒化チタン、窒化タンタルおよびケイ化チタンからなる群から選ばれる１以上の金属を含む。
【特許請求の範囲】
【請求項１】
各セルが対応するソースコンタクト、ソースインターコネクト、および複数のソースヒューズリンクを含む、複数の電界効果トランジスタセルを含み、
所定のソースヒューズリンクがそれぞれ所定のソースコンタクトをソースインターコネクトに接続する電界効果トランジスタ装置。
【請求項２】
各ソースヒューズリンクがキャビティを含む請求項１に記載の電界効果トランジスタ装置。
【請求項３】
不具合がある電界効果トランジスタセルで高電流が発生した際に、対応するソースヒューズリンクが飛ぶ、請求項１に記載の電界効果トランジスタ装置。
【請求項４】
特定の電界効果トランジスタセルにソース−ドレイン間の短絡があるとき、ソースヒューズリンクにより対応する電界効果トランジスタセルが使用不可になる請求項１に記載の電界効果トランジスタ装置。
【請求項５】
特定の電界効果トランジスタセルにゲート−ソース間の短絡があるとき、ソースヒューズリンクにより対応する電界効果トランジスタセルが使用不可になる請求項１に記載の電界効果トランジスタ装置。
【請求項６】
複数のソースコンタクトが相対的に高融点を有する金属を含み、複数のソースヒューズリンクが相対的に低融点を有する金属を含む請求項１に記載の電界効果トランジスタ装置。
【請求項７】
複数の電界効果トランジスタセルが約５００〜５０億個の電界効果トランジスタセルを含む請求項１に記載の電界効果トランジスタ装置。
【請求項８】
電界効果トランジスタセルが平面型金属酸化膜半導体電界効果トランジスタセルを含む請求項１に記載の電界効果トランジスタ装置。
【請求項９】
電界効果トランジスタセルが縦型金属酸化膜半導体電界効果トランジスタセルを含む請求項１に記載の電界効果トランジスタ装置。
【請求項１０】
ソースコンタクト、ソースヒューズリンクおよびソースインターコネクトソースインターコネクトが電界効果トランジスタ装置の作製表面に対して直交する線に配置されている、請求項１に記載の電界効果トランジスタ装置。
【請求項１１】
ドレイン領域と、
ゲート領域の第１の部分が第１の実質的に平行な複数の細長い構造として形成され、ゲート領域の第２の部分が第１の実質的に平行な複数の細長い構造に直交するの第２の実質的に平行な複数の細長い構造として形成され、前記ドレイン領域の上に位置するゲート領域と、
第１のの実質的に平行な複数の細長い構造と第２の実質的に平行な複数の細長い構造の間のゲート領域の周辺近傍に位置する複数のソース領域と、
ドレイン領域と複数のソース領域との間、および第１のの実質的に平行な複数の細長い構造と第２の実質的に平行な複数の細長い構造の間に位置する複数のボディ領域と、
ゲート領域と複数のソース領域との間、ゲート領域と複数のボディ領域との間、およびゲート領域とドレイン領域との間に位置するゲート絶縁体領域と、
各ソースコンタクトが対応するソース領域およびボディ領域に接続された複数のソースコンタクトと、
ソースインターコネクトと、
複数のセルとソースインターコネクトとの間に位置する誘電体層と、
各ソースヒューズリンクが所定のソースコンタクトをソースインターコネクトに接続する複数のソースヒューズリンクと、
を含む集積回路。
【請求項１２】
各ソースヒューズリンクが熱を集中させるように構成されたキャビティを含む、請求項１１に記載の集積回路。
【請求項１３】
各ソースヒューズリンクが対応するソースコンタクトからソースインターコネクトに実質的に延びるキャビティを有する金属を含む、請求項１１に記載の集積回路。
【請求項１４】
各ソースヒューズリンクがソースヒューズリンクの実質的に中央にあるキャビティを有する金属を含む、請求項１１に記載の集積回路。
【請求項１５】
各ソースヒューズリンクが金属を含み、不具合モードレベルの電流によって飛ぶように調節されている、請求項１１に記載の集積回路。
【請求項１６】
各セルがソース領域を含む複数の電界効果トランジスタセルを形成し、各所定のソースコンタクトが対応するソース領域に接続された複数のソースコンタクトを形成し、ソースインターコネクトを形成し、ソースヒューズリンクが対応するソースコンタクトとソースインターコネクトとの間に接続された各複数のソースヒューズリンクを形成することを含む電界効果トランジスタ装置の製造方法。
【請求項１７】
複数のソースヒューズリンクが銅、アルミニウム、ビスマス、インジウムおよびスズからなる群より選ばれる１以上の金属を含む、請求項１６に記載の方法。
【請求項１８】
複数のソースコンタクトがタンタル、チタニウム、タングステン、窒化チタン、窒化タンタルおよびケイ化チタンからなる群より選ばれる１以上の金属を含む、請求項１７に記載の方法。
【請求項１９】
各ソースヒューズリンクがキャビティを含む、請求項１７に記載の方法。
【請求項２０】
複数のソースコンタクトがタンタル、チタニウム、タングステン、窒化チタン、窒化タンタルおよびケイ化チタンからなる群から選ばれる１以上の金属を含む、請求項１６に記載の方法。
【請求項１】
各セルが対応するソースコンタクト、ソースインターコネクト、および複数のソースヒューズリンクを含む、複数の電界効果トランジスタセルを含み、
所定のソースヒューズリンクがそれぞれ所定のソースコンタクトをソースインターコネクトに接続する電界効果トランジスタ装置。
【請求項２】
各ソースヒューズリンクがキャビティを含む請求項１に記載の電界効果トランジスタ装置。
【請求項３】
不具合がある電界効果トランジスタセルで高電流が発生した際に、対応するソースヒューズリンクが飛ぶ、請求項１に記載の電界効果トランジスタ装置。
【請求項４】
特定の電界効果トランジスタセルにソース−ドレイン間の短絡があるとき、ソースヒューズリンクにより対応する電界効果トランジスタセルが使用不可になる請求項１に記載の電界効果トランジスタ装置。
【請求項５】
特定の電界効果トランジスタセルにゲート−ソース間の短絡があるとき、ソースヒューズリンクにより対応する電界効果トランジスタセルが使用不可になる請求項１に記載の電界効果トランジスタ装置。
【請求項６】
複数のソースコンタクトが相対的に高融点を有する金属を含み、複数のソースヒューズリンクが相対的に低融点を有する金属を含む請求項１に記載の電界効果トランジスタ装置。
【請求項７】
複数の電界効果トランジスタセルが約５００〜５０億個の電界効果トランジスタセルを含む請求項１に記載の電界効果トランジスタ装置。
【請求項８】
電界効果トランジスタセルが平面型金属酸化膜半導体電界効果トランジスタセルを含む請求項１に記載の電界効果トランジスタ装置。
【請求項９】
電界効果トランジスタセルが縦型金属酸化膜半導体電界効果トランジスタセルを含む請求項１に記載の電界効果トランジスタ装置。
【請求項１０】
ソースコンタクト、ソースヒューズリンクおよびソースインターコネクトソースインターコネクトが電界効果トランジスタ装置の作製表面に対して直交する線に配置されている、請求項１に記載の電界効果トランジスタ装置。
【請求項１１】
ドレイン領域と、
ゲート領域の第１の部分が第１の実質的に平行な複数の細長い構造として形成され、ゲート領域の第２の部分が第１の実質的に平行な複数の細長い構造に直交するの第２の実質的に平行な複数の細長い構造として形成され、前記ドレイン領域の上に位置するゲート領域と、
第１のの実質的に平行な複数の細長い構造と第２の実質的に平行な複数の細長い構造の間のゲート領域の周辺近傍に位置する複数のソース領域と、
ドレイン領域と複数のソース領域との間、および第１のの実質的に平行な複数の細長い構造と第２の実質的に平行な複数の細長い構造の間に位置する複数のボディ領域と、
ゲート領域と複数のソース領域との間、ゲート領域と複数のボディ領域との間、およびゲート領域とドレイン領域との間に位置するゲート絶縁体領域と、
各ソースコンタクトが対応するソース領域およびボディ領域に接続された複数のソースコンタクトと、
ソースインターコネクトと、
複数のセルとソースインターコネクトとの間に位置する誘電体層と、
各ソースヒューズリンクが所定のソースコンタクトをソースインターコネクトに接続する複数のソースヒューズリンクと、
を含む集積回路。
【請求項１２】
各ソースヒューズリンクが熱を集中させるように構成されたキャビティを含む、請求項１１に記載の集積回路。
【請求項１３】
各ソースヒューズリンクが対応するソースコンタクトからソースインターコネクトに実質的に延びるキャビティを有する金属を含む、請求項１１に記載の集積回路。
【請求項１４】
各ソースヒューズリンクがソースヒューズリンクの実質的に中央にあるキャビティを有する金属を含む、請求項１１に記載の集積回路。
【請求項１５】
各ソースヒューズリンクが金属を含み、不具合モードレベルの電流によって飛ぶように調節されている、請求項１１に記載の集積回路。
【請求項１６】
各セルがソース領域を含む複数の電界効果トランジスタセルを形成し、各所定のソースコンタクトが対応するソース領域に接続された複数のソースコンタクトを形成し、ソースインターコネクトを形成し、ソースヒューズリンクが対応するソースコンタクトとソースインターコネクトとの間に接続された各複数のソースヒューズリンクを形成することを含む電界効果トランジスタ装置の製造方法。
【請求項１７】
複数のソースヒューズリンクが銅、アルミニウム、ビスマス、インジウムおよびスズからなる群より選ばれる１以上の金属を含む、請求項１６に記載の方法。
【請求項１８】
複数のソースコンタクトがタンタル、チタニウム、タングステン、窒化チタン、窒化タンタルおよびケイ化チタンからなる群より選ばれる１以上の金属を含む、請求項１７に記載の方法。
【請求項１９】
各ソースヒューズリンクがキャビティを含む、請求項１７に記載の方法。
【請求項２０】
複数のソースコンタクトがタンタル、チタニウム、タングステン、窒化チタン、窒化タンタルおよびケイ化チタンからなる群から選ばれる１以上の金属を含む、請求項１６に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図７Ｈ】
【図７Ｉ】
【図７Ｊ】
【図７Ｋ】
【図７Ｌ】
【図７Ｍ】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図７Ｈ】
【図７Ｉ】
【図７Ｊ】
【図７Ｋ】
【図７Ｌ】
【図７Ｍ】
【図８】
【図９】
【公表番号】特表２０１１−５１２０４３（Ｐ２０１１−５１２０４３Ａ）
【公表日】平成２３年４月１４日（２０１１．４．１４）
【国際特許分類】
【出願番号】特願２０１０−５４６９２１（Ｐ２０１０−５４６９２１）
【出願日】平成２１年２月１３日（２００９．２．１３）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０３４０６５
【国際公開番号】ＷＯ２００９／１０２９６３
【国際公開日】平成２１年８月２０日（２００９．８．２０）
【出願人】（５０６１７３１４５）
【Ｆターム（参考）】
【公表日】平成２３年４月１４日（２０１１．４．１４）
【国際特許分類】
【出願日】平成２１年２月１３日（２００９．２．１３）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０３４０６５
【国際公開番号】ＷＯ２００９／１０２９６３
【国際公開日】平成２１年８月２０日（２００９．８．２０）
【出願人】（５０６１７３１４５）
【Ｆターム（参考）】
[ Back to top ]