【課題】 高周波特性を確保し、サイズを小型化し、かつ製造が容易な、正孔の蓄積を解消できる、耐圧性に優れた、半導体装置等を提供する。
【解決手段】 ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）であって、非導電性基板１上に位置する、チャネルとなる二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）を形成する再成長層７（５，６）と、再成長層に接して位置する、ソース電極１１、ゲート電極１３およびドレイン電極１５を備え、ソース電極１１が、ゲート電極１３に比べて、非導電性基板１から遠い位置に位置することを特徴とする。 （もっと読む）

【課題】膜の形成によって生じる半導体基板の反りを緩和できる、半導体装置の製造方法を提供する。
【解決手段】ＳｉＣ半導体基板１０の主面上にイオン注入用マスク材１８を形成する。マスク材は半導体基板とは異なる熱膨張係数を有する。レジスト膜２０をマスクとしてドライエッチングにより複数の装置形成領域の間の領域上（ダイシングライン）１４に切欠き部１６ａを有するマスク用膜１６を形成する。イオン注入などの工程を経て半導体装置を形成後、ダイシングラインに沿って各装置形成領域に分離する。 （もっと読む）

【課題】ピンチオフ特性を維持しながら動作効率を向上することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】基板１１と、基板１１上方に形成された電子走行層１２と、電子走行層１２上方に形成された電子供給層１３と、電子供給層１３上方に形成されたソース電極１５ｓ及びドレイン電極１５ｄと、電子供給層１３上方で、ソース電極１５ｓ及びドレイン電極１５ｄの間に形成された第１のゲート電極１５ｇ−１及び第２のゲート電極１５ｇ−２と、が設けられている。ゲート電極１５ｇ−１の仕事関数は、第２のゲート電極１５ｇ−２の仕事関数よりも低い。 （もっと読む）

【課題】大電流かつ高耐圧な窒化物系半導体デバイスを提供する。
【解決手段】基板１０と、基板１０の上方に形成された電子走行層３０と、電子走行層３０上に形成された、電子走行層３０とバンドギャップエネルギーの異なる電子供給層４０と、電子供給層４０上に形成されたドレイン電極８０と、ドレイン電極８０に流れる電流を制御するゲート電極７０と、ゲート電極７０をはさんでドレイン電極８０の反対側に形成されたソース電極９０とを備え、ゲート電極７０とドレイン電極８０との間の電子走行層３０の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域３２が、互いに離れて形成されている、窒化物系半導体デバイス１００。 （もっと読む）

【課題】窒化物半導体により、反転型のＨＥＭＴが構成された半導体装置において、半導体装置の形成を容易としつつ２ＤＥＧを効果的に形成する。
【解決手段】窒化物半導体からなる下地層１５の（０００１）面上に、窒化物半導体からなる電子供給層１７、窒化物半導体からなる電子走行層１９の順に積層され、電子走行層１９における電子供給層１７と反対の面上に、ゲート電極２１、ソース電極２３、及びドレイン電極２５が設けられている。そして、電子走行層１９における電子供給層１７側に、二次元電子ガスが形成される。このような反転型のＨＥＭＴが構成された半導体装置１０において、分極の正方向を［０００１］方向とした場合、電子供給層１７の自発分極とピエゾ分極の和Ｐ２が、電子走行層１９の自発分極とピエゾ分極の和Ｐ１よりも大きくなっている。 （もっと読む）

【課題】パッシブ発振制御を有する半導体素子を提供する。
【解決手段】ソース電極２０２、ゲート電極２０８およびドレイン電極２０４を有するIII族窒化物トランジスタ２００を含む。ダンピング抵抗器２７０がパッシブ発振制御をIII族窒化物トランジスタ２００に提供するように構成される。ダンピング抵抗器２７０が少なくとも一つの集中抵抗器Ｒ１を含む。 （もっと読む）

【課題】DWB法における貼り合わせ時にIII-V族化合物半導体層が受けるダメージを小さくするとともに、受けたダメージの影響および界面準位の影響を低く抑え、高いキャリアの移動度を有するIII-V族MISFETを提供する。
【解決手段】ベース基板１０２と第１絶縁体層１０４と半導体層１０６とを有し、ベース基板１０２、第１絶縁体層１０４および半導体層１０６が、ベース基板１０２、第１絶縁体層１０４、半導体層１０６の順に位置し、第１絶縁体層１０４が、アモルファス状金属酸化物またはアモルファス状金属窒化物からなり、半導体層が、第１結晶層１０８および第２結晶層１１０を含み、第１結晶層１０８および第２結晶層１１０が、ベース基板１０２の側から、第１結晶層１０８、第２結晶層１１０の順に位置し、第１結晶層１０８の電子親和力Ｅ_ａ１が、第２結晶層１１０の電子親和力Ｅ_ａ２より大きい半導体基板を提供する。 （もっと読む）

【課題】チャネル層及びバリア層のＡｌ組成差を増大させてトランジスタ特性を改善可能な構造を有するIII族窒化物半導体電子デバイスを提供する。
【解決手段】第１の半導体層１３は、歪みを含む。第１の半導体層１３の歪んだＡｌ_ＹＧａ_１−ＹＮの格子定数ｄ（１３）は、無歪みのＡｌ_ＹＧａ_１−ＹＮに固有の格子定数ｄ０（１３）とＡｌ_ＸＧａ_１−ＸＮの格子定数ｄ（２１）との間の中間値を有する。歪んだＡｌ_ＹＧａ_１−ＹＮの格子定数ｄ（１３）と無歪みのＡｌ_ＺＧａ_１−ＺＮに固有の格子定数ｄ０（１５）との差△１は、格子定数ｄ０（１５）と格子定数ｄ０（１３）との差△２より小さくなる。差分（△２−△１）に応じて、歪んだＡｌ_ＹＧａ_１−ＹＮ上に成長可能な歪んだＡｌ_ＺＧａ_１−ＺＮのＡｌ組成を増加でき、Ａｌ_ＹＧａ_１−ＹＮとＡｌ_ＺＧａ_１−ＺＮのＡｌ組成差を０．５以上にできる。 （もっと読む）

【課題】オン抵抗が小さく、またオフ容量が低い、デュアルゲートを備えた電界効果トランジスタを提供する。
【解決手段】第１又は第２のゲート電極８は、ソース電極４側又は前記ドレイン電極５側に延びる第１のひさし部６１と、第２又は第１のゲート電極８側に延びる第２のひさし部６２とを有し、第２のひさし部６２の長さが第１のひさし部６１の長さより短い。 （もっと読む）

【課題】デバイス利得、帯域幅、および動作周波数が増加するトランジスタを提供する。
【解決手段】第１のスペーサ層２８が、ゲート電極２４とドレイン電極２２との間、およびゲート電極２４とソース電極２０との間の活性領域の表面の少なくとも一部の上にある。ゲート電極２４は、ソース電極２０とドレイン電極２２に向かって延在する一般的にＴ字型の頂部３４を備える。フィールドプレート３２は、スペーサ層２８の上であって、ゲート頂部３４の少なくとも１つの区域のオーバーハングの下にある。第２のスペーサ層３０は、ゲート電極２４とドレイン電極２２との間、およびゲート電極２４とソース電極２０との間にある第１のスペーサ層２８の少なくとも一部の上と、フィールドプレート３２の少なくとも一部の上に形成される。少なくとも１つの導電性経路が、フィールドプレート３２をソース電極２０またはゲート電極２４に電気的に接続する。 （もっと読む）

【課題】電流容量が高く、かつ生じる応力が低減されてクラックの発生が抑制され、信頼性の高いパッケージを提供する。
【解決手段】パッケージ外壁１６と、パッケージ外壁１６を貫通する貫通孔と、貫通孔にはめ込まれた凸状フィードスルー２５と、凸状フィードスルー２５に固定され端子電極２１ｂとを備え、端子電極２１ｂは、相対的に線熱膨張率は低いが抵抗率が高い第１の金属層９０と、相対的に線熱膨張率は高いが抵抗率が低い第２の金属層８０ａ，８０ｂとを備える。 （もっと読む）

【課題】製造工程の効率化とパッシベーション膜の剥離の抑制とが可能な半導体装置の製造方法を提供すること。
【解決手段】本発明は、金を含む配線３０ａ及び配線３０ｂを形成する工程と、配線３０ａ及び配線３０ｂに接して、窒化シリコン膜３２をプラズマ気相成長する工程と、窒化シリコン膜３２の製膜レートよりも大きな製膜レートのもと、窒化シリコン膜３２に接し、窒化シリコン膜３２よりもシリコン組成比が小さい窒化シリコン膜２２をプラズマ気相成長する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制する。
【解決手段】ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルと、マルチフィンガー単位ＦＥＴセルのゲートフィンガーを並列接続する指定ゲートバスラインと、指定ゲートバスラインに接続されたゲート引き出しラインとを備え、ゲート引き出しラインと指定ゲートバスラインの接続点をマルチフィンガー単位ＦＥＴセル内の中心からずらすことによって、接続点の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くする。 （もっと読む）

【課題】チップサイズの大きい高周波部品（ＭＭＩＣ）とパッケージ端子間を接続するインダクタンス成分を抑制し、高周波特性を改善したＭＭＩＣ用パッケージを提供する。
【解決手段】導体ベースプレート２００と、導体ベースプレート２００上に配置され、入力端子２４ａおよび出力端子２４ｂを有するＭＭＩＣ基板２４と、導体ベースプレート２００上に配置され、ＭＭＩＣ基板２４を囲むセラミック枠体１８０と、セラミック枠体１８０上に配置されたパッケージ入力端子２１ａおよびパッケージ出力端子２１ｂと、ＭＭＩＣ基板２４とセラミック枠体１８０との間の導体ベースプレート２００上に配置された結合用基板２５と、結合用基板２５上に配置された結合ライン２５ａとを備え、パッケージ入力端子２１ａと結合ライン２５ａ間、および結合ライン２５ａと入力端子２４ａ間とが接続されている。 （もっと読む）

【課題】バッファ層の結晶成長時に高抵抗化の不純物をドーピングすることなく上層の化合物半導体の結晶品質を保持するも、バッファ層を高抵抗化してオフリーク電流を確実に抑制し、信頼性の高い高耐圧の化合物半導体装置を実現する。
【解決手段】化合物半導体積層構造２の裏面から、化合物半導体積層構造２の少なくともバッファ層２ａに不純物、例えばＦｅ，Ｃ，Ｂ，Ｔｉ，Ｃｒのうちから選ばれた少なくとも１種類を導入し、バッファ層２ａの抵抗値を高くする。 （もっと読む）

【課題】半導体基板の洗浄をより効率的に行うことができる半導体装置の製造方法及び半導体基板の洗浄方法等を提供する。
【解決手段】半導体基板２０をその主面を鉛直方向及び水平方向から傾斜させて保持し、酸を含む洗浄液２６に半導体基板２０を浸漬する。 （もっと読む）

【課題】下地基板の導電性を問わずに非破壊でＨＥＭＴ構造のシート抵抗を評価する方法を提供する。
【解決手段】ＨＥＭＴ構造を備えるエピタキシャル基板のシート抵抗評価方法が、障壁層におけるIII族元素の組成比を除いて評価対象エピタキシャル基板と同一の構造を有する複数のエピタキシャル基板のそれぞれについてフォトルミネッセンス測定を行い、得られたスペクトルからバンド端ピーク強度値を取得する第１予備測定工程と、複数のエピタキシャル基板のそれぞれについてシート抵抗値を測定する第２予備測定工程と、取得したバンド端ピーク強度値とシート抵抗値とから検量線を作成する検量線作成工程と、評価対象エピタキシャル基板についてフォトルミネッセンス測定を行ってバンド端ピーク強度値を取得する実測工程と、得られたバンド端ピーク強度値と検量線とに基づいて評価対象エピタキシャル基板のシート抵抗値を算出する工程と、を備える。 （もっと読む）

【課題】より高い破壊電圧およびより低いオン抵抗を含み、高周波数において十分に機能するパワースイッチングデバイスを提供する。
【解決手段】多重フィールドプレートトランジスタが、活性領域、ならびにソース１８、ドレイン２０、およびゲート２２を含む。第１のスペーサ層２６が、活性領域の上方でソースとゲートの間にあり、第２のスペーサ層２８が、活性領域の上方でドレインとゲートの間にある。第１のスペーサ層上の第１のフィールドプレート３０、及び第２のスペーサ層上の第２のフィールドプレート３２が、ゲートに接続される。第３のスペーサ層３４が、第１のスペーサ層、第２のスペーサ層、第１のフィールドプレート、ゲート、および第２のフィールドプレート上にあり、第３のフィールドプレート３６が、第３のスペーサ層上にあり、ソースに接続される。 （もっと読む）

【課題】比較的簡易な構成で、化合物半導体素子の低抵抗伝送を達成すると共に、半導体素子の十分な高放熱性を低コストで実現する半導体装置を得る。
【解決手段】表面に接続電極１１が形成された化合物半導体素子１０と、表面に接続電極２８ａ及び凹部２１が形成された樹脂回路基板２０と、凹部２１内で化合物半導体素子１０を固定する金属材料３２，３３とを有する半導体パッケージであり、化合物半導体素子１０は、凹部２１内において、接続電極１１，２８ａが近接するように偏倚した位置に固定されており、接続電極１１，２８ａがワイヤ接続されており、金属材料３２は、化合物半導体素子１０の底面から側面の少なくとも一部まで被覆する。 （もっと読む）

【課題】ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置を実現する。
【解決手段】化合物半導体積層構造２に形成された電極用リセス２Ｃを、ゲート絶縁膜６を介して電極材料で埋め込むようにゲート電極７を形成すると共に、化合物半導体積層構造２に形成されたフィールドプレート用リセス２Ｄをｐ型半導体で埋め込み、化合物半導体積層構造２とｐ型半導体層８ａで接触するフィールドプレート８を形成する。 （もっと読む）