窒化物系半導体デバイス及びその製造方法
【課題】大電流かつ高耐圧な窒化物系半導体デバイスを提供する。
【解決手段】基板１０と、基板１０の上方に形成された電子走行層３０と、電子走行層３０上に形成された、電子走行層３０とバンドギャップエネルギーの異なる電子供給層４０と、電子供給層４０上に形成されたドレイン電極８０と、ドレイン電極８０に流れる電流を制御するゲート電極７０と、ゲート電極７０をはさんでドレイン電極８０の反対側に形成されたソース電極９０とを備え、ゲート電極７０とドレイン電極８０との間の電子走行層３０の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域３２が、互いに離れて形成されている、窒化物系半導体デバイス１００。
【解決手段】基板１０と、基板１０の上方に形成された電子走行層３０と、電子走行層３０上に形成された、電子走行層３０とバンドギャップエネルギーの異なる電子供給層４０と、電子供給層４０上に形成されたドレイン電極８０と、ドレイン電極８０に流れる電流を制御するゲート電極７０と、ゲート電極７０をはさんでドレイン電極８０の反対側に形成されたソース電極９０とを備え、ゲート電極７０とドレイン電極８０との間の電子走行層３０の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域３２が、互いに離れて形成されている、窒化物系半導体デバイス１００。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物系半導体デバイス及びその製造方法に関する。
【背景技術】
【０００２】
従来、窒化物半導体を用いた電界効果トランジスタとして、高移動度と高耐圧とを両立させたノーマリオフ型のＭＯＳＦＥＴが知られている（例えば、特許文献１参照）。当該ＭＯＳＦＥＴは、電子供給層の厚さをゲート電極側において薄くし、ドレイン電極側において厚くした二段形状とすることにより耐圧を向上させている。
特許文献１ 特開２００９−２４６２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
二段形状の電子供給層を形成する方法として、電子供給層を再成長させる方法とドライエッチングにより電子供給層の表面をエッチングする方法とがある。前者の場合、結晶成長を二度行わなければならず、生産性が低下する。後者の場合、エッチングを施した面に表面準位が発生し電流コラプスにより抵抗が大きくなる。したがって、プロセスが単純で、大電流かつ高耐圧な窒化物系半導体デバイスの実現が困難であった。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、基板と、基板の上方に形成された電子走行層と、電子走行層上に形成された、電子走行層とバンドギャップエネルギーの異なる電子供給層と、電子供給層上に形成されたドレイン電極と、ドレイン電極に流れる電流を制御するゲート電極と、ゲート電極をはさんでドレイン電極の反対側に形成されたソース電極とを備え、ゲート電極とドレイン電極との間の電子走行層の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、窒化物系半導体デバイスが提供される。
【０００５】
本発明の第２の態様においては、基板と、基板の上方に形成された電子走行層と、電子走行層上に形成された、電子走行層とバンドギャップエネルギーの異なる電子供給層と、電子供給層上に形成されたカソード電極及びアノード電極とを備え、カソード電極とアノード電極との間の電子走行層の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、窒化物系半導体デバイスが提供される。
【０００６】
本発明の第３の態様においては、基板の上方に電子走行層を形成する工程と、電子走行層上に電子走行層とバンドギャップエネルギーの異なる電子供給層を形成する工程と、ゲート電極を形成すべき領域とドレイン電極を形成すべき領域との間の電子走行層の表面に、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域を形成する工程と、電子走行層上にドレイン電極及びソース電極を形成する工程と、ドレイン電極に流れる電流を制御するゲート電極を形成する工程とを備える窒化物系半導体デバイスの製造方法が提供される。
【０００７】
本発明の第４の態様においては、基板の上方に電子走行層を形成する工程と、電子走行層上に電子走行層とバンドギャップエネルギーの異なる電子供給層を形成する工程と、カソード電極を形成すべき領域とアノード電極を形成すべき領域との間の電子走行層の表面に、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域を形成する工程と、電子供給層上にアノード電極を形成する工程と、電子供給層上にカソード電極を形成する工程とを備える窒化物系半導体デバイスの製造方法が提供される。
【０００８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る窒化物系半導体デバイスの第１実施形態にかかるＭＯＳＦＥＴの断面図を示す。
【図２】従来のＭＯＳＦＥＴのゲート・ドレイン間の電位及び電界の変化を示す。
【図３】図１に示すＭＯＳＦＥＴのゲート・ドレイン間の電位及び電界の変化を示す。
【図４】図１に示すＭＯＳＦＥＴのゲート・ドレイン間の電界の変化を示すグラフである。
【図５】図１に示すＭＯＳＦＥＴのドレイン電極端部における電界と、Ｓｉのドープ量の関係を示すグラフである。
【図６】図１に示すＭＯＳＦＥＴの製造方法を説明する第１工程図である。
【図７】図６の後工程図であり、イオン注入用のマスク層を形成する工程図である。
【図８】図７の後工程図であり、Ｓｉイオン注入工程を示す工程図である。
【図９】図８の後工程図であり、アニール処理工程を示す工程図である。
【図１０】図９の後工程図であり、リセス部用の開口部を形成する工程を示す工程図である。
【図１１】図１０の後工程図であり、リセス部を形成する工程を示す工程図である。
【図１２】図１１の後工程であり、ゲート絶縁膜を堆積する工程を示す工程図である。
【図１３】図１２の後工程であり、ソース電極及びドレイン電極を形成する工程を示す工程図である。
【図１４】図１３の後工程であり、ゲート電極を形成する工程を示す工程図である。
【図１５】図１のＭＯＳＦＥＴの上面図である。
【図１６】本発明に係る窒化物系半導体デバイスの第２実施形態に係るダイオードの断面図である。
【図１７】図１６に示すダイオードの製造方法を説明する第１工程図である。
【図１８】図１７の後工程図であり、イオン注入用のマスク層を形成する工程図である。
【図１９】図１８の後工程図であり、Ｓｉイオン注入工程を示す工程図である。
【図２０】図１９の後工程図であり、アニール処理工程を示す工程図である。
【図２１】図２０の後工程であり、アノード電極の形成を示す工程図である。
【図２２】図２１の後工程であり、カソード電極の形成を示す工程図である。
【図２３】図１６に示すダイオードの上面図である。
【発明を実施するための形態】
【００１０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１１】
図１は、本発明に係る窒化物系半導体デバイスの第１実施形態に係るＭＯＳＦＥＴ１００の断面図である。なお、本発明の窒化物系半導体デバイスはＭＯＳＦＥＴに限定されない。例えば、窒化物系半導体デバイスは、ＭＩＳＦＥＴ、ＭＥＳＦＥＴ、ＨＦＥＴであってよい。
【００１２】
ＭＯＳＦＥＴ１００は、基板１０と、バッファ層２０と、電子走行層３０と、電子供給層４０と、ゲート絶縁膜６０と、ゲート電極７０と、ドレイン電極８０と、ソース電極９０とを備える。基板１０は、Ｓｉ、サファイア、ＳｉＣ、またはＺｒＢ２であってよい。バッファ層２０は、基板１０および電子走行層３０の間に設けられる。バッファ層２０は、基板１０および電子走行層３０の間の格子定数を有し、格子定数の異なる基板１０と電子走行層３０とを格子整合させ、転位密度を低減するための緩衝層として機能する。バッファ層２０は、例えば、厚さが２００ｎｍのＧａＮ層と２０ｎｍのＡｌＮ層とのＧａＮ／ＡｌＮ複合層を、６から１０層積層して形成する。
【００１３】
電子走行層３０は、バッファ層２０および電子供給層４０の間に設けられる。電子走行層３０は、電子供給層４０とのヘテロ界面において、２次元電子ガスを生成する。電子走行層３０は、例えば、ｐ型ドーパントであるマグネシウム（Ｍｇ）がドープされたＧａＮであってよい。Ｍｇのドープ濃度は１Ｅ１７ｃｍ−３であってよい。ｐ型ドーパントはＭｇ以外にＢｅ、Ｚｎ、Ｃであってもよい。電子走行層３０は、厚さが例えば、１．５μｍ〜２μｍであってよい。
【００１４】
電子供給層４０は、電子走行層３０とバンドギャップエネルギーが異なる。電子供給層４０は、ＡｌｘＧａ１−ｘＮ（０．０１≦ｘ≦０．４）を含む。電子走行層３０のＧａＮと電子供給層４０のＡｌｘＧａ１−ｘＮとは格子定数が異なるため、格子歪みが生じ、ピエゾ分極が生成される。ピエゾ分極により生じる電界によって、ヘテロ界面においてバンドオフセットが形成され２次元電子ガスが生成される。電子供給層４０の厚さは例えば、３０ｎｍである。
【００１５】
電子供給層４０は、リセス部５０を有してよい。リセス部５０は、電子供給層４０を貫通し、かつ、電子走行層３０まで至る底面が長方形の溝であってよい。リセス部５０は、電子供給層４０をドレイン電極８０側と、ソース電極９０側とに分離する。リセス部５０は深さが約６０ｎｍ、幅が約２μｍであってよい。
【００１６】
ゲート絶縁膜６０は、リセス部５０における電子走行層３０及び電子供給層４０並びに電子供給層４０の表面を覆って形成される。ゲート絶縁膜６０は、ＳｉＯ２であってよい。ゲート絶縁膜６０の膜厚は例えば１０ｎｍである。
【００１７】
ゲート電極７０は、ゲート絶縁膜６０上に堆積され、電子供給層４０を貫通して形成される。ゲート電極７０は、リセス部５０の内部に形成されることで、電子供給層４０を貫通する。ゲート電極７０は、一部が電子供給層４０の表面に形成されてよい。ゲート電極７０は、ポリシリコンであってよい。
【００１８】
ドレイン電極８０及びソース電極９０は、ゲート電極７０をはさんで電子供給層４０上に形成される。ドレイン電極８０とソース電極９０との間隔は例えば３０μｍである。ドレイン電極８０及びソース電極９０は、例えばＴｉ／Ａｌである。ただし、ドレイン電極８０及びソース電極９０はＴｉ／Ａｌに限定されず、ＡｌｘＧａ１−ｘＮとオーミック接触することができる金属であればよい。
【００１９】
ゲート電極７０とドレイン電極８０との間の電子走行層３０の表面には、複数の低濃度領域３２が形成されている。ここで低濃度領域とは、２次元電子ガスの濃度が、電子走行層３０の表面における他の領域より低い領域を指す。複数の低濃度領域３２は、電子走行層３０の表面において互いに離れて形成されている。複数の低濃度領域３２は、互いに等間隔に形成されてよい。例えば、低濃度領域３２の幅は２μｍ、深さは２０ｎｍ、間隔は２μｍである。
【００２０】
一例として複数の低濃度領域３２は、ｎ型ドーパントが予め定められた濃度でイオン注入されて形成される。ｎ型ドーパントは、Ｓｉ、ＧｅまたはＯのいずれかであってよい。例えば、ｎ型ドーパントとしてＳｉが電子走行層３０の表面にイオン注入されることにより、ヘテロ界面において導電型がｎ型の低濃度領域３２が形成される。低濃度領域３２は、Ｓｉのイオン注入によりヘテロ接合界面のバンドが下がるので、三角ポテンシャルが低下または消滅し、２次元電子ガスの濃度が低下する。
【００２１】
複数の低濃度領域３２はｐ型の電子走行層３０の表面において互いに離れて形成されるので、電子の走行方向に沿って、ｐｎ接合が連続して形成される。ｐｎ接合は電界を発生させる。
【００２２】
図２及び図３は、ＭＯＳＦＥＴ１００において、ソース電極９０及びゲート電極７０を接地し、ドレイン電極８０にドレイン電圧Ｖｄを印加した場合のゲート・ドレイン間における電子供給層４０の内部の電位と電界の変化を示すグラフである。位置Ａはゲート電極７０のドレイン電極８０側の端部を示し、位置Ｂはドレイン電極８０のゲート電極側の端部を示す。
【００２３】
図２は、低濃度領域３２が存在しない場合のゲート・ドレイン電極間の電位及び電界の変化を示すグラフである。電位は、位置Ａ及び位置Ｂにおいて他の領域よりも大きく上昇し、位置Ａから位置Ｂに向かってなだらかに上昇している。また電界は、位置Ａ及び位置Ｂにおいて高いピークを有する。つまり、位置Ａ及び位置Ｂにおいて、電界が集中していることがわかる。電界の集中する位置において、耐圧が低下する。
【００２４】
図３は、低濃度領域３２が存在する場合のゲート・ドレイン電極間の電位及び電界の変化を示すグラフである。電位は、ゲート電極７０からドレイン電極８０に向かってなだらかに上昇している。電界は、位置Ａ及び位置Ｂの間においていくつかの低いピークを有するが高いピークは消滅している。つまり、電界の集中が緩和されていることがわかる。
【００２５】
ところで、電位は電界を積分して求められる。ここで、電位はＶｄで一定であるから図２の電界を積分した値と、図３の電界を積分した値は等しい。つまり、位置Ａと位置Ｂとの間に複数の低濃度領域３２を形成することでｐｎ接合を形成して電界を発生させることにより、電界のピークを分散させることができる。結果として電界の集中を緩和させることができるので、耐圧が向上する。
【００２６】
図４は、Ｓｉのドープ量が１Ｅ１４ｃｍ−３の場合と、１Ｅ１９ｃｍ−３の場合とで、ゲート・ドレイン電極間の電界の変化を示すグラフである。図４の横軸Ｘは、ゲート電極からの距離を示す。Ｘ＝３６μｍ近傍が、図２および図３における位置Ｂ（ドレイン電極８０の端部の位置）に対応する。Ｓｉのドープ量が１Ｅ１４ｃｍ−３の場合には、電界は位置Ｂにおいてのみ急峻なピークを有し、そのピーク値は約１．４Ｅ＋０６（Ｖ／ｃｍ）となる。
【００２７】
つまり、ドレイン電極８０の端部において電界の集中が生じている。したがって、低濃度領域３２をＳｉのイオン注入により形成した場合であっても、ドープ量が１Ｅ１４ｃｍ−３の場合には、電界集中の緩和効果が得られないことがわかる。
【００２８】
一方、Ｓｉのドープ量が１Ｅ１９ｃｍ−３の場合には、電界は位置Ｂにおいて急峻なピークを有するものの、そのピーク値は約１．１Ｅ＋０６（Ｖ／ｃｍ）まで低下している。また、電界は位置Ｂ以外においても複数の低いピークを有する。つまり、ドレイン電極８０の端部における電界の集中が緩和されている。したがって、低濃度領域３２をＳｉのイオン注入により形成した場合には、ドープ量が１Ｅ１９ｃｍ−３の場合には、電界集中の緩和効果が得られることがわかる。
【００２９】
図５は、ドレイン電極８０の端部における電界とＳｉのドープ濃度との関係を示すグラフである。図５のグラフから、１Ｅ＋１６ｃｍ−３以上になると、ドレイン電極８０の端部における電界が減少し始めることがわかる。つまり、ドレイン電極８０の端部以外に電界のピークが現れ始めるのが、ドープ量１Ｅ＋１６ｃｍ−３以上である。したがって、電界集中の緩和効果を得るためには、Ｓｉのドープ濃度が１Ｅ＋１６ｃｍ−３以上であることが好ましい。
【００３０】
また、Ｓｉのドープ濃度が１Ｅ＋１７ｃｍ−３以上になると、ドレイン電極８０の端部における電界が大きく減少する。従ってＳｉのドープ濃度を、１Ｅ＋１７ｃｍ−３以上としてもよい。また、Ｓｉのドープ濃度が１Ｅ＋１８ｃｍ−３以上となると、それ以上にドープ濃度を大きくしても、ドレイン電極８０の端部における電界はそれほど変化しない。従ってＳｉのドープ濃度を、１Ｅ＋１８ｃｍ−３以上としてもよい。
【００３１】
イオン注入されるｎ型ドーパントの予め定められた濃度は一定であってよい。また、イオン注入されるｎ型ドーパントの予め定められた濃度は、ゲート電極７０側の低濃度領域３２に比べドレイン電極８０側の低濃度領域３２の方が高くてもよい。こうすることにより、ゲート電極７０側及びドレイン電極８０側において空乏層の伸びが促進されるので、耐圧が向上する。
【００３２】
複数の低濃度領域３２は、電子走行層３０の表面にレーザを照射して形成してもよい。レーザは、例えば紫外線レーザである。後述するように、予め定められた波長及びパワーの紫外線レーザをマスク層４１の複数の開口部４４に対してスキャンまたは開口部４４に選択的に照射することにより、複数の低濃度領域３２を形成してよい。ここで、予め定められた波長とは、ＡｌＧａＮの基礎吸収端よりも長くＧａＮの基礎吸収端よりも短い波長を指す。また、予め定められたパワーとは、開口部４４に対応する電子供給層４０及び電子走行層３０の表面に結晶欠陥を生じさせるパワーを指す。結晶欠陥により表面準位が形成され、２次元電子ガスの電子が捕獲される。その結果、２次元電子ガス濃度が低下する。
【００３３】
図６から図１４は、ＭＯＳＦＥＴ１００の製造方法を説明する工程図である。ＭＯＳＦＥＴ１００の製造方法は、半導体基板１０上に、バッファ層２０、電子走行層３０、電子供給層４０を順次形成する工程と、素子分離する工程と、複数の低濃度領域３２を形成する工程と、リセス部５０を形成する工程と、ゲート絶縁膜６０を堆積する工程と、電子供給層４０上にドレイン電極８０及びソース電極９０を形成する工程と、ゲート電極７０を形成する工程とを備える。以下において半導体層は、例えば、有機金属成長（ＭＯＣＶＤ）法、ハライド気相エピタキシャル（ＨＶＰＥ）法、分子線エピタキシ（ＭＢＥ）法によるエピタキシャル成長によって形成される。
【００３４】
図６は、ＭＯＳＦＥＴ１００の製造方法の第１工程図を示す。例えば、（１１１）面を主面とするＳｉからなる半導体基板１０上に、例えばＧａＮ／ＡｌＮ複合層を６から１０層積層したバッファ層２０を成長させる。次に、例えば、濃度を１Ｅ１７ｃｍ−３に制御したＭｇをドーパントとしてｐ型ＧａＮをバッファ層２０上に約１．５μｍ成長させて電子走行層３０を形成する。次に、例えばＡｌの組成比が０．２のＡｌＧａＮからなる電子供給層４０を電子走行層３０上に約３０ｎｍ成長させる。なお、電子供給層４０を成長させる際には、シランガスを用いてＡｌＧａＮにＳｉを約１Ｅ１７ｃｍ−３ドープしてもよい。
【００３５】
次に、素子分離する工程を行なう。電子供給層４０の表面にフォトレジストを塗布し、フォトリソグラフィ工程を経て、素子分離用のパターンを形成する。次に、ＩＣＰ、ＲＩＥなどのドライエッチング装置を用いて、電子供給層４０の表面から電子走行層３０へ向かって深さ約２００ｎｍの溝を形成する。次に、フォトレジストをアセトンにより除去して、素子分離を完了する。図６は、分離された一つの素子の領域を示す。
【００３６】
図７は、図６の後工程を示す。プラズマＣＶＤ法により、電子供給層４０の表面全体に例えば約１μｍの厚さのＳｉＯ２からなるマスク層４１を堆積する。次に、フォトリソグラフィ工程により、ゲート電極７０を形成すべき領域とドレイン電極８０を形成すべき領域との間において、低濃度領域３２を形成するべき領域に複数の開口部４４を形成する。複数の開口部４４は等間隔に形成されてよい。
【００３７】
図８は、図７の後工程を示す。複数の低濃度領域３２を形成する工程は、ｎ型ドーパントを予め定められた濃度でイオン注入する工程を含む。ｎ型ドーパントはＳｉ、ＧｅまたはＯのいずれかであってよい。イオン注入法によりマスク層４１の複数の開口部４４に向けて、Ｓｉイオン３１を例えばドープ量約１Ｅ１６ｃｍ−３〜１Ｅ１９ｃｍ−３、加速電圧１０ｋｅＶ〜３０ｋｅＶでイオン注入する。加速電圧は、Ｓｉイオン３１が、電子走行層３０の表面に注入されるように設定される。
【００３８】
イオン注入は１回で行なってよく、複数回にわたって行なってもよい。複数回にわたってイオン注入する場合、ゲート電極７０に近い開口部４４にはドープ量が例えば約１Ｅ１６ｃｍ−３の低濃度Ｓｉイオンを注入し、ドレイン電極８０に近い開口部４４にはドープ量が例えば約１Ｅ１９ｃｍ−３の高濃度Ｓｉイオンをイオン注入してよい。
【００３９】
複数の低濃度領域３２を形成する工程は、レーザを照射して結晶欠陥を形成する工程を含む。イオン注入に替えて、マスク層４１の複数の開口部４４に向けて紫外線レーザを照射してもよい。この場合、マスク層４１は金属製であってよい。上述した予め定められた波長及びパワーの紫外線レーザをマスク層４１の複数の開口部４４に対してスキャンまたは開口部４４に選択的に照射することにより、複数の低濃度領域３２を形成してよい。照射線は紫外線レーザに限定されず、電子走行層３０の表面に結晶欠陥を形成することができるものであればよい。
【００４０】
図９は、図８の後工程を示す。イオン注入の終了後、フッ酸を使ってマスク層４１を除去する。次に、プラズマＣＶＤ法により電子供給層４０の表面全体にＳｉＯ２膜４２を例えば５００ｎｍ堆積する。次に、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）により、例えば１２００℃、１０秒間活性化アニールを行なう。活性化アニール処理により、電子走行層３０の表面に注入されたＳｉイオンが活性化し、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域３２が形成される。
【００４１】
図１０は、図９の後工程を示す。ＳｉＯ２膜４２をフッ酸により除去する。次に、プラズマＣＶＤ法により電子供給層４０上にＳｉＯ２からなる厚さ約３００ｎｍのマスク層４３を堆積する。次に、フォトリソグラフィ工程を用いてパターニングを行ない、フッ酸系水溶液を用いてリセス部５０を形成すべき領域に開口部４５を形成する。
【００４２】
図１１は、図１０の後工程を示す。開口部４５を形成後、ＲＩＥなどのドライエッチング装置を用いて、開口部４５下の電子供給層４０及び電子走行層３０を深さ約６０ｎｍだけエッチングしてリセス部５０を形成する。電子供給層４０はリセス部５０によって分離される。また、電子走行層３０の表面の一部がリセス部５０によって掘削される。次に、フッ酸系水溶液を用いてマスク層４３を除去する。
【００４３】
図１２は、図１１の後工程を示す。プラズマＣＶＤ法を用いて、リセス部５０の内側の面全体及び電子供給層４０表面全体を覆うように、ＳｉＯ２からなる厚さ約６０ｎｍのゲート絶縁膜６０を形成する。
【００４４】
図１３は、図１２の後工程を示す。フォトリソグラフィ工程により、ゲート絶縁膜６０のドレイン電極８０及びソース電極９０を形成するべき領域に開口部を形成する。次に、リフトオフ法を用いて、開口部において露出した電子供給層４０上に、ドレイン電極８０及びソース電極９０を形成する。ドレイン電極８０及びソース電極９０は電子供給層４０とオーミック接触するものであり、例えば、厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造を有する。ドレイン電極８０及びソース電極９０はＴｉ／Ａｌに限定されず、電子供給層４０とオーミック接触するものであればよい。
【００４５】
図１４は、図１３の後工程を示す。低圧化学気相成長（ＬＰＣＶＤ）法またはスパッタ法を用いて、ポリシリコンをデバイスの表面全体に堆積する。次に、ＰＯＣＬ３ガスが封入された熱拡散炉を用いて９００℃で２０分間熱拡散処理を行なう。熱拡散処理によりポリシリコンにリン（Ｐ）がドープされる。ポリシリコンにＰを蒸着させた後に熱拡散することによりＰをドープしてもよい。
【００４６】
次に、ポリシリコンがドレイン電極８０とソース電極９０との間に残るようにフォトリソグラフィ工程によりポリシリコンを除去し、ゲート電極７０を形成する。ゲート電極７０の材料はポリシリコンに限定されず、Ａｕ、Ｐｔ、Ｎｉなどをリフトオフ法によって形成してもよい。
【００４７】
以上の工程により、図１に示すＭＯＳＦＥＴ１００が製造される。こうして製造されたＭＯＳＦＥＴ１００は、１回のＳｉイオン注入を行なうことで複数の低濃度領域３２を形成することができるのでプロセスが単純でかつ高耐圧、大電流のノーマリオフ型窒化物系半導体デバイスを実現することができる。
【００４８】
図１５は、ＭＯＳＦＥＴ１００の上面図である。複数の低濃度領域３２は、電子走行層３０の表面において等間隔でかつマトリクス状に配置されている。つまり、複数の低濃度領域３２は、電子走行層３０の表面において、Ｘ軸方向に等間隔でかつＹ軸方向に等間隔に配置されてよい。複数の低濃度領域３２をこのように配置することにより、ゲート電極７０とドレイン電極８０との間に多くのｐｎ接合を形成することができるので、電界の集中をより緩和させることができる。したがって、高移動度のＭＯＳＦＥＴ１００において、耐圧を向上させることができる。
【００４９】
なお、複数の低濃度領域３２は、Ｘ軸方向における間隔と、Ｙ軸方向における間隔が異なってよい。例えば、Ｙ軸方向において隣接する低濃度領域３２のＸ軸方向の相対位置がＸ軸方向の間隔の半分だけシフトしてもよい。この場合、Ｙ軸方向における低濃度領域３２の間隔は、Ｘ軸方向における間隔の２倍となる。複数の低濃度領域３２をこのように構成しても電界集中を緩和することができる。
【００５０】
図１６は、本発明に係る窒化物系半導体デバイスの第２実施形態に係るダイオード２００の断面図である。ダイオード２００は、基板１０と、バッファ層２０と、電子走行層３０と、電子供給層４０と、パッシベーション膜６２と、カソード電極７２と、アノード電極８２と、フィールドプレート７４とを備える。基板１０、バッファ層２０、電子走行層３０、及び電子供給層４０の構成は、第１実施形態と同様なので説明を省略する。
【００５１】
パッシベーション膜６２は、カソード電極７２とアノード電極８２とを電気的に分離するとともに、外部環境から素子を保護する表面保護膜として機能する。パッシベーション膜６２は、例えば厚さが３００ｎｍのＳｉＯ２である。ＳｉＯ２の他に、ＰＳＧ、Ｓｉ３Ｎ４などであってもよい。
【００５２】
カソード電極７２とアノード電極８２とは、電子供給層４０上に例えば約３０μｍの間隔で形成される。カソード電極７２は電子供給層４０との間でショットキー接触する。カソード電極は例えばＮｉ／Ａｕから構成されるショットキー電極である。カソード電極はＮｉ／Ａｕに限定されず、電子供給層４０とショットキー接触することができる金属であればよい。
【００５３】
カソード電極７２上にはアノード電極８２の方向に伸長するフィールドプレート７４が形成されている。フィールドプレート７４は電流コラプスを低減することができる。アノード電極８２は、電子供給層４０との間でオーミック接触する。アノード電極８２は例えばＴｉ／Ａｌである。アノード電極８２はＴｉ／Ａｌに限定されず、電子供給層４０とオーミック接触することができる金属であればよい。
【００５４】
カソード電極７２とアノード電極８２との間の電子走行層３０の表面には、複数の低濃度領域３２が形成されている。ここで低濃度領域とは、２次元電子ガスの濃度が、電子走行層３０の表面における他の領域より低い領域を指す。複数の低濃度領域３２は、電子走行層３０の表面において互いに離れて形成されている。
【００５５】
複数の低濃度領域３２の構成及び作用効果については第１実施形態と同様なので説明を省略する。複数の低濃度領域３２は、電界集中を緩和し、耐圧を向上させる。
【００５６】
図１７から図２１はダイオード２００の製造方法を説明する工程図である。ダイオード２００を製造する方法は、基板１０上に、バッファ層２０、電子走行層３０、電子供給層４０を順次形成する工程と、素子分離する工程と、複数の低濃度領域３２を形成する工程と、パッシベーション膜６２を形成する工程と、電子供給層４０上にアノード電極８２を形成する工程と、電子供給層４０上にカソード電極７２を形成する工程と、カソード電極７２にフィールドプレート７４を形成する工程とを備える。
【００５７】
図１７は、ダイオード２００の製造方法の第１工程図を示す。例えば、（１１１）面を主面とするＳｉからなる半導体基板１０上に、例えばＧａＮ／ＡｌＮ複合層を６から１０層積層したバッファ層２０を成長させる。次に、例えば、濃度を１Ｅ１７ｃｍ−３に制御したＭｇをドーパントとしてｐ型ＧａＮをバッファ層２０上に約１．５μｍ成長させて電子走行層３０を形成する。次に、例えばＡｌの組成比が０．２のＡｌＧａＮからなる電子供給層４０を電子走行層３０上に約３０ｎｍ成長させる。なお、電子供給層４０を成長させる際には、シランガスを用いてＡｌＧａＮにＳｉを約１Ｅ１７ｃｍ−３ドープしてもよい。
【００５８】
次に、素子分離する工程を行なう。電子供給層４０の表面にフォトレジストを塗布し、フォトリソグラフィ工程を経て、素子分離用のパターンを形成する。次に、ＩＣＰ、ＲＩＥなどのドライエッチング装置を用いて、電子供給層４０の表面から電子走行層３０へ向かって深さ約２００ｎｍの溝を形成する。次に、フォトレジストをアセトンにより除去して、素子分離を完了する。図１７は、分離された一つの素子の領域を示す。
【００５９】
図１８は、図１７の後工程を示す。プラズマＣＶＤ法により、電子供給層４０の表面全体に例えば約１μｍの厚さのＳｉＯ２からなるマスク層４１を堆積する。次に、フォトリソグラフィ工程により、カソード電極７２を形成すべき領域とアノード電極８２を形成すべき領域との間において、低濃度領域３２を形成するべき領域に複数の開口部４４を形成する。複数の開口部４４は等間隔に形成されてよい。
【００６０】
図１９は、図１８の後工程を示す。複数の低濃度領域３２を形成する工程は、ｎ型ドーパントを予め定められた濃度でイオン注入する工程を含む。ｎ型ドーパントはＳｉ、ＧｅまたはＯのいずれかであってよい。イオン注入法によりマスク層４１の複数の開口部４４に向けて、Ｓｉイオン３１を例えばドープ量約１Ｅ１６ｃｍ−３〜１Ｅ１９ｃｍ−３、加速電圧１０ｋｅＶ〜３０ｋｅＶでイオン注入する。加速電圧は、Ｓｉイオン３１が、電子走行層３０の表面に注入されるように設定される。
【００６１】
イオン注入は１回で行なってよく、複数回にわたって行なってもよい。複数回にわたってイオン注入する場合、アノード電極８２に近い開口部４４にはドープ量が例えば約１Ｅ１６ｃｍ−３の低濃度Ｓｉイオンを注入し、カソード電極７２に近い開口部４４にはドープ量が例えば約１Ｅ１９ｃｍ−３の高濃度Ｓｉイオンをイオン注入してよい。
【００６２】
複数の低濃度領域３２を形成する工程は、レーザを照射して結晶欠陥を形成する工程を含む。イオン注入に替えて、マスク層４１の複数の開口部４４に向けて紫外線レーザを照射してもよい。この場合、マスク層４１は金属製であってよい。予め定められた波長及びパワーの紫外線レーザをマスク層４１の複数の開口部４４に対してスキャンまたは開口部４４に選択的に照射することにより、複数の低濃度領域３２を形成してよい。ここで、予め定められた波長とは、ＡｌＧａＮの基礎吸収端よりも長くＧａＮの基礎吸収端よりも短い波長を指す。また、予め定められたパワーとは、開口部４４に対応する電子供給層４０及び電子走行層３０の表面に結晶欠陥を生じさせるパワーを指す。照射線は紫外線レーザに限定されず、電子走行層３０の表面に結晶欠陥を形成することができるものであればよい。
【００６３】
図２０は図１９の後工程を示す。イオン注入の終了後、フッ酸を使ってマスク層４１を除去する。次に、プラズマＣＶＤ法により電子供給層４０の表面全体にＳｉＯ２膜４２を例えば５００ｎｍ堆積する。次に、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）により、例えば１２００℃、１０秒間活性化アニールを行なう。活性化アニール処理により、電子走行層３０の表面に注入されたＳｉイオンが活性化し、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域３２が形成される。
【００６４】
図２１は図２０の後工程を示す。ＳｉＯ２膜４２をフッ酸により除去する。次に、電子供給層４０の表面全体にプラズマＣＶＤ法によってパッシベーション膜６２を構成するＳｉＯ２を厚さ約３００ｎｍ堆積する。パッシベーション膜としては、ＳｉＯ２の他に、熱ＣＶＤ法によりＰＳＧまたはＳｉ３Ｎ４膜を堆積してもよい。
【００６５】
次に、フォトリソグラフィ工程によりアノード電極８２を形成するべき領域に開口部を形成する。次にリフトオフ法を用いて開口部において露出した電子供給層４０上に、アノード電極８２を形成する。アノード電極８２は、電子供給層４０とオーミック接触するものであり、例えば、厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造を有する。
【００６６】
図２２は図２１の後工程を示す。フォトリソグラフィ工程により、カソード電極７２を形成するべき領域に開口部を形成する。次にリフトオフ法を用いて開口部において露出した電子供給層４０上にカソード電極７２を形成する。カソード電極７２は電子供給層４０とショットキー接触するものであり、例えば２５ｎｍ／２５ｎｍのＮｉ／Ａｕ構造を有する。
【００６７】
次に、フォトリソグラフィ工程により、フィールドプレート７４を形成するべき領域に開口部を形成する。次にリフトオフ法を用いて開口部において露出したカソード電極７２及び電子供給層４０上にカソード電極７２からアノード電極８２方向へ伸長するフィールドプレート７４を形成する。
【００６８】
以上の工程により、図１６に示すダイオード２００を製造することができる。このように製造されたダイオード２００は、１回のＳｉイオン注入により複数の低濃度領域３２を形成することができるのでプロセスが単純でかつ高耐圧、大電流の窒化物系半導体デバイスを実現することができる。
【００６９】
図２３は、ダイオード２００の上面図である。複数の低濃度領域３２は、電子走行層３０の表面において等間隔でかつマトリクス状に配置されている。つまり、複数の低濃度領域３２は、電子走行層３０の表面において、Ｘ軸方向に等間隔でかつＹ軸方向に等間隔に配置される。複数の低濃度領域３２をこのように配置することにより、カソード電極７２とアノード電極８２との間に多くのｐｎ接合を形成することができるので、電界の集中をより緩和させることができる。したがって、ダイオード２００において、耐圧を向上させることができる。
【００７０】
なお、複数の低濃度領域３２は、Ｘ軸方向における間隔と、Ｙ軸方向における間隔が異なってよい。例えば、Ｙ軸方向において隣接する低濃度領域３２のＸ軸方向の相対位置がＸ軸方向の間隔の半分だけシフトしてもよい。この場合、Ｙ軸方向における低濃度領域３２の間隔は、Ｘ軸方向における間隔の２倍となる。複数の低濃度領域３２をこのように構成しても電界の集中を緩和することができる。
【００７１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７２】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００７３】
１０・・・基板、２０・・・バッファ層、３０・・・電子走行層、３１・・・Ｓｉイオン、３２・・・低濃度領域、４０・・・電子供給層、４１・・・マスク層、４２・・・ＳｉＯ２膜、４４、４５・・・開口部、５０・・・リセス部、６０・・・ゲート絶縁膜、７０・・・ゲート電極、８０・・・ドレイン電極、９０・・・ソース電極、１００・・・ＭＯＳＦＥＴ、６２・・・パッシベーション膜、７２・・・カソード電極、７４・・・フィールドプレート、８２・・・アノード電極、２００・・・ダイオード
【技術分野】
【０００１】
本発明は、窒化物系半導体デバイス及びその製造方法に関する。
【背景技術】
【０００２】
従来、窒化物半導体を用いた電界効果トランジスタとして、高移動度と高耐圧とを両立させたノーマリオフ型のＭＯＳＦＥＴが知られている（例えば、特許文献１参照）。当該ＭＯＳＦＥＴは、電子供給層の厚さをゲート電極側において薄くし、ドレイン電極側において厚くした二段形状とすることにより耐圧を向上させている。
特許文献１ 特開２００９−２４６２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
二段形状の電子供給層を形成する方法として、電子供給層を再成長させる方法とドライエッチングにより電子供給層の表面をエッチングする方法とがある。前者の場合、結晶成長を二度行わなければならず、生産性が低下する。後者の場合、エッチングを施した面に表面準位が発生し電流コラプスにより抵抗が大きくなる。したがって、プロセスが単純で、大電流かつ高耐圧な窒化物系半導体デバイスの実現が困難であった。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、基板と、基板の上方に形成された電子走行層と、電子走行層上に形成された、電子走行層とバンドギャップエネルギーの異なる電子供給層と、電子供給層上に形成されたドレイン電極と、ドレイン電極に流れる電流を制御するゲート電極と、ゲート電極をはさんでドレイン電極の反対側に形成されたソース電極とを備え、ゲート電極とドレイン電極との間の電子走行層の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、窒化物系半導体デバイスが提供される。
【０００５】
本発明の第２の態様においては、基板と、基板の上方に形成された電子走行層と、電子走行層上に形成された、電子走行層とバンドギャップエネルギーの異なる電子供給層と、電子供給層上に形成されたカソード電極及びアノード電極とを備え、カソード電極とアノード電極との間の電子走行層の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、窒化物系半導体デバイスが提供される。
【０００６】
本発明の第３の態様においては、基板の上方に電子走行層を形成する工程と、電子走行層上に電子走行層とバンドギャップエネルギーの異なる電子供給層を形成する工程と、ゲート電極を形成すべき領域とドレイン電極を形成すべき領域との間の電子走行層の表面に、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域を形成する工程と、電子走行層上にドレイン電極及びソース電極を形成する工程と、ドレイン電極に流れる電流を制御するゲート電極を形成する工程とを備える窒化物系半導体デバイスの製造方法が提供される。
【０００７】
本発明の第４の態様においては、基板の上方に電子走行層を形成する工程と、電子走行層上に電子走行層とバンドギャップエネルギーの異なる電子供給層を形成する工程と、カソード電極を形成すべき領域とアノード電極を形成すべき領域との間の電子走行層の表面に、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域を形成する工程と、電子供給層上にアノード電極を形成する工程と、電子供給層上にカソード電極を形成する工程とを備える窒化物系半導体デバイスの製造方法が提供される。
【０００８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る窒化物系半導体デバイスの第１実施形態にかかるＭＯＳＦＥＴの断面図を示す。
【図２】従来のＭＯＳＦＥＴのゲート・ドレイン間の電位及び電界の変化を示す。
【図３】図１に示すＭＯＳＦＥＴのゲート・ドレイン間の電位及び電界の変化を示す。
【図４】図１に示すＭＯＳＦＥＴのゲート・ドレイン間の電界の変化を示すグラフである。
【図５】図１に示すＭＯＳＦＥＴのドレイン電極端部における電界と、Ｓｉのドープ量の関係を示すグラフである。
【図６】図１に示すＭＯＳＦＥＴの製造方法を説明する第１工程図である。
【図７】図６の後工程図であり、イオン注入用のマスク層を形成する工程図である。
【図８】図７の後工程図であり、Ｓｉイオン注入工程を示す工程図である。
【図９】図８の後工程図であり、アニール処理工程を示す工程図である。
【図１０】図９の後工程図であり、リセス部用の開口部を形成する工程を示す工程図である。
【図１１】図１０の後工程図であり、リセス部を形成する工程を示す工程図である。
【図１２】図１１の後工程であり、ゲート絶縁膜を堆積する工程を示す工程図である。
【図１３】図１２の後工程であり、ソース電極及びドレイン電極を形成する工程を示す工程図である。
【図１４】図１３の後工程であり、ゲート電極を形成する工程を示す工程図である。
【図１５】図１のＭＯＳＦＥＴの上面図である。
【図１６】本発明に係る窒化物系半導体デバイスの第２実施形態に係るダイオードの断面図である。
【図１７】図１６に示すダイオードの製造方法を説明する第１工程図である。
【図１８】図１７の後工程図であり、イオン注入用のマスク層を形成する工程図である。
【図１９】図１８の後工程図であり、Ｓｉイオン注入工程を示す工程図である。
【図２０】図１９の後工程図であり、アニール処理工程を示す工程図である。
【図２１】図２０の後工程であり、アノード電極の形成を示す工程図である。
【図２２】図２１の後工程であり、カソード電極の形成を示す工程図である。
【図２３】図１６に示すダイオードの上面図である。
【発明を実施するための形態】
【００１０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１１】
図１は、本発明に係る窒化物系半導体デバイスの第１実施形態に係るＭＯＳＦＥＴ１００の断面図である。なお、本発明の窒化物系半導体デバイスはＭＯＳＦＥＴに限定されない。例えば、窒化物系半導体デバイスは、ＭＩＳＦＥＴ、ＭＥＳＦＥＴ、ＨＦＥＴであってよい。
【００１２】
ＭＯＳＦＥＴ１００は、基板１０と、バッファ層２０と、電子走行層３０と、電子供給層４０と、ゲート絶縁膜６０と、ゲート電極７０と、ドレイン電極８０と、ソース電極９０とを備える。基板１０は、Ｓｉ、サファイア、ＳｉＣ、またはＺｒＢ２であってよい。バッファ層２０は、基板１０および電子走行層３０の間に設けられる。バッファ層２０は、基板１０および電子走行層３０の間の格子定数を有し、格子定数の異なる基板１０と電子走行層３０とを格子整合させ、転位密度を低減するための緩衝層として機能する。バッファ層２０は、例えば、厚さが２００ｎｍのＧａＮ層と２０ｎｍのＡｌＮ層とのＧａＮ／ＡｌＮ複合層を、６から１０層積層して形成する。
【００１３】
電子走行層３０は、バッファ層２０および電子供給層４０の間に設けられる。電子走行層３０は、電子供給層４０とのヘテロ界面において、２次元電子ガスを生成する。電子走行層３０は、例えば、ｐ型ドーパントであるマグネシウム（Ｍｇ）がドープされたＧａＮであってよい。Ｍｇのドープ濃度は１Ｅ１７ｃｍ−３であってよい。ｐ型ドーパントはＭｇ以外にＢｅ、Ｚｎ、Ｃであってもよい。電子走行層３０は、厚さが例えば、１．５μｍ〜２μｍであってよい。
【００１４】
電子供給層４０は、電子走行層３０とバンドギャップエネルギーが異なる。電子供給層４０は、ＡｌｘＧａ１−ｘＮ（０．０１≦ｘ≦０．４）を含む。電子走行層３０のＧａＮと電子供給層４０のＡｌｘＧａ１−ｘＮとは格子定数が異なるため、格子歪みが生じ、ピエゾ分極が生成される。ピエゾ分極により生じる電界によって、ヘテロ界面においてバンドオフセットが形成され２次元電子ガスが生成される。電子供給層４０の厚さは例えば、３０ｎｍである。
【００１５】
電子供給層４０は、リセス部５０を有してよい。リセス部５０は、電子供給層４０を貫通し、かつ、電子走行層３０まで至る底面が長方形の溝であってよい。リセス部５０は、電子供給層４０をドレイン電極８０側と、ソース電極９０側とに分離する。リセス部５０は深さが約６０ｎｍ、幅が約２μｍであってよい。
【００１６】
ゲート絶縁膜６０は、リセス部５０における電子走行層３０及び電子供給層４０並びに電子供給層４０の表面を覆って形成される。ゲート絶縁膜６０は、ＳｉＯ２であってよい。ゲート絶縁膜６０の膜厚は例えば１０ｎｍである。
【００１７】
ゲート電極７０は、ゲート絶縁膜６０上に堆積され、電子供給層４０を貫通して形成される。ゲート電極７０は、リセス部５０の内部に形成されることで、電子供給層４０を貫通する。ゲート電極７０は、一部が電子供給層４０の表面に形成されてよい。ゲート電極７０は、ポリシリコンであってよい。
【００１８】
ドレイン電極８０及びソース電極９０は、ゲート電極７０をはさんで電子供給層４０上に形成される。ドレイン電極８０とソース電極９０との間隔は例えば３０μｍである。ドレイン電極８０及びソース電極９０は、例えばＴｉ／Ａｌである。ただし、ドレイン電極８０及びソース電極９０はＴｉ／Ａｌに限定されず、ＡｌｘＧａ１−ｘＮとオーミック接触することができる金属であればよい。
【００１９】
ゲート電極７０とドレイン電極８０との間の電子走行層３０の表面には、複数の低濃度領域３２が形成されている。ここで低濃度領域とは、２次元電子ガスの濃度が、電子走行層３０の表面における他の領域より低い領域を指す。複数の低濃度領域３２は、電子走行層３０の表面において互いに離れて形成されている。複数の低濃度領域３２は、互いに等間隔に形成されてよい。例えば、低濃度領域３２の幅は２μｍ、深さは２０ｎｍ、間隔は２μｍである。
【００２０】
一例として複数の低濃度領域３２は、ｎ型ドーパントが予め定められた濃度でイオン注入されて形成される。ｎ型ドーパントは、Ｓｉ、ＧｅまたはＯのいずれかであってよい。例えば、ｎ型ドーパントとしてＳｉが電子走行層３０の表面にイオン注入されることにより、ヘテロ界面において導電型がｎ型の低濃度領域３２が形成される。低濃度領域３２は、Ｓｉのイオン注入によりヘテロ接合界面のバンドが下がるので、三角ポテンシャルが低下または消滅し、２次元電子ガスの濃度が低下する。
【００２１】
複数の低濃度領域３２はｐ型の電子走行層３０の表面において互いに離れて形成されるので、電子の走行方向に沿って、ｐｎ接合が連続して形成される。ｐｎ接合は電界を発生させる。
【００２２】
図２及び図３は、ＭＯＳＦＥＴ１００において、ソース電極９０及びゲート電極７０を接地し、ドレイン電極８０にドレイン電圧Ｖｄを印加した場合のゲート・ドレイン間における電子供給層４０の内部の電位と電界の変化を示すグラフである。位置Ａはゲート電極７０のドレイン電極８０側の端部を示し、位置Ｂはドレイン電極８０のゲート電極側の端部を示す。
【００２３】
図２は、低濃度領域３２が存在しない場合のゲート・ドレイン電極間の電位及び電界の変化を示すグラフである。電位は、位置Ａ及び位置Ｂにおいて他の領域よりも大きく上昇し、位置Ａから位置Ｂに向かってなだらかに上昇している。また電界は、位置Ａ及び位置Ｂにおいて高いピークを有する。つまり、位置Ａ及び位置Ｂにおいて、電界が集中していることがわかる。電界の集中する位置において、耐圧が低下する。
【００２４】
図３は、低濃度領域３２が存在する場合のゲート・ドレイン電極間の電位及び電界の変化を示すグラフである。電位は、ゲート電極７０からドレイン電極８０に向かってなだらかに上昇している。電界は、位置Ａ及び位置Ｂの間においていくつかの低いピークを有するが高いピークは消滅している。つまり、電界の集中が緩和されていることがわかる。
【００２５】
ところで、電位は電界を積分して求められる。ここで、電位はＶｄで一定であるから図２の電界を積分した値と、図３の電界を積分した値は等しい。つまり、位置Ａと位置Ｂとの間に複数の低濃度領域３２を形成することでｐｎ接合を形成して電界を発生させることにより、電界のピークを分散させることができる。結果として電界の集中を緩和させることができるので、耐圧が向上する。
【００２６】
図４は、Ｓｉのドープ量が１Ｅ１４ｃｍ−３の場合と、１Ｅ１９ｃｍ−３の場合とで、ゲート・ドレイン電極間の電界の変化を示すグラフである。図４の横軸Ｘは、ゲート電極からの距離を示す。Ｘ＝３６μｍ近傍が、図２および図３における位置Ｂ（ドレイン電極８０の端部の位置）に対応する。Ｓｉのドープ量が１Ｅ１４ｃｍ−３の場合には、電界は位置Ｂにおいてのみ急峻なピークを有し、そのピーク値は約１．４Ｅ＋０６（Ｖ／ｃｍ）となる。
【００２７】
つまり、ドレイン電極８０の端部において電界の集中が生じている。したがって、低濃度領域３２をＳｉのイオン注入により形成した場合であっても、ドープ量が１Ｅ１４ｃｍ−３の場合には、電界集中の緩和効果が得られないことがわかる。
【００２８】
一方、Ｓｉのドープ量が１Ｅ１９ｃｍ−３の場合には、電界は位置Ｂにおいて急峻なピークを有するものの、そのピーク値は約１．１Ｅ＋０６（Ｖ／ｃｍ）まで低下している。また、電界は位置Ｂ以外においても複数の低いピークを有する。つまり、ドレイン電極８０の端部における電界の集中が緩和されている。したがって、低濃度領域３２をＳｉのイオン注入により形成した場合には、ドープ量が１Ｅ１９ｃｍ−３の場合には、電界集中の緩和効果が得られることがわかる。
【００２９】
図５は、ドレイン電極８０の端部における電界とＳｉのドープ濃度との関係を示すグラフである。図５のグラフから、１Ｅ＋１６ｃｍ−３以上になると、ドレイン電極８０の端部における電界が減少し始めることがわかる。つまり、ドレイン電極８０の端部以外に電界のピークが現れ始めるのが、ドープ量１Ｅ＋１６ｃｍ−３以上である。したがって、電界集中の緩和効果を得るためには、Ｓｉのドープ濃度が１Ｅ＋１６ｃｍ−３以上であることが好ましい。
【００３０】
また、Ｓｉのドープ濃度が１Ｅ＋１７ｃｍ−３以上になると、ドレイン電極８０の端部における電界が大きく減少する。従ってＳｉのドープ濃度を、１Ｅ＋１７ｃｍ−３以上としてもよい。また、Ｓｉのドープ濃度が１Ｅ＋１８ｃｍ−３以上となると、それ以上にドープ濃度を大きくしても、ドレイン電極８０の端部における電界はそれほど変化しない。従ってＳｉのドープ濃度を、１Ｅ＋１８ｃｍ−３以上としてもよい。
【００３１】
イオン注入されるｎ型ドーパントの予め定められた濃度は一定であってよい。また、イオン注入されるｎ型ドーパントの予め定められた濃度は、ゲート電極７０側の低濃度領域３２に比べドレイン電極８０側の低濃度領域３２の方が高くてもよい。こうすることにより、ゲート電極７０側及びドレイン電極８０側において空乏層の伸びが促進されるので、耐圧が向上する。
【００３２】
複数の低濃度領域３２は、電子走行層３０の表面にレーザを照射して形成してもよい。レーザは、例えば紫外線レーザである。後述するように、予め定められた波長及びパワーの紫外線レーザをマスク層４１の複数の開口部４４に対してスキャンまたは開口部４４に選択的に照射することにより、複数の低濃度領域３２を形成してよい。ここで、予め定められた波長とは、ＡｌＧａＮの基礎吸収端よりも長くＧａＮの基礎吸収端よりも短い波長を指す。また、予め定められたパワーとは、開口部４４に対応する電子供給層４０及び電子走行層３０の表面に結晶欠陥を生じさせるパワーを指す。結晶欠陥により表面準位が形成され、２次元電子ガスの電子が捕獲される。その結果、２次元電子ガス濃度が低下する。
【００３３】
図６から図１４は、ＭＯＳＦＥＴ１００の製造方法を説明する工程図である。ＭＯＳＦＥＴ１００の製造方法は、半導体基板１０上に、バッファ層２０、電子走行層３０、電子供給層４０を順次形成する工程と、素子分離する工程と、複数の低濃度領域３２を形成する工程と、リセス部５０を形成する工程と、ゲート絶縁膜６０を堆積する工程と、電子供給層４０上にドレイン電極８０及びソース電極９０を形成する工程と、ゲート電極７０を形成する工程とを備える。以下において半導体層は、例えば、有機金属成長（ＭＯＣＶＤ）法、ハライド気相エピタキシャル（ＨＶＰＥ）法、分子線エピタキシ（ＭＢＥ）法によるエピタキシャル成長によって形成される。
【００３４】
図６は、ＭＯＳＦＥＴ１００の製造方法の第１工程図を示す。例えば、（１１１）面を主面とするＳｉからなる半導体基板１０上に、例えばＧａＮ／ＡｌＮ複合層を６から１０層積層したバッファ層２０を成長させる。次に、例えば、濃度を１Ｅ１７ｃｍ−３に制御したＭｇをドーパントとしてｐ型ＧａＮをバッファ層２０上に約１．５μｍ成長させて電子走行層３０を形成する。次に、例えばＡｌの組成比が０．２のＡｌＧａＮからなる電子供給層４０を電子走行層３０上に約３０ｎｍ成長させる。なお、電子供給層４０を成長させる際には、シランガスを用いてＡｌＧａＮにＳｉを約１Ｅ１７ｃｍ−３ドープしてもよい。
【００３５】
次に、素子分離する工程を行なう。電子供給層４０の表面にフォトレジストを塗布し、フォトリソグラフィ工程を経て、素子分離用のパターンを形成する。次に、ＩＣＰ、ＲＩＥなどのドライエッチング装置を用いて、電子供給層４０の表面から電子走行層３０へ向かって深さ約２００ｎｍの溝を形成する。次に、フォトレジストをアセトンにより除去して、素子分離を完了する。図６は、分離された一つの素子の領域を示す。
【００３６】
図７は、図６の後工程を示す。プラズマＣＶＤ法により、電子供給層４０の表面全体に例えば約１μｍの厚さのＳｉＯ２からなるマスク層４１を堆積する。次に、フォトリソグラフィ工程により、ゲート電極７０を形成すべき領域とドレイン電極８０を形成すべき領域との間において、低濃度領域３２を形成するべき領域に複数の開口部４４を形成する。複数の開口部４４は等間隔に形成されてよい。
【００３７】
図８は、図７の後工程を示す。複数の低濃度領域３２を形成する工程は、ｎ型ドーパントを予め定められた濃度でイオン注入する工程を含む。ｎ型ドーパントはＳｉ、ＧｅまたはＯのいずれかであってよい。イオン注入法によりマスク層４１の複数の開口部４４に向けて、Ｓｉイオン３１を例えばドープ量約１Ｅ１６ｃｍ−３〜１Ｅ１９ｃｍ−３、加速電圧１０ｋｅＶ〜３０ｋｅＶでイオン注入する。加速電圧は、Ｓｉイオン３１が、電子走行層３０の表面に注入されるように設定される。
【００３８】
イオン注入は１回で行なってよく、複数回にわたって行なってもよい。複数回にわたってイオン注入する場合、ゲート電極７０に近い開口部４４にはドープ量が例えば約１Ｅ１６ｃｍ−３の低濃度Ｓｉイオンを注入し、ドレイン電極８０に近い開口部４４にはドープ量が例えば約１Ｅ１９ｃｍ−３の高濃度Ｓｉイオンをイオン注入してよい。
【００３９】
複数の低濃度領域３２を形成する工程は、レーザを照射して結晶欠陥を形成する工程を含む。イオン注入に替えて、マスク層４１の複数の開口部４４に向けて紫外線レーザを照射してもよい。この場合、マスク層４１は金属製であってよい。上述した予め定められた波長及びパワーの紫外線レーザをマスク層４１の複数の開口部４４に対してスキャンまたは開口部４４に選択的に照射することにより、複数の低濃度領域３２を形成してよい。照射線は紫外線レーザに限定されず、電子走行層３０の表面に結晶欠陥を形成することができるものであればよい。
【００４０】
図９は、図８の後工程を示す。イオン注入の終了後、フッ酸を使ってマスク層４１を除去する。次に、プラズマＣＶＤ法により電子供給層４０の表面全体にＳｉＯ２膜４２を例えば５００ｎｍ堆積する。次に、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）により、例えば１２００℃、１０秒間活性化アニールを行なう。活性化アニール処理により、電子走行層３０の表面に注入されたＳｉイオンが活性化し、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域３２が形成される。
【００４１】
図１０は、図９の後工程を示す。ＳｉＯ２膜４２をフッ酸により除去する。次に、プラズマＣＶＤ法により電子供給層４０上にＳｉＯ２からなる厚さ約３００ｎｍのマスク層４３を堆積する。次に、フォトリソグラフィ工程を用いてパターニングを行ない、フッ酸系水溶液を用いてリセス部５０を形成すべき領域に開口部４５を形成する。
【００４２】
図１１は、図１０の後工程を示す。開口部４５を形成後、ＲＩＥなどのドライエッチング装置を用いて、開口部４５下の電子供給層４０及び電子走行層３０を深さ約６０ｎｍだけエッチングしてリセス部５０を形成する。電子供給層４０はリセス部５０によって分離される。また、電子走行層３０の表面の一部がリセス部５０によって掘削される。次に、フッ酸系水溶液を用いてマスク層４３を除去する。
【００４３】
図１２は、図１１の後工程を示す。プラズマＣＶＤ法を用いて、リセス部５０の内側の面全体及び電子供給層４０表面全体を覆うように、ＳｉＯ２からなる厚さ約６０ｎｍのゲート絶縁膜６０を形成する。
【００４４】
図１３は、図１２の後工程を示す。フォトリソグラフィ工程により、ゲート絶縁膜６０のドレイン電極８０及びソース電極９０を形成するべき領域に開口部を形成する。次に、リフトオフ法を用いて、開口部において露出した電子供給層４０上に、ドレイン電極８０及びソース電極９０を形成する。ドレイン電極８０及びソース電極９０は電子供給層４０とオーミック接触するものであり、例えば、厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造を有する。ドレイン電極８０及びソース電極９０はＴｉ／Ａｌに限定されず、電子供給層４０とオーミック接触するものであればよい。
【００４５】
図１４は、図１３の後工程を示す。低圧化学気相成長（ＬＰＣＶＤ）法またはスパッタ法を用いて、ポリシリコンをデバイスの表面全体に堆積する。次に、ＰＯＣＬ３ガスが封入された熱拡散炉を用いて９００℃で２０分間熱拡散処理を行なう。熱拡散処理によりポリシリコンにリン（Ｐ）がドープされる。ポリシリコンにＰを蒸着させた後に熱拡散することによりＰをドープしてもよい。
【００４６】
次に、ポリシリコンがドレイン電極８０とソース電極９０との間に残るようにフォトリソグラフィ工程によりポリシリコンを除去し、ゲート電極７０を形成する。ゲート電極７０の材料はポリシリコンに限定されず、Ａｕ、Ｐｔ、Ｎｉなどをリフトオフ法によって形成してもよい。
【００４７】
以上の工程により、図１に示すＭＯＳＦＥＴ１００が製造される。こうして製造されたＭＯＳＦＥＴ１００は、１回のＳｉイオン注入を行なうことで複数の低濃度領域３２を形成することができるのでプロセスが単純でかつ高耐圧、大電流のノーマリオフ型窒化物系半導体デバイスを実現することができる。
【００４８】
図１５は、ＭＯＳＦＥＴ１００の上面図である。複数の低濃度領域３２は、電子走行層３０の表面において等間隔でかつマトリクス状に配置されている。つまり、複数の低濃度領域３２は、電子走行層３０の表面において、Ｘ軸方向に等間隔でかつＹ軸方向に等間隔に配置されてよい。複数の低濃度領域３２をこのように配置することにより、ゲート電極７０とドレイン電極８０との間に多くのｐｎ接合を形成することができるので、電界の集中をより緩和させることができる。したがって、高移動度のＭＯＳＦＥＴ１００において、耐圧を向上させることができる。
【００４９】
なお、複数の低濃度領域３２は、Ｘ軸方向における間隔と、Ｙ軸方向における間隔が異なってよい。例えば、Ｙ軸方向において隣接する低濃度領域３２のＸ軸方向の相対位置がＸ軸方向の間隔の半分だけシフトしてもよい。この場合、Ｙ軸方向における低濃度領域３２の間隔は、Ｘ軸方向における間隔の２倍となる。複数の低濃度領域３２をこのように構成しても電界集中を緩和することができる。
【００５０】
図１６は、本発明に係る窒化物系半導体デバイスの第２実施形態に係るダイオード２００の断面図である。ダイオード２００は、基板１０と、バッファ層２０と、電子走行層３０と、電子供給層４０と、パッシベーション膜６２と、カソード電極７２と、アノード電極８２と、フィールドプレート７４とを備える。基板１０、バッファ層２０、電子走行層３０、及び電子供給層４０の構成は、第１実施形態と同様なので説明を省略する。
【００５１】
パッシベーション膜６２は、カソード電極７２とアノード電極８２とを電気的に分離するとともに、外部環境から素子を保護する表面保護膜として機能する。パッシベーション膜６２は、例えば厚さが３００ｎｍのＳｉＯ２である。ＳｉＯ２の他に、ＰＳＧ、Ｓｉ３Ｎ４などであってもよい。
【００５２】
カソード電極７２とアノード電極８２とは、電子供給層４０上に例えば約３０μｍの間隔で形成される。カソード電極７２は電子供給層４０との間でショットキー接触する。カソード電極は例えばＮｉ／Ａｕから構成されるショットキー電極である。カソード電極はＮｉ／Ａｕに限定されず、電子供給層４０とショットキー接触することができる金属であればよい。
【００５３】
カソード電極７２上にはアノード電極８２の方向に伸長するフィールドプレート７４が形成されている。フィールドプレート７４は電流コラプスを低減することができる。アノード電極８２は、電子供給層４０との間でオーミック接触する。アノード電極８２は例えばＴｉ／Ａｌである。アノード電極８２はＴｉ／Ａｌに限定されず、電子供給層４０とオーミック接触することができる金属であればよい。
【００５４】
カソード電極７２とアノード電極８２との間の電子走行層３０の表面には、複数の低濃度領域３２が形成されている。ここで低濃度領域とは、２次元電子ガスの濃度が、電子走行層３０の表面における他の領域より低い領域を指す。複数の低濃度領域３２は、電子走行層３０の表面において互いに離れて形成されている。
【００５５】
複数の低濃度領域３２の構成及び作用効果については第１実施形態と同様なので説明を省略する。複数の低濃度領域３２は、電界集中を緩和し、耐圧を向上させる。
【００５６】
図１７から図２１はダイオード２００の製造方法を説明する工程図である。ダイオード２００を製造する方法は、基板１０上に、バッファ層２０、電子走行層３０、電子供給層４０を順次形成する工程と、素子分離する工程と、複数の低濃度領域３２を形成する工程と、パッシベーション膜６２を形成する工程と、電子供給層４０上にアノード電極８２を形成する工程と、電子供給層４０上にカソード電極７２を形成する工程と、カソード電極７２にフィールドプレート７４を形成する工程とを備える。
【００５７】
図１７は、ダイオード２００の製造方法の第１工程図を示す。例えば、（１１１）面を主面とするＳｉからなる半導体基板１０上に、例えばＧａＮ／ＡｌＮ複合層を６から１０層積層したバッファ層２０を成長させる。次に、例えば、濃度を１Ｅ１７ｃｍ−３に制御したＭｇをドーパントとしてｐ型ＧａＮをバッファ層２０上に約１．５μｍ成長させて電子走行層３０を形成する。次に、例えばＡｌの組成比が０．２のＡｌＧａＮからなる電子供給層４０を電子走行層３０上に約３０ｎｍ成長させる。なお、電子供給層４０を成長させる際には、シランガスを用いてＡｌＧａＮにＳｉを約１Ｅ１７ｃｍ−３ドープしてもよい。
【００５８】
次に、素子分離する工程を行なう。電子供給層４０の表面にフォトレジストを塗布し、フォトリソグラフィ工程を経て、素子分離用のパターンを形成する。次に、ＩＣＰ、ＲＩＥなどのドライエッチング装置を用いて、電子供給層４０の表面から電子走行層３０へ向かって深さ約２００ｎｍの溝を形成する。次に、フォトレジストをアセトンにより除去して、素子分離を完了する。図１７は、分離された一つの素子の領域を示す。
【００５９】
図１８は、図１７の後工程を示す。プラズマＣＶＤ法により、電子供給層４０の表面全体に例えば約１μｍの厚さのＳｉＯ２からなるマスク層４１を堆積する。次に、フォトリソグラフィ工程により、カソード電極７２を形成すべき領域とアノード電極８２を形成すべき領域との間において、低濃度領域３２を形成するべき領域に複数の開口部４４を形成する。複数の開口部４４は等間隔に形成されてよい。
【００６０】
図１９は、図１８の後工程を示す。複数の低濃度領域３２を形成する工程は、ｎ型ドーパントを予め定められた濃度でイオン注入する工程を含む。ｎ型ドーパントはＳｉ、ＧｅまたはＯのいずれかであってよい。イオン注入法によりマスク層４１の複数の開口部４４に向けて、Ｓｉイオン３１を例えばドープ量約１Ｅ１６ｃｍ−３〜１Ｅ１９ｃｍ−３、加速電圧１０ｋｅＶ〜３０ｋｅＶでイオン注入する。加速電圧は、Ｓｉイオン３１が、電子走行層３０の表面に注入されるように設定される。
【００６１】
イオン注入は１回で行なってよく、複数回にわたって行なってもよい。複数回にわたってイオン注入する場合、アノード電極８２に近い開口部４４にはドープ量が例えば約１Ｅ１６ｃｍ−３の低濃度Ｓｉイオンを注入し、カソード電極７２に近い開口部４４にはドープ量が例えば約１Ｅ１９ｃｍ−３の高濃度Ｓｉイオンをイオン注入してよい。
【００６２】
複数の低濃度領域３２を形成する工程は、レーザを照射して結晶欠陥を形成する工程を含む。イオン注入に替えて、マスク層４１の複数の開口部４４に向けて紫外線レーザを照射してもよい。この場合、マスク層４１は金属製であってよい。予め定められた波長及びパワーの紫外線レーザをマスク層４１の複数の開口部４４に対してスキャンまたは開口部４４に選択的に照射することにより、複数の低濃度領域３２を形成してよい。ここで、予め定められた波長とは、ＡｌＧａＮの基礎吸収端よりも長くＧａＮの基礎吸収端よりも短い波長を指す。また、予め定められたパワーとは、開口部４４に対応する電子供給層４０及び電子走行層３０の表面に結晶欠陥を生じさせるパワーを指す。照射線は紫外線レーザに限定されず、電子走行層３０の表面に結晶欠陥を形成することができるものであればよい。
【００６３】
図２０は図１９の後工程を示す。イオン注入の終了後、フッ酸を使ってマスク層４１を除去する。次に、プラズマＣＶＤ法により電子供給層４０の表面全体にＳｉＯ２膜４２を例えば５００ｎｍ堆積する。次に、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）により、例えば１２００℃、１０秒間活性化アニールを行なう。活性化アニール処理により、電子走行層３０の表面に注入されたＳｉイオンが活性化し、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域３２が形成される。
【００６４】
図２１は図２０の後工程を示す。ＳｉＯ２膜４２をフッ酸により除去する。次に、電子供給層４０の表面全体にプラズマＣＶＤ法によってパッシベーション膜６２を構成するＳｉＯ２を厚さ約３００ｎｍ堆積する。パッシベーション膜としては、ＳｉＯ２の他に、熱ＣＶＤ法によりＰＳＧまたはＳｉ３Ｎ４膜を堆積してもよい。
【００６５】
次に、フォトリソグラフィ工程によりアノード電極８２を形成するべき領域に開口部を形成する。次にリフトオフ法を用いて開口部において露出した電子供給層４０上に、アノード電極８２を形成する。アノード電極８２は、電子供給層４０とオーミック接触するものであり、例えば、厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造を有する。
【００６６】
図２２は図２１の後工程を示す。フォトリソグラフィ工程により、カソード電極７２を形成するべき領域に開口部を形成する。次にリフトオフ法を用いて開口部において露出した電子供給層４０上にカソード電極７２を形成する。カソード電極７２は電子供給層４０とショットキー接触するものであり、例えば２５ｎｍ／２５ｎｍのＮｉ／Ａｕ構造を有する。
【００６７】
次に、フォトリソグラフィ工程により、フィールドプレート７４を形成するべき領域に開口部を形成する。次にリフトオフ法を用いて開口部において露出したカソード電極７２及び電子供給層４０上にカソード電極７２からアノード電極８２方向へ伸長するフィールドプレート７４を形成する。
【００６８】
以上の工程により、図１６に示すダイオード２００を製造することができる。このように製造されたダイオード２００は、１回のＳｉイオン注入により複数の低濃度領域３２を形成することができるのでプロセスが単純でかつ高耐圧、大電流の窒化物系半導体デバイスを実現することができる。
【００６９】
図２３は、ダイオード２００の上面図である。複数の低濃度領域３２は、電子走行層３０の表面において等間隔でかつマトリクス状に配置されている。つまり、複数の低濃度領域３２は、電子走行層３０の表面において、Ｘ軸方向に等間隔でかつＹ軸方向に等間隔に配置される。複数の低濃度領域３２をこのように配置することにより、カソード電極７２とアノード電極８２との間に多くのｐｎ接合を形成することができるので、電界の集中をより緩和させることができる。したがって、ダイオード２００において、耐圧を向上させることができる。
【００７０】
なお、複数の低濃度領域３２は、Ｘ軸方向における間隔と、Ｙ軸方向における間隔が異なってよい。例えば、Ｙ軸方向において隣接する低濃度領域３２のＸ軸方向の相対位置がＸ軸方向の間隔の半分だけシフトしてもよい。この場合、Ｙ軸方向における低濃度領域３２の間隔は、Ｘ軸方向における間隔の２倍となる。複数の低濃度領域３２をこのように構成しても電界の集中を緩和することができる。
【００７１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７２】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００７３】
１０・・・基板、２０・・・バッファ層、３０・・・電子走行層、３１・・・Ｓｉイオン、３２・・・低濃度領域、４０・・・電子供給層、４１・・・マスク層、４２・・・ＳｉＯ２膜、４４、４５・・・開口部、５０・・・リセス部、６０・・・ゲート絶縁膜、７０・・・ゲート電極、８０・・・ドレイン電極、９０・・・ソース電極、１００・・・ＭＯＳＦＥＴ、６２・・・パッシベーション膜、７２・・・カソード電極、７４・・・フィールドプレート、８２・・・アノード電極、２００・・・ダイオード
【特許請求の範囲】
【請求項１】
窒化物系半導体デバイスであって、
基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層上に形成された、前記電子走行層とバンドギャップエネルギーの異なる電子供給層と、
前記電子供給層上に形成されたドレイン電極と、
前記ドレイン電極に流れる電流を制御するゲート電極と、
前記ゲート電極をはさんで前記ドレイン電極の反対側に形成されたソース電極と、
を備え、
前記ゲート電極と前記ドレイン電極との間の前記電子走行層の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、
窒化物系半導体デバイス。
【請求項２】
前記複数の低濃度領域は、ｎ型ドーパントが予め定められた濃度でイオン注入されて形成された
請求項１に記載の窒化物系半導体デバイス。
【請求項３】
前記予め定められた濃度は、前記複数の低濃度領域のうちの前記ゲート電極側の低濃度領域に比べ前記複数の低濃度領域のうちの前記ドレイン電極側の低濃度領域の方が高い
請求項２に記載の窒化物系半導体デバイス。
【請求項４】
前記予め定められた濃度は、１Ｅ１６ｃｍ−３以上である、
請求項２または３に記載の窒化物系半導体デバイス。
【請求項５】
前記ゲート電極は、前記電子供給層を貫通して形成される
請求項１に記載の窒化物系半導体デバイス。
【請求項６】
前記複数の低濃度領域は、レーザを照射して形成された
請求項１に記載の窒化物系半導体デバイス。
【請求項７】
前記複数の低濃度領域は、互いに等間隔に配置されている
請求項１から６のいずれか一項に記載の窒化物系半導体デバイス。
【請求項８】
前記複数の低濃度領域は、前記電子走行層の表面において等間隔でかつマトリクス状に配置されている
請求項１から７のいずれか一項に記載の窒化物系半導体デバイス。
【請求項９】
前記ｎ型ドーパントは、Ｓｉ、Ｇｅ、またはＯのいずれかを含む、
請求項２に記載の窒化物系半導体デバイス。
【請求項１０】
前記電子走行層は、ｐ型ドーパントがドープされたＧａＮを含む、
請求項１から９のいずれか一項に記載の窒化物系半導体デバイス。
【請求項１１】
前記ｐ型ドーパントは、Ｍｇ、Ｂｅ、Ｚｎ、Ｃのいずれかを含む、
請求項１０に記載の窒化物系半導体デバイス。
【請求項１２】
前記電子供給層はＡｌｘＧａ１−ｘＮ（０．０１≦ｘ≦０．４）を含む
請求項１から１１のいずれか一項に記載の窒化物系半導体デバイス。
【請求項１３】
窒化物系半導体デバイスであって、
基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層上に形成された、前記電子走行層とバンドギャップエネルギーの異なる電子供給層と、
前記電子供給層上に形成されたカソード電極及びアノード電極と、
を備え、
前記カソード電極と前記アノード電極との間の前記電子走行層の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、
窒化物系半導体デバイス。
【請求項１４】
窒化物系半導体デバイスの製造方法であって、
基板の上方に電子走行層を形成する工程と、
前記電子走行層上に前記電子走行層とバンドギャップエネルギーの異なる電子供給層を形成する工程と、
ゲート電極を形成すべき領域とドレイン電極を形成すべき領域との間の前記電子走行層の表面に、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域を形成する工程と、
前記電子走行層上に前記ドレイン電極及びソース電極を形成する工程と、
前記ドレイン電極に流れる電流を制御する前記ゲート電極を形成する工程と、
を備える製造方法。
【請求項１５】
窒化物系半導体デバイスの製造方法であって、
基板の上方に電子走行層を形成する工程と、
前記電子走行層上に前記電子走行層とバンドギャップエネルギーの異なる電子供給層を形成する工程と、
カソード電極を形成すべき領域とアノード電極を形成すべき領域との間の前記電子走行層の表面に、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域を形成する工程と、
前記電子供給層上に前記アノード電極を形成する工程と、
前記電子供給層上に前記カソード電極を形成する工程と
を備える製造方法。
【請求項１６】
前記複数の低濃度領域を形成する工程は、ｎ型ドーパントを予め定められた濃度でイオン注入する工程を含む
請求項１４または１５に記載の製造方法。
【請求項１７】
前記複数の低濃度領域を形成する工程は、レーザを照射して結晶欠陥を形成する工程を含む
請求項１４または１５に記載の製造方法。
【請求項１】
窒化物系半導体デバイスであって、
基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層上に形成された、前記電子走行層とバンドギャップエネルギーの異なる電子供給層と、
前記電子供給層上に形成されたドレイン電極と、
前記ドレイン電極に流れる電流を制御するゲート電極と、
前記ゲート電極をはさんで前記ドレイン電極の反対側に形成されたソース電極と、
を備え、
前記ゲート電極と前記ドレイン電極との間の前記電子走行層の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、
窒化物系半導体デバイス。
【請求項２】
前記複数の低濃度領域は、ｎ型ドーパントが予め定められた濃度でイオン注入されて形成された
請求項１に記載の窒化物系半導体デバイス。
【請求項３】
前記予め定められた濃度は、前記複数の低濃度領域のうちの前記ゲート電極側の低濃度領域に比べ前記複数の低濃度領域のうちの前記ドレイン電極側の低濃度領域の方が高い
請求項２に記載の窒化物系半導体デバイス。
【請求項４】
前記予め定められた濃度は、１Ｅ１６ｃｍ−３以上である、
請求項２または３に記載の窒化物系半導体デバイス。
【請求項５】
前記ゲート電極は、前記電子供給層を貫通して形成される
請求項１に記載の窒化物系半導体デバイス。
【請求項６】
前記複数の低濃度領域は、レーザを照射して形成された
請求項１に記載の窒化物系半導体デバイス。
【請求項７】
前記複数の低濃度領域は、互いに等間隔に配置されている
請求項１から６のいずれか一項に記載の窒化物系半導体デバイス。
【請求項８】
前記複数の低濃度領域は、前記電子走行層の表面において等間隔でかつマトリクス状に配置されている
請求項１から７のいずれか一項に記載の窒化物系半導体デバイス。
【請求項９】
前記ｎ型ドーパントは、Ｓｉ、Ｇｅ、またはＯのいずれかを含む、
請求項２に記載の窒化物系半導体デバイス。
【請求項１０】
前記電子走行層は、ｐ型ドーパントがドープされたＧａＮを含む、
請求項１から９のいずれか一項に記載の窒化物系半導体デバイス。
【請求項１１】
前記ｐ型ドーパントは、Ｍｇ、Ｂｅ、Ｚｎ、Ｃのいずれかを含む、
請求項１０に記載の窒化物系半導体デバイス。
【請求項１２】
前記電子供給層はＡｌｘＧａ１−ｘＮ（０．０１≦ｘ≦０．４）を含む
請求項１から１１のいずれか一項に記載の窒化物系半導体デバイス。
【請求項１３】
窒化物系半導体デバイスであって、
基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層上に形成された、前記電子走行層とバンドギャップエネルギーの異なる電子供給層と、
前記電子供給層上に形成されたカソード電極及びアノード電極と、
を備え、
前記カソード電極と前記アノード電極との間の前記電子走行層の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、
窒化物系半導体デバイス。
【請求項１４】
窒化物系半導体デバイスの製造方法であって、
基板の上方に電子走行層を形成する工程と、
前記電子走行層上に前記電子走行層とバンドギャップエネルギーの異なる電子供給層を形成する工程と、
ゲート電極を形成すべき領域とドレイン電極を形成すべき領域との間の前記電子走行層の表面に、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域を形成する工程と、
前記電子走行層上に前記ドレイン電極及びソース電極を形成する工程と、
前記ドレイン電極に流れる電流を制御する前記ゲート電極を形成する工程と、
を備える製造方法。
【請求項１５】
窒化物系半導体デバイスの製造方法であって、
基板の上方に電子走行層を形成する工程と、
前記電子走行層上に前記電子走行層とバンドギャップエネルギーの異なる電子供給層を形成する工程と、
カソード電極を形成すべき領域とアノード電極を形成すべき領域との間の前記電子走行層の表面に、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域を形成する工程と、
前記電子供給層上に前記アノード電極を形成する工程と、
前記電子供給層上に前記カソード電極を形成する工程と
を備える製造方法。
【請求項１６】
前記複数の低濃度領域を形成する工程は、ｎ型ドーパントを予め定められた濃度でイオン注入する工程を含む
請求項１４または１５に記載の製造方法。
【請求項１７】
前記複数の低濃度領域を形成する工程は、レーザを照射して結晶欠陥を形成する工程を含む
請求項１４または１５に記載の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１２−２０４７４０（Ｐ２０１２−２０４７４０Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６９８１０（Ｐ２０１１−６９８１０）
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（５１００３５８４２）次世代パワーデバイス技術研究組合 (46)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（５１００３５８４２）次世代パワーデバイス技術研究組合 (46)
【Ｆターム（参考）】
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