化合物半導体装置及びその製造方法
【課題】ピンチオフ特性を維持しながら動作効率を向上することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】基板１１と、基板１１上方に形成された電子走行層１２と、電子走行層１２上方に形成された電子供給層１３と、電子供給層１３上方に形成されたソース電極１５ｓ及びドレイン電極１５ｄと、電子供給層１３上方で、ソース電極１５ｓ及びドレイン電極１５ｄの間に形成された第１のゲート電極１５ｇ−１及び第２のゲート電極１５ｇ−２と、が設けられている。ゲート電極１５ｇ−１の仕事関数は、第２のゲート電極１５ｇ−２の仕事関数よりも低い。
【解決手段】基板１１と、基板１１上方に形成された電子走行層１２と、電子走行層１２上方に形成された電子供給層１３と、電子供給層１３上方に形成されたソース電極１５ｓ及びドレイン電極１５ｄと、電子供給層１３上方で、ソース電極１５ｓ及びドレイン電極１５ｄの間に形成された第１のゲート電極１５ｇ−１及び第２のゲート電極１５ｇ−２と、が設けられている。ゲート電極１５ｇ−１の仕事関数は、第２のゲート電極１５ｇ−２の仕事関数よりも低い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）では、ＡｌＧａＮ層とＧａＮ層とのヘテロ接合を用いられ、ＧａＮ層が電子走行層として機能する。ＧａＮはワイドバンドギャップ、高い破壊電界強度、大きい飽和電子速度を持つ。このため、ＧａＮは、大電流動作、高電圧動作、及び低オン抵抗動作を実現させる材料として極めて有望である。そして、基地局等で用いられる次世代の高効率増幅器、及び電力制御のための高効率スイッチング素子等へのＧａＮ系ＨＥＭＴの適用について種々の研究が行われている。
【０００３】
このようなＧａＮ系ＨＥＭＴの動作効率を向上させるためには、最大電流量Ｉｍａｘ及び相互コンダクタンスｇｍの向上が重要である。そして、最大電流量Ｉｍａｘ及び相互コンダクタンスｇｍの向上には、ゲート長の短縮が効果的である。
【０００４】
しかしながら、従来のＧａＮ系ＨＥＭＴにおいてゲート長を短縮すると、オフ時の空乏層の幅が狭まり、ピンチオフ特性が低下してしまう。つまり、高効率化及びピンチオフ特性の維持を両立することが困難である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−２８３７２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ピンチオフ特性を維持しながら動作効率を向上することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、前記電子供給層上方に形成されたソース電極及びドレイン電極と、前記電子供給層上方で、前記ソース電極及び前記ドレイン電極の間に形成された第１のゲート電極及び第２のゲート電極と、が設けられている。前記第１のゲート電極の仕事関数は、前記第２のゲート電極の仕事関数よりも低い。
【０００８】
化合物半導体装置の製造方法では、基板上方に電子走行層を形成し、前記電子走行層上方に電子供給層を形成し、前記電子供給層上方に、第１のゲート電極、第２のゲート電極、ソース電極、及びドレイン電極を形成する。前記第１のゲート電極及び前記第２のゲート電極は、前記ソース電極及び前記ドレイン電極の間に位置する。前記第１のゲート電極の仕事関数は、前記第２のゲート電極の仕事関数よりも低い。
【発明の効果】
【０００９】
上記の化合物半導体装置等によれば、互いに仕事関数が異なる第１のゲート電極及び第２のゲート電極の作用により、ピンチオフ特性を維持しながら動作効率を向上することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す図である。
【図２】オフ状態における伝導帯を示すバンド図である。
【図３】オン状態における伝導帯を示すバンド図である。
【図４】第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す図である。
【図５Ａ】第２の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図５Ｂ】図５Ａに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図６】第２の実施形態に係るＧａＮ系ＨＥＭＴの他の製造方法を工程順に示す断面図である。
【図７】第２の実施形態の変形例を示す断面図である。
【図８】第２の実施形態の他の変形例を示す断面図である。
【図９】第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す図である。
【図１０】第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図１１】第４の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す図である。
【図１２】第４の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図１３】第４の実施形態の変形例を示す断面図である。
【図１４】第４の実施形態の変形例の製造方法を工程順に示す断面図である。
【図１５】ゲート長が短いＧａＮ系ＨＥＭＴの例を示す図である。
【図１６】ゲート長が長いＧａＮ系ＨＥＭＴの例を示す図である。
【図１７】第３の実施形態に倣ったＧａＮ系ＨＥＭＴの例を示す図である。
【図１８】第２の実施形態に倣ったＧａＮ系ＨＥＭＴの例を示す図である。
【図１９】高出力増幅器の外観の例を示す図である。
【図２０】電源装置を示す図である。
【発明を実施するための形態】
【００１１】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１２】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
【００１３】
第１の実施形態では、図１に示すように、基板１１上方に電子走行層１２が形成され、電子走行層１２上方に電子供給層１３が形成され、電子供給層１３上方に絶縁膜１４が形成されている。また、電子供給層１３上方にソース電極１５ｓ及びドレイン電極１５ｄが形成され、絶縁膜１４上方に、ソース電極１５ｓ及びドレイン電極１５ｄに挟まれるようにして、低仕事関数（ＷＦ）ゲート電極１５ｇ−１及び高仕事関数（ＷＦ）ゲート電極１５ｇ−２が形成されている。低ＷＦゲート電極１５ｇ−１の仕事関数φm1は高ＷＦゲート電極１５ｇ−２の仕事関数φm2よりも低く、低ＷＦゲート電極１５ｇ−１は高ＷＦゲート電極１５ｇ−２よりもソース電極１５ｓ側に位置している。
【００１４】
図２は、オフ状態における伝導帯を示すバンド図であり、図３は、オン状態における伝導帯を示すバンド図である。図２（ａ）及び図３（ａ）は、低ＷＦゲート電極１５ｇ−１から電子走行層１２までの厚さ方向の伝導帯を示し、図２（ｂ）及び図３（ｂ）は、高ＷＦゲート電極１５ｇ−２から電子走行層１２までの厚さ方向の伝導帯を示す。
【００１５】
オフ状態では、図２に示すように、低ＷＦゲート電極１５ｇ−１の下方に２次元電子ガス（２ＤＥＧ）が存在するが、低ＷＦゲート電極１５ｇ−１及び高ＷＦゲート電極１５ｇ−２の下方に空乏層が形成される。つまり、幅が広い空乏層が形成される。また、高ＷＦゲート電極１５ｇ−２の下方の空乏層は深いものとなる。従って、良好なピンチオフ特性を得ることができる。
【００１６】
一方、オン状態では、図３に示すように、低ＷＦゲート電極１５ｇ−１の下方のバンドが押し下げられるため、高い最大電流量Ｉｍａｘ及び相互コンダクタンスｇｍを得ることができる。これは、低ＷＦゲート電極１５ｇ−１の仕事関数φm1が高ＷＦゲート電極１５ｇ−２の仕事関数φm2よりも低く、高ＷＦゲート電極１５ｇ−２のオン電圧よりも低い電圧で低ＷＦゲート電極１５ｇ−１の下方にチャネルが深く形成されるためである。
【００１７】
このように、第１の実施形態によれば、ピンチオフ特性を維持しながら、最大電流量Ｉｍａｘ及び相互コンダクタンスｇｍを向上させて動作効率を向上することができる。
【００１８】
なお、低ＷＦゲート電極１５ｇ−１及び高ＷＦゲート電極１５ｇ−２には、互いに同一の電圧が印加されてもよく、互いに異なる電圧が印加されてもよい。互いに異なる電圧が印加される場合、高ＷＦゲート電極１５ｇ−２に低ＷＦゲート電極１５ｇ−１よりも高い電圧を印加することが好ましい。
【００１９】
また、低ＷＦゲート電極１５ｇ−１が高ＷＦゲート電極１５ｇ−２よりもドレイン電極１５ｄ側に位置してもよいが、ソース抵抗を低減して高い相互コンダクタンスｇｍを得るためには、低ＷＦゲート電極１５ｇ−１はソース電極１５ｓ側に位置していることが好ましい。
【００２０】
（第２の実施形態）
次に、第２の実施形態について説明する。図４は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
【００２１】
第２の実施形態では、図４（ａ）に示すように、基板２１上に核形成層２６が形成されている。例えば、基板２１はＳｉＣ基板であり、核形成層２６はＡｌＮ層である。核形成層２６上に電子走行層２２が形成されている。電子走行層２２は、例えば、厚さが１μｍ〜４μｍ程度（例えば３μｍ）のノンドープのｉ−ＧａＮ層である。電子走行層２２上にスペーサ層２６及び電子供給層２３が形成されている。スペーサ層２６は、例えば厚さが１ｎｍ〜３０ｎｍ程度（例えば３ｎｍ）のノンドープのｉ−ＡｌＧａＮ層であり、電子供給層２３は、例えば厚さが３ｎｍ〜３０ｎｍ程度（例えば２０ｎｍ）のｎ型のｎ−ＡｌＧａＮ層である。これらｉ−ＡｌＧａＮ層及びｎ−ＡｌＧａＮ層のＡｌ組成は０．１〜０．５程度（例えば０．２５）である。ｎ−ＡｌＧａＮ層には、Ｓｉが１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度（例えば２×１０18ｃｍ-3）ドーピングされている。電子供給層２３上に保護層２８が形成されている。保護層２８は、例えば厚さが２ｎｍ〜２０ｎｍ程度（例えば１０ｎｍ）のｎ型のｎ−ＧａＮ層である。ｎ−ＧａＮ層には、Ｓｉが１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度（例えば２×１０18ｃｍ-3）ドーピングされている。
【００２２】
保護層２８及び電子供給層２３に、電子供給層２３の深さ方向の途中まで達するリセス２９−１及び２９−２が形成されている。リセス２９−１及び２９−２の内面を被覆する絶縁膜２４が保護層２８上に形成されている。絶縁膜２４は、例えば厚さが３０ｎｍ程度のＡｌ2Ｏ3膜である。絶縁膜２４及び保護層２８に、リセス２９−１及び２９−２を間に挟むようにして凹部２９ｓ及び２９ｄが形成されている。凹部２９ｓはリセス２９−１側に位置し、凹部２９ｄはリセス２９−２側に位置している。そして、凹部２９ｓ内にソース電極２５ｓが形成され、凹部２９ｄ内にドレイン電極２５ｄが形成されている。ソース電極２５ｓ及びドレイン電極２５ｄは、例えば、Ｔａ膜、及びその上のＡｌ膜の積層体を含む。また、絶縁膜２４上に、リセス２９−１に入り込む低ＷＦゲート電極２５ｇ−１、及びリセス２９−２に入り込む高ＷＦゲート電極２５ｇ−２が形成されている。低ＷＦゲート電極２５ｇ−１は、例えば、Ｔａ膜、及びその上のＡｌ膜の積層体を含み、高ＷＦゲート電極２５ｇ−２は、例えば、Ｐｔ膜、及びその上のＡｕ膜の積層体を含む。Ｔａの仕事関数は４．２５ｅＶであり、Ａｌの仕事関数は４．２８ｅＶである。また、Ｐｔの仕事関数は５．６５ｅＶであり、Ａｕの仕事関数は５．１ｅＶである。従って、低ＷＦゲート電極２５ｇ−１の仕事関数が高ＷＦゲート電極２５ｇ−２の仕事関数よりも低い。
【００２３】
このように構成された第２の実施形態では、低ＷＦゲート電極２５ｇ−１と高ＷＦゲート電極２５ｇ−２との関係が、第１の実施形態の低ＷＦゲート電極１５ｇ−１と高ＷＦゲート電極１５ｇ−２との関係と同様であるため、第１の実施形態と同様の機構により、ピンチオフ特性を維持しながら、最大電流量Ｉｍａｘ及び相互コンダクタンスｇｍを向上させて動作効率を向上することができる。また、低ＷＦゲート電極２５ｇ−１及び高ＷＦゲート電極２５ｇ−２にゲートリセス構造が採用されているため、より良好なピンチオフ特性を得ることができる。
【００２４】
次に、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図５Ａ〜図５Ｂは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００２５】
先ず、図５Ａ（ａ）に示すように、基板２１上に核形成層２６、電子走行層２２、電子供給層２３、スペーサ層２６、電子供給層２３、及び保護層２８を形成する。核形成層２６、電子走行層２２、電子供給層２３、スペーサ層２６、電子供給層２３、及び保護層２８の形成は、例えば有機金属気相成長（ＭＯＶＰＥ）法等の結晶成長法により行う。この場合、原料ガスを選択することにより、これらの層を連続して形成することができる。アルミニウム（Ａｌ）の原料、ガリウム（Ｇａ）の原料としては、例えば、夫々トリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）を使用することができる。また、窒素（Ｎ）の原料として、例えばアンモニア（ＮＨ3）を使用することができる。また、ｎ−ＡｌＧａＮ層及びｎ−ＧａＮ層に不純物として含まれるシリコン（Ｓｉ）の原料としては、例えばシラン（ＳｉＨ4）を使用することができる。
【００２６】
保護層２８の形成後には、図５Ａ（ｂ）に示すように、電子供給層２３の深さ方向の途中まで達するリセス２９−１及び２９−２を保護層２８及び電子供給層２３に形成する。リセス２９−１及び２９−２の形成では、先ず、保護層２８上にフォトレジスト剤を塗布し、フォトレジスト剤への紫外線の照射及び現像を行って、リセス２９−１を形成する予定の領域及びリセス２９−２を形成する予定の領域に開口部を有するレジストパターンを形成する。次いで、レジストパターンをエッチングマスクとして用いたドライエッチングによりリセス２９−１及び２９−２を形成する。そして、レジストパターンを除去する。ドライエッチングでは、例えばＣｌ2系ガスを用いればよい。
【００２７】
リセス２９−１及び２９−２の形成後には、図５Ｂ（ｃ）に示すように、リセス２９−１及び２９−２の内面を被覆する絶縁膜２４を保護層２８上に形成する。絶縁膜２４としてＡｌ2Ｏ3膜を形成する場合、例えば、原子層堆積（ＡＬＤ：atomic layer deposition）装置内にＴＭＡガス及びＯ3ガスを交互に供給すればよい。
【００２８】
次いで、図５Ｂ（ｄ）に示すように、リセス２９−２に入り込む高ＷＦゲート電極２５ｇ−２を絶縁膜２４上に形成する。高ＷＦゲート電極２５ｇ−２は、例えばリフトオフ法により形成することができる。この場合、先ず、絶縁膜２４上にフォトレジスト剤を塗布し、フォトレジスト剤への紫外線の照射及び現像を行って、高ＷＦゲート電極２５ｇ−２を形成する予定の領域に開口部を有するレジストパターンを形成する。次いで、レジストパターンを成膜マスクとして用いてＰｔ及びＡｕの蒸着を減圧雰囲気下で行い、その後、レジストパターン上に付着したＰｔ及びＡｕをレジストパターンごと除去する。
【００２９】
高ＷＦゲート電極２５ｇ−２の形成後には、図５Ｂ（ｅ）に示すように、リセス２９−１及び２９−２を間に挟むようにして、絶縁膜２４及び保護層２８に凹部２９ｓ及び２９ｄを形成する。凹部２９ｓ及び２９ｄの形成では、先ず、絶縁膜２４及び高ＷＦゲート電極２５ｇ−２上にフォトレジスト剤を塗布し、フォトレジスト剤への紫外線の照射及び現像を行って、凹部２９ｓを形成する予定の領域及び凹部２９ｄを形成する予定の領域に開口部を有するレジストパターンを形成する。次いで、レジストパターンをエッチングマスクとして用いたエッチングにより凹部２９ｓ及び２９ｄを形成する。例えば、絶縁膜２４のエッチングとしてはＫＯＨ液を用いたウェットエッチングを行えばよく、保護層２８のエッチングとしてはＣｌ2系ガスを用いたドライエッチングを行えばよい。
【００３０】
凹部２９ｓ及び２９ｄの形成後には、図５Ｂ（ｆ）に示すように、リセス２９−１に入り込む低ＷＦゲート電極２５ｇ−１を形成し、凹部２９ｓ内にソース電極２５ｓを形成し、凹部２９ｄ内にドレイン電極２５ｄを形成する。低ＷＦゲート電極２５ｇ−１、ソース電極２５ｓ、及びドレイン電極２５ｄは、例えばリフトオフ法により形成することができる。この場合、先ず、絶縁膜２４及び高ＷＦゲート電極２５ｇ−２上にフォトレジスト剤を塗布し、フォトレジスト剤への紫外線の照射及び現像を行って、低ＷＦゲート電極２５ｇ−１を形成する予定の領域、ソース電極２５ｓを形成する予定の領域、及びドレイン電極２５ｄを形成する予定の領域に開口部を有するレジストパターンを形成する。次いで、レジストパターンを成膜マスクとして用いてＴａ及びＡｌの蒸着を減圧雰囲気下で行い、その後、レジストパターン上に付着したＴａ及びＡｌをレジストパターンごと除去する。そして、窒素雰囲気中で４００℃〜１０００℃（例えば６００℃）で熱処理を行い、ソース電極２５ｓ及びドレイン電極２５ｄのオーミック特性を確立する。なお、ソース電極２５ｓ及びドレイン電極２５ｄの形成前にイオンの注入及び活性化を行っておくことによってオーミック特性を確立してもよい。
【００３１】
このようにして、図４に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００３２】
なお、低ＷＦゲート電極２５ｇ−１、ソース電極２５ｓ、及びドレイン電極２５ｄを、高ＷＦゲート電極２５ｇ−２より先に形成してもよい。この方法を図６に示す。
【００３３】
この方法では、絶縁膜２４を形成した後（図５Ｂ（ｃ））、図６（ａ）に示すように、凹部２９ｓ及び２９ｄを形成する。次いで、例えばリフトオフ法により、図６（ｂ）に示すように、低ＷＦゲート電極２５ｇ−１、ソース電極２５ｓ、及びドレイン電極２５ｄを形成する。そして、ソース電極２５ｓ及びドレイン電極２５ｄのオーミック特性を確立する。その後、図６（ｃ）に示すように、高ＷＦゲート電極２５ｇ−２を形成する。
【００３４】
第２の実施形態の低ＷＦゲート電極２５ｇ−１及び高ＷＦゲート電極２５ｇ−２が互いに接続されていてもよい。この場合の構造は、例えば、図７に示すようなものとなる。すなわち、低ＷＦゲート電極２５ｇ−１、高ＷＦゲート電極２５ｇ−２、ソース電極２５ｓ、及びドレイン電極２５ｄを覆う絶縁膜３０ａが形成され、これに低ＷＦゲート電極２５ｇ−１に達する孔及び高ＷＦゲート電極２５ｇ−２に達する孔が形成させている。そして、これら孔を介して低ＷＦゲート電極２５ｇ−１及び高ＷＦゲート電極２５ｇ−２を互いに接続する配線３１が形成されている。更に、配線３１を覆う絶縁膜３０ｂが絶縁膜３０ａ上に形成されている。第１の実施形態に同様の配線が設けられていてもよい。
【００３５】
また、図８に示すように、第２の実施形態において、凹部２９ｓ及び２９ｄを保護層２８には形成せずに絶縁膜２４のみに形成してもよい。また、凹部２９ｓ及び２９ｄを保護層２８にも形成する場合でも、保護層２８の一部を残してもよく、電子供給層２３の一部を除去してもよい。つまり、凹部２９ｓ及び２９ｄの深さが絶縁膜２４及び保護層２８の総厚さと一致している必要はない。
【００３６】
（第３の実施形態）
次に、第３の実施形態について説明する。図９は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
【００３７】
第３の実施形態では、保護層２８及び絶縁膜２４にリセス２９−１が形成されておらず、ゲートリセス構造の低ＷＦゲート電極２５ｇ−１に代えて、底面が平坦な低ＷＦゲート電極３５ｇ−１が絶縁膜２４上に形成されている。他の構成は第２の実施形態と同様である。
【００３８】
このように構成された第３の実施形態では、第２の実施形態と比較して、ピンチオフ特性が若干低くなるものの、最大電流量Ｉｍａｘ及び相互コンダクタンスｇｍをより向上させることができる。
【００３９】
次に、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図１０は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００４０】
先ず、第２の実施形態と同様に、保護層２８の形成までの処理を行う（図５Ａ（ａ））。次いで、図１０（ａ）に示すように、リセス２９−２を形成する。その後、図１０（ｂ）に示すように、絶縁膜２４を保護層２８上に形成する。続いて、図１０（ｃ）に示すように、高ＷＦゲート電極２５ｇ−２を絶縁膜２４上に形成する。次いで、図１０（ｄ）に示すように、凹部２９ｓ及び２９ｄを形成し、低ＷＦゲート電極２５ｇ−１、ソース電極２５ｓ、及びドレイン電極２５ｄを形成する。そして、ソース電極２５ｓ及びドレイン電極２５ｄのオーミック特性を確立する。
【００４１】
このようにして、図９に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００４２】
（第４の実施形態）
次に、第４の実施形態について説明する。図１１は、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
【００４３】
第４の実施形態では、高ＷＦゲート電極２５ｇ−２に代えて、高ＷＦゲート電極４５ｇ−２が低ＷＦゲート電極２５ｇ−１に乗り上げるようにして絶縁膜２４上に形成されている。他の構成は第２の実施形態と同様である。
【００４４】
このように構成された第４の実施形態では、容易に低ＷＦゲート電極２５ｇ−１及び高ＷＦゲート電極４５ｇ−２に同電位の信号を印加することができる。つまり、配線３１を形成せずとも低ＷＦゲート電極２５ｇ−１及び高ＷＦゲート電極４５ｇ−２に同電位の信号を印加することができる。
【００４５】
次に、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図１２は、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００４６】
先ず、第２の実施形態と同様に、絶縁膜２４の形成までの処理を行う（図５Ｂ（ｃ））。次いで、図１２（ａ）に示すように、凹部２９ｓ及び２９ｄを形成する。その後、図１２（ｂ）に示すように、低ＷＦゲート電極２５ｇ−１、ソース電極２５ｓ、及びドレイン電極２５ｄを形成する。そして、ソース電極２５ｓ及びドレイン電極２５ｄのオーミック特性を確立する。続いて、図１２（ｃ）に示すように、低ＷＦゲート電極２５ｇ−１に乗り上げるようにして、高ＷＦゲート電極４５ｇ−２を絶縁膜２４上に形成する。高ＷＦゲート電極４５ｇ−２は、例えばリフトオフ法により形成することができる。
【００４７】
このようにして、図１１に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００４８】
なお、図１３に示すように、低ＷＦゲート電極２５ｇ−１に代えて、低ＷＦゲート電極４５ｇ−１が高ＷＦゲート電極２５ｇ−２に乗り上げるようにして絶縁膜２４上に形成されていてもよい。
【００４９】
図１４に、このような構造のＧａＮ系ＨＥＭＴを製造する方法を工程順に示す。先ず、図１４（ａ）に示すように、第２の実施形態と同様に、凹部２９ｓ及び２９ｄの形成までの処理を行う（図５Ｂ（ｅ））。次いで、図１４（ｂ）に示すように、高ＷＦゲート電極２５ｇ−２に乗り上げるようにして、低ＷＦゲート電極４５ｇ−１を絶縁膜２４上に形成し、凹部２９ｓ内にソース電極２５ｓを形成し、凹部２９ｄ内にドレイン電極２５ｄを形成する。低ＷＦゲート電極４５ｇ−１、ソース電極２５ｓ、及びドレイン電極２５ｄは、例えばリフトオフ法により形成することができる。なお、ソース電極２５ｓ及びドレイン電極２５ｄの形成前に、イオンの注入及び活性化を行ってオーミック特性を確立しておくことが好ましい。つまり、このときイオン注入等の手法を用いることで、熱処理を行わずにオーミック特性を確立することが望ましい。熱処理を行うと、既に形成してある高ＷＦゲート電極２５ｇ−２と低ＷＦゲート電極４５ｇ−１との反応により、高ＷＦゲート電極２５ｇ−２の仕事関数が変動する可能性があるからである。
【００５０】
このようにして、図１３に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００５１】
ここで、ゲート電極の仕事関数及び寸法と電圧電流特性との関係について説明する。
【００５２】
図１５（ａ）は高ＷＦゲート電極１１５ｇ−２のみがゲート電極として設けられたＧａＮ系ＨＥＭＴの例を示し、図１５（ｂ）は低ＷＦゲート電極１１５ｇ−１のみがゲート電極として設けられたＧａＮ系ＨＥＭＴの例を示す。高ＷＦゲート電極１１５ｇ−２の仕事関数は、低ＷＦゲート電極１１５ｇ−１の仕事関数よりも高い。いずれの例においても、基板１１１上に、ＧａＮ層１１２、ＡｌＧａＮ層１１３及びｎ−ＧａＮ層１１８が形成され、ｎ−ＧａＮ層１１８上にアルミナ膜１１４を介してゲートリセス構造の高ＷＦゲート電極１１５ｇ−２又は低ＷＦゲート電極１１５ｇ−１が形成されている。また、ソース電極１１５ｓ及びドレイン電極１１５ｄがＡｌＧａＮ層１１３上に形成されている。更に、いずれの例においても、ゲート長Ｌｇは０．７μｍであり、ソース電極１１５ｓと高ＷＦゲート電極１１５ｇ−２又は低ＷＦゲート電極１１５ｇ−１との間隔は２μｍである。これらの例では、ゲート電圧Ｖｇとドレイン電流Ｉｄとの間の電圧電流特性は、図１５（ｃ）に示すようなものとなる。なお、ここでは、ソース抵抗を１Ωｍｍ、シート抵抗を５００Ω／□としている。
【００５３】
図１６に示す例は、図１５に示す例よりもゲート長Ｌｇが大きい例であり、ゲート長Ｌｇが２．２μｍである。図１６（ａ）は高ＷＦゲート電極１２５ｇ−２のみがゲート電極として設けられたＧａＮ系ＨＥＭＴの例を示し、図１６（ｂ）は低ＷＦゲート電極１２５ｇ−１のみがゲート電極として設けられたＧａＮ系ＨＥＭＴの例を示す。高ＷＦゲート電極１２５ｇ−２の材料は高ＷＦゲート電極１１５ｇ−２の材料と同様であり、低ＷＦゲート電極１２５ｇ−１の材料は低ＷＦゲート電極１１５ｇ−１の材料と同様である。これらの例では、ゲート電圧Ｖｇとドレイン電流Ｉｄとの間の電圧電流特性は、図１６（ｃ）に示すようなものとなる。なお、ここでも、ソース抵抗を１Ωｍｍ、シート抵抗を５００Ω／□としている。
【００５４】
図１７に示す例は、第３の実施形態（図９）に倣った例であり、ゲート電極として低ＷＦゲート電極１３５ｇ−１及び高ＷＦゲート電極１１５ｇ−２が設けられている。低ＷＦゲート電極１３５ｇ−１の材料は低ＷＦゲート電極１１５ｇ−１の材料と同様である。低ＷＦゲート電極１３５ｇ−１及び高ＷＦゲート電極１１５ｇ−２は互いに接続されている。また、ソース電極１１５ｓと高ＷＦゲート電極１１５ｇ−２との間隔は２μｍであり、低ＷＦゲート電極１３５ｇ−１のゲート長方向の寸法は１．５μｍである。この例では、ゲート電圧Ｖｇとドレイン電流Ｉｄとの間の電圧電流特性は、図１７（ｂ）に示すようなものとなる。なお、ここでは、ソース抵抗を０．７Ωｍｍ、低ＷＦゲート電極１３５ｇ−１下方のシート抵抗を３００Ω／□、その他の領域のシート抵抗を５００Ω／□としている。
【００５５】
図１８に示す例は、第２の実施形態（図４）に倣った例であり、ゲート電極として低ＷＦゲート電極１１５ｇ−１及び高ＷＦゲート電極１１５ｇ−２が設けられている。低ＷＦゲート電極１１５ｇ−１及び高ＷＦゲート電極１１５ｇ−２は互いに接続されている。また、ソース電極１１５ｓと高ＷＦゲート電極１１５ｇ−２との間隔は２μｍであり、低ＷＦゲート電極１１５ｇ−１のゲート長方向の寸法は０．８μｍである。この例では、ゲート電圧Ｖｇとドレイン電流Ｉｄとの間の電圧電流特性は、図１８（ｂ）に示すようなものとなる。なお、ここでは、オン電圧が印加されていないときのソース抵抗を１．３Ωｍｍ、オン電圧が印加されているときのソース抵抗を０．８４Ωｍｍ、低ＷＦゲート電極１１５ｇ−１下方のシート抵抗を１０００Ω／□、その他の領域のシート抵抗を５００Ω／□としている。このような条件を用いているのは、低ＷＦゲート電極１１５ｇ−１にリセスゲート構造が採用され、深く２次元電子ガスが生成されるためである。また、高ＷＦゲート電極１１５ｇ−２の閾値電圧が３Ｖ、低ＷＦゲート電極１１５ｇ−１の閾値電圧が１Ｖであるとしている。
【００５６】
なお、いずれの実施形態においても、抵抗体及びキャパシタ等をも基板上に実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。
【００５７】
これらの実施形態に係るＧａＮ系ＨＥＭＴは、例えば高出力増幅器として用いることができる。図１９に、高出力増幅器の外観の例を示す。この例では、ソース電極に接続されたソース端子８１ｓがパッケージの表面に設けられている。また、ゲート電極に接続されたゲート端子８１ｇ、及びドレイン電極に接続されたドレイン端子８１ｄがパッケージの側面から延出している。
【００５８】
また、これらの実施形態に係るＧａＮ系ＨＥＭＴは、例えば電源装置に用いることもできる。図２０（ａ）は、ＰＦＣ（power factor correction）回路を示す図であり、図２０（ｂ）は、図２０（ａ）に示すＰＦＣ回路を含むサーバ電源（電源装置）を示す図である。
【００５９】
図２０（ａ）に示すように、ＰＦＣ回路９０には、交流電源（ＡＣ）が接続されるダイオードブリッジ９１に接続されたコンデンサ９２が設けられている。コンデンサ９２の一端子にはチョークコイル９３の一端子が接続され、チョークコイル９３の他端子には、スイッチ素子９４の一端子及びダイオード９６のアノードが接続されている。スイッチ素子９４は上記の実施形態におけるＨＥＭＴに相当し、当該一端子はＨＥＭＴのドレイン電極に相当する。また、スイッチ素子９４の他端子はＨＥＭＴのソース電極に相当する。ダイオード９６のカソードにはコンデンサ９５の一端子が接続されている。コンデンサ９２の他端子、スイッチ素子９４の当該他端子、及びコンデンサ９５の他端子が接地される。そして、コンデンサ９５の両端子間から直流電源（ＤＣ）が取り出される。
【００６０】
そして、図２０（ｂ）に示すように、ＰＦＣ回路９０は、サーバ電源１００等に組み込まれて用いられる。
【００６１】
このようなサーバ電源１００と同様の、より高速動作が可能な電源装置を構築することも可能である。また、スイッチ素子９４と同様のスイッチ素子は、スイッチ電源又は電子機器に用いることができる。更に、これらの半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。
【００６２】
いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
【００６３】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
【００６４】
また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。
【００６５】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６６】
（付記１）
基板と、
前記基板上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
前記電子供給層上方に形成されたソース電極及びドレイン電極と、
前記電子供給層上方で、前記ソース電極及び前記ドレイン電極の間に形成された第１のゲート電極及び第２のゲート電極と、
を有し、
前記第１のゲート電極の仕事関数は、前記第２のゲート電極の仕事関数よりも低いことを特徴とする化合物半導体装置。
【００６７】
（付記２）
前記第１のゲート電極と前記第２のゲート電極とが互いに接続されていることを特徴とする付記１に記載の化合物半導体装置。
【００６８】
（付記３）
前記第１のゲート電極は、前記第２のゲート電極よりも前記ソース電極側に位置していることを特徴とする付記１又は２に記載の化合物半導体装置。
【００６９】
（付記４）
前記電子供給層上方に形成された絶縁膜を有し、
前記第１のゲート電極及び前記第２のゲート電極が前記絶縁膜上方に形成されていることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００７０】
（付記５）
前記第２のゲートにゲートリセス構造が用いられていることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００７１】
（付記６）
前記第１のゲートにゲートリセス構造が用いられていることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００７２】
（付記７）
基板上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
前記電子供給層上方に、第１のゲート電極、第２のゲート電極、ソース電極、及びドレイン電極を形成する工程と、
を有し、
前記第１のゲート電極及び前記第２のゲート電極は、前記ソース電極及び前記ドレイン電極の間に位置し、
前記第１のゲート電極の仕事関数は、前記第２のゲート電極の仕事関数よりも低いことを特徴とする化合物半導体装置の製造方法。
【００７３】
（付記８）
前記第１のゲート電極と前記第２のゲート電極とが互いに接続する工程を有することを特徴とする付記７に記載の化合物半導体装置の製造方法。
【００７４】
（付記９）
前記第１のゲート電極を、前記第２のゲート電極よりも前記ソース電極側に位置させることを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。
【００７５】
（付記１０）
前記第１のゲート電極及び前記第２のゲート電極を形成する前に、前記電子供給層上方に絶縁膜を形成する工程を有し、
前記第１のゲート電極及び前記第２のゲート電極を前記絶縁膜上方に形成することを特徴とする付記７乃至９のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００７６】
１１、２１：基板
１２、２２：電子走行層
１３、２３：電子供給層
１４、２４：絶縁膜
１５ｇ−１、２５ｇ−１、３５ｇ−１、４５ｇ−１：低ＷＦゲート電極
１５ｇ−２、２５ｇ−２、４５ｇ−２：高ＷＦゲート電極
１５ｓ、２５ｓ：ソース電極
１５ｄ、２５ｄ：ドレイン電極
２９−１、２９−２：リセス
３１：配線
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）では、ＡｌＧａＮ層とＧａＮ層とのヘテロ接合を用いられ、ＧａＮ層が電子走行層として機能する。ＧａＮはワイドバンドギャップ、高い破壊電界強度、大きい飽和電子速度を持つ。このため、ＧａＮは、大電流動作、高電圧動作、及び低オン抵抗動作を実現させる材料として極めて有望である。そして、基地局等で用いられる次世代の高効率増幅器、及び電力制御のための高効率スイッチング素子等へのＧａＮ系ＨＥＭＴの適用について種々の研究が行われている。
【０００３】
このようなＧａＮ系ＨＥＭＴの動作効率を向上させるためには、最大電流量Ｉｍａｘ及び相互コンダクタンスｇｍの向上が重要である。そして、最大電流量Ｉｍａｘ及び相互コンダクタンスｇｍの向上には、ゲート長の短縮が効果的である。
【０００４】
しかしながら、従来のＧａＮ系ＨＥＭＴにおいてゲート長を短縮すると、オフ時の空乏層の幅が狭まり、ピンチオフ特性が低下してしまう。つまり、高効率化及びピンチオフ特性の維持を両立することが困難である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−２８３７２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ピンチオフ特性を維持しながら動作効率を向上することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、前記電子供給層上方に形成されたソース電極及びドレイン電極と、前記電子供給層上方で、前記ソース電極及び前記ドレイン電極の間に形成された第１のゲート電極及び第２のゲート電極と、が設けられている。前記第１のゲート電極の仕事関数は、前記第２のゲート電極の仕事関数よりも低い。
【０００８】
化合物半導体装置の製造方法では、基板上方に電子走行層を形成し、前記電子走行層上方に電子供給層を形成し、前記電子供給層上方に、第１のゲート電極、第２のゲート電極、ソース電極、及びドレイン電極を形成する。前記第１のゲート電極及び前記第２のゲート電極は、前記ソース電極及び前記ドレイン電極の間に位置する。前記第１のゲート電極の仕事関数は、前記第２のゲート電極の仕事関数よりも低い。
【発明の効果】
【０００９】
上記の化合物半導体装置等によれば、互いに仕事関数が異なる第１のゲート電極及び第２のゲート電極の作用により、ピンチオフ特性を維持しながら動作効率を向上することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す図である。
【図２】オフ状態における伝導帯を示すバンド図である。
【図３】オン状態における伝導帯を示すバンド図である。
【図４】第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す図である。
【図５Ａ】第２の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図５Ｂ】図５Ａに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図６】第２の実施形態に係るＧａＮ系ＨＥＭＴの他の製造方法を工程順に示す断面図である。
【図７】第２の実施形態の変形例を示す断面図である。
【図８】第２の実施形態の他の変形例を示す断面図である。
【図９】第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す図である。
【図１０】第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図１１】第４の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す図である。
【図１２】第４の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図１３】第４の実施形態の変形例を示す断面図である。
【図１４】第４の実施形態の変形例の製造方法を工程順に示す断面図である。
【図１５】ゲート長が短いＧａＮ系ＨＥＭＴの例を示す図である。
【図１６】ゲート長が長いＧａＮ系ＨＥＭＴの例を示す図である。
【図１７】第３の実施形態に倣ったＧａＮ系ＨＥＭＴの例を示す図である。
【図１８】第２の実施形態に倣ったＧａＮ系ＨＥＭＴの例を示す図である。
【図１９】高出力増幅器の外観の例を示す図である。
【図２０】電源装置を示す図である。
【発明を実施するための形態】
【００１１】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１２】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
【００１３】
第１の実施形態では、図１に示すように、基板１１上方に電子走行層１２が形成され、電子走行層１２上方に電子供給層１３が形成され、電子供給層１３上方に絶縁膜１４が形成されている。また、電子供給層１３上方にソース電極１５ｓ及びドレイン電極１５ｄが形成され、絶縁膜１４上方に、ソース電極１５ｓ及びドレイン電極１５ｄに挟まれるようにして、低仕事関数（ＷＦ）ゲート電極１５ｇ−１及び高仕事関数（ＷＦ）ゲート電極１５ｇ−２が形成されている。低ＷＦゲート電極１５ｇ−１の仕事関数φm1は高ＷＦゲート電極１５ｇ−２の仕事関数φm2よりも低く、低ＷＦゲート電極１５ｇ−１は高ＷＦゲート電極１５ｇ−２よりもソース電極１５ｓ側に位置している。
【００１４】
図２は、オフ状態における伝導帯を示すバンド図であり、図３は、オン状態における伝導帯を示すバンド図である。図２（ａ）及び図３（ａ）は、低ＷＦゲート電極１５ｇ−１から電子走行層１２までの厚さ方向の伝導帯を示し、図２（ｂ）及び図３（ｂ）は、高ＷＦゲート電極１５ｇ−２から電子走行層１２までの厚さ方向の伝導帯を示す。
【００１５】
オフ状態では、図２に示すように、低ＷＦゲート電極１５ｇ−１の下方に２次元電子ガス（２ＤＥＧ）が存在するが、低ＷＦゲート電極１５ｇ−１及び高ＷＦゲート電極１５ｇ−２の下方に空乏層が形成される。つまり、幅が広い空乏層が形成される。また、高ＷＦゲート電極１５ｇ−２の下方の空乏層は深いものとなる。従って、良好なピンチオフ特性を得ることができる。
【００１６】
一方、オン状態では、図３に示すように、低ＷＦゲート電極１５ｇ−１の下方のバンドが押し下げられるため、高い最大電流量Ｉｍａｘ及び相互コンダクタンスｇｍを得ることができる。これは、低ＷＦゲート電極１５ｇ−１の仕事関数φm1が高ＷＦゲート電極１５ｇ−２の仕事関数φm2よりも低く、高ＷＦゲート電極１５ｇ−２のオン電圧よりも低い電圧で低ＷＦゲート電極１５ｇ−１の下方にチャネルが深く形成されるためである。
【００１７】
このように、第１の実施形態によれば、ピンチオフ特性を維持しながら、最大電流量Ｉｍａｘ及び相互コンダクタンスｇｍを向上させて動作効率を向上することができる。
【００１８】
なお、低ＷＦゲート電極１５ｇ−１及び高ＷＦゲート電極１５ｇ−２には、互いに同一の電圧が印加されてもよく、互いに異なる電圧が印加されてもよい。互いに異なる電圧が印加される場合、高ＷＦゲート電極１５ｇ−２に低ＷＦゲート電極１５ｇ−１よりも高い電圧を印加することが好ましい。
【００１９】
また、低ＷＦゲート電極１５ｇ−１が高ＷＦゲート電極１５ｇ−２よりもドレイン電極１５ｄ側に位置してもよいが、ソース抵抗を低減して高い相互コンダクタンスｇｍを得るためには、低ＷＦゲート電極１５ｇ−１はソース電極１５ｓ側に位置していることが好ましい。
【００２０】
（第２の実施形態）
次に、第２の実施形態について説明する。図４は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
【００２１】
第２の実施形態では、図４（ａ）に示すように、基板２１上に核形成層２６が形成されている。例えば、基板２１はＳｉＣ基板であり、核形成層２６はＡｌＮ層である。核形成層２６上に電子走行層２２が形成されている。電子走行層２２は、例えば、厚さが１μｍ〜４μｍ程度（例えば３μｍ）のノンドープのｉ−ＧａＮ層である。電子走行層２２上にスペーサ層２６及び電子供給層２３が形成されている。スペーサ層２６は、例えば厚さが１ｎｍ〜３０ｎｍ程度（例えば３ｎｍ）のノンドープのｉ−ＡｌＧａＮ層であり、電子供給層２３は、例えば厚さが３ｎｍ〜３０ｎｍ程度（例えば２０ｎｍ）のｎ型のｎ−ＡｌＧａＮ層である。これらｉ−ＡｌＧａＮ層及びｎ−ＡｌＧａＮ層のＡｌ組成は０．１〜０．５程度（例えば０．２５）である。ｎ−ＡｌＧａＮ層には、Ｓｉが１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度（例えば２×１０18ｃｍ-3）ドーピングされている。電子供給層２３上に保護層２８が形成されている。保護層２８は、例えば厚さが２ｎｍ〜２０ｎｍ程度（例えば１０ｎｍ）のｎ型のｎ−ＧａＮ層である。ｎ−ＧａＮ層には、Ｓｉが１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度（例えば２×１０18ｃｍ-3）ドーピングされている。
【００２２】
保護層２８及び電子供給層２３に、電子供給層２３の深さ方向の途中まで達するリセス２９−１及び２９−２が形成されている。リセス２９−１及び２９−２の内面を被覆する絶縁膜２４が保護層２８上に形成されている。絶縁膜２４は、例えば厚さが３０ｎｍ程度のＡｌ2Ｏ3膜である。絶縁膜２４及び保護層２８に、リセス２９−１及び２９−２を間に挟むようにして凹部２９ｓ及び２９ｄが形成されている。凹部２９ｓはリセス２９−１側に位置し、凹部２９ｄはリセス２９−２側に位置している。そして、凹部２９ｓ内にソース電極２５ｓが形成され、凹部２９ｄ内にドレイン電極２５ｄが形成されている。ソース電極２５ｓ及びドレイン電極２５ｄは、例えば、Ｔａ膜、及びその上のＡｌ膜の積層体を含む。また、絶縁膜２４上に、リセス２９−１に入り込む低ＷＦゲート電極２５ｇ−１、及びリセス２９−２に入り込む高ＷＦゲート電極２５ｇ−２が形成されている。低ＷＦゲート電極２５ｇ−１は、例えば、Ｔａ膜、及びその上のＡｌ膜の積層体を含み、高ＷＦゲート電極２５ｇ−２は、例えば、Ｐｔ膜、及びその上のＡｕ膜の積層体を含む。Ｔａの仕事関数は４．２５ｅＶであり、Ａｌの仕事関数は４．２８ｅＶである。また、Ｐｔの仕事関数は５．６５ｅＶであり、Ａｕの仕事関数は５．１ｅＶである。従って、低ＷＦゲート電極２５ｇ−１の仕事関数が高ＷＦゲート電極２５ｇ−２の仕事関数よりも低い。
【００２３】
このように構成された第２の実施形態では、低ＷＦゲート電極２５ｇ−１と高ＷＦゲート電極２５ｇ−２との関係が、第１の実施形態の低ＷＦゲート電極１５ｇ−１と高ＷＦゲート電極１５ｇ−２との関係と同様であるため、第１の実施形態と同様の機構により、ピンチオフ特性を維持しながら、最大電流量Ｉｍａｘ及び相互コンダクタンスｇｍを向上させて動作効率を向上することができる。また、低ＷＦゲート電極２５ｇ−１及び高ＷＦゲート電極２５ｇ−２にゲートリセス構造が採用されているため、より良好なピンチオフ特性を得ることができる。
【００２４】
次に、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図５Ａ〜図５Ｂは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００２５】
先ず、図５Ａ（ａ）に示すように、基板２１上に核形成層２６、電子走行層２２、電子供給層２３、スペーサ層２６、電子供給層２３、及び保護層２８を形成する。核形成層２６、電子走行層２２、電子供給層２３、スペーサ層２６、電子供給層２３、及び保護層２８の形成は、例えば有機金属気相成長（ＭＯＶＰＥ）法等の結晶成長法により行う。この場合、原料ガスを選択することにより、これらの層を連続して形成することができる。アルミニウム（Ａｌ）の原料、ガリウム（Ｇａ）の原料としては、例えば、夫々トリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）を使用することができる。また、窒素（Ｎ）の原料として、例えばアンモニア（ＮＨ3）を使用することができる。また、ｎ−ＡｌＧａＮ層及びｎ−ＧａＮ層に不純物として含まれるシリコン（Ｓｉ）の原料としては、例えばシラン（ＳｉＨ4）を使用することができる。
【００２６】
保護層２８の形成後には、図５Ａ（ｂ）に示すように、電子供給層２３の深さ方向の途中まで達するリセス２９−１及び２９−２を保護層２８及び電子供給層２３に形成する。リセス２９−１及び２９−２の形成では、先ず、保護層２８上にフォトレジスト剤を塗布し、フォトレジスト剤への紫外線の照射及び現像を行って、リセス２９−１を形成する予定の領域及びリセス２９−２を形成する予定の領域に開口部を有するレジストパターンを形成する。次いで、レジストパターンをエッチングマスクとして用いたドライエッチングによりリセス２９−１及び２９−２を形成する。そして、レジストパターンを除去する。ドライエッチングでは、例えばＣｌ2系ガスを用いればよい。
【００２７】
リセス２９−１及び２９−２の形成後には、図５Ｂ（ｃ）に示すように、リセス２９−１及び２９−２の内面を被覆する絶縁膜２４を保護層２８上に形成する。絶縁膜２４としてＡｌ2Ｏ3膜を形成する場合、例えば、原子層堆積（ＡＬＤ：atomic layer deposition）装置内にＴＭＡガス及びＯ3ガスを交互に供給すればよい。
【００２８】
次いで、図５Ｂ（ｄ）に示すように、リセス２９−２に入り込む高ＷＦゲート電極２５ｇ−２を絶縁膜２４上に形成する。高ＷＦゲート電極２５ｇ−２は、例えばリフトオフ法により形成することができる。この場合、先ず、絶縁膜２４上にフォトレジスト剤を塗布し、フォトレジスト剤への紫外線の照射及び現像を行って、高ＷＦゲート電極２５ｇ−２を形成する予定の領域に開口部を有するレジストパターンを形成する。次いで、レジストパターンを成膜マスクとして用いてＰｔ及びＡｕの蒸着を減圧雰囲気下で行い、その後、レジストパターン上に付着したＰｔ及びＡｕをレジストパターンごと除去する。
【００２９】
高ＷＦゲート電極２５ｇ−２の形成後には、図５Ｂ（ｅ）に示すように、リセス２９−１及び２９−２を間に挟むようにして、絶縁膜２４及び保護層２８に凹部２９ｓ及び２９ｄを形成する。凹部２９ｓ及び２９ｄの形成では、先ず、絶縁膜２４及び高ＷＦゲート電極２５ｇ−２上にフォトレジスト剤を塗布し、フォトレジスト剤への紫外線の照射及び現像を行って、凹部２９ｓを形成する予定の領域及び凹部２９ｄを形成する予定の領域に開口部を有するレジストパターンを形成する。次いで、レジストパターンをエッチングマスクとして用いたエッチングにより凹部２９ｓ及び２９ｄを形成する。例えば、絶縁膜２４のエッチングとしてはＫＯＨ液を用いたウェットエッチングを行えばよく、保護層２８のエッチングとしてはＣｌ2系ガスを用いたドライエッチングを行えばよい。
【００３０】
凹部２９ｓ及び２９ｄの形成後には、図５Ｂ（ｆ）に示すように、リセス２９−１に入り込む低ＷＦゲート電極２５ｇ−１を形成し、凹部２９ｓ内にソース電極２５ｓを形成し、凹部２９ｄ内にドレイン電極２５ｄを形成する。低ＷＦゲート電極２５ｇ−１、ソース電極２５ｓ、及びドレイン電極２５ｄは、例えばリフトオフ法により形成することができる。この場合、先ず、絶縁膜２４及び高ＷＦゲート電極２５ｇ−２上にフォトレジスト剤を塗布し、フォトレジスト剤への紫外線の照射及び現像を行って、低ＷＦゲート電極２５ｇ−１を形成する予定の領域、ソース電極２５ｓを形成する予定の領域、及びドレイン電極２５ｄを形成する予定の領域に開口部を有するレジストパターンを形成する。次いで、レジストパターンを成膜マスクとして用いてＴａ及びＡｌの蒸着を減圧雰囲気下で行い、その後、レジストパターン上に付着したＴａ及びＡｌをレジストパターンごと除去する。そして、窒素雰囲気中で４００℃〜１０００℃（例えば６００℃）で熱処理を行い、ソース電極２５ｓ及びドレイン電極２５ｄのオーミック特性を確立する。なお、ソース電極２５ｓ及びドレイン電極２５ｄの形成前にイオンの注入及び活性化を行っておくことによってオーミック特性を確立してもよい。
【００３１】
このようにして、図４に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００３２】
なお、低ＷＦゲート電極２５ｇ−１、ソース電極２５ｓ、及びドレイン電極２５ｄを、高ＷＦゲート電極２５ｇ−２より先に形成してもよい。この方法を図６に示す。
【００３３】
この方法では、絶縁膜２４を形成した後（図５Ｂ（ｃ））、図６（ａ）に示すように、凹部２９ｓ及び２９ｄを形成する。次いで、例えばリフトオフ法により、図６（ｂ）に示すように、低ＷＦゲート電極２５ｇ−１、ソース電極２５ｓ、及びドレイン電極２５ｄを形成する。そして、ソース電極２５ｓ及びドレイン電極２５ｄのオーミック特性を確立する。その後、図６（ｃ）に示すように、高ＷＦゲート電極２５ｇ−２を形成する。
【００３４】
第２の実施形態の低ＷＦゲート電極２５ｇ−１及び高ＷＦゲート電極２５ｇ−２が互いに接続されていてもよい。この場合の構造は、例えば、図７に示すようなものとなる。すなわち、低ＷＦゲート電極２５ｇ−１、高ＷＦゲート電極２５ｇ−２、ソース電極２５ｓ、及びドレイン電極２５ｄを覆う絶縁膜３０ａが形成され、これに低ＷＦゲート電極２５ｇ−１に達する孔及び高ＷＦゲート電極２５ｇ−２に達する孔が形成させている。そして、これら孔を介して低ＷＦゲート電極２５ｇ−１及び高ＷＦゲート電極２５ｇ−２を互いに接続する配線３１が形成されている。更に、配線３１を覆う絶縁膜３０ｂが絶縁膜３０ａ上に形成されている。第１の実施形態に同様の配線が設けられていてもよい。
【００３５】
また、図８に示すように、第２の実施形態において、凹部２９ｓ及び２９ｄを保護層２８には形成せずに絶縁膜２４のみに形成してもよい。また、凹部２９ｓ及び２９ｄを保護層２８にも形成する場合でも、保護層２８の一部を残してもよく、電子供給層２３の一部を除去してもよい。つまり、凹部２９ｓ及び２９ｄの深さが絶縁膜２４及び保護層２８の総厚さと一致している必要はない。
【００３６】
（第３の実施形態）
次に、第３の実施形態について説明する。図９は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
【００３７】
第３の実施形態では、保護層２８及び絶縁膜２４にリセス２９−１が形成されておらず、ゲートリセス構造の低ＷＦゲート電極２５ｇ−１に代えて、底面が平坦な低ＷＦゲート電極３５ｇ−１が絶縁膜２４上に形成されている。他の構成は第２の実施形態と同様である。
【００３８】
このように構成された第３の実施形態では、第２の実施形態と比較して、ピンチオフ特性が若干低くなるものの、最大電流量Ｉｍａｘ及び相互コンダクタンスｇｍをより向上させることができる。
【００３９】
次に、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図１０は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００４０】
先ず、第２の実施形態と同様に、保護層２８の形成までの処理を行う（図５Ａ（ａ））。次いで、図１０（ａ）に示すように、リセス２９−２を形成する。その後、図１０（ｂ）に示すように、絶縁膜２４を保護層２８上に形成する。続いて、図１０（ｃ）に示すように、高ＷＦゲート電極２５ｇ−２を絶縁膜２４上に形成する。次いで、図１０（ｄ）に示すように、凹部２９ｓ及び２９ｄを形成し、低ＷＦゲート電極２５ｇ−１、ソース電極２５ｓ、及びドレイン電極２５ｄを形成する。そして、ソース電極２５ｓ及びドレイン電極２５ｄのオーミック特性を確立する。
【００４１】
このようにして、図９に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００４２】
（第４の実施形態）
次に、第４の実施形態について説明する。図１１は、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
【００４３】
第４の実施形態では、高ＷＦゲート電極２５ｇ−２に代えて、高ＷＦゲート電極４５ｇ−２が低ＷＦゲート電極２５ｇ−１に乗り上げるようにして絶縁膜２４上に形成されている。他の構成は第２の実施形態と同様である。
【００４４】
このように構成された第４の実施形態では、容易に低ＷＦゲート電極２５ｇ−１及び高ＷＦゲート電極４５ｇ−２に同電位の信号を印加することができる。つまり、配線３１を形成せずとも低ＷＦゲート電極２５ｇ−１及び高ＷＦゲート電極４５ｇ−２に同電位の信号を印加することができる。
【００４５】
次に、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図１２は、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００４６】
先ず、第２の実施形態と同様に、絶縁膜２４の形成までの処理を行う（図５Ｂ（ｃ））。次いで、図１２（ａ）に示すように、凹部２９ｓ及び２９ｄを形成する。その後、図１２（ｂ）に示すように、低ＷＦゲート電極２５ｇ−１、ソース電極２５ｓ、及びドレイン電極２５ｄを形成する。そして、ソース電極２５ｓ及びドレイン電極２５ｄのオーミック特性を確立する。続いて、図１２（ｃ）に示すように、低ＷＦゲート電極２５ｇ−１に乗り上げるようにして、高ＷＦゲート電極４５ｇ−２を絶縁膜２４上に形成する。高ＷＦゲート電極４５ｇ−２は、例えばリフトオフ法により形成することができる。
【００４７】
このようにして、図１１に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００４８】
なお、図１３に示すように、低ＷＦゲート電極２５ｇ−１に代えて、低ＷＦゲート電極４５ｇ−１が高ＷＦゲート電極２５ｇ−２に乗り上げるようにして絶縁膜２４上に形成されていてもよい。
【００４９】
図１４に、このような構造のＧａＮ系ＨＥＭＴを製造する方法を工程順に示す。先ず、図１４（ａ）に示すように、第２の実施形態と同様に、凹部２９ｓ及び２９ｄの形成までの処理を行う（図５Ｂ（ｅ））。次いで、図１４（ｂ）に示すように、高ＷＦゲート電極２５ｇ−２に乗り上げるようにして、低ＷＦゲート電極４５ｇ−１を絶縁膜２４上に形成し、凹部２９ｓ内にソース電極２５ｓを形成し、凹部２９ｄ内にドレイン電極２５ｄを形成する。低ＷＦゲート電極４５ｇ−１、ソース電極２５ｓ、及びドレイン電極２５ｄは、例えばリフトオフ法により形成することができる。なお、ソース電極２５ｓ及びドレイン電極２５ｄの形成前に、イオンの注入及び活性化を行ってオーミック特性を確立しておくことが好ましい。つまり、このときイオン注入等の手法を用いることで、熱処理を行わずにオーミック特性を確立することが望ましい。熱処理を行うと、既に形成してある高ＷＦゲート電極２５ｇ−２と低ＷＦゲート電極４５ｇ−１との反応により、高ＷＦゲート電極２５ｇ−２の仕事関数が変動する可能性があるからである。
【００５０】
このようにして、図１３に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００５１】
ここで、ゲート電極の仕事関数及び寸法と電圧電流特性との関係について説明する。
【００５２】
図１５（ａ）は高ＷＦゲート電極１１５ｇ−２のみがゲート電極として設けられたＧａＮ系ＨＥＭＴの例を示し、図１５（ｂ）は低ＷＦゲート電極１１５ｇ−１のみがゲート電極として設けられたＧａＮ系ＨＥＭＴの例を示す。高ＷＦゲート電極１１５ｇ−２の仕事関数は、低ＷＦゲート電極１１５ｇ−１の仕事関数よりも高い。いずれの例においても、基板１１１上に、ＧａＮ層１１２、ＡｌＧａＮ層１１３及びｎ−ＧａＮ層１１８が形成され、ｎ−ＧａＮ層１１８上にアルミナ膜１１４を介してゲートリセス構造の高ＷＦゲート電極１１５ｇ−２又は低ＷＦゲート電極１１５ｇ−１が形成されている。また、ソース電極１１５ｓ及びドレイン電極１１５ｄがＡｌＧａＮ層１１３上に形成されている。更に、いずれの例においても、ゲート長Ｌｇは０．７μｍであり、ソース電極１１５ｓと高ＷＦゲート電極１１５ｇ−２又は低ＷＦゲート電極１１５ｇ−１との間隔は２μｍである。これらの例では、ゲート電圧Ｖｇとドレイン電流Ｉｄとの間の電圧電流特性は、図１５（ｃ）に示すようなものとなる。なお、ここでは、ソース抵抗を１Ωｍｍ、シート抵抗を５００Ω／□としている。
【００５３】
図１６に示す例は、図１５に示す例よりもゲート長Ｌｇが大きい例であり、ゲート長Ｌｇが２．２μｍである。図１６（ａ）は高ＷＦゲート電極１２５ｇ−２のみがゲート電極として設けられたＧａＮ系ＨＥＭＴの例を示し、図１６（ｂ）は低ＷＦゲート電極１２５ｇ−１のみがゲート電極として設けられたＧａＮ系ＨＥＭＴの例を示す。高ＷＦゲート電極１２５ｇ−２の材料は高ＷＦゲート電極１１５ｇ−２の材料と同様であり、低ＷＦゲート電極１２５ｇ−１の材料は低ＷＦゲート電極１１５ｇ−１の材料と同様である。これらの例では、ゲート電圧Ｖｇとドレイン電流Ｉｄとの間の電圧電流特性は、図１６（ｃ）に示すようなものとなる。なお、ここでも、ソース抵抗を１Ωｍｍ、シート抵抗を５００Ω／□としている。
【００５４】
図１７に示す例は、第３の実施形態（図９）に倣った例であり、ゲート電極として低ＷＦゲート電極１３５ｇ−１及び高ＷＦゲート電極１１５ｇ−２が設けられている。低ＷＦゲート電極１３５ｇ−１の材料は低ＷＦゲート電極１１５ｇ−１の材料と同様である。低ＷＦゲート電極１３５ｇ−１及び高ＷＦゲート電極１１５ｇ−２は互いに接続されている。また、ソース電極１１５ｓと高ＷＦゲート電極１１５ｇ−２との間隔は２μｍであり、低ＷＦゲート電極１３５ｇ−１のゲート長方向の寸法は１．５μｍである。この例では、ゲート電圧Ｖｇとドレイン電流Ｉｄとの間の電圧電流特性は、図１７（ｂ）に示すようなものとなる。なお、ここでは、ソース抵抗を０．７Ωｍｍ、低ＷＦゲート電極１３５ｇ−１下方のシート抵抗を３００Ω／□、その他の領域のシート抵抗を５００Ω／□としている。
【００５５】
図１８に示す例は、第２の実施形態（図４）に倣った例であり、ゲート電極として低ＷＦゲート電極１１５ｇ−１及び高ＷＦゲート電極１１５ｇ−２が設けられている。低ＷＦゲート電極１１５ｇ−１及び高ＷＦゲート電極１１５ｇ−２は互いに接続されている。また、ソース電極１１５ｓと高ＷＦゲート電極１１５ｇ−２との間隔は２μｍであり、低ＷＦゲート電極１１５ｇ−１のゲート長方向の寸法は０．８μｍである。この例では、ゲート電圧Ｖｇとドレイン電流Ｉｄとの間の電圧電流特性は、図１８（ｂ）に示すようなものとなる。なお、ここでは、オン電圧が印加されていないときのソース抵抗を１．３Ωｍｍ、オン電圧が印加されているときのソース抵抗を０．８４Ωｍｍ、低ＷＦゲート電極１１５ｇ−１下方のシート抵抗を１０００Ω／□、その他の領域のシート抵抗を５００Ω／□としている。このような条件を用いているのは、低ＷＦゲート電極１１５ｇ−１にリセスゲート構造が採用され、深く２次元電子ガスが生成されるためである。また、高ＷＦゲート電極１１５ｇ−２の閾値電圧が３Ｖ、低ＷＦゲート電極１１５ｇ−１の閾値電圧が１Ｖであるとしている。
【００５６】
なお、いずれの実施形態においても、抵抗体及びキャパシタ等をも基板上に実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。
【００５７】
これらの実施形態に係るＧａＮ系ＨＥＭＴは、例えば高出力増幅器として用いることができる。図１９に、高出力増幅器の外観の例を示す。この例では、ソース電極に接続されたソース端子８１ｓがパッケージの表面に設けられている。また、ゲート電極に接続されたゲート端子８１ｇ、及びドレイン電極に接続されたドレイン端子８１ｄがパッケージの側面から延出している。
【００５８】
また、これらの実施形態に係るＧａＮ系ＨＥＭＴは、例えば電源装置に用いることもできる。図２０（ａ）は、ＰＦＣ（power factor correction）回路を示す図であり、図２０（ｂ）は、図２０（ａ）に示すＰＦＣ回路を含むサーバ電源（電源装置）を示す図である。
【００５９】
図２０（ａ）に示すように、ＰＦＣ回路９０には、交流電源（ＡＣ）が接続されるダイオードブリッジ９１に接続されたコンデンサ９２が設けられている。コンデンサ９２の一端子にはチョークコイル９３の一端子が接続され、チョークコイル９３の他端子には、スイッチ素子９４の一端子及びダイオード９６のアノードが接続されている。スイッチ素子９４は上記の実施形態におけるＨＥＭＴに相当し、当該一端子はＨＥＭＴのドレイン電極に相当する。また、スイッチ素子９４の他端子はＨＥＭＴのソース電極に相当する。ダイオード９６のカソードにはコンデンサ９５の一端子が接続されている。コンデンサ９２の他端子、スイッチ素子９４の当該他端子、及びコンデンサ９５の他端子が接地される。そして、コンデンサ９５の両端子間から直流電源（ＤＣ）が取り出される。
【００６０】
そして、図２０（ｂ）に示すように、ＰＦＣ回路９０は、サーバ電源１００等に組み込まれて用いられる。
【００６１】
このようなサーバ電源１００と同様の、より高速動作が可能な電源装置を構築することも可能である。また、スイッチ素子９４と同様のスイッチ素子は、スイッチ電源又は電子機器に用いることができる。更に、これらの半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。
【００６２】
いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
【００６３】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
【００６４】
また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。
【００６５】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６６】
（付記１）
基板と、
前記基板上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
前記電子供給層上方に形成されたソース電極及びドレイン電極と、
前記電子供給層上方で、前記ソース電極及び前記ドレイン電極の間に形成された第１のゲート電極及び第２のゲート電極と、
を有し、
前記第１のゲート電極の仕事関数は、前記第２のゲート電極の仕事関数よりも低いことを特徴とする化合物半導体装置。
【００６７】
（付記２）
前記第１のゲート電極と前記第２のゲート電極とが互いに接続されていることを特徴とする付記１に記載の化合物半導体装置。
【００６８】
（付記３）
前記第１のゲート電極は、前記第２のゲート電極よりも前記ソース電極側に位置していることを特徴とする付記１又は２に記載の化合物半導体装置。
【００６９】
（付記４）
前記電子供給層上方に形成された絶縁膜を有し、
前記第１のゲート電極及び前記第２のゲート電極が前記絶縁膜上方に形成されていることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００７０】
（付記５）
前記第２のゲートにゲートリセス構造が用いられていることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００７１】
（付記６）
前記第１のゲートにゲートリセス構造が用いられていることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００７２】
（付記７）
基板上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
前記電子供給層上方に、第１のゲート電極、第２のゲート電極、ソース電極、及びドレイン電極を形成する工程と、
を有し、
前記第１のゲート電極及び前記第２のゲート電極は、前記ソース電極及び前記ドレイン電極の間に位置し、
前記第１のゲート電極の仕事関数は、前記第２のゲート電極の仕事関数よりも低いことを特徴とする化合物半導体装置の製造方法。
【００７３】
（付記８）
前記第１のゲート電極と前記第２のゲート電極とが互いに接続する工程を有することを特徴とする付記７に記載の化合物半導体装置の製造方法。
【００７４】
（付記９）
前記第１のゲート電極を、前記第２のゲート電極よりも前記ソース電極側に位置させることを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。
【００７５】
（付記１０）
前記第１のゲート電極及び前記第２のゲート電極を形成する前に、前記電子供給層上方に絶縁膜を形成する工程を有し、
前記第１のゲート電極及び前記第２のゲート電極を前記絶縁膜上方に形成することを特徴とする付記７乃至９のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００７６】
１１、２１：基板
１２、２２：電子走行層
１３、２３：電子供給層
１４、２４：絶縁膜
１５ｇ−１、２５ｇ−１、３５ｇ−１、４５ｇ−１：低ＷＦゲート電極
１５ｇ−２、２５ｇ−２、４５ｇ−２：高ＷＦゲート電極
１５ｓ、２５ｓ：ソース電極
１５ｄ、２５ｄ：ドレイン電極
２９−１、２９−２：リセス
３１：配線
【特許請求の範囲】
【請求項１】
基板と、
前記基板上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
前記電子供給層上方に形成されたソース電極及びドレイン電極と、
前記電子供給層上方で、前記ソース電極及び前記ドレイン電極の間に形成された第１のゲート電極及び第２のゲート電極と、
を有し、
前記第１のゲート電極の仕事関数は、前記第２のゲート電極の仕事関数よりも低いことを特徴とする化合物半導体装置。
【請求項２】
前記第１のゲート電極と前記第２のゲート電極とが互いに接続されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記第１のゲート電極は、前記第２のゲート電極よりも前記ソース電極側に位置していることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記電子供給層上方に形成された絶縁膜を有し、
前記第１のゲート電極及び前記第２のゲート電極が前記絶縁膜上方に形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
基板上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
前記電子供給層上方に、第１のゲート電極、第２のゲート電極、ソース電極、及びドレイン電極を形成する工程と、
を有し、
前記第１のゲート電極及び前記第２のゲート電極は、前記ソース電極及び前記ドレイン電極の間に位置し、
前記第１のゲート電極の仕事関数は、前記第２のゲート電極の仕事関数よりも低いことを特徴とする化合物半導体装置の製造方法。
【請求項６】
前記第１のゲート電極と前記第２のゲート電極とが互いに接続する工程を有することを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項１】
基板と、
前記基板上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
前記電子供給層上方に形成されたソース電極及びドレイン電極と、
前記電子供給層上方で、前記ソース電極及び前記ドレイン電極の間に形成された第１のゲート電極及び第２のゲート電極と、
を有し、
前記第１のゲート電極の仕事関数は、前記第２のゲート電極の仕事関数よりも低いことを特徴とする化合物半導体装置。
【請求項２】
前記第１のゲート電極と前記第２のゲート電極とが互いに接続されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記第１のゲート電極は、前記第２のゲート電極よりも前記ソース電極側に位置していることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記電子供給層上方に形成された絶縁膜を有し、
前記第１のゲート電極及び前記第２のゲート電極が前記絶縁膜上方に形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
基板上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
前記電子供給層上方に、第１のゲート電極、第２のゲート電極、ソース電極、及びドレイン電極を形成する工程と、
を有し、
前記第１のゲート電極及び前記第２のゲート電極は、前記ソース電極及び前記ドレイン電極の間に位置し、
前記第１のゲート電極の仕事関数は、前記第２のゲート電極の仕事関数よりも低いことを特徴とする化合物半導体装置の製造方法。
【請求項６】
前記第１のゲート電極と前記第２のゲート電極とが互いに接続する工程を有することを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−２０４５０３（Ｐ２０１２−２０４５０３Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６６２７３（Ｐ２０１１−６６２７３）
【出願日】平成２３年３月２４日（２０１１．３．２４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２４日（２０１１．３．２４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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