半導体装置及びその製造方法
【課題】オン抵抗が小さく、またオフ容量が低い、デュアルゲートを備えた電界効果トランジスタを提供する。
【解決手段】第１又は第２のゲート電極８は、ソース電極４側又は前記ドレイン電極５側に延びる第１のひさし部６１と、第２又は第１のゲート電極８側に延びる第２のひさし部６２とを有し、第２のひさし部６２の長さが第１のひさし部６１の長さより短い。
【解決手段】第１又は第２のゲート電極８は、ソース電極４側又は前記ドレイン電極５側に延びる第１のひさし部６１と、第２又は第１のゲート電極８側に延びる第２のひさし部６２とを有し、第２のひさし部６２の長さが第１のひさし部６１の長さより短い。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＧａＮに代表される窒化物半導体は、従来のＧａＡｓ半導体と比べて、絶縁破壊電界が大きい。さらにＧａＮ系半導体は自発分極、ピエゾ分極というＧａＡｓには無い性質を持ち、高濃度の２次元電子ガスを発生できる。これらの性質を用いてＧａＡｓと比較して耐電力が高く、オン抵抗の低いスイッチデバイスが可能となる。スイッチにおいてさらに耐電力を向上させるため、ゲートを２つ並べたデュアルゲート構造のデバイスが非特許文献１に掲載されている。この非特許文献１のＦｉｇ．１（ａ）には、スイッチの断面図が示されている。この図に示されるように、非特許文献１に記載のデバイスは、ソースとドレインとの間にゲートが２つ並んでいるデュアルゲート構造となっている。非特許文献１のＦｉｇ．９には、デュアルゲート構造とすることで耐圧が大幅に向上することが示されている。この非特許文献１におけるゲート長は、２〜３マイクロメートルと比較的長い（非特許文献１のＦｉｇ．１（ａ）参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Min-Woo Ha, Seung-Chul Lee, Jin-Cherl Her, Kwang-Seok Seo, and Min-Koo Han“AlGaN/GaN high-electron-mobility transistor employing an additional gate for high-voltage switching applications”Japanese Journal of Applied Physics 44 9A, pp.6385-6388(2005)
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、近年、窒化物半導体を利用した高電子移動度トランジスタ装置（ＨＥＭＴ）のゲート長は微細化されており、１マイクロメートル以下のものが作製されている。このような場合、ゲート抵抗を低く維持するため、ゲート電極を断面四角形から断面Ｔ型にする。このようなＴ型ゲートのデュアルゲート構造では、ゲートの内側にひさしがあり、ゲート間距離（Ｌｇｇ）を短くできなかった。それらのために、オン抵抗を小さくできず、またオフ容量を低くすることができないという課題があった。
【０００５】
この発明は、上記のような課題を解決するためになされたもので、オン抵抗を小さくでき、またオフ容量を低くすることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る半導体装置は、電子が走行するＧａＮチャネル層と、ＧａＮチャネル層の上方に設けられたバリア層と、バリア層上でソース電極とドレイン電極との間に形成された第１及び第２のゲート電極とを備え、第１又は第２のゲート電極は、ソース電極側又はドレイン電極側に延びる第１のひさし部と、第２又は第１のゲート電極側に延びる第２のひさし部とを有し、第２のひさし部の長さが第１のひさし部の長さより短いことを特徴とするものである。
【発明の効果】
【０００７】
この発明によれば、第１及び第２のゲート電極それぞれから、他方の第２及び第１のゲート電極側に延びる（両方のゲート電極の中間の方向に延びる）第２のひさし部の長さが、当該第２のひさし部の反対側であるソース電極側又はドレイン電極側に延びる第１のひさし部の長さよりも短い。即ち、ゲート電極の内側のひさし部の体積が相対的に小さく、ゲート間距離を短くすることができるため、オン抵抗を小さくすることができる。それらのために、オフ容量を低くすることができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１に係る半導体装置の断面図である。
【図２】従来の半導体装置の構造図である。
【図３】オン抵抗とゲート間距離との関係を示す図である。
【図４】オフ容量とゲート間距離との関係を示す図である。
【図５】ゲートリーク電流とゲート間距離との関係を示す図である。
【図６】ゲート電極付近の電界分布を示す図である。
【図７】この発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図８】この発明の実施の形態２に係る半導体装置の断面図である。
【図９】この発明の実施の形態３に係る半導体装置の断面図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
以下、この発明の実施の形態を図に基づいて説明する。図１は、この発明の実施の形態１に係る半導体装置１５の断面図である。この実施の形態１は、この発明の一例としてこの発明をＧａＮ ＨＥＭＴ（高電子移動度トランジスタ装置）スイッチデバイスに応用したものである。
【００１０】
図１にて、１は基板、２はＧａＮチャネル（ＧａＮチャネル層）、３はＡｌＧａＮバリア（バリア層）、４はソース電極、５はドレイン電極、６はゲート電極Ａ（第１のゲート電極、第２のゲート電極）、７は保護膜、１５は半導体装置、６１は第１のひさし部をそれぞれ示す。
図１では、素子分離領域、配線及びビアホール等を省略した。この発明の半導体装置１５は、単体のスイッチデバイスとしても利用できるが、抵抗、インダクタンス、容量及び増幅器等を一体に集積したＭＭＩＣを構成するスイッチングデバイスとしても利用可能である。
【００１１】
基板１は、サファイア、ＳｉＣ、Ｓｉ、ＧａＮ基板等から構成することができる。半絶縁性ＳｉＣ基板は、特に熱伝導率が良好である。Ｓｉ基板は、半導体基板として非常に一般的に用いられている。基板１とＧａＮチャネル２との間にバッファ層（図不示）を挿入してもよい。
【００１２】
ＧａＮチャネル２は、電子が走行する層である。ＧａＮチャネル２のうちのＡｌＧａＮバリア３近傍部分に、ＡｌＧａＮバリア３によって２次元電子ガスが形成される。
【００１３】
ＡｌＧａＮバリア３は、電子を供給する層である。ＡｌＧａＮバリア３によって、ＧａＮチャネル２に２次元電子ガスが形成される。ＡｌＧａＮバリア３は、ＧａＮチャネル２の上方に設けられ、インジウム、アルミニウム及びガリウムのうちの少なくとも１つと窒素とを含む。
【００１４】
ＧａＮチャネル２及びＡｌＧａＮバリア３は、図１に示すように単層ではなく、組成、膜厚及び不純物濃度の異なる複数のＡｌＧａＮ、又は、ＡｌＧａＮとＧａＮ若しくはＡｌＮとの組合せで構成されてもよい。このような構成とすることでもこの発明の効果は得られる。
【００１５】
ゲート電極Ａ６は、ＡｌＧａＮバリア３の上方であってソース電極４とドレイン電極５との間に２個形成される。ここで、２つのゲート電極Ａ６のうちソース電極４側のゲート電極Ａ６を第１のゲート電極、ドレイン電極５側のゲート電極Ａ６を第２のゲート電極と称する。当該第１及び第２のゲート電極は、ソース電極４側又はドレイン電極５側に延びる第１のひさし部６１を有する。
【００１６】
より具体的には、この実施の形態１における、ソース電極４側に設置されているゲート電極Ａ６（第１のゲート電極）は、その上部におけるソース電極４側にソース電極４の方向に突出した第１のひさし部６１（ここでは断面が長方形又は正方形）が形成されている。第１のゲート電極のドレイン電極５側（第２のゲート電極側）の上部にはひさし部は形成されておらず（言い換えるとひさし部の長さが０）、ドレイン電極５側の面は平面となっている。
【００１７】
また、ドレイン電極５側に設置されているゲート電極Ａ６（第２のゲート電極）は、その上部におけるドレイン電極５側にドレイン電極５の方向に突出した第１のひさし部６１（ここでは断面が長方形又は正方形）が形成されている。第２のゲート電極のソース電極４側（第１のゲート電極側）の上部にはひさし部は形成されておらず（言い換えるとひさし部の長さが０）、ソース電極４側の面は平面となっている。
【００１８】
ソース電極４及びドレイン電極５におけるコンタクト抵抗を低減する目的でｎ＋領域をソース電極４、ドレイン電極５又はその両方の下に形成しても良い。この発明では、ソース電極４及びドレイン電極５に対してオーミック性のコンタクトが形成できれば効果が得られるため、図１ではｎ＋領域を省略している。
【００１９】
スイッチデバイスではソースとドレインとを区別なく使用することが多いため、活性領域のソース電極４とドレイン電極５との間は、左右対称の形となる。このため、この実施の形態１における半導体装置１５においてもゲート電極Ａ６の内側（両ゲート電極Ａ６の中間側）のひさし部は両方ともない（又はひさし部の長さが０である）構造としている。
ゲート長は、１マイクロメートル以下であることが好適である。
【００２０】
次に、この発明の効果を確認するためのデバイスシミュレーションによる計算結果について説明する。この発明（図１）と、比較のための従来のＴ型ゲートを使ったデュアルゲート構造（図２）とについて計算した。
【００２１】
図２において、１は基板、２はＧａＮチャネル、３はＡｌＧａＮバリア、４はソース電極、５はドレイン電極、７は保護膜、１４はひさし部、８０はゲート電極をそれぞれ示す。
【００２２】
このデバイスシミュレーションにおいて、ひさし部の長さは、それぞれ０.６５マイクロメートルとした。また、ゲート長は０．５マイクロメートル、ソース電極４とゲート電極Ａ６又はゲート電極８０との間の距離（ソース・ゲート間距離）は、それぞれ１マイクロメートル、ゲート電極Ａ６又はゲート電極８０とドレイン電極５との間の距離（ゲート・ドレイン間距離）は、それぞれ１マイクロメートルとした。今回、計算のためにこれらの数値を設定したが、これらは一例であり、他の数値でも原理的にこの発明の効果は得られる。
【００２３】
図３〜５に計算結果を示す。図３に従来とこの発明とに係るオン抵抗とゲート間距離との関係を示す。ゲート電圧０Ｖのドレイン電流−ドレイン電圧特性において、ドレイン電圧０Ｖ付近の傾きからオン抵抗を計算した。オン抵抗の値は同じゲート間距離では従来と同じである。ゲート間距離が減少するとオン抵抗は低減するが、従来では内側にもひさし部があるため、ゲート間距離を１.３マイクロメートル以下にはできない。
【００２４】
一方、この実施の形態１では内側にひさし部がないため、よりゲート間距離を小さくでき、オン抵抗を低減できる。従来ではオン抵抗は４.３オームミリメートル（ゲート間距離１.３マイクロメートルへの外挿値）であるが、この発明では例えばゲート間距離を０.１マイクロメートルまで縮めればオン抵抗を３.３オームミリメートルにでき、約２２％低減することができる。
【００２５】
図４に、従来とこの発明とに係るオフ容量とゲート間距離との関係を示す。オフ容量はゲート電圧−４０Ｖ、ドレイン電圧０Ｖ、周波数１０ＧＨｚで計算した。なお、ゲート間距離３.５及び５マイクロメートルにおけるこの発明のオフ容量は小さすぎて計算精度がでなかったため、図示していない。
図４から、ゲート間距離が増加するとオフ容量は減少することが分かる。同じゲート間距離ではこの発明の方が小さい。例えば、ゲート間距離が２マイクロメートルの場合では、この発明では０．００１７ｐＦ／ｍｍとなり、従来のオフ容量０．００４４ｐＦ／ｍｍと比べて６１パーセント低減する。図３のオン抵抗と合せて考えると同じゲート間距離であれば同じオン抵抗でオフ容量を低減することが可能である。
【００２６】
図５に、ゲートリーク電流とゲート間距離との関係を示す。ここでは、ゲート電圧−４０Ｖ、ドレイン電圧１００Ｖでのゲートリーク電流値を示す。ゲートリーク電流が小さいと耐圧や信頼性の高いデバイスができる。図５からゲートリーク電流はゲート間距離には依存しないことがわかる。しかし、この発明のゲートリーク電流は、６Ｅ−５Ａ／ｍｍと従来における２Ｅ−４Ａ／ｍｍの約１／３となっている。これからこの発明では、従来構造より耐圧及び信頼性の向上が期待できる。
【００２７】
オン抵抗は、ソース電極とドレイン電極との間の２次元電子ガスで形成される抵抗である。ゲート間距離が縮まれば、ソース電極４とドレイン電極５との間の距離（ソース・ドレイン間距離）が縮小されるためオン抵抗が小さくなると言える。一方、オフ容量及びゲートリーク電流の振舞いは単純ではない。そこで、従来とこの発明との電界分布を比較し、そのメカニズムを解析した。
【００２８】
図６に、ゲート電極Ａ６付近の電界分布を示す。まず、拡大図のゲート下の左側（図６にてＢで示す部分）に注目する。この領域では、ひさしがある従来構造よりこの発明の方が電界は強い。この実施の形態１ではゲート電極Ａ６の内側のひさしがなくなったため、ひさしからの電界が無くなり、電界緩和の効果が小さくなったことが原因である。ゲート電圧（−４０Ｖ）及びドレイン電圧（０Ｖ）は両構造において同じであるため、各端子間の電圧差は、両構造において同じである。よって、この発明においてゲート電極Ａ６の内側の下側（Ｂの領域）で電界が強くなった分、ゲート電極Ａ６の外側の下側（Ａの領域）で電界が弱くなったと考えられる。
【００２９】
Ａの領域の電界が弱くなるとドレイン電極５側に電界が広がる。例えば図６に示すように同じ電界強度となるラインまで線を書くと（Ｌ３及びＬ４）、電界が広がっている（Ｌ３の長さよりＬ４の長さが長い）ことがわかる。電界が広がっていると容量は小さいため、オフ容量は少なくなる（オフ容量はソース電極とドレイン電極との間の容量である）。ソース電極４とドレイン電極５との間に平行平板の容量があると捉えると、この発明で電極間距離が広がったというイメージである。
【００３０】
また、ゲートリーク電流はゲート電極Ａ６のドレイン電極５側の電界が強い領域から２次元電子ガスへ抜ける電子の流れである。内側のひさし部をなくすことでドレイン電極５側のゲート端での最大電界が減少したため、ゲートリーク電流が減少したと考えられる。
以上のように内側のひさし部をなくし、ゲート間距離を縮めただけの効果以外に、従来では予測することが難しい効果がこの発明では得られている。
【００３１】
次に、この実施の形態１に係る半導体装置１５の製造方法を具体的に述べる。図７（ａ）−（ｈ）は、この実施の形態に係る半導体装置１５の製造方法を説明するための図である。
図７（ａ）に示すように、基板１の上にＧａＮチャネル２、ＡｌＧａＮバリア３の半導体を結晶成長させる。結晶成長にはＭＯＣＶＤ又はＭＢＥ法を用いることができる。
【００３２】
図７（ｂ）に示すように、図７（ａ）にて結晶成長させたＡｌＧａＮバリア３上にソース電極４及びドレイン電極５を形成する。これは、写真製版と電極とのリフトオフ、又は熱処理等通常の工程にて作製可能である。
ソース電極４及びドレイン電極５の少なくとも一方の下方に高濃度不純物領域を形成してもよい。そうすることでオーミック抵抗を更に低減できるという効果がある。
【００３３】
図７（ｃ）に示すように、図７（ａ）にて結晶成長されたＡｌＧａＮバリア３上方であって、図７（ｂ）にて形成されたソース電極４とドレイン電極５との間に保護膜１０を積層する（保護膜積層ステップ）。これは熱ＣＶＤ、スパッタ、ｃａｔ−ＣＶＤ又はプラズマＣＶＤ等様々な方法を用いて形成することができる。
【００３４】
図７（ｄ）に示すように、ゲート電極Ａ６が形成される領域の保護膜１０を除去し、開口部１１を形成する（開口部形成ステップ）。これは、写真製版とエッチングといった方法を用いて形成することができる。
【００３５】
図７（ｅ）に示すように、図７（ｄ）にて形成された開口部１１の内部、及び保護膜１０の上にゲートメタル１２を堆積する（ゲートメタル堆積ステップ）。このとき、開口部１１はゲートメタル１２で埋められ、更にその上に面状にゲートメタル１２が堆積される。
図７（ｆ）に示すように、図７（ｅ）で堆積されたゲートメタル１２上であって、開口部１１の位置の上方の半導体装置１５の外側方向に重心をずらした位置に対して、レジスト１３を積層する（レジスト積層ステップ）。
【００３６】
ここで、半導体装置１５の外側方向に重心をずらす、とは、２つのレジスト１３の各重心の水平方向の位置が、それぞれの下方に形成された開口部１１の各重心より、２つのレジスト１３の中間から離れる方向にずれていることを意味する。この実施の形態１では、レジスト１３と開口部１１との中心側の面が同一平面となるようにレジスト１３を積層する。
【００３７】
このレジスト１３は、開口部１１の横方向の長さよりも長い横方向長さを有する。この方法により、内側のひさし部の長さが第１のひさし部６１の長さよりも短くなるようにゲート電極Ａ６を形成することが可能となる。
【００３８】
ここで、第１のひさし部６１の長さとは、ゲート電極Ａ６におけるソース電極４側（第１のゲート電極の場合）又はドレイン電極５側（第２のゲート電極の場合）の下端から垂直に立ち上がる面と、上端から垂直に降り下がる面との２つの面におけるＡｌＧａＮバリア３に平行な方向の距離を指し、図１においてＬ１によって示される長さを指す。
【００３９】
図７（ｇ）に示すように、レジスト１３をマスクとして用いてゲートメタル１２をエッチングにより除去する（エッチングステップ）。レジスト１３を除去すると図７（ｈ）のような形状となる。これでゲート電極Ａ６の内側にひさし部がない形状が作製できる。最後に保護膜７を堆積することで図１に示した形状が作製可能である。
【００４０】
図７（ｆ）での写真製版プロセスでは、重ね合わせの誤差によりレジスト１３の内側がその下の開口部１１の内側とずれる場合がある。このような場合は、後述の図８のような形状となる。ずれる量は写真製版の装置にもよるが通常０．２マイクロメートル以下である。
【００４１】
図７（ａ）−（ｈ）では、最初に保護膜１０に開口部１１を設け、ゲートメタル１２を堆積した後、レジスト１３をマスクとして用いてエッチングしたが、図７（ｂ）からゲート電極Ａ６となる領域を開口したパターンを作製することでも（写真製版とリフトオフプロセス）、この発明に係る半導体装置１５を製造することが可能である。
【００４２】
以上より、実施の形態１に係る半導体装置１５は、電子が走行するＧａＮチャネル２と、ＧａＮチャネル２の上方に設けられたＡｌＧａＮバリア３と、ＡｌＧａＮバリア３上でソース電極４とドレイン電極５との間に形成された第１及び第２のゲート電極（ゲート電極Ａ６）とを備え、第１又は第２のゲート電極は、ソース電極４側又はドレイン電極５側に延びる第１のひさし部６１と、第２又は第１のゲート電極側に延びる内側のひさし部とを有し、内側のひさし部の長さが第１のひさし部６１の長さより短く構成した。このために、第１及び第２のゲート電極それぞれから、他方の第２及び第１のゲート電極側に延びる（両方のゲート電極の中間の方向に延びる）内側のひさし部の長さが、当該内側のひさし部の反対側であるソース電極４側又はドレイン電極５側に延びる第１のひさし部６１の長さよりも短く（この実施の形態１においては長さが０）、ゲート間距離を短くすることができるため、オン抵抗を小さくすることができる。それらのために、オフ容量を低くすることができる半導体装置を提供することができる。
【００４３】
また、実施の形態１によれば、第１及び第２のゲート電極は第１及び第２のゲート電極間の中心に対して対称であるように構成したので、ソース電極とドレイン電極とを区別することなく使用できるという効果がある。
【００４４】
実施の形態１に係る半導体装置製造方法は、ＧａＮチャネル２の上方に設けられたＡｌＧａＮバリア３の上方に保護膜１０を積層する保護膜積層ステップと、保護膜積層ステップにて積層された保護膜７に開口部１１を形成する開口部形成ステップと、開口部形成ステップにて形成された開口部１１の内部、及び保護膜１０の上にゲートメタル１２を堆積するゲートメタル堆積ステップと、ゲートメタル堆積ステップにて堆積されたゲートメタル１２上であって開口部１１の位置の上方の半導体装置の外側方向に重心をずらした位置に対して、開口部形成ステップにて形成された開口部１１の横方向の長さよりも長いレジスト１３を積層するレジスト積層ステップと、レジスト積層ステップにて積層されたレジスト１３をマスクとして用いて、ゲートメタル堆積ステップにて堆積されたゲートメタル１２をエッチングするエッチングステップとを含んで備える。このため、内側のひさし部の長さを第１のひさし部６１の長さより短く、ゲート間距離を短くすることができるため、オン抵抗を小さくすることができる。それらのために、オフ容量を低くすることができる半導体装置製造方法を提供することができる。
【００４５】
また、実施の形態１に係る半導体装置製造方法は、ＧａＮチャネル２の上方に設けられたＡｌＧａＮバリア３の上方にフォトレジスト用のレジストパターンを形成するレジストパターン形成ステップと、レジストパターン形成ステップにて形成されたレジストパターンを使用したリフトオフにより、ソース電極４側又はドレイン電極５側に延びる第１のひさし部６１と、第２又は第１のゲート電極側に延びる、第１のひさし部６１の長さよりも短い長さを備える内側のひさし部とを有する第１及び第２のゲート電極を形成するゲート電極形成ステップとを含んで備える。内側のひさし部の長さが第１のひさし部６１の長さより短く、ゲート間距離を短くすることができるため、オン抵抗を小さくすることができる。それらのために、オフ容量を低くすることができる半導体装置製造方法を提供することができる。
【００４６】
実施の形態２．
上記実施の形態１では、効果が大きい場合（内側のひさし部の長さが０であり、ゲート電極の内側が平面となっている場合）を説明した。一方、ゲート電極は複数の工程にまたがり作製され、マスク工程も複数ある場合がある。このため、プロセスの余裕度によっては平面の形状を作製することが困難である場合もある。以下、実施の形態２では、そのような場合について説明する。
【００４７】
図８は、この実施の形態２に係る半導体装置１５の断面図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
図８にて、１は基板、２はＧａＮチャネル（ＧａＮチャネル層）、３はＡｌＧａＮバリア（バリア層）、４はソース電極、５はドレイン電極、７は保護膜、８はゲート電極Ｂ（第１のゲート電極、第２のゲート電極）、１５は半導体装置、６１は第１のひさし部及び６２は第２のひさし部をそれぞれ示す。
【００４８】
ゲート電極Ｂ８は、ＡｌＧａＮバリア３上方でソース電極４とドレイン電極５との間に２個形成される。ここで、２つのゲート電極Ｂ８のうちソース電極４側のゲート電極Ｂ８を第１のゲート電極、ドレイン電極５側のゲート電極Ｂ８を第２のゲート電極と称する。当該第１及び第２のゲート電極は、ソース電極４側又はドレイン電極５側に延びる第１のひさし部６１と、第２又は第１のゲート電極側に延びる第２のひさし部６２とを有する。第２のひさし部６２の長さは、第１のひさし部６１の長さより短い。
【００４９】
ここで、第１のひさし部６１の長さとは、ゲート電極Ｂ８におけるソース電極４側（第１のゲート電極の場合）又はドレイン電極５側（第２のゲート電極の場合）の下端から垂直に立ち上がる面と、上端から垂直に降り下がる面との２つの面におけるＡｌＧａＮバリア３に平行な方向の距離を指し、図８においてＬ１によって示される長さを指す。
【００５０】
第２のひさし部６２の長さとは、ゲート電極Ｂ８におけるドレイン電極５側（第１のゲート電極の場合）又はソース電極４側（第２のゲート電極の場合）の下端から垂直に立ち上がる面と、上端から垂直に降り下がる面との２つの面におけるＡｌＧａＮバリア３に平行な方向の距離を指し、図８においてＬ２によって示される長さを指す。
【００５１】
より具体的には、この実施の形態２における、ソース電極４側に設置されているゲート電極Ｂ８（第１のゲート電極）は、その上部におけるソース電極４側にソース電極４の方向に突出した第１のひさし部６１が形成されている。第１のゲート電極のドレイン電極５側（第２のゲート電極側）の上部には、ドレイン電極５の方向に突出した第２のひさし部６２が形成されている。
【００５２】
また、ドレイン電極５側に設置されているゲート電極Ｂ８（第２のゲート電極）は、その上部におけるドレイン電極５側にドレイン電極５の方向に突出した第１のひさし部６１が形成されている。第２のゲート電極のソース電極４側の上部には、ソース電極４の方向に突出した第２のひさし部６２が形成されている。第１のひさし部６１の長さは、第２のひさし部６２の長さより長い。
【００５３】
第２のひさし部６２の長さの絶対値は、０.２マイクロメートル以下が好適である。第２のひさし部６２の長さは、負、すなわち上部がひっこんでいるような形状であっても良い。
また、図８では段差が１カ所しかない場合を示したが、２カ所以上あっても実効的な長さが内側で短ければ良い。
【００５４】
実施の形態１で述べたようにこの発明のメカニズムは明確であり、ゲート電極Ｂ８の外側に形成された第１のひさし部６１の長さより内側に形成された第２のひさし部６２の長さが短くなっていればこの実施の形態２に係る半導体装置１５でも、上記実施の形態１で説明したものと同様の効果を得ることが可能である。
【００５５】
次に、この実施の形態２に係る半導体装置１５の製造方法について説明する。
上記実施の形態１にて説明した図７（ｆ）にて、レジスト１３を積層する位置を内側又は外側にずらす。それ以外は、図７を用いて説明した方法と同様の方法によって製造することができる。
【００５６】
以上より、実施の形態２に係る半導体装置１５は、電子が走行するＧａＮチャネル２と、ＧａＮチャネル２の上方に設けられたＡｌＧａＮバリア３と、ＡｌＧａＮバリア３上でソース電極４とドレイン電極５との間に形成された第１及び第２のゲート電極（ゲート電極Ｂ８）とを備え、第１又は第２のゲート電極は、ソース電極４側又はドレイン電極５側に延びる第１のひさし部６１と、第２又は第１のゲート電極側に延びる第２のひさし部６２とを有し、第２のひさし部６２の長さが第１のひさし部６１の長さより短くなるように構成した。このため、第１及び第２のゲート電極それぞれから、他方の第２及び第１のゲート電極側に延びる（両方のゲート電極の中間の方向に延びる）第２のひさし部６２の長さが、当該第２のひさし部６２の反対側であるソース電極４側又はドレイン電極５側に延びる第１のひさし部６１の長さよりも短く、ゲート間距離を短くすることができるため、オン抵抗を小さくすることができる。それらのために、オフ容量を低くすることができる半導体装置を提供することができる。
【００５７】
また、実施の形態２によれば、第１及び第２のゲート電極の第２のひさし部の長さは０以下であってもよい。このような構成であっても、オン抵抗を小さくすることができ、またオフ容量を低くすることができる半導体装置を提供することができる。
【００５８】
実施の形態３．
上記実施の形態１及び２では、ゲート電極が２つある場合について説明した。しかしゲート電極は３つ以上あってもよい。以下、実施の形態３ではゲート電極が３つ以上ある例について説明する。
【００５９】
図９は、この実施の形態３に係る半導体装置１５の断面図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
図９にて、１は基板、２はＧａＮチャネル（ＧａＮチャネル層）、３はＡｌＧaＮバリア（バリア層）、４はソース電極、５はドレイン電極、６はゲート電極Ａ（第１及び第２のゲート電極）、７は保護膜、９はゲート電極Ｃ（第３のゲート電極）、１５は半導体装置、６１は第１のひさし部をそれぞれ示す。
【００６０】
ゲート電極Ｃ９は、２つのゲート電極Ａ６の間に形成される。図９では、ゲート電極Ｃ９の断面形状が長方形である例を示したが、全体の構造が左右対称になれば良く、断面形状がＴ型であっても良い。さらにゲート電極Ｃ９はゲート電極Ａ６と異なる電位を印加できるように構成しても良い。異なる電位を印加できる構成とすることで、ゲート電極Ａ６の間の電界を制御でき、耐圧とオン抵抗とを制御できる。このため、より適用範囲の広いスイッチが作製できるという効果がある。
【００６１】
ゲート電極Ｃ９にピンチオフ電圧以下の電圧を印加することで、耐圧が向上する。逆にゲート電極Ｃ９に正の電圧を印加すると２次元電子ガス濃度が高まるので、オン抵抗を低減できるという効果がある。
また、ゲート電極は４つ以上あってもよい。上記実施の形態１及び２にて、ゲート電極が２つある場合について説明した。この実施の形態３で説明したように、ゲート電極が３つ以上あっても上記実施の形態１及び２と同様の効果を得ることができる。
【００６２】
次に、この実施の形態３に係る半導体装置１５の製造方法について説明する。
上記実施の形態１にて説明した図７（ｄ）にて、開口部１１を３か所、又はそれ以上の所望の数形成し、図７（ｆ）にて、レジスト１３を３か所又はそれ以上の所望の数残す。それ以外は、図７を用いて説明した方法と同様の方法によって製造することができる。
【００６３】
以上より、実施の形態３に係る半導体装置１５は、ＡｌＧａＮバリア３上で第１及び第２のゲート電極（ゲート電極Ａ６）の間に第３のゲート電極（ゲート電極Ｃ９）が形成されている構成とした。このため、上記実施の形態１で説明した効果に加えて、第３のゲート電極に、第１及び第２のゲート電極とは異なる電位を印加して耐圧とオン抵抗を制御することで、適用範囲の広いスイッチを作製できるという効果がある。
【００６４】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００６５】
１ 基板、 ２ ＧａＮチャネル（ＧａＮチャネル層）、 ３ ＡｌＧａＮバリア（バリア層）、 ４ ソース電極、 ５ ドレイン電極、 ６ ゲート電極Ａ（第１のゲート電極、第２のゲート電極）、 ７ 保護膜、 ８ ゲート電極Ｂ（第１のゲート電極、第２のゲート電極）、 ９ ゲート電極Ｃ（第３のゲート電極）、 １０ 保護膜、 １１ 開口部、 １２ ゲートメタル、１３ レジスト、１５ 半導体装置、６１ 第１のひさし部、６２ 第２のひさし部。
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＧａＮに代表される窒化物半導体は、従来のＧａＡｓ半導体と比べて、絶縁破壊電界が大きい。さらにＧａＮ系半導体は自発分極、ピエゾ分極というＧａＡｓには無い性質を持ち、高濃度の２次元電子ガスを発生できる。これらの性質を用いてＧａＡｓと比較して耐電力が高く、オン抵抗の低いスイッチデバイスが可能となる。スイッチにおいてさらに耐電力を向上させるため、ゲートを２つ並べたデュアルゲート構造のデバイスが非特許文献１に掲載されている。この非特許文献１のＦｉｇ．１（ａ）には、スイッチの断面図が示されている。この図に示されるように、非特許文献１に記載のデバイスは、ソースとドレインとの間にゲートが２つ並んでいるデュアルゲート構造となっている。非特許文献１のＦｉｇ．９には、デュアルゲート構造とすることで耐圧が大幅に向上することが示されている。この非特許文献１におけるゲート長は、２〜３マイクロメートルと比較的長い（非特許文献１のＦｉｇ．１（ａ）参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Min-Woo Ha, Seung-Chul Lee, Jin-Cherl Her, Kwang-Seok Seo, and Min-Koo Han“AlGaN/GaN high-electron-mobility transistor employing an additional gate for high-voltage switching applications”Japanese Journal of Applied Physics 44 9A, pp.6385-6388(2005)
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、近年、窒化物半導体を利用した高電子移動度トランジスタ装置（ＨＥＭＴ）のゲート長は微細化されており、１マイクロメートル以下のものが作製されている。このような場合、ゲート抵抗を低く維持するため、ゲート電極を断面四角形から断面Ｔ型にする。このようなＴ型ゲートのデュアルゲート構造では、ゲートの内側にひさしがあり、ゲート間距離（Ｌｇｇ）を短くできなかった。それらのために、オン抵抗を小さくできず、またオフ容量を低くすることができないという課題があった。
【０００５】
この発明は、上記のような課題を解決するためになされたもので、オン抵抗を小さくでき、またオフ容量を低くすることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る半導体装置は、電子が走行するＧａＮチャネル層と、ＧａＮチャネル層の上方に設けられたバリア層と、バリア層上でソース電極とドレイン電極との間に形成された第１及び第２のゲート電極とを備え、第１又は第２のゲート電極は、ソース電極側又はドレイン電極側に延びる第１のひさし部と、第２又は第１のゲート電極側に延びる第２のひさし部とを有し、第２のひさし部の長さが第１のひさし部の長さより短いことを特徴とするものである。
【発明の効果】
【０００７】
この発明によれば、第１及び第２のゲート電極それぞれから、他方の第２及び第１のゲート電極側に延びる（両方のゲート電極の中間の方向に延びる）第２のひさし部の長さが、当該第２のひさし部の反対側であるソース電極側又はドレイン電極側に延びる第１のひさし部の長さよりも短い。即ち、ゲート電極の内側のひさし部の体積が相対的に小さく、ゲート間距離を短くすることができるため、オン抵抗を小さくすることができる。それらのために、オフ容量を低くすることができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１に係る半導体装置の断面図である。
【図２】従来の半導体装置の構造図である。
【図３】オン抵抗とゲート間距離との関係を示す図である。
【図４】オフ容量とゲート間距離との関係を示す図である。
【図５】ゲートリーク電流とゲート間距離との関係を示す図である。
【図６】ゲート電極付近の電界分布を示す図である。
【図７】この発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図８】この発明の実施の形態２に係る半導体装置の断面図である。
【図９】この発明の実施の形態３に係る半導体装置の断面図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
以下、この発明の実施の形態を図に基づいて説明する。図１は、この発明の実施の形態１に係る半導体装置１５の断面図である。この実施の形態１は、この発明の一例としてこの発明をＧａＮ ＨＥＭＴ（高電子移動度トランジスタ装置）スイッチデバイスに応用したものである。
【００１０】
図１にて、１は基板、２はＧａＮチャネル（ＧａＮチャネル層）、３はＡｌＧａＮバリア（バリア層）、４はソース電極、５はドレイン電極、６はゲート電極Ａ（第１のゲート電極、第２のゲート電極）、７は保護膜、１５は半導体装置、６１は第１のひさし部をそれぞれ示す。
図１では、素子分離領域、配線及びビアホール等を省略した。この発明の半導体装置１５は、単体のスイッチデバイスとしても利用できるが、抵抗、インダクタンス、容量及び増幅器等を一体に集積したＭＭＩＣを構成するスイッチングデバイスとしても利用可能である。
【００１１】
基板１は、サファイア、ＳｉＣ、Ｓｉ、ＧａＮ基板等から構成することができる。半絶縁性ＳｉＣ基板は、特に熱伝導率が良好である。Ｓｉ基板は、半導体基板として非常に一般的に用いられている。基板１とＧａＮチャネル２との間にバッファ層（図不示）を挿入してもよい。
【００１２】
ＧａＮチャネル２は、電子が走行する層である。ＧａＮチャネル２のうちのＡｌＧａＮバリア３近傍部分に、ＡｌＧａＮバリア３によって２次元電子ガスが形成される。
【００１３】
ＡｌＧａＮバリア３は、電子を供給する層である。ＡｌＧａＮバリア３によって、ＧａＮチャネル２に２次元電子ガスが形成される。ＡｌＧａＮバリア３は、ＧａＮチャネル２の上方に設けられ、インジウム、アルミニウム及びガリウムのうちの少なくとも１つと窒素とを含む。
【００１４】
ＧａＮチャネル２及びＡｌＧａＮバリア３は、図１に示すように単層ではなく、組成、膜厚及び不純物濃度の異なる複数のＡｌＧａＮ、又は、ＡｌＧａＮとＧａＮ若しくはＡｌＮとの組合せで構成されてもよい。このような構成とすることでもこの発明の効果は得られる。
【００１５】
ゲート電極Ａ６は、ＡｌＧａＮバリア３の上方であってソース電極４とドレイン電極５との間に２個形成される。ここで、２つのゲート電極Ａ６のうちソース電極４側のゲート電極Ａ６を第１のゲート電極、ドレイン電極５側のゲート電極Ａ６を第２のゲート電極と称する。当該第１及び第２のゲート電極は、ソース電極４側又はドレイン電極５側に延びる第１のひさし部６１を有する。
【００１６】
より具体的には、この実施の形態１における、ソース電極４側に設置されているゲート電極Ａ６（第１のゲート電極）は、その上部におけるソース電極４側にソース電極４の方向に突出した第１のひさし部６１（ここでは断面が長方形又は正方形）が形成されている。第１のゲート電極のドレイン電極５側（第２のゲート電極側）の上部にはひさし部は形成されておらず（言い換えるとひさし部の長さが０）、ドレイン電極５側の面は平面となっている。
【００１７】
また、ドレイン電極５側に設置されているゲート電極Ａ６（第２のゲート電極）は、その上部におけるドレイン電極５側にドレイン電極５の方向に突出した第１のひさし部６１（ここでは断面が長方形又は正方形）が形成されている。第２のゲート電極のソース電極４側（第１のゲート電極側）の上部にはひさし部は形成されておらず（言い換えるとひさし部の長さが０）、ソース電極４側の面は平面となっている。
【００１８】
ソース電極４及びドレイン電極５におけるコンタクト抵抗を低減する目的でｎ＋領域をソース電極４、ドレイン電極５又はその両方の下に形成しても良い。この発明では、ソース電極４及びドレイン電極５に対してオーミック性のコンタクトが形成できれば効果が得られるため、図１ではｎ＋領域を省略している。
【００１９】
スイッチデバイスではソースとドレインとを区別なく使用することが多いため、活性領域のソース電極４とドレイン電極５との間は、左右対称の形となる。このため、この実施の形態１における半導体装置１５においてもゲート電極Ａ６の内側（両ゲート電極Ａ６の中間側）のひさし部は両方ともない（又はひさし部の長さが０である）構造としている。
ゲート長は、１マイクロメートル以下であることが好適である。
【００２０】
次に、この発明の効果を確認するためのデバイスシミュレーションによる計算結果について説明する。この発明（図１）と、比較のための従来のＴ型ゲートを使ったデュアルゲート構造（図２）とについて計算した。
【００２１】
図２において、１は基板、２はＧａＮチャネル、３はＡｌＧａＮバリア、４はソース電極、５はドレイン電極、７は保護膜、１４はひさし部、８０はゲート電極をそれぞれ示す。
【００２２】
このデバイスシミュレーションにおいて、ひさし部の長さは、それぞれ０.６５マイクロメートルとした。また、ゲート長は０．５マイクロメートル、ソース電極４とゲート電極Ａ６又はゲート電極８０との間の距離（ソース・ゲート間距離）は、それぞれ１マイクロメートル、ゲート電極Ａ６又はゲート電極８０とドレイン電極５との間の距離（ゲート・ドレイン間距離）は、それぞれ１マイクロメートルとした。今回、計算のためにこれらの数値を設定したが、これらは一例であり、他の数値でも原理的にこの発明の効果は得られる。
【００２３】
図３〜５に計算結果を示す。図３に従来とこの発明とに係るオン抵抗とゲート間距離との関係を示す。ゲート電圧０Ｖのドレイン電流−ドレイン電圧特性において、ドレイン電圧０Ｖ付近の傾きからオン抵抗を計算した。オン抵抗の値は同じゲート間距離では従来と同じである。ゲート間距離が減少するとオン抵抗は低減するが、従来では内側にもひさし部があるため、ゲート間距離を１.３マイクロメートル以下にはできない。
【００２４】
一方、この実施の形態１では内側にひさし部がないため、よりゲート間距離を小さくでき、オン抵抗を低減できる。従来ではオン抵抗は４.３オームミリメートル（ゲート間距離１.３マイクロメートルへの外挿値）であるが、この発明では例えばゲート間距離を０.１マイクロメートルまで縮めればオン抵抗を３.３オームミリメートルにでき、約２２％低減することができる。
【００２５】
図４に、従来とこの発明とに係るオフ容量とゲート間距離との関係を示す。オフ容量はゲート電圧−４０Ｖ、ドレイン電圧０Ｖ、周波数１０ＧＨｚで計算した。なお、ゲート間距離３.５及び５マイクロメートルにおけるこの発明のオフ容量は小さすぎて計算精度がでなかったため、図示していない。
図４から、ゲート間距離が増加するとオフ容量は減少することが分かる。同じゲート間距離ではこの発明の方が小さい。例えば、ゲート間距離が２マイクロメートルの場合では、この発明では０．００１７ｐＦ／ｍｍとなり、従来のオフ容量０．００４４ｐＦ／ｍｍと比べて６１パーセント低減する。図３のオン抵抗と合せて考えると同じゲート間距離であれば同じオン抵抗でオフ容量を低減することが可能である。
【００２６】
図５に、ゲートリーク電流とゲート間距離との関係を示す。ここでは、ゲート電圧−４０Ｖ、ドレイン電圧１００Ｖでのゲートリーク電流値を示す。ゲートリーク電流が小さいと耐圧や信頼性の高いデバイスができる。図５からゲートリーク電流はゲート間距離には依存しないことがわかる。しかし、この発明のゲートリーク電流は、６Ｅ−５Ａ／ｍｍと従来における２Ｅ−４Ａ／ｍｍの約１／３となっている。これからこの発明では、従来構造より耐圧及び信頼性の向上が期待できる。
【００２７】
オン抵抗は、ソース電極とドレイン電極との間の２次元電子ガスで形成される抵抗である。ゲート間距離が縮まれば、ソース電極４とドレイン電極５との間の距離（ソース・ドレイン間距離）が縮小されるためオン抵抗が小さくなると言える。一方、オフ容量及びゲートリーク電流の振舞いは単純ではない。そこで、従来とこの発明との電界分布を比較し、そのメカニズムを解析した。
【００２８】
図６に、ゲート電極Ａ６付近の電界分布を示す。まず、拡大図のゲート下の左側（図６にてＢで示す部分）に注目する。この領域では、ひさしがある従来構造よりこの発明の方が電界は強い。この実施の形態１ではゲート電極Ａ６の内側のひさしがなくなったため、ひさしからの電界が無くなり、電界緩和の効果が小さくなったことが原因である。ゲート電圧（−４０Ｖ）及びドレイン電圧（０Ｖ）は両構造において同じであるため、各端子間の電圧差は、両構造において同じである。よって、この発明においてゲート電極Ａ６の内側の下側（Ｂの領域）で電界が強くなった分、ゲート電極Ａ６の外側の下側（Ａの領域）で電界が弱くなったと考えられる。
【００２９】
Ａの領域の電界が弱くなるとドレイン電極５側に電界が広がる。例えば図６に示すように同じ電界強度となるラインまで線を書くと（Ｌ３及びＬ４）、電界が広がっている（Ｌ３の長さよりＬ４の長さが長い）ことがわかる。電界が広がっていると容量は小さいため、オフ容量は少なくなる（オフ容量はソース電極とドレイン電極との間の容量である）。ソース電極４とドレイン電極５との間に平行平板の容量があると捉えると、この発明で電極間距離が広がったというイメージである。
【００３０】
また、ゲートリーク電流はゲート電極Ａ６のドレイン電極５側の電界が強い領域から２次元電子ガスへ抜ける電子の流れである。内側のひさし部をなくすことでドレイン電極５側のゲート端での最大電界が減少したため、ゲートリーク電流が減少したと考えられる。
以上のように内側のひさし部をなくし、ゲート間距離を縮めただけの効果以外に、従来では予測することが難しい効果がこの発明では得られている。
【００３１】
次に、この実施の形態１に係る半導体装置１５の製造方法を具体的に述べる。図７（ａ）−（ｈ）は、この実施の形態に係る半導体装置１５の製造方法を説明するための図である。
図７（ａ）に示すように、基板１の上にＧａＮチャネル２、ＡｌＧａＮバリア３の半導体を結晶成長させる。結晶成長にはＭＯＣＶＤ又はＭＢＥ法を用いることができる。
【００３２】
図７（ｂ）に示すように、図７（ａ）にて結晶成長させたＡｌＧａＮバリア３上にソース電極４及びドレイン電極５を形成する。これは、写真製版と電極とのリフトオフ、又は熱処理等通常の工程にて作製可能である。
ソース電極４及びドレイン電極５の少なくとも一方の下方に高濃度不純物領域を形成してもよい。そうすることでオーミック抵抗を更に低減できるという効果がある。
【００３３】
図７（ｃ）に示すように、図７（ａ）にて結晶成長されたＡｌＧａＮバリア３上方であって、図７（ｂ）にて形成されたソース電極４とドレイン電極５との間に保護膜１０を積層する（保護膜積層ステップ）。これは熱ＣＶＤ、スパッタ、ｃａｔ−ＣＶＤ又はプラズマＣＶＤ等様々な方法を用いて形成することができる。
【００３４】
図７（ｄ）に示すように、ゲート電極Ａ６が形成される領域の保護膜１０を除去し、開口部１１を形成する（開口部形成ステップ）。これは、写真製版とエッチングといった方法を用いて形成することができる。
【００３５】
図７（ｅ）に示すように、図７（ｄ）にて形成された開口部１１の内部、及び保護膜１０の上にゲートメタル１２を堆積する（ゲートメタル堆積ステップ）。このとき、開口部１１はゲートメタル１２で埋められ、更にその上に面状にゲートメタル１２が堆積される。
図７（ｆ）に示すように、図７（ｅ）で堆積されたゲートメタル１２上であって、開口部１１の位置の上方の半導体装置１５の外側方向に重心をずらした位置に対して、レジスト１３を積層する（レジスト積層ステップ）。
【００３６】
ここで、半導体装置１５の外側方向に重心をずらす、とは、２つのレジスト１３の各重心の水平方向の位置が、それぞれの下方に形成された開口部１１の各重心より、２つのレジスト１３の中間から離れる方向にずれていることを意味する。この実施の形態１では、レジスト１３と開口部１１との中心側の面が同一平面となるようにレジスト１３を積層する。
【００３７】
このレジスト１３は、開口部１１の横方向の長さよりも長い横方向長さを有する。この方法により、内側のひさし部の長さが第１のひさし部６１の長さよりも短くなるようにゲート電極Ａ６を形成することが可能となる。
【００３８】
ここで、第１のひさし部６１の長さとは、ゲート電極Ａ６におけるソース電極４側（第１のゲート電極の場合）又はドレイン電極５側（第２のゲート電極の場合）の下端から垂直に立ち上がる面と、上端から垂直に降り下がる面との２つの面におけるＡｌＧａＮバリア３に平行な方向の距離を指し、図１においてＬ１によって示される長さを指す。
【００３９】
図７（ｇ）に示すように、レジスト１３をマスクとして用いてゲートメタル１２をエッチングにより除去する（エッチングステップ）。レジスト１３を除去すると図７（ｈ）のような形状となる。これでゲート電極Ａ６の内側にひさし部がない形状が作製できる。最後に保護膜７を堆積することで図１に示した形状が作製可能である。
【００４０】
図７（ｆ）での写真製版プロセスでは、重ね合わせの誤差によりレジスト１３の内側がその下の開口部１１の内側とずれる場合がある。このような場合は、後述の図８のような形状となる。ずれる量は写真製版の装置にもよるが通常０．２マイクロメートル以下である。
【００４１】
図７（ａ）−（ｈ）では、最初に保護膜１０に開口部１１を設け、ゲートメタル１２を堆積した後、レジスト１３をマスクとして用いてエッチングしたが、図７（ｂ）からゲート電極Ａ６となる領域を開口したパターンを作製することでも（写真製版とリフトオフプロセス）、この発明に係る半導体装置１５を製造することが可能である。
【００４２】
以上より、実施の形態１に係る半導体装置１５は、電子が走行するＧａＮチャネル２と、ＧａＮチャネル２の上方に設けられたＡｌＧａＮバリア３と、ＡｌＧａＮバリア３上でソース電極４とドレイン電極５との間に形成された第１及び第２のゲート電極（ゲート電極Ａ６）とを備え、第１又は第２のゲート電極は、ソース電極４側又はドレイン電極５側に延びる第１のひさし部６１と、第２又は第１のゲート電極側に延びる内側のひさし部とを有し、内側のひさし部の長さが第１のひさし部６１の長さより短く構成した。このために、第１及び第２のゲート電極それぞれから、他方の第２及び第１のゲート電極側に延びる（両方のゲート電極の中間の方向に延びる）内側のひさし部の長さが、当該内側のひさし部の反対側であるソース電極４側又はドレイン電極５側に延びる第１のひさし部６１の長さよりも短く（この実施の形態１においては長さが０）、ゲート間距離を短くすることができるため、オン抵抗を小さくすることができる。それらのために、オフ容量を低くすることができる半導体装置を提供することができる。
【００４３】
また、実施の形態１によれば、第１及び第２のゲート電極は第１及び第２のゲート電極間の中心に対して対称であるように構成したので、ソース電極とドレイン電極とを区別することなく使用できるという効果がある。
【００４４】
実施の形態１に係る半導体装置製造方法は、ＧａＮチャネル２の上方に設けられたＡｌＧａＮバリア３の上方に保護膜１０を積層する保護膜積層ステップと、保護膜積層ステップにて積層された保護膜７に開口部１１を形成する開口部形成ステップと、開口部形成ステップにて形成された開口部１１の内部、及び保護膜１０の上にゲートメタル１２を堆積するゲートメタル堆積ステップと、ゲートメタル堆積ステップにて堆積されたゲートメタル１２上であって開口部１１の位置の上方の半導体装置の外側方向に重心をずらした位置に対して、開口部形成ステップにて形成された開口部１１の横方向の長さよりも長いレジスト１３を積層するレジスト積層ステップと、レジスト積層ステップにて積層されたレジスト１３をマスクとして用いて、ゲートメタル堆積ステップにて堆積されたゲートメタル１２をエッチングするエッチングステップとを含んで備える。このため、内側のひさし部の長さを第１のひさし部６１の長さより短く、ゲート間距離を短くすることができるため、オン抵抗を小さくすることができる。それらのために、オフ容量を低くすることができる半導体装置製造方法を提供することができる。
【００４５】
また、実施の形態１に係る半導体装置製造方法は、ＧａＮチャネル２の上方に設けられたＡｌＧａＮバリア３の上方にフォトレジスト用のレジストパターンを形成するレジストパターン形成ステップと、レジストパターン形成ステップにて形成されたレジストパターンを使用したリフトオフにより、ソース電極４側又はドレイン電極５側に延びる第１のひさし部６１と、第２又は第１のゲート電極側に延びる、第１のひさし部６１の長さよりも短い長さを備える内側のひさし部とを有する第１及び第２のゲート電極を形成するゲート電極形成ステップとを含んで備える。内側のひさし部の長さが第１のひさし部６１の長さより短く、ゲート間距離を短くすることができるため、オン抵抗を小さくすることができる。それらのために、オフ容量を低くすることができる半導体装置製造方法を提供することができる。
【００４６】
実施の形態２．
上記実施の形態１では、効果が大きい場合（内側のひさし部の長さが０であり、ゲート電極の内側が平面となっている場合）を説明した。一方、ゲート電極は複数の工程にまたがり作製され、マスク工程も複数ある場合がある。このため、プロセスの余裕度によっては平面の形状を作製することが困難である場合もある。以下、実施の形態２では、そのような場合について説明する。
【００４７】
図８は、この実施の形態２に係る半導体装置１５の断面図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
図８にて、１は基板、２はＧａＮチャネル（ＧａＮチャネル層）、３はＡｌＧａＮバリア（バリア層）、４はソース電極、５はドレイン電極、７は保護膜、８はゲート電極Ｂ（第１のゲート電極、第２のゲート電極）、１５は半導体装置、６１は第１のひさし部及び６２は第２のひさし部をそれぞれ示す。
【００４８】
ゲート電極Ｂ８は、ＡｌＧａＮバリア３上方でソース電極４とドレイン電極５との間に２個形成される。ここで、２つのゲート電極Ｂ８のうちソース電極４側のゲート電極Ｂ８を第１のゲート電極、ドレイン電極５側のゲート電極Ｂ８を第２のゲート電極と称する。当該第１及び第２のゲート電極は、ソース電極４側又はドレイン電極５側に延びる第１のひさし部６１と、第２又は第１のゲート電極側に延びる第２のひさし部６２とを有する。第２のひさし部６２の長さは、第１のひさし部６１の長さより短い。
【００４９】
ここで、第１のひさし部６１の長さとは、ゲート電極Ｂ８におけるソース電極４側（第１のゲート電極の場合）又はドレイン電極５側（第２のゲート電極の場合）の下端から垂直に立ち上がる面と、上端から垂直に降り下がる面との２つの面におけるＡｌＧａＮバリア３に平行な方向の距離を指し、図８においてＬ１によって示される長さを指す。
【００５０】
第２のひさし部６２の長さとは、ゲート電極Ｂ８におけるドレイン電極５側（第１のゲート電極の場合）又はソース電極４側（第２のゲート電極の場合）の下端から垂直に立ち上がる面と、上端から垂直に降り下がる面との２つの面におけるＡｌＧａＮバリア３に平行な方向の距離を指し、図８においてＬ２によって示される長さを指す。
【００５１】
より具体的には、この実施の形態２における、ソース電極４側に設置されているゲート電極Ｂ８（第１のゲート電極）は、その上部におけるソース電極４側にソース電極４の方向に突出した第１のひさし部６１が形成されている。第１のゲート電極のドレイン電極５側（第２のゲート電極側）の上部には、ドレイン電極５の方向に突出した第２のひさし部６２が形成されている。
【００５２】
また、ドレイン電極５側に設置されているゲート電極Ｂ８（第２のゲート電極）は、その上部におけるドレイン電極５側にドレイン電極５の方向に突出した第１のひさし部６１が形成されている。第２のゲート電極のソース電極４側の上部には、ソース電極４の方向に突出した第２のひさし部６２が形成されている。第１のひさし部６１の長さは、第２のひさし部６２の長さより長い。
【００５３】
第２のひさし部６２の長さの絶対値は、０.２マイクロメートル以下が好適である。第２のひさし部６２の長さは、負、すなわち上部がひっこんでいるような形状であっても良い。
また、図８では段差が１カ所しかない場合を示したが、２カ所以上あっても実効的な長さが内側で短ければ良い。
【００５４】
実施の形態１で述べたようにこの発明のメカニズムは明確であり、ゲート電極Ｂ８の外側に形成された第１のひさし部６１の長さより内側に形成された第２のひさし部６２の長さが短くなっていればこの実施の形態２に係る半導体装置１５でも、上記実施の形態１で説明したものと同様の効果を得ることが可能である。
【００５５】
次に、この実施の形態２に係る半導体装置１５の製造方法について説明する。
上記実施の形態１にて説明した図７（ｆ）にて、レジスト１３を積層する位置を内側又は外側にずらす。それ以外は、図７を用いて説明した方法と同様の方法によって製造することができる。
【００５６】
以上より、実施の形態２に係る半導体装置１５は、電子が走行するＧａＮチャネル２と、ＧａＮチャネル２の上方に設けられたＡｌＧａＮバリア３と、ＡｌＧａＮバリア３上でソース電極４とドレイン電極５との間に形成された第１及び第２のゲート電極（ゲート電極Ｂ８）とを備え、第１又は第２のゲート電極は、ソース電極４側又はドレイン電極５側に延びる第１のひさし部６１と、第２又は第１のゲート電極側に延びる第２のひさし部６２とを有し、第２のひさし部６２の長さが第１のひさし部６１の長さより短くなるように構成した。このため、第１及び第２のゲート電極それぞれから、他方の第２及び第１のゲート電極側に延びる（両方のゲート電極の中間の方向に延びる）第２のひさし部６２の長さが、当該第２のひさし部６２の反対側であるソース電極４側又はドレイン電極５側に延びる第１のひさし部６１の長さよりも短く、ゲート間距離を短くすることができるため、オン抵抗を小さくすることができる。それらのために、オフ容量を低くすることができる半導体装置を提供することができる。
【００５７】
また、実施の形態２によれば、第１及び第２のゲート電極の第２のひさし部の長さは０以下であってもよい。このような構成であっても、オン抵抗を小さくすることができ、またオフ容量を低くすることができる半導体装置を提供することができる。
【００５８】
実施の形態３．
上記実施の形態１及び２では、ゲート電極が２つある場合について説明した。しかしゲート電極は３つ以上あってもよい。以下、実施の形態３ではゲート電極が３つ以上ある例について説明する。
【００５９】
図９は、この実施の形態３に係る半導体装置１５の断面図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
図９にて、１は基板、２はＧａＮチャネル（ＧａＮチャネル層）、３はＡｌＧaＮバリア（バリア層）、４はソース電極、５はドレイン電極、６はゲート電極Ａ（第１及び第２のゲート電極）、７は保護膜、９はゲート電極Ｃ（第３のゲート電極）、１５は半導体装置、６１は第１のひさし部をそれぞれ示す。
【００６０】
ゲート電極Ｃ９は、２つのゲート電極Ａ６の間に形成される。図９では、ゲート電極Ｃ９の断面形状が長方形である例を示したが、全体の構造が左右対称になれば良く、断面形状がＴ型であっても良い。さらにゲート電極Ｃ９はゲート電極Ａ６と異なる電位を印加できるように構成しても良い。異なる電位を印加できる構成とすることで、ゲート電極Ａ６の間の電界を制御でき、耐圧とオン抵抗とを制御できる。このため、より適用範囲の広いスイッチが作製できるという効果がある。
【００６１】
ゲート電極Ｃ９にピンチオフ電圧以下の電圧を印加することで、耐圧が向上する。逆にゲート電極Ｃ９に正の電圧を印加すると２次元電子ガス濃度が高まるので、オン抵抗を低減できるという効果がある。
また、ゲート電極は４つ以上あってもよい。上記実施の形態１及び２にて、ゲート電極が２つある場合について説明した。この実施の形態３で説明したように、ゲート電極が３つ以上あっても上記実施の形態１及び２と同様の効果を得ることができる。
【００６２】
次に、この実施の形態３に係る半導体装置１５の製造方法について説明する。
上記実施の形態１にて説明した図７（ｄ）にて、開口部１１を３か所、又はそれ以上の所望の数形成し、図７（ｆ）にて、レジスト１３を３か所又はそれ以上の所望の数残す。それ以外は、図７を用いて説明した方法と同様の方法によって製造することができる。
【００６３】
以上より、実施の形態３に係る半導体装置１５は、ＡｌＧａＮバリア３上で第１及び第２のゲート電極（ゲート電極Ａ６）の間に第３のゲート電極（ゲート電極Ｃ９）が形成されている構成とした。このため、上記実施の形態１で説明した効果に加えて、第３のゲート電極に、第１及び第２のゲート電極とは異なる電位を印加して耐圧とオン抵抗を制御することで、適用範囲の広いスイッチを作製できるという効果がある。
【００６４】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００６５】
１ 基板、 ２ ＧａＮチャネル（ＧａＮチャネル層）、 ３ ＡｌＧａＮバリア（バリア層）、 ４ ソース電極、 ５ ドレイン電極、 ６ ゲート電極Ａ（第１のゲート電極、第２のゲート電極）、 ７ 保護膜、 ８ ゲート電極Ｂ（第１のゲート電極、第２のゲート電極）、 ９ ゲート電極Ｃ（第３のゲート電極）、 １０ 保護膜、 １１ 開口部、 １２ ゲートメタル、１３ レジスト、１５ 半導体装置、６１ 第１のひさし部、６２ 第２のひさし部。
【特許請求の範囲】
【請求項１】
電子が走行するＧａＮチャネル層と、前記ＧａＮチャネル層の上方に設けられたバリア層と、前記バリア層上でソース電極とドレイン電極との間に形成された第１及び第２のゲート電極とを備える半導体装置において、
前記第１又は第２のゲート電極は、前記ソース電極側又は前記ドレイン電極側に延びる第１のひさし部と、前記第２又は第１のゲート電極側に延びる第２のひさし部とを有し、前記第２のひさし部の長さが前記第１のひさし部の長さより短いことを特徴とする半導体装置。
【請求項２】
前記第１及び第２のゲート電極は前記第１及び第２のゲート電極間の中心に対して対称であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１及び第２のゲート電極の第２のひさし部の長さは０以下であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記バリア層上で前記第１及び第２のゲート電極の間に第３のゲート電極が形成されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
ＧａＮチャネル層の上方に設けられたバリア層の上方に保護膜を積層する保護膜積層ステップと、
前記保護膜積層ステップにて積層された保護膜に開口部を形成する開口部形成ステップと、
前記開口部形成ステップにて形成された開口部の内部、及び前記保護膜の上にゲートメタルを堆積するゲートメタル堆積ステップと、
前記ゲートメタル堆積ステップにて堆積されたゲートメタル上であって前記開口部の位置の上方の半導体装置の外側方向に重心をずらした位置に対して、前記開口部形成ステップにて形成された開口部の横方向の長さよりも長いレジストを積層するレジスト積層ステップと、
前記レジスト積層ステップにて積層されたレジストをマスクとして用いて、前記ゲートメタル堆積ステップにて堆積されたゲートメタルをエッチングするエッチングステップと、
を含んで備える半導体装置製造方法。
【請求項６】
ソース電極とドレイン電極との間に第１及び第２のゲート電極を備える半導体装置の製造方法であって、
ＧａＮチャネル層の上方に設けられたバリア層の上方にフォトレジスト用のレジストパターンを形成するレジストパターン形成ステップと、
前記レジストパターン形成ステップにて形成されたレジストパターンを使用したリフトオフにより、前記ソース電極側又はドレイン電極側に延びる第１のひさし部と、前記第２又は第１のゲート電極側に延びる、前記第１のひさし部の長さよりも短い長さを備える第２のひさし部とを有する第１及び第２のゲート電極を形成するゲート電極形成ステップと、
を含んで備える半導体装置製造方法。
【請求項１】
電子が走行するＧａＮチャネル層と、前記ＧａＮチャネル層の上方に設けられたバリア層と、前記バリア層上でソース電極とドレイン電極との間に形成された第１及び第２のゲート電極とを備える半導体装置において、
前記第１又は第２のゲート電極は、前記ソース電極側又は前記ドレイン電極側に延びる第１のひさし部と、前記第２又は第１のゲート電極側に延びる第２のひさし部とを有し、前記第２のひさし部の長さが前記第１のひさし部の長さより短いことを特徴とする半導体装置。
【請求項２】
前記第１及び第２のゲート電極は前記第１及び第２のゲート電極間の中心に対して対称であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１及び第２のゲート電極の第２のひさし部の長さは０以下であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記バリア層上で前記第１及び第２のゲート電極の間に第３のゲート電極が形成されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
ＧａＮチャネル層の上方に設けられたバリア層の上方に保護膜を積層する保護膜積層ステップと、
前記保護膜積層ステップにて積層された保護膜に開口部を形成する開口部形成ステップと、
前記開口部形成ステップにて形成された開口部の内部、及び前記保護膜の上にゲートメタルを堆積するゲートメタル堆積ステップと、
前記ゲートメタル堆積ステップにて堆積されたゲートメタル上であって前記開口部の位置の上方の半導体装置の外側方向に重心をずらした位置に対して、前記開口部形成ステップにて形成された開口部の横方向の長さよりも長いレジストを積層するレジスト積層ステップと、
前記レジスト積層ステップにて積層されたレジストをマスクとして用いて、前記ゲートメタル堆積ステップにて堆積されたゲートメタルをエッチングするエッチングステップと、
を含んで備える半導体装置製造方法。
【請求項６】
ソース電極とドレイン電極との間に第１及び第２のゲート電極を備える半導体装置の製造方法であって、
ＧａＮチャネル層の上方に設けられたバリア層の上方にフォトレジスト用のレジストパターンを形成するレジストパターン形成ステップと、
前記レジストパターン形成ステップにて形成されたレジストパターンを使用したリフトオフにより、前記ソース電極側又はドレイン電極側に延びる第１のひさし部と、前記第２又は第１のゲート電極側に延びる、前記第１のひさし部の長さよりも短い長さを備える第２のひさし部とを有する第１及び第２のゲート電極を形成するゲート電極形成ステップと、
を含んで備える半導体装置製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１９０９９６（Ｐ２０１２−１９０９９６Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１１−５３０５６（Ｐ２０１１−５３０５６）
【出願日】平成２３年３月１０日（２０１１．３．１０）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２３年３月１０日（２０１１．３．１０）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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