【課題】高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現する。
【解決手段】化合物半導体装置を、キャリア走行層２及びキャリア供給層３を含む窒化物半導体積層構造４と、窒化物半導体積層構造の上方に設けられたソース電極５及びドレイン電極６と、窒化物半導体積層構造の上方のソース電極とドレイン電極との間に設けられたゲート電極７と、ゲート電極とドレイン電極との間に少なくとも一部が設けられたフィールドプレート８と、窒化物半導体積層構造の上方に形成された複数の絶縁膜９、１０とを備えるものとし、フィールドプレートとドレイン電極との間でゲート電極の近傍よりも複数の絶縁膜の界面の数を少なくする。 （もっと読む）

【課題】閾値変動を抑えつつ、ゲートリーク電流を低減させた窒化物半導体ＨＥＭＴ。
【解決手段】窒化物系半導体で形成された半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を備え、ゲート絶縁膜は、酸窒化膜で形成された第１絶縁膜と、タンタル、ハフニウム、ハフニウムアルミニウム、ランタン、およびイットリウムの少なくとも１つを含む第２絶縁膜と、を有する半導体装置を提供する。 （もっと読む）

【課題】半導体スイッチのチップサイズを大きくすることなく、高調波特性を改善する。
【解決手段】ＦＥＴ１において、化合物半導体基板上に形成され、所定の間隔を隔てて互いに平行状に設けられる複数のソース電極６を有するソース配線３と、化合物半導体基板上に形成され、所定の間隔を隔てて互いに平行状に設けられて複数のソース電極６に対して並列方向に交互に配置される複数のドレイン電極７を有するドレイン配線４と、化合物半導体基板上に形成され、少なくとも前記並列方向に互いに隣り合うソース電極６とドレイン電極７との電極間に位置する部分を有するゲート配線５と、ゲート配線５が形成される領域にてゲート配線５下に形成され、複数のソース電極６と複数のドレイン電極７との各電極間に独立して設けられる複数の埋め込みゲート層８とを備えた。 （もっと読む）

【課題】ノーマリ・オフ動作に適したＭＩＳ型を採用するも、電流コラプス特性を大幅に向上させて、デバイス効率及び耐圧に優れた信頼性の高い化合物半導体装置を実現する。
【解決手段】化合物半導体積層構造２と、化合物半導体積層構造２上に形成されたゲート絶縁膜６と、ゲート電極７とを含み、ゲート電極７は、ゲート絶縁膜６上に形成されたゲート基部７ａと、ゲート基部７ａ上に形成されたゲート傘部７ｂとを有しており、ゲート傘部７ｂの下面が化合物半導体積層構造２とショットキー接触する。 （もっと読む）

【課題】材料の熱膨張係数の差に起因する反り等を抑制することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】基板１と、基板１上方に形成された電子走行層２と、電子走行層２上方に形成された電子供給層３と、が設けられている。基板１の表面に、電子走行層２よりも熱膨張係数が小さい第１の領域１ｂと、電子走行層２よりも熱膨張係数が大きい第２の領域１ａと、が混在する。 （もっと読む）

【課題】配管パージ等の作業を行うことなく、電気的特性等に影響を与える残留したＴｅやＳｅのエピタキシャル層中への混入を防止できるトランジスタ用エピタキシャルウェハを提供する。
【解決手段】基板１００と化合物半導体層２００とコンタクト層３００とを有し、コンタクト層３００は、ｎ型不純物としてＴｅ又はＳｅがドーピングされたＩｎ組成比ｘが０．３≦ｘ≦０．６で一定のｎ型ＩｎＧａＡｓ層からなり、ｎ型ＩｎＧａＡｓ層は、ｎ型不純物濃度が１．０×１０¹⁹ｃｍ^-3以上５．０×１０¹⁹ｃｍ^-3以下で、且つ、炭素濃度が１．０×１０¹⁶ｃｍ^-3以上３．０×１０¹⁸ｃｍ^-3以下であり、化合物半導体層２００は、バッファ層４００を備え、バッファ層４００は、アンドープＡｌＡｓ層からなる第１バッファ層４０１と、Ａｌ組成比ｙが０＜ｙ＜１のアンドープＡｌＧａＡｓ層からなる第２バッファ層４０２とからなるものである。 （もっと読む）

【課題】チャネル内へのキャリアの閉じ込めを改善すること。
【解決手段】へテロ接合トランジスタは、ＩＩＩ族窒化物を含むチャネル層１４と、チャネル層の上のＩＩＩ族窒化物を含む障壁層１６と、チャネル層１４が障壁層１６とエネルギー障壁３８との間にあるようにした、チャネル層１４の上のインジウムを有するＩＩＩ族窒化物の層を含むエネルギー障壁とを備えることができる。障壁層１６は、チャネル層よりも大きなバンドギャップを有することができ、エネルギー障壁３８のインジウム（Ｉｎ）の濃度はチャネル層１４のインジウム（Ｉｎ）の濃度よりも高い可能性がある。 （もっと読む）

【課題】工程増を最小限とした簡便な手法で、素子形成領域における化合物半導体と同時に、しかもその結晶性を損なうことなく確実な素子分離を実現し、信頼性の高い化合物半導体装置を実現する。
【解決手段】Ｓｉ基板１上の素子分離領域に初期層３を選択的に形成し、初期層３上を含むＳｉ基板１上の全面に化合物半導体の積層構造４を形成して、積層構造４は、素子分離領域では初期層３と共に素子分離構造４Ｂとなり、素子形成領域ではソース電極５、ドレイン電極６及びゲート電極７が形成される素子形成層４Ａとなる。 （もっと読む）

【課題】ＨＥＭＴの移動度の低下を抑制することが可能なトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】高電子移動度トランジスタ構造層３を、気相成長法により成長温度６００℃以上７５０℃以下、Ｖ／III比１５０以下の条件で成長し、バイポーラトランジスタ構造層４を、気相成長法により成長温度４００℃以上６００℃以下、Ｖ／III比７５以下の条件で成長し、さらにノンアロイ層１８を、３８０℃以上４５０℃以下の成長温度で成長する。 （もっと読む）

【課題】低消費電力・低電圧動作で、高利得・低歪特性を有し、かつ低コスト化が実現可能な半導体装置とその製造方法を提供する。
【解決手段】本発明に係る半導体装置のｐチャネルＦＥＴ２は、ソース／ドレインを形成する高濃度ｐ型半導体層３３と、その直下層に配設された低濃度ｐ型半導体層３２と、高濃度ｐ型半導体層３３上に形成された第１電極層４１と、低濃度ｐ型半導体層３２の下方に形成され、ゲートとなる高濃度ｎ型半導体層２２と、その上に形成された第２電極層４２とを備える。ｎチャネルＦＥＴ３は、ソース／ドレインを形成する高濃度ｎ型半導体層２２と、ゲートを形成する高濃度ｐ型半導体層３３と、その下方に形成された低濃度ｎ型半導体層２１と、第１電極層４２と、第２電極層４２とを備える。 （もっと読む）

【課題】より高い破壊電圧およびより低いオン抵抗を含み、高周波数において十分に機能
するパワースイッチングデバイスを提供する。
【解決手段】多重フィールドプレートトランジスタが、活性領域、ならびにソース、ドレ
イン、およびゲートを含む。第１のスペーサ層が、活性領域の上方でソースとゲートの間
にあり、第２のスペーサ層が、活性領域の上方でドレインとゲートの間にある。第１のス
ペーサ層上の第１のフィールドプレート、及び第２のスペーサ層上の第２のフィールドプ
レートが、ゲートに接続される。第３のスペーサ層が、第１のスペーサ層、第２のスペー
サ層、第１のフィールドプレート、ゲート、および第２のフィールドプレート上にあり、
第３のフィールドプレートが、第３のスペーサ層上にあり、ソースに接続される。 （もっと読む）

【課題】より高い破壊電圧およびより低いオン抵抗を含み、高周波数において十分に機能
するパワースイッチングデバイスを提供する。
【解決手段】多重フィールドプレートトランジスタが、活性領域、ならびにソース、ドレ
イン、およびゲートを含む。第１のスペーサ層が、活性領域の上方でソースとゲートの間
にあり、第２のスペーサ層が、活性領域の上方でドレインとゲートの間にある。第１のス
ペーサ層上の第１のフィールドプレート、及び第２のスペーサ層上の第２のフィールドプ
レートが、ゲートに接続される。第３のスペーサ層が、第１のスペーサ層、第２のスペー
サ層、第１のフィールドプレート、ゲート、および第２のフィールドプレート上にあり、
第３のフィールドプレートが、第３のスペーサ層上にあり、ソースに接続される。 （もっと読む）

【課題】導体ベースプレートと金属外壁との熱膨張係数が異なることに伴う、銀ロウ付けする際の導体ベースプレートの反りを抑制したパッケージを提供する。
【解決手段】導体ベースプレートと、導体ベースプレート上に配置された半導体装置と、半導体装置を内在し、導体ベースプレート上に配置され、導体ベースプレートと接する面に複数の開放部を有する金属壁と、開放部を充填するブロックとを備えるパッケージ。 （もっと読む）

【課題】中間層の一部が露出している支持基板であっても、それに適切な処理を加えることにより、半導体デバイスを歩留まりよく製造することができる半導体デバイスの製造方法およびエピタキシャル成長用の支持基板を提供する。
【解決手段】本半導体デバイスの製造方法は、少なくとも１層のＩＩＩ族窒化物半導体層４０をエピタキシャル成長させることができる下地基板１０と、下地基板１０上に全面的に配置された中間層２０と、中間層２０上に部分的に配置されたＧａＮ層３０ａとを含み、ＧａＮ層３０ａと中間層２０の一部とが露出している支持基板２を形成する工程と、支持基板２の中間層２０が露出している部分２０ｐ，２０ｑ，２０ｒを選択的に除去することにより、下地基板１０の一部を露出させる工程と、ＧａＮ層３０ａ上に、ＩＩＩ族窒化物半導体層をエピタキシャル成長させる工程と、を備える。 （もっと読む）

【課題】不純物のメモリー効果を低減できる高電子移動度トランジスタ用エピタキシャルウェハの製造方法、及び高電子移動度トランジスタ用エピタキシャルウェハを提供する。
【解決手段】本発明に係る高電子移動度トランジスタ用エピタキシャルウェハの製造方法は、Ａｌ_ｘＧａ_１−ｘＡｓ（ただし、０≦ｘ≦０．３）からなるバッファ層と、バッファ層の上方に設けられ、Ｓｅ又はＴｅを含むコンタクト層２０とを備えた高電子移動度トランジスタ用エピタキシャルウェハの製造方法であって、６００℃以上７５０℃以下の成長温度、２０以上２００以下のＶ／ＩＩＩ比の成長条件下で、バッファ層の酸素濃度を２．０Ｅ１６ｃｍ^−３以下に制御してバッファ層を単結晶基板上に形成するバッファ層形成工程と、３５０℃以上５００℃以下の成長温度で、コンタクト層２０の表面の表面粗さＲａを０．５ｎｍ以上５．０ｎｍ以下の範囲に制御してコンタクト層２０を形成するコンタクト層形成工程とを備える。 （もっと読む）

【課題】電界集中を緩和させることにより、高耐圧、高信頼性を得ることが可能な半導体装置とその製造方法を提供する。
【解決手段】本発明の実施形態は、半導体基板と、半導体基板上に設けられるゲート電極と、ゲート電極を挟んで半導体基板上に設けられるソース電極及びドレイン電極と、ゲート電極の少なくともドレイン電極側のエッジの下部に設けられるリセスと、を備える。 （もっと読む）

【課題】フェルミ準位ピン止めが低減された化合物半導体を用いたＭＯＳ型の化合物半導体装置がより容易に製造できるようにする。
【解決手段】化合物半導体からなる第１半導体層１０１を形成し、次に、第１半導体層１０１より小さいバンドギャップエネルギーの化合物半導体からなる臨界膜厚以下の第２半導体層１０２を、第１半導体層１０１の上に接して形成し、次に、第２半導体層１０２の上にアモルファス状態の金属酸化物からなる絶縁層１０３を形成する。 （もっと読む）

【課題】ＧａＡｓ基板からＨＢＴ構造層に伝搬する転位を抑制したトランジスタ素子及びトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】ＧａＡｓ基板２上に高電子移動度トランジスタ構造層３が形成され、高電子移動度トランジスタ構造層３上にヘテロバイポーラトランジスタ構造層４が形成されたトランジスタ素子において、ＧａＡｓ基板２の転位密度が１０，０００／ｃｍ²以上１００，０００／ｃｍ²以下であり、高電子移動度トランジスタ構造層３とヘテロバイポーラトランジスタ構造層４との間に、ＩｎＧａＰからなるエッチングストッパ層１２と、エッチングストッパ層１２上に設けられたＧａＡｓからなる安定化層２１と、を設けたものである。 （もっと読む）

【課題】電流電圧のパルス特性を向上させて電流電圧のＤＣ特性に近づける。
【解決手段】半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ゲート絶縁膜上に設けられ、ゲート絶縁膜上におけるゲート電極の端部の少なくとも一部においてゲート電極と接するゲート境界膜と、を備え、ゲート境界膜およびゲート絶縁膜は、同種の絶縁材料を含む半導体装置を提供する。ゲート電極およびゲート境界膜上に設けられた絶縁性の保護膜を更に備え、保護膜は、ゲート境界膜およびゲート絶縁膜とは別種の絶縁材料を含んでよい。 （もっと読む）

【課題】ノーマリオフ動作を容易に実現することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】基板１上方に形成されたＡｌＧａＮ層３と、ＡｌＧａＮ層３上に形成されたＡｌＧａＮ層４と、ＡｌＧａＮ層４上に形成された電子走行層５と、電子走行層５上方に形成された電子供給層６と、が設けられている。ＡｌＧａＮ層３の組成をＡｌ_x1Ｇａ_1-x1Ｎ、ＡｌＧａＮ層４の組成をＡｌ_x2Ｇａ_1-x2Ｎと表すと、「０≦ｘ１＜ｘ２≦１」の関係が成り立つ。ＡｌＧａＮ層４の上面には、ＡｌＧａＮ層４の下面に存在する正の電荷よりも多くの負の電荷が存在している。 （もっと読む）