【課題】より高耐圧化を図ることのできる半導体装置およびその製造方法を提供する。
【解決手段】Ｐ型の半導体支持基板１１にあって埋込絶縁膜１２に接する部位に、該埋込絶縁膜１２によってＳＯＩ層１３とは電気的に分離された状態で埋め込み形成されるＮ型の不純物拡散領域２１とＰ型の半導体支持基板１１とからなるＰＮ接合ダイオード２２を形成した。そして、このＰＮ接合ダイオード２２に対して、ドレイン電圧Ｖｄよりも低い逆方向電圧を印加するようにした。 （もっと読む）

本発明は、絶縁トレンチ（１０、１０’）の危険領域（交差部および合流部）の絶縁特性が改善される絶縁トレンチ構造および対応するレイアウトを提供する。絶縁されなければならない半導体区域の面取りされ、および／または丸み付けされた角部領域（１０ａ、１０ｂ）が作製され、危険な遷移領域での有効トレンチ幅を適合させるために中心アイランド（１８、１８’）を設けることによって、エッチングおよび充填状態が危険領域の外側の領域と同様に調整される。それによって、絶縁トレンチ構造は、それぞれの素子を有する互いに電気的に絶縁されなければならない区域（１２、１２’）間に高い電圧差が生ずる半導体素子配置（スマートパワーの用途）用の絶縁トレンチ構造に特に適している。パワー素子を小信号素子と共に同じチップ上に集積可能である。
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【課題】キンクの発生や、動作耐圧の低下を防止するとともに、動作特性にばらつきを生じない半導体装置を提供する。
【解決手段】ＰＭＯＳトランジスタＰ１では、ソース・ドレイン領域がゲート幅方向に沿って４分割され、４つの独立したソース領域１２の配列と、４つの独立したドレイン領域１３の配列とを有している。４つのソース領域１２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられており、当該部分トレンチ分離絶縁膜ＰＴはゲート電極Ｇ１の下方に形成されるチャネル領域をチャネル長方向に横切って分割するように配設されている。ソース領域１２のゲート電極Ｇ１とは反対側の側面に接するようにＮ型不純物を比較的高濃度に含んだボディ固定領域１４が設けられ、ボディ固定領域１４からウエル領域１５を通じてボディ領域１１の電位を固定する構成となっている。 （もっと読む）

【課題】基板断面の縦方向における耐圧を改善し、７００Ｖ以上の高い耐圧を有する半導体装置およびその製造方法を提供する。
【解決手段】埋め込み酸化膜３上にあるＳＯＩ層１ａの表層部に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成されてなる半導体装置１０であって、シリコン（Ｓｉ）より誘電率の低い低誘電率領域５が、埋め込み酸化膜３に当接して、ＬＤＭＯＳのソースＳとドレインＤの間で形成されてなる半導体装置とする。 （もっと読む）

【課題】ＬＯＣＯＳ酸化膜が存在しない領域よりも先にＬＯＣＯＳ酸化膜が存在する領域が空乏化し、ソースからドレインに流れる電流経路の途中で電界方向が逆となり、この領域が高抵抗領域化し、電圧電流特性の劣化を引き起こし、ＯＮ抵抗の増大を招いている。
【解決手段】Ｐ型半導体基板１上のＮ^- 型ウェル拡散層２中に形成されたドレインＰ⁺ 型拡散層６とソースＰ⁺ 型拡散層７と、ＬＯＣＯＳ酸化膜５と、ゲート酸化膜８と、ゲート電極９と、ドレインＰ⁺ 型拡散層６の底面部からゲート酸化膜９下に達する電界緩和用の低濃度Ｐ^- 型拡散層３と、低濃度Ｐ^- 型拡散層３内に形成された中濃度Ｐ^- 型拡散層４とを備え、ゲート電極９下部の低濃度Ｐ^- 型拡散層３における表面部分で、低濃度Ｐ^- 型拡散層３におけるＬＯＣＯＳ酸化膜５が存在しない領域Ａの長さＬ_AをＬＯＣＯＳ酸化膜５の存在する領域Ｂの長さＬ_B よりも長くしてある。 （もっと読む）

【課題】レトログレード領域を備える横型ＤＭＯＳトランジスタ及びその製造方法を提供する。
【解決手段】表面に隣接したソース領域及びドレイン領域と、ソース領域とドレイン領域との間のドリフト領域とを備える半導体基板を備え、ドリフト領域は、ドリフト領域の不純物濃度のピークが半導体基板の表面から離れて位置するように不純物濃度の分布を有することを特徴とするＭＯＳトランジスタである。ドリフト領域は、半導体基板の表面下で一定の距離ほど離れているレトログレード領域を備え、ドリフト領域の不純物濃度のピークは、レトログレード領域の一部内に提供される。 （もっと読む）

【課題】チャネル層における電流集中に起因したチャネル層の導電性の劣化を緩和するとともに、狭い領域においても対応可能な高品質な薄膜トランジスタおよびこれを用いた画像表示装置を提供すること。
【解決手段】ゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたチャネル層と、前記チャネル層上に形成されたソース・ドレイン電極と、を備え、前記ソース・ドレイン電極は、チャネル幅方向の両端部が曲線形状を呈するとともに、前記チャネル幅方向の中央部において略等しいチャネル長を有する。 （もっと読む）

【課題】
エッチャントとして特定のガスを使用して、その添加量を厳密に制御することなく、膜の加工両端部を基板から離間するにつれて両端部間の距離が短くなるようなテーパー形状とし、当該テーパーの角度を所望の角度とすることが可能な膜のパターン形成方法を提供すること。
【解決手段】
本発明に係る一の態様の膜のパターン形成方法は、基板上に膜４、５を形成し、膜４、５の上層に、第１マスキング層１０とその上層の第２マスキング層１１とを、当該第２マスキング層１１が第１マスキング層１０端から突出する庇部を有するようにパターン形成し、膜４、５の上層に第１マスキング層１０及び第２マスキング層１１のパターンが形成されている状態において、膜４、５をエッチングしてパターニングする。
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【課題】電圧ノイズ等による誤動作が防止されると共に、ＬＤＭＯＳの耐圧低下が抑制された半導体装置を提供する。
【解決手段】埋め込み酸化膜３ａを有するＳＯＩ基板のＳＯＩ層１ｂに、第１絶縁分離トレンチＺ１により取り囲まれて絶縁分離されたＮｃｈＬＤＭＯＳ２０ａが形成され、第１絶縁分離トレンチＺ１を取り囲んで、第２絶縁分離トレンチＺ２が形成され、第１絶縁分離トレンチＺ１と第２絶縁分離トレンチＺ２との間で、フィールド領域２０Ｆが形成されてなる半導体装置２０であって、埋め込み酸化膜上３ａにＳＯＩ層１ｂと同じ導電型で不純物濃度が高い高濃度不純物層１ｃが形成されてなり、フィールド領域２０Ｆが、ＮｃｈＬＤＭＯＳ２０ａのソース電位と同電位に設定されてなる半導体装置２０とする。 （もっと読む）

本発明は、基板(11)と、少なくとも１つの半導体素子（T）が設けられたシリコンを具える半導体本体(12)とを有する半導体デバイス(10)を製造する方法であって、シリコンを具えるエピタキシャル半導体層(1)を、第１の半導体基板(14)上で成長させ、前記エピタキシャル層(1)内に、分割領域(2)を形成し、前記第１の基板(14)の、前記分割領域(2)を設けた前記エピタキシャル層(1)の側に、第２の基板(11)を、前記エピタキシャル層(1)との間に電気絶縁領域(3)を介在させて、ウェハ結合によって結合し、このように形成した構造体を、前記分割領域(2)の位置で分割し、その結果、前記第２の基板(11)が、前記絶縁領域(3)上に、前記半導体素子（T）が形成される前記半導体本体(12)を形成する前記エピタキシャル層の一部分（1A）を有する前記基板(11)を形成する、半導体デバイスの製造方法に関するものである。本発明によれば、エピタキシャル層(1)の厚さを３μｍより厚く選択する。厚さが５〜１５μｍであることが好適である。最良の結果は、７〜１３μｍの厚さのときに得られる。デバイス10、特に高電圧ＦＥＴが、高い歩留まりでかつ均一特性（例えばリーク電流）で容易に得られる。本発明はＳＯＩ構造12の製造方法およびこの方法で得られるＳＯＩ構造12も含む。
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【課題】 電界効果型トランジスタ及びその製造方法に関し、容量の増加を招かず、ゲート−ドレイン間に低抵抗な微細な電界緩和用電極を設ける。
【解決手段】 ゲート−ドレイン間に金属的性質を示すカーボンナノチューブからなる電界緩和用電極８を設ける。 （もっと読む）

【課題】 次世代型の微細化に対応可能な高耐圧系のＭＩＳ型素子を有する半導体装置及
びその製造方法、ＭＩＳ型高耐圧トランジスタを提供する。
【解決手段】 ＳＯＩ基板における半導体領域１２は、水平方向と比べて高さ方向に大き
いチャネル部１３を有する。ゲート電極１５は、半導体領域１２におけるチャネル部１３
の上面及び左右側面にゲート絶縁膜１４を介して接する。チャネル部１３を隔てた両側の
半導体領域１２にソース／ドレイン電極用のＮ型不純物拡散層１６１，１６２が形成され
ている。ドレイン領域側のゲート電極１５の端部近傍に沿う半導体領域１２の上面及び左
右側面の部分はゲート絶縁膜１４よりも厚い選択的絶縁膜１７１で覆われ、選択的絶縁膜
１７１下には、低濃度Ｎ⁻型不純物拡散層１７２が形成される（オフセット構造１７）。 （もっと読む）

【課題】 高アバランシェ耐量と低オン抵抗性とを有する窒化物半導体素子を提供する。
【解決手段】 窒化物半導体からなる第1の半導体層と、前記第1の半導体層の上に設けられ前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、を有する積層体と、前記積層体の主面上の第１の領域に直接もしくは絶縁膜を介して設けられた制御電極と、前記積層体の主面上の前記第１の領域の両端に隣接する第２及び第３の領域にそれぞれ設けられた第１及び第２の主電極と、前記積層体の主面上において前記第２の主電極を挟んで前記制御電極とは反対側に設けられた第３の主電極と、を備えたことを特徴とする窒化物半導体素子を提供する。 （もっと読む）

【課題】無線通信によりデータの交信が可能な半導体装置において、半導体装置内の回路が過電圧により破壊されることを防止する。
【解決手段】半導体装置内のアナログ回路部、特に高周波回路、電源回路及びデータ復調回路で使用しているトランジスタと、デジタル回路部（ロジック回路部）で使用しているトランジスタとにおいて、アナログ回路部内のトランジスタのゲート長をデジタル回路部内のトランジスタのゲート長以上とする。こうして、過電圧が供給された際にゲート長の長いアナログ回路で電圧を緩和し、当該アナログ回路から出力された信号が入力されるデジタル回路部において、トランジスタ等の回路内の素子が破壊されるのを防止する。また、アナログ回路部、特に電源回路及びデータ復調回路は周波数の速い動作は必要がなく、一方、デジタル回路部等は周波数の速い動作が必要とされるので、それぞれの目的にあった無駄のない動作が実現できる。 （もっと読む）

【課題】パンチスルー電圧の低下、漏洩電流の増加などの性能低下がなく、工程効率が良い薄膜トランジスタ基板及びその製造方法を提供する。
【解決手段】基板；その上に形成された、チャネル領域、その両側にそれぞれ隣接した低濃度ドーピング領域、それに各々隣接したソース及びドレーン領域を含む半導体層；そのチャネル領域上に形成されたゲート電極；半導体層とゲート電極との間に形成された第１のゲート絶縁膜；第１のゲート絶縁膜とゲート電極の間に形成された、低濃度ドーピング領域と、ソース及びドレーン領域と境界部に各々実質的に整列される第１及び第２の側壁を備える第２のゲート絶縁膜；ゲート電極、第１及び第２のゲート絶縁膜上に形成された層間絶縁膜；その上に形成され、層間絶縁膜の第１及び第２のコンタクトホールを通じて各々ソース及びドレーン領域と電気的に連結されるソース及びドレーン電極；を含む。 （もっと読む）

【課題】薄膜トランジスタのチャネル層を改善することで、しきい値電圧等の特性変動が少なく、電気特性のバラツキが少なく、十分な耐圧を有することを可能とする。
【解決手段】逆スタガー型の薄膜トランジスタの製造方法において、薄膜トランジスタのチャネル層１８は、ゲート絶縁膜１３上に非晶質シリコン膜１４、バッファー膜３１、光−熱変換膜３２の順に成膜する工程３、光−熱変換膜３２に半導体レーザ光１６を照射して非晶質シリコン膜１４を微結晶シリコン膜１５に結晶化する工程４と、光−熱変換膜３２とバッファー膜３１とを除去する工程５と、微結晶シリコン膜１５上に非晶質シリコン膜１７を成膜する工程６とを有する。 （もっと読む）

【課題】隣接する画素の間に設ける絶縁膜は、バンク、隔壁、障壁、土手などとも呼ばれ、薄膜トランジスタのソース配線や、薄膜トランジスタのドレイン配線や、電源供給線の上方に設けられる。特に、異なる層に設けられたこれらの配線の交差部は、他の箇所に比べて大きな段差が形成される。隣接する画素の間に設ける絶縁膜を塗布法で形成した場合においても、この段差の影響を受けて、部分的に薄くなる箇所が形成され、その箇所の耐圧が低下されるという問題がある。
【解決手段】段差が大きい凸部近傍、特に配線交差部周辺にダミー部材を配置し、その上に形成される絶縁膜の凹凸形状を緩和する。また、上方配線の端部と下方配線の端部とが一致しないように、上方配線と下方配線の位置をずらして配置する。 （もっと読む）

【課題】良好な耐圧を得ることができる半導体装置およびその製造方法を提供する。
【解決手段】絶縁分離領域１４の絶縁部材１３の先端２１をｎ半導体基板１ｃの裏面２０から引っ込ませた凹状とすることで、ｎ半導体基板１ｃの底部のコーナーでの電界強度を緩和して、良好な耐圧を得ることができる。また、ｎ半導体基板１ｃの裏面２０にフィールドストップ層２２などの高濃度領域を形成することで、表面から伸びた空乏層が裏面２０に達するのを防止して、裏面２０に形成した絶縁膜２３とｎ半導体基板１ｃとの界面に導入される表面準位の影響を排除し、良好な耐圧を得ることができる。 （もっと読む）

【課題】不純物濃度を低減せずにドリフト部分の電界を緩和し高耐圧で低いオン抵抗の半導体装置を実現する。
【解決手段】絶縁性の半導体基板上に形成したボディ領域とドレイン領域の間に定格電圧を印加したとき、ボディ領域とドレイン領域の間に挟まれたｐ型とｎ型の２つのドリフト領域が完全に空乏化するように両者の厚さを選定する。 （もっと読む）

【課題】 耐圧性を備えるとともに、微細化を可能とした、トランジスタ、及びその製造方法、電気光学装置用基板を提供する。
【解決手段】 絶縁基板１０と、絶縁基板１０上に形成された、チャネル領域１００とソース及びドレイン領域４０ａ，４０ｂとを含む半導体膜と、チャネル領域１００上に設けられたゲート電極３２と、を備えている。そして、半導体膜は、チャネル領域１００とソース及びドレイン領域４０ａ，４０ｂとの間に、それぞれ低濃度に不純物が注入されてなる低濃度領域７０ａ，７０ｂを備え、ソース及びドレイン領域４０ａ，４０ｂは、低濃度領域７０ａ，７０ｂに比べて、高濃度に不純物が注入された高濃度領域を含み、低濃度領域７０ａ，７０ｂの少なくとも一部は、絶縁基板１０に形成された溝１０ａ，１０ｂの内壁面の少なくとも一部に形成されている。 （もっと読む）