【課題】拡張ドレイン領域を有する高電圧トランジスタを作製する方法を提供する。
【解決手段】拡張ドレイン領域を有する高電圧トランジスタを作製する方法を提供は、第一の導電型である基板上に第一の導電型であるエピタキシャル層を形成し、そして、エピタキシャル層をエッチングして、エピタキシャル層の第一及び第二の側壁部を形成する一対の離間した溝部を形成することを含む。各溝部の一部には、第一及び第二の側壁部をカバーするように、誘電体層が充填される。
そして、溝部の残りの部分に導電材料が充填されて、基板及びエピタキシャル層から絶縁された第一及び第二のフィールドプレート部材が形成される。 （もっと読む）

【課題】 チップ面積を大きくし過ぎることなく、過電圧、過電力が加わっても破壊されない電界効果トランジスタを提供する。
【解決手段】 本発明の電界効果トランジスタは、
半導体層上に、ゲート電極１１０と、ドレイン電極１０９と、ソース電極１０８と、保護ダイオード（保護ダイオード電極）１１１とが配置され、
ドレイン電極１０９が、保護ダイオード１１１の周囲の一部もしくは全部を囲む状態で形成されているか、または、
ドレイン電極１０９は、複数であり、複数のドレイン電極１０９の少なくとも一対のドレイン電極間に、保護ダイオード１１１が配置されるように形成されていることを特徴とする。 （もっと読む）

【課題】 製造コストを上昇させることなくＳＯＩ構造の高耐圧半導体集積回路装置に組み込むことができるとともに、チップ面積の増大を抑制できるＥＳＤ保護素子を提供する。
【解決手段】
ＥＳＤ保護素子は、埋め込み絶縁膜２上に形成され、素子分離領域１７で囲まれた第１導電型半導体層３、半導体層３に形成された第１導電型第１半導体領域８、第１導電型第１半導体領域８から離間して半導体層３に形成された第２導電型第１半導体領域１６、第２導電型第１半導体領域１６に形成され、それより高不純物濃度の第２導電型第２半導体領域１０、第２導電型第２半導体領域１０に形成された高不純物濃度の第１導電型第２半導体領域９からなる構造を有している。また、第１電極１２および第２電極１３は高耐圧半導体回路に電気的に接続され、第２導電型第１および第２半導体領域１６、１０は電気的にフローティング状態となっている。 （もっと読む）

【課題】高耐圧かつ、電流駆動能力が高く、かつ電流集中による素子破壊の起こりにくい誘電体分離型半導体装置を提供する。
【解決手段】半導体支持基板の上に、絶縁された第一導電型の半導体領域とを有する誘電分離基板に形成した誘電体分離型半導体装置において、第一導電型の半導体領域と絶縁分離領域の間と、前記第１導電型の半導体領域の基板表面側と、に形成されたドレイン領域と、第一導電型のソースと第二導電型の半導体領域のチャネルからなる複数個の単位ソース領域と、第一導電型の半導体領域の基板表面側に形成されたドレイン領域と前記複数個の単位ソース領域の間を制御する複数個のゲート電極とを、備え、隣接する前記単位ソース領域間に絶縁分離領域が、基板底面側から基板表面側に向けて突き出した形状とされ、この絶縁分離領域上の素子表面領域が前記第一導電型の半導体領域より抵抗値が高い。 （もっと読む）

【課題】高い信頼性を有する直流変換回路を提供する。
【解決手段】流れる電流の変化に応じて起電力が発生する誘導素子と、ゲート、ソース、及びドレインを有し、オン状態又はオフ状態になることにより、誘導素子における起電力の発生を制御するトランジスタと、トランジスタがオフ状態のときに導通状態になる整流素子と、トランジスタのオン状態又はオフ状態を制御する制御回路と、を具備し、トランジスタは、チャネル形成層として水素濃度が５×１０^１９ａｔｏｍｓ／ｃｍ^３以下である酸化物半導体層を有する構成とする。 （もっと読む）

【課題】ＳＯＩ基板のシリコン半導体層を薄膜化することによって横型の半導体装置の耐圧を高め、しかも大電流の通電時にシリコン半導体層が熱破壊されるまでの時間が短くなることを防止する。
【解決手段】ＩＧＢＴ１では、支持基板１１と埋め込み酸化シリコン層１２とシリコン半導体層１３と絶縁層２３とが順に形成されている。シリコン半導体層１３は、エミッタ電極２０に接しているエミッタ領域１４と、コレクタ電極２１に接しているコレクタ領域１５と、ボディ領域１７及びバッファ領域１９の一部とドリフト領域１６とからなる中央半導体領域とを備えている。絶縁層２３の一部は、酸化シリコンよりも熱伝導性が高い材料で形成されているとともにドリフト領域１６の真上に広がっている高熱伝導層２７である。 （もっと読む）

【課題】酸化物半導体を用いた整流特性の良い非線形素子（例えば、ダイオード）を提供する。
【解決手段】水素濃度が５×１０^１９／ｃｍ^３以下である酸化物半導体を有するトランジスタにおいて、酸化物半導体に接するソース電極の仕事関数φｍｓと、酸化物半導体に接するドレイン電極の仕事関数φｍｄと、酸化物半導体の電子親和力χが、χはφｍｓ以上かつφｍｄ未満の関係になるように構成し、酸化物半導体とソース電極の接触面積よりも酸化物半導体とドレイン電極の接触面積を大きくし、トランジスタのゲート電極とドレイン電極を電気的に接続することで、整流特性の良い非線形素子を実現することができる。 （もっと読む）

【課題】高電圧の印加時に、電荷キャリアを導電領域内に抑制して、高電圧耐久性を呈する、HEMTのようなIII族窒化物半導体デバイスを提供する。
【解決手段】高電圧耐久III族窒化物半導体デバイスは、(100)シリコン層１４、該(100)シリコン層１４上の絶縁体層１８、及び該絶縁体層１８上のP型導電性の(111)シリコン層１６を有する支持基板を備える、高電子移動度トランジスタ(HEMT)を備える。高電圧耐久HEMTは、P型導電性の(111)シリコン層１６上に形成したIII族窒化物半導体本体１２であって、HEMTのヘテロ接合を形成する、III族窒化物半導体本体も備える。 （もっと読む）

【課題】逆方向飽和電流の低い非線形素子（例えば、ダイオード）によりパワーダイオードまたは整流器を提供する。
【解決手段】基板１０１上に設けられた第１の電極１０５と、前記第１の電極上に接して設けられ、二次イオン質量分析法で検出される水素濃度が５×１０^１９ａｔｏｍｓ／ｃｍ^３以下である酸化物半導体膜１０７と、前記酸化物半導体膜上に接して設けられた第２の電極１０９と、前記第１の電極、前記酸化物半導体膜、及び前記第２の電極を覆うゲート絶縁膜１１１と、前記ゲート絶縁膜に接して設けられ、前記第１の電極、前記酸化物半導体膜、及び前記第２の電極を介して対向する複数の第３の電極１１３と、を有し、前記複数の第３の電極は、前記第１の電極または前記第２の電極と接続されている非線形素子によりパワーダイオードまたは整流器を構成する。 （もっと読む）

【目的】高耐圧ＮＭＯＳＦＥＴなどのレベルシフト素子から素子分離溝越しに隣接した高電位浮遊領域への高電位配線を、高耐圧ＮＭＯＳＦＥＴの耐圧低下や層間絶縁膜の破壊および素子分離溝の分離耐圧劣化を招くことなく、形成できる半導体装置を提供する。
【解決手段】高電位配線９の直下にｎドレインバッファ層１０と接してｐ^-拡散層１１とこれに接するｐ⁺拡散層１２を形成することで、高電位配線９が横切る絶縁膜４４ａの電界強度を低下できる。絶縁膜４４ａの電界強度を低下させることで、高耐圧ＮＭＯＳＦＥＴ２０の耐圧低下や層間絶縁膜５の破壊および素子分離溝（トレンチ４ａ）の分離耐圧劣化を防止できる。 （もっと読む）

【課題】高耐圧の半導体装置であって、パルス的に変化する高基準電位のＯＦＦ直後においてもデッドタイムが発生しない、安価な半導体装置を提供する。
【解決手段】ｎ個（ｎ≧２）のＭＯＳトランジスタ素子Ｔｒ_１〜Ｔｒ_１２が、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されてなり、第１段を除いた各段のＭＯＳトランジスタ素子Ｔｒ_２〜Ｔｒ_１２におけるゲート端子が、直列接続された各段の抵抗素子Ｒ_１〜Ｒ_１２の間に、それぞれ、順次接続されてなり、第１段を除いた少なくとも中央より低段のＭＯＳトランジスタ素子Ｔｒ_２〜Ｔｒ_６におけるゲート端子が、直列接続された各段の容量素子Ｃ_１〜Ｃ_１２の間に、容量素子側をアノードとしゲート端子側をカソードとしたダイオード素子Ａ_２〜Ａ_６を介して、それぞれ、順次接続されてなる半導体装置２２とする。 （もっと読む）

【課題】耐圧が維持されるとともに絶縁耐量の高いワイヤ配線が電極に配線される誘電体分離型半導体装置を提供する。
【解決手段】誘電体分離型半導体装置は、支持基板、埋込誘電体層および半導体基板から構成される誘電体分離型基板を具備し、半導体基板は、選択的に形成される第１半導体領域と、第１半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる第２導電型の第２半導体領域と、第１半導体領域に接合される第１主電極と、第２半導体領域に接合される第２主電極と、を備え、支持基板は、第１半導体領域に重畳する領域を内包する位置に貫通孔と、貫通孔の開口に現れる埋込誘電体層の領域に接して配設されるシリコーンラダーポリマー層と、貫通孔の開口に現れる埋込誘電体層の領域、シリコーンラダーポリマー層に接して配設される裏面電極と、シリコーンラダーポリマー層に囲まれる空間を埋めて平坦化する第１ハンダと、を備える。 （もっと読む）

【目的】裏面工程追加などの複雑な製造プロセスを一切伴わず、レベルシフタ素子である高耐圧ＮＭＯＳＦＥＴの高耐圧化が安価で実現できるほか、安定した高電位配線、低いオン電圧による低電圧駆動かつ高速応答性の実現を可能とする高耐圧半導体装置および高電圧集積回路装置を提供することにある。
【構成】支持基板１００上に埋め込み酸化膜２００を介して半導体層１０１が形成され、半導体層１０１上に高電位側第２段トランジスタ３０２とそれを囲むように低電位側第１段トランジスタ３０１を形成し、第２段トランジスタのドレイン電極１０７１と第１段トランジスタ３０１のソース電極１０７２を接続する。第２段トランジスタ３０２のドレイン電極１１４はドレインパッド１１９と接続される。 （もっと読む）

【課題】高いアバランシュブレークダイン強度を有する横型ＨＥＭＴと、その製造方法を提供する。
【解決手段】基板１０と、基板上に配置された、第１導電型のチヤネルとなる第１層１１、少なくとも部分的に上記第１層１１の上に配置された電子供給層となる第２層１２を有する。さらに、上記横型ＨＥＭＴは、上記第１導電型に対して相補的な第２導電型の半導体物質を有し、少なくとも部分的に上記第１層１１の中に配置された第３層１３を有する。このためＰＮダイオードが上記第１層および第３層の間で形成され、ＰＮダイオードは横型ＨＥＭＴより低いブレークダウン電圧を有することにより、ＨＥＭＴを高い電界から保護することができ、ＨＥＭＴの劣化を防止できる。 （もっと読む）

【課題】オン抵抗が低く耐圧が高い電界効果トランジスタを提供すること。
【解決手段】窒化物系化合物半導体からなる電界効果トランジスタであって、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された高抵抗層又は下地層と、前記高抵抗層又は下地層上に形成された、炭素を含有するキャリア濃度制御層と、前記キャリア濃度制御層上に形成されたキャリア走行層と、前記キャリア走行層上に形成された、前記キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層と、前記キャリア供給層から所定の深さに到るまで形成されたリセス部と、前記キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、前記キャリア供給層上にわたって前記リセス部内を覆うように形成されたゲート絶縁膜と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、を備える。 （もっと読む）

【課題】 ＳＯＩウェーハを使用する集積化半導体装置の結晶欠陥の低減、耐圧向上、リーク電流の低減が要求されている。
【解決手段】 ＳＯＩウェーハにトレンチ１６を形成する時に、トレンチ１６の底に傾斜面１７を有するように半導体層１３を残存させる。この傾斜面１７に沿って厚いシリコン酸化膜（第２の絶縁膜）２５ａを形成する。この厚いシリコン酸化膜（第２の絶縁膜）２５ａによって埋込み絶縁層１２と半導体層１３との界面への酸素の侵入を防ぐ。 （もっと読む）

【課題】コスト増や大型化を招くことなく、耐圧特性に優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体層１３と、半導体層１３上のゲート電極１５、ソース電極１６ｓおよびドレイン領域１６ｄと、を備えたＭＯＳＦＥＴ１は、半導体層１３中であってこの半導体層１３の上面および下面それぞれから離間する中間領域に所定の導電性を備えたドーパント（例えばシリコン（Ｓｉ））を含む縦方向電界緩和領域１９を備えている。 （もっと読む）

【課題】高耐圧化可能な半導体集積回路を提供する。
【解決手段】本発明に係る半導体集積回路は、電源電位と接続された出力ノードと、出力ノードと電源電位より低電位である接地電位との間に直列に接続された第１のｎチャネル型トランジスター、第２のｎチャネル型トランジスターおよび第３のｎチャネル型トランジスターを有し、第１のｎチャネル型トランジスターの一端は、接地電位に接続され、他端は、第２のｎチャネル型トランジスターの一端に接続され、ゲート端子は、入力ノードに接続され、第２のｎチャネル型トランジスターの他端は、第３のｎチャネル型トランジスターに接続され、ゲート端子は、電源電位と接地電位との間に位置する第１中間電位に接続され、第３のｎチャネル型トランジスターの他端は出力ノードに接続され、ゲート端子は電源電位に接続されている。 （もっと読む）

【課題】低オン抵抗・高耐圧で動作可能なＧａＮ系化合物半導体デバイスを提供する。
【解決手段】基板上に形成されたバッファ層、チャネル層と、前記チャネル層上に形成され、ドリフト層と、前記ドリフト層上に配置されたソース電極およびドレイン電極と、ドリフト層に形成されたリセス部の内表面および前記ドリフト層の表面に形成された絶縁膜と、前記絶縁膜上に形成されたフィールドプレート部を有するゲート電極とを備えたＧａＮ系電界効果トランジスタにおいて、前記ドリフト層は、前記リセス部と前記ドレイン電極との間に、シートキャリア密度が５×１０^１３ｃｍ^−２以上、１×１０^１４ｃｍ^−２以下のｎ型ＧａＮ系化合物半導体からなる電界緩和領域を有し、前記ドリフト層の前記電界緩和領域上に形成された前記絶縁膜の厚さが３００ｎｍ以上であることを特徴とする。 （もっと読む）

【課題】 リーク電流の低減を実現しながらも従来に比べて更に素子サイズを縮小させることが可能な、高耐圧ＭＯＳトランジスタを実現する。
【解決手段】 Ｐ型ウェル１０上に、チャネル領域ｃｈを隔てて、ドレイン領域１２及びドレイン側ドリフト領域７を含むＮ型の第一不純物拡散領域と、ソース領域１２及びそース側ドリフト領域８を含むＮ型の第二不純物拡散領域が形成されている。また、第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜６を介してゲート電極２０が形成されている。ゲート電極２０は、Ｎ型にドープされており、第一及び第二不純物拡散領域の上方に位置する部分の電極２０ｂの不純物濃度が、前記チャネル領域の上方に位置する部分２０ａの不純物濃度よりも低濃度である。 （もっと読む）