【課題】 窒化ガリウム（ＧａＮ）を利用する半導体装置において、ＭＩＳ型のゲート構造の閾値電圧を低減すること。
【解決手段】 マグネシウムを含む窒化ガリウム（ＧａＮ）の半導体層３２と、その半導体層３２にゲート絶縁膜５２を介して対向しているゲート電極５８を備えている半導体装置１０である。半導体層３２のうちのゲート電極５８が対向している領域に、水素原子が局所的に偏在している局所的領域３４が形成されていることを特徴としている。局所的領域３４ではマグネシウムが不活性化されている。 （もっと読む）

【課題】 電流駆動能力を低下させることなくオン耐圧を改善可能な横形半導体装置を提供する。
【解決手段】 半導体素子形成領域１２０内に形成される横形半導体素子のドレイン領域１２１及びソース領域１２２、１２３が、ＳＯＩ基板１１０表面の同一方向にストライプ状に伸びるように形成し、その周囲にドリフト領域１２４を形成している。これにより、ドレイン領域１２４の一部に電流が集中してオン耐圧が悪化されることを防止する。また、半導体素子形成領域１２０と、誘電体分離領域１１４を介して隣接する隣接領域に電位が固定される電位固定領域１３０を設けたことにより、横形半導体素子の耐圧特性が周辺素子の電位変動によって変動することが防止される。 （もっと読む）

本発明は、主頂面２ａおよび主底面２ｂを有し、第一導電型のドレインドリフト領域６ａを含む半導体本体２を具える横型半導体デバイスの製造方法に関するものである。本方法は、半導体本体２内に、主頂面２ａから延在し、底部および側壁部を有する１本の第一垂直溝２０を形成する第一の工程と、完成したデバイスにおいて前記第一垂直溝２０の側壁部から延在する前記ドレインドリフト領域６ａ内に延在する、少なくとも１本の水平溝１６を形成する第二の工程と、前記少なくとも１本の水平溝１６内に延在するＲＥＳＵＲＦ誘導構造２２を形成する第三の工程とを含む。この方法では、垂直に分離された横型ＲＥＳＵＲＦ誘導構造が、ＲＥＳＵＲＦ構造の形成に関して知られた技術に関連する問題に直面することなく形成される。
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【課題】 同一基板上に高速動作可能な周辺駆動回路と高耐圧な画素回路の双方を備えた電気光学装置を提供する。
【解決手段】 本発明の電気光学装置は、同一基板１０上に画素回路と周辺駆動回路とを備えた電気光学装置であって、前記画素回路と前記周辺駆動回路はそれぞれ多結晶半導体層３０ｓ，３２ｓを備えたトランジスタ３０，３２を含み、前記画素回路のトランジスタ３０はトップゲート型の構造を有し、前記周辺駆動回路用のトランジスタ３２はボトムゲート型の構造を有することを特徴とする。 （もっと読む）

【課題】 ＳＯＩ基板の埋込み誘電体層に対して、所望する位置に簡単に閉空間を作成することができる方法を提供する。
【解決手段】 ＳＯＩ基板のｎ⁻型半導体層２８の表面から埋込み誘電体層２６に達するとともに、ｎ⁻型半導体層２８の島状領域を周辺領域から絶縁分離する絶縁体充填トレンチ３２を形成する工程と、ＳＯＩ基板の裏面から半導体基板９２を研磨して埋込み誘電体層２６を露出させる工程と、露出した埋込み誘電体層２６を、島状領域に対応する領域の少なくとも一部において除去する工程と、残存する埋込み誘電体層２６の裏面にｐ型半導体層２４を固定する工程を備えている半導体装置の製造方法。 （もっと読む）

【課題】 高耐圧横型半導体デバイスの電流能力を低下させずに、オン時の耐圧特性および安全動作領域（ＳＯＡ）を向上できる製造が容易なデバイス構造を提供する。
【解決手段】 半導体層１４内に第１の半導体領域１５と隣接もしくは離れて形成される第２導電型の第２の半導体領域１６と、第２導電型のソース領域６と、第２導電型のドレイン領域４と、半導体層１４表面のソース領域６端から第２の半導体領域１６端の間に形成されるゲート絶縁膜８上に形成されるゲート電極９とを備え、第１の半導体領域１５は、ソース領域６下方からゲート電極９下方の一部まで延在されて、更に、第１導電型不純物の濃度分布は、半導体層１４表面から埋め込み絶縁膜２に向かって増加してソース領域６の下方に頂上を有して、第１の半導体領域１５直下から埋め込み絶縁膜２までの間の半導体層１４は、第１の半導体領域１５の表面濃度よりも低い不純物濃度になっている。 （もっと読む）

【課題】必要とする任意の耐圧を確保することができ、一般的な半導体装置の製造方法を用いて安価に製造することのできる半導体装置を提供する。
【解決手段】互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎが、ＧＮＤ電位と所定電位Ｖｓとの間で、順次直列接続されてなり、第１段のトランジスタ素子Ｔｒ_１におけるゲート端子を入力端子とし、ｎ個の抵抗素子Ｒ_１〜Ｒ_ｎまたは容量素子が、ＧＮＤ電位と所定電位Ｖｓとの間で、順次直列接続されてなり、第１段のトランジスタ素子Ｔｒ_１を除いた各段のトランジスタ素子Ｔｒ_２〜Ｔｒ_ｎにおけるゲート端子が、直列接続された各段の抵抗素子Ｒ_１〜Ｒ_ｎまたは容量素子の間の接続点Ｐ_２〜Ｐ_ｎに、それぞれ、順次接続されてなり、第ｎ段のトランジスタ素子Ｔｒ_ｎにおける所定電位Ｖｓ側の端子から、出力が取り出されてなる半導体装置１００とする。 （もっと読む）

【課題】 短チャネル効果を抑制し、かつ、ソース領域またはドレイン領域の抵抗を低減させた半導体装置およびその製造方法を提供する。
【解決手段】 本発明の半導体装置は、絶縁層８上に設けられた半導体層１０ａと、
前記半導体層１０ａの所定の領域に開口１２が設けられ、該開口１２の底部に位置する第１半導体層部１０Ａと、
前記開口１２が設けられていない領域である第２半導体層部１０Ｂと、
少なくとも前記第１半導体層部１０Ａの上方に設けられたゲート絶縁層２２と、
前記第１半導体層部１０Ａの上方にある前記ゲート絶縁層２２の上方に設けられたゲート電極２４と、
前記第２半導体層部１０Ｂに設けられ、ソース領域またはドレイン領域となる不純物領域２８と、を含み、
前記開口１２は、その断面形状が上端方向に向かって径が大きくなる逆テーパ形状を有する。 （もっと読む）

【課題】 短チャネルで高い電気的特性を有する有機トランジスタおよびその製造方法を提供する。
【解決手段】 基板と、ゲート電極と、ゲート絶縁層と、ソース・ドレイン電極と、有機半導体層によって構成されるボトムゲート構造の有機トランジスタにおいて、ゲート絶縁膜が、ソース・ドレイン電極に近接する部分で表面エネルギーが低く、ゲート電極に近接する部分で相対的に表面エネルギーが高く、膜厚方向に組成が異なる有機トランジスタおよびその製造方法。 （もっと読む）

【課題】耐圧を確保し、半導体チップの小型化が図れる、縦型素子と横型素子を同一半導体基板に有する半導体装置およびその製造方法を提供する。
【解決手段】部分ＳＯＩ基板を用いて、酸化膜５２のある箇所に横型のプレーナゲートの第１ＭＯＳＦＥＴ部１を形成し、酸化膜５２がない箇所に縦型のトレンチゲートの第２ＭＯＳＦＥＴ部２を第１ＭＯＳＦＥＴ部１に隣接して形成し、第２ｎドリフト領域５３と第２ｐベース領域５６のｐｎ接合の第２ｎ⁺ ドレイン領域５１からの高さＨ１を酸化膜５２と第１ｐベース領域５４の界面の第２ｎ⁺ ドレイン領域５１からの高さＨ２より低くする。こうすることで、酸化膜５２にフィールドプレートの働きをさせて、耐圧を確保しながら第２ｎドリフト領域５３の不純物濃度を高くし、第２ＭＯＳＦＥＴ部２のオン抵抗を低減し、半導体チップの小型化を図る。 （もっと読む）

【課題】ＳＯＩ基板の表層部に高耐圧で特性変動が抑制された回路素子が形成されてなり、安価に製造することのできる半導体装置およびその製造方法を提供する。
【解決手段】埋め込み酸化膜３を有するＳＯＩ構造半導体基板１２の主面側である第１半導体層１の表層部に、ｐ導電型拡散領域６とｎ導電型拡散領域７，７ａを有する回路素子が形成されてなる半導体装置１００であって、第１半導体層１の表面から埋め込み酸化膜３に達するトレンチであって、埋め込み酸化膜３に沿ってトレンチ幅が鍔状に広げられた側溝部５ｍを有してなる側溝部付きトレンチ５ｍが形成され、ｐ導電型拡散領域６とｎ導電型拡散領域７，７ａの少なくともいずれか一方の拡散領域が、側溝部５ｍの上方に配置されてなる半導体装置１００とする。 （もっと読む）

【課題】
素子耐圧を低下させずに単位面積あたりのＭＯＳＦＥＴオン抵抗を小さくしたパワーＭＯＳＦＥＴの提供。
【解決手段】
本発明のパワーＭＯＳＦＥＴは、支持体基板に誘電体絶縁層で絶縁分離して形成した半導体単結晶の単結晶島に配置した、複数個の前記単位素子である第１のＭＯＳＦＥＴ素子と、第１のＭＯＳＦＥＴ素子を配置した領域の外周部を囲む部分に配置した第２のＭＯＳＦＥＴ素子とを備え、第２のＭＯＳＦＥＴ素子の平面形状が一部が開口した形状であって、第１のＭＯＳＦＥＴ素子のゲートと第２のＭＯＳＦＥＴ素子のゲートとを共通にした。 （もっと読む）

【課題】 耐圧を向上し得る半導体装置を提供する。
【解決手段】 導電プレート２６を直流的にフローティング電位にし、ソース電極２８と埋込み酸化膜２１との間にトレンチプレート２４を設けることにより、トレンチプレート２４を介して導電プレート２６をソース電極２８側に接続する。これにより、ソース電極２８に対する埋込み酸化膜２１の静電容量が減少するため、埋込み酸化膜２１を厚くして静電容量を減少させた場合と同等の効果を実質的に得ることができる。また、ソース電極２８が外部回路のアースに接続されることで、トレンチプレート２４がＧＮＤ電位をとるので、導電プレート２６を電気的に安定させることもできる。したがって、高耐圧トランジスタ２０の耐圧を向上させることができる。 （もっと読む）

【課題】 フィールドプレートの配置の制約を緩和しつつ、フィールドプレートを形成できるようにする。
【解決手段】 絶縁層１０２、半導体層１０３、絶縁層１０４および半導体層１０５を半導体基板１０１上に順次形成し、半導体層１０５上にゲート電極１０７を配置するとともに、ソース層１０９ａおよびドレイン層１０９ｂを半導体層１０５に形成することにより、電界効果型トランジスタを半導体層１０５に形成し、コンタクト領域Ｃ１を介してゲート電極１０７を半導体層１０３と接続することにより、半導体層１０５の裏面側にフィールドプレートを配置する。 （もっと読む）

【課題】 ＰＮ接合耐圧の向上が図れるとともに、スイッチング速度を高めることができる半導体装置およびその製造方法を提供する。
【解決手段】 ゲート電極１０９は、その一端がＬＯＣＯＳ酸化膜１０７上まで延設されており、ソース電極１１１は、その一端がゲート電極１０９よりもさらにＬＯＣＯＳ酸化膜１０７上に延設される。ゲート電極１０９およびＬＯＣＯＳ酸化膜１０７を覆う絶縁膜は、支持基板１０１の主面方向から見たときに、ゲート電極１０９のＬＯＣＯＳ酸化膜１０７側の端部からボディ領域側へかけての端部領域Ｔにおいて、ゲート電極１０９とソース電極１１１との間の膜厚が、ソース電極１１１のドレイン領域１０４側端部下における絶縁膜の膜厚並びにゲート電極１０９のボディ領域１０５側端部上における絶縁膜の膜厚よりも薄くなるように形成される。 （もっと読む）

【課題】 互いに異なる膜厚を有する絶縁層上に半導体層を形成する。
【解決手段】 第２単結晶半導体層１３ａ、１３ｂ間の第１単結晶半導体層１２ａ、１２ｂを除去することにより、第２単結晶半導体層１３ａ、１３ｂ間に空洞部１７を形成した後、厚膜化ＢＯＸ層領域Ｒ２の第２単結晶半導体層１３ａが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ、１３ｂおよび支持体１６の熱酸化を行うことにより、第２単結晶半導体層１３ｂ下に絶縁層１８を形成し、厚膜化ＢＯＸ層領域Ｒ２と薄膜化ＢＯＸ層領域Ｒ３とで第２単結晶半導体層１３ｂ下の絶縁層１８の膜厚を異ならせる。 （もっと読む）

【課題】 トランジスタ特性のバラツキを減少させた薄膜トランジスタの製造方法、薄膜トランジスタ、半導体装置の製造方法および表示装置を得ること。
【解決手段】 基板１上に少なくともソース領域１４とチャネル領域１６およびドレイン領域１５を有する多結晶もしくは結晶化された結晶化半導体薄膜５が設けられ、この結晶化半導体薄膜５上にゲート絶縁膜１１を介してゲート電極１３が設けられた薄膜トランジスタの製造方法であって、ゲート絶縁膜１１は、結晶化半導体薄膜５と略同一平面を形成するように基板１上に樹脂層１０を形成したのち、この樹脂層１０上および結晶化半導体薄膜５上に形成した膜である。 （もっと読む）

【課題】 高耐圧、低耐圧トランジスタを同一基板に備える半導体装置の、高耐圧トランジスタ領域の面積の削減を図る装置及び方法の提供。
【解決手段】 支持基板１０ａ上の絶縁層１０ｂ上に形成された第１半導体層１０ｃと、前記第１半導体層１０ｃ内に形成された第１高耐圧トランジスタ１００Ｐと、前記絶縁層上に形成された第２半導体層内に形成された第２高耐圧トランジスタ１００Ｎと、第１半導体層と第２半導体層との間に設けられた絶縁層１０ｂに到達する深さを有する第１素子分離領域１１０ａと、前記絶縁層１０ｂ上に形成された第３半導体層内の第１低耐圧トランジスタ２００Ｎと、前記第３半導体層内に形成された第２低耐圧トランジスタ２００Ｐと、前記第３半導体層内に形成され、かつ、前記第１低耐圧トランジスタ２００Ｎと前記第２低耐圧トランジスタ２００Ｐとの間に設けられた、前記絶縁層１０ｂに到達しない深さを有する第２素子分離領域とを含む。 （もっと読む）

【課題】同一なチップ内でＮチャネルおよびＰチャネルの両チャネルが高い耐圧特性を有する高耐圧ＭＯＳトランジスタを実現でき得るデバイス構造の製造方法を提供する。
【解決手段】本発明は、Ｎch型Ｌ−ＤＭＯＳ１０１ とＰch型Ｌ−ＤＭＯＳ１０２と論理部１０３ から成る半導体装置であり、Ｎch型Ｌ−ＤＭＯＳ１０１ は、Ｎ型ドリフト領域１２、Ｐウエル１９、Ｐ型高濃度拡散層２０、ソース拡散層２１、ドレイン拡散層２２、ソースコンタクト１４、ドレインコンタクト１６、ソース電極配線１５、ドレイン電極１７、ゲート電極１８の各主要素から成り、ＳＯＩ領域であるＮ型ドリフト領域１２に形成されたこのＮch型Ｌ−ＤＭＯＳ１０１のソース電極１４と、領域１１と、を電気的に導通して同電位になるように構成するデバイス構造である。 （もっと読む）

【課題】絶縁性に優れたノンドープの半導体層を実現し、更には、チャネル中を移動するキャリアの移動度と素子の耐圧性とが共に高い半導体デバイスを実現すること。
【解決手段】ＡｌＮから成る核形成層が供する結晶成長面上に成長温度が１１５０℃で、Ｖ／III 比が１４７３の結晶成長条件下で、（ｅ）６５９Å／ｍｉｎ，（ｆ）８２７Å／ｍｉｎ，（ｇ）９６８Å／ｍｉｎの各結晶成長速度毎にノンドープの高抵抗半導体層を積層して、それぞれのリーク電流を測定した。図５−Ａのグラフは、この時の高抵抗半導体層の結晶成長速度（（ｅ）〜（ｇ））と、印加電圧４０Ｖに対する各リーク電流との関係を示している。この結果より、ノンドープのＧａＮ層から高抵抗半導体層を形成する場合、リーク電流を１×１０^-8〔Ａ〕以下に抑えるためには、結晶成長速度を約６５〔ｎｍ／ｍｉｎ〕以上にすると良いことが判る。 （もっと読む）