【課題】高い耐圧性能と長期信頼性を両立可能な半導体装置を提供する。
【解決手段】半導体基板の一主表面上においてドリフト領域を挟むように第１電極部と第２電極部とが各々分離形成され、ドリフト領域上部には酸化膜層が形成され、ドリフト領域、第１電極部、第２電極部、および酸化膜層が層間絶縁膜層により覆われた横型半導体装置であって、第１導電型半導体と第２導電型半導体とを交互にドリフト領域におけるキャリアのドリフト方向へ直列接続して成る連続接合半導体層が酸化膜層と層間絶縁膜層との境界部に設けられ、連続接合半導体層の一方端部は、第２電極部と並列に電源電位線に接続されていることを特徴とする、横型半導体装置である。 （もっと読む）

【課題】逆方向耐圧を向上させることができる半導体装置を提供する。
【解決手段】一導電型の半導体層１００と、絶縁体層１３０と、絶縁体層中に設けられた半導体層２１０と、半導体層２１０に設けられた能動素子２０と、半導体層１００の前記一主面２０１に設けられた他の導電型の半導体領域１１２と、半導体領域１１２内に設けられた他の導電型であって半導体領域１１２よりも高不純物濃度の半導体領域１１４と、絶縁体層１３０に設けられたスルーホール１４４内に半導体領域１４４に接続して設けられた導電体１５４と、絶縁体層１３０上または中に設けられた導電体２１４であって、導電体１５４の周囲に設けられ、外側端部が半導体領域１１４よりも外側にある導電体２１４と、導電体１５４と導電体２１４とを接続して設けられた導電体１９２と、半導体層１００に接続して設けられた導電体１５２，１２０と、を備える。 （もっと読む）

【課題】集積回路のコア部のロジックトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は、世代が進むごとに動作電圧をスケーリングすることで微細化が可能である。しかし、高耐圧部のトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は比較的高い電源電圧で動作するために縮小化が困難であり、同様に電源セル内の静電気放電（ＥＳＤ）保護回路は、静電気(外来サージ)から半導体集積回路内の素子を保護するために耐圧が高いことが必須であり、電荷を逃がすために大面積である必要がある。従って、集積回路の微細化のためには、微細化が可能なトランジスタ構造が必須である。
【解決手段】本願発明は、ソース側にのみハロー領域を有するソースドレイン非対称構造の一対のＭＩＳＦＥＴから構成されたＣＭＩＳインバータをＥＳＤ保護回路部に有する半導体集積回路装置である。 （もっと読む）

【課題】半導体領域に酸化物半導体を用いた、高耐圧で、大電流の制御が可能であり、かつ量産性に優れた半導体素子を提供することを課題の一とする。また、該半導体素子を用いた半導体装置を提供することを課題の一とする。また、該半導体素子の作製方法を提供することを課題の一とする。
【解決手段】半導体領域に酸化物半導体を用いたトランジスタと、トランジスタのゲート電極層、ソース電極層及びドレイン電極層の各々と電気的に接続した貫通電極を備えた半導体チップを積層し、トランジスタを電気的に並列接続することによって、実質的にＷ長の長い半導体素子を提供する。 （もっと読む）

【課題】多結晶シリコン層の表面平坦性を向上できる半導体装置の製造方法を提供する。
【解決手段】本実施形態によれば、半導体装置の製造方法は、基板上に非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜を結晶化して多結晶シリコン膜を形成する工程と、プラズマドーピング法を用いて、前記多結晶シリコン膜にイオンを注入する工程と、前記イオンを注入した前記多結晶シリコン膜の表面を研磨する工程と、を備える。 （もっと読む）

【課題】さらなる耐圧特性の向上が図られる半導体装置を提供する。
【解決手段】半導体基板１の主表面上に、相対的に厚みの薄い部分３ａと厚い部分３ｂとを含む誘電体部３を介在させてＮ^-半導体層２が形成されている。Ｎ^-半導体層２の所定の領域では、Ｎ型不純物領域５とＰ型不純物領域４が形成されている。Ｎ型不純物領域５とＮ^-半導体層２とによって挟まれたＰ型不純物領域４の部分の表面上にゲート電極９が形成されている。Ｐ型不純物領域４から距離を隔てられたＮ^-半導体層２の所定の領域では、Ｐ型不純物領域６が形成されている。Ｎ^-半導体層２の表面から誘電体部３に達するように、空乏層阻止部として、Ｎ^-半導体層２の不純物濃度よりも高い不純物濃度を有するＮ型不純物領域１３が形成されている。 （もっと読む）

【課題】ＳＯＩ基板に形成され、ＳＯＩ基板を構成する半導体層の素子領域の周囲が素子分離により囲まれた半導体装置において、素子分離に起因する信頼度の低下を防ぐことのできる技術を提供する。
【解決手段】トレンチ分離を構成するディープトレンチ４の上部のトレンチ幅を、１．２μｍよりも狭くすることにより、ディープトレンチ４の内部を絶縁膜５で埋め込んだ際に生じる中空７が、絶縁膜５の上面に現れるのを防ぐことができる。ディープトレンチ４の上部のトレンチ幅が狭くなることにより懸念される互いに隣接する素子領域間の耐圧の低下は、ディープトレンチ４の上部に、ディープトレンチ４の内部に埋め込まれた絶縁膜５と繋がるＬＯＣＯＳ絶縁膜６を形成することによって回避する。 （もっと読む）

【課題】下側半導体層と埋込み絶縁層と上側半導体層が積層した積層体を有する半導体装置の耐圧を向上させることを目的としている。
【解決手段】半導体装置１０は、下側半導体層２０と埋込み絶縁層３０と上側半導体層４０が積層したＳＯＩ基板５０を有する。下側半導体層２０の埋込み絶縁層３０と接する面の一部に凹部６６が形成されている。凹部６６内の比誘電率は、下側半導体層２０の比誘電率よりも低い。 （もっと読む）

【課題】 ＩＣまたはＬＳＩの標準電源電圧用のトランジスタ構成部分ないしはプロセス技術を活用して高電圧動作電界効果トランジスタを該ＩＣ中に作りこむ。
【解決手段】 電界効果トランジスタの動作電圧を大きくするために、ゲートにドレイン電位に応じて変化する電位分布を設ける手段をとる。 （もっと読む）

【課題】隣接する画素の間に設ける絶縁膜は、バンク、隔壁、障壁、土手などとも呼ばれ
、薄膜トランジスタのソース配線や、薄膜トランジスタのドレイン配線や、電源供給線の
上方に設けられる。特に、異なる層に設けられたこれらの配線の交差部は、他の箇所に比
べて大きな段差が形成される。隣接する画素の間に設ける絶縁膜を塗布法で形成した場合
においても、この段差の影響を受けて、部分的に薄くなる箇所が形成され、その箇所の耐
圧が低下されるという問題がある。
【解決手段】段差が大きい凸部近傍、特に配線交差部周辺にダミー部材を配置し、その上
に形成される絶縁膜の凹凸形状を緩和する。また、上方配線の端部と下方配線の端部とが
一致しないように、上方配線と下方配線の位置をずらして配置する。 （もっと読む）

【課題】低電位領域と高電位の配線が交差することの無い優れた耐圧性能を示す半導体装置を提供することを課題とする。
【解決手段】本発明の半導体装置は、ロジック回路（５０１）と、ロジック回路からの制御信号に従い低電位側パワー素子を駆動する低電位側駆動回路（５０２）と、ロジック回路からの制御信号がレベルシフト回路を介して入力され、高電位側パワー素子（５０６）を駆動する高電位側駆動回路（５０５）と、複数に重なったトレンチ分離領域により、前記高電位側パワー素子を含む高電位島を分離する多重トレンチ分離領域（５０８）と、を有する。 （もっと読む）

【課題】オン抵抗が低く耐圧および信頼性が高い電界効果トランジスタを提供する。
【解決手段】基板１上に形成されたキャリア走行層３と、前記キャリア走行層上に形成され前記キャリア走行層よりもバンドギャップエネルギーが高いキャリア供給層４ａ、４ｂと、前記キャリア供給層から前記キャリア走行層の表面または内部に到る深さまで形成されたリセス部５と、前記キャリア供給層上に形成されたドレイン電極１１と、前記リセス部に形成され、前記ドレイン電極側のキャリア供給層と重畳するように延設したゲート電極７と、前記リセス部の底面と前記ゲート電極との間に形成された第１絶縁膜６と、前記ゲート電極と前記ドレイン電極側のキャリア供給層との間に形成され前記第１絶縁膜よりも誘電率が高い第２絶縁膜８ａとを備える。 （もっと読む）

【課題】生産性の高い半導体材料を用い、且つ耐圧性を向上させたトランジスタを提供することを課題の一とする。または、高耐圧のトランジスタを用いた大電力向けの半導体装置を提供することを課題の一とする。
【解決手段】トランジスタにおいて、高電界の印加されるドレイン電極を平坦な面上に形成し、且つ、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部を、ゲート絶縁層を介して酸化物半導体層で覆うことによって、トランジスタの耐圧を向上させる。また、該トランジスタを用いた大電力向けの半導体装置を提供することができる。 （もっと読む）

【課題】トレンチ分離されたＳＯＩ基板にＩＧＢＴとその制御回路等が形成される半導体装置において、ＩＧＢＴの高耐圧化及びターンオフ特性の改善等が必要になる。
【解決手段】ダミー半導体基板１６にＮ型エピタキシャル層８を形成し、Ｎ型エピタキシャル層８にトレンチ３０を形成し、トレンチ３０側壁及びＮ型エピタキシャル層８表面にＮ型バッファ層７、次にＰ型埋め込みコレクタ層６を形成し、トレンチ３０底面及びＰ＋型埋め込みコレクタ層６上を埋め込み絶縁膜５で被覆する。埋め込み絶縁膜５上をポリシリコン膜３で被覆し、該ポリシリコン膜３と絶縁膜２を介してＰ型半導体基板１を貼り合わせた後、ダミー半導体基板１６を除去し、略同一平面状に露出するトレンチ３０底面の埋め込み絶縁膜５、Ｐ＋型埋め込みコレクタ層６、Ｎ型バッファ層７、Ｎ型ドリフト層８ａ等を具備するＳＯＩ基板を形成する。該ＳＯＩ基板にＩＧＢＴ等を形成する。 （もっと読む）

【課題】高周波信号経路を切り替えるために半導体基板上に形成された、小型でかつ低歪特性を実現するスイッチング素子を提供する。
【解決手段】スイッチング素子の一例であるＦＥＴ１００は半導体基板１０９上に形成された櫛型の２つのソース・ドレイン電極１０１と、２つのソース・ドレイン電極１０１の間を這うように配置された少なくとも２本のゲート電極１０２と、隣り合うゲート電極１０２の間に挟まれ、かつ、隣り合うゲート電極１０２に沿って配置された導電層１０３とを備え、ゲート電極１０２の２つのソース・ドレイン電極１０１の指状部と平行な部分である直線部１０８の直下に位置する層が、ゲート電極１０２の隣り合う一対の直線部１０８をつなぐ部分である屈曲部１０７の直下に位置する層から、電気的に分離されている。 （もっと読む）

【課題】耐圧を向上させることができ、かつ半導体基板が反るのを防ぐことができる誘電体分離型半導体装置の製造方法を得る。
【解決手段】ｐ型シリコン基板１０の主面の領域４２に複数のトレンチ溝４４を形成する。ｐ型シリコン基板１０の表面を酸化して、ｐ型シリコン基板１０の主面に誘電体層１２を形成し、領域４２に厚膜誘電体層３８を形成する。ｐ型シリコン基板１０に誘電体層１２を介してｎ⁻型半導体層１４を貼り合せる。厚膜誘電体層３８の上方においてｎ⁻型半導体層１４の一部にｎ^＋型半導体領域１８を形成する。ｎ^＋型半導体領域１８から離間してｎ^＋型半導体領域１８を取り囲むようにｎ⁻型半導体層１４の一部にｐ^＋型半導体領域２０を形成する。ｎ^＋型半導体領域１８に接続された主電極２６を形成する。ｐ^＋型半導体領域２０に接続された主電極２８を形成する。ｐ型シリコン基板１０の裏面に裏面電極３２を形成する。 （もっと読む）

【課題】正確な表示を行う表示装置を提供することを課題とする。
【解決手段】オフ電流の低い酸化物半導体を有するトランジスタを用いて、回路を構成する。回路として、画素回路の他に、プリチャージ回路または検査回路を形成する。酸化物半導体を用いているため、オフ電流が低く、そのため、プリチャージ回路や検査回路において、信号や電圧が漏れて、表示に不具合を起こすという可能性が低い。その結果、正確な表示を行う表示装置を提供することが出来る。 （もっと読む）

【課題】ゲートポリ電極とソース及びドレイン高濃度拡散層との間での位置合わせズレを防止し、素子特性や信頼性の均一化を図ることができる。
【解決手段】半導体基板と、前記半導体基板上に形成した酸化膜と、前記半導体基板上に形成した前記酸化膜の除去された領域の寸法に対応して画定したゲート長を有するゲート電極と、前記半導体基板の内部にチャンネル領域を含む位置に配設し、長さは前記酸化膜の幅に対応して決定したオフセット層と、前記オフセット層の内部に配設し、前記ゲート長方向に、前記チャンネル領域から離隔し、前記オフセット層の低濃度不純物より高濃度の不純物を含むソース及びドレイン高濃度不純物拡散層と、前記オフセット層の前記ゲート長方向の両端部に配設し、ソース及びドレイン高濃度拡散層を形成するための不純物のイオン注入に対してのマスクとなる厚さを有する酸化膜とを備えている。 （もっと読む）

【課題】 チャネルのしきい値電圧がより高いエンハンスメント型の電界効果型トランジスタを提供する。
【解決手段】 複数層の窒化物半導体を有する電界効果トランジスタにおいて、複数層の窒化物半導体のうち、電界効果トランジスタのキャリアが走行するチャネル層半導体１０２と、チャネル層半導体１０２よりも下層にあって、チャネル層半導体１０２よりもバンドギャップの大きい窒化物半導体からなる下方障壁層半導体１０４と、チャネル層半導体１０２と下方障壁層半導体１０４との間にあって、バンドギャップが下方障壁層半導体１０４のバンドギャップより大きい薄高障壁層半導体１０３とを設ける。 （もっと読む）

【課題】低容量且つ高温特性が良好な素子分離領域を有する高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】半導体基板１にウエル領域２が設けられ、ウエル領域２内には上部、下部及び側面にシリコン酸化膜３を有し、内部が空孔４に形成されたトレンチ素子分離領域が選択的に設けられ、トレンチ素子分離領域により画定されたウエル領域２が設けられた半導体基板１上にゲート酸化膜９を介してゲート電極１０が設けられ、ゲート電極１０の側壁にサイドウォール１１が設けられ、ウエル領域２が設けられた半導体基板１には、ゲート電極１０に自己整合して低濃度のソースドレイン領域（６、７）及びサイドウォール１１に自己整合して高濃度のソースドレイン領域（５、８）が設けられ、高濃度のソースドレイン領域にはそれぞれバリアメタル１４を有する導電プラグ１５を介してバリアメタル１７を有する配線１８が接続されている構造からなるＭＩＳ電界効果トランジスタ。 （もっと読む）