ＭＯＳ型半導体装置およびその製造方法
【課題】ゲートポリ電極とソース及びドレイン高濃度拡散層との間での位置合わせズレを防止し、素子特性や信頼性の均一化を図ることができる。
【解決手段】半導体基板と、前記半導体基板上に形成した酸化膜と、前記半導体基板上に形成した前記酸化膜の除去された領域の寸法に対応して画定したゲート長を有するゲート電極と、前記半導体基板の内部にチャンネル領域を含む位置に配設し、長さは前記酸化膜の幅に対応して決定したオフセット層と、前記オフセット層の内部に配設し、前記ゲート長方向に、前記チャンネル領域から離隔し、前記オフセット層の低濃度不純物より高濃度の不純物を含むソース及びドレイン高濃度不純物拡散層と、前記オフセット層の前記ゲート長方向の両端部に配設し、ソース及びドレイン高濃度拡散層を形成するための不純物のイオン注入に対してのマスクとなる厚さを有する酸化膜とを備えている。
【解決手段】半導体基板と、前記半導体基板上に形成した酸化膜と、前記半導体基板上に形成した前記酸化膜の除去された領域の寸法に対応して画定したゲート長を有するゲート電極と、前記半導体基板の内部にチャンネル領域を含む位置に配設し、長さは前記酸化膜の幅に対応して決定したオフセット層と、前記オフセット層の内部に配設し、前記ゲート長方向に、前記チャンネル領域から離隔し、前記オフセット層の低濃度不純物より高濃度の不純物を含むソース及びドレイン高濃度不純物拡散層と、前記オフセット層の前記ゲート長方向の両端部に配設し、ソース及びドレイン高濃度拡散層を形成するための不純物のイオン注入に対してのマスクとなる厚さを有する酸化膜とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関して、特にオフセット層（低濃度不純物拡散層）を有するＭＯＳ型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ型半導体装置は、通常ドレイン側に電圧を印加し、素子を駆動させるため、ドレイン側の拡散層では、高電界が生じ電界が集中する部分であり、インパクトイオン化を引き起こす。ここで発生した電子/正孔は、高電界に加速され、ゲート絶縁膜に注入もしくはトラップされ、素子特性の経時変化の原因となり、特に高耐圧ＭＯＳ型半導体装置ではその傾向が顕著である。
【０００３】
この問題点を解決するため、ソース及びドレイン高濃度拡散層とゲートの間に、オフセット層を設け、距離を離すことで電界を緩和させる手段が検討されている。
【０００４】
しかしながら、一般的なフォトレジストマスクによるオフセット層形成では、フォトリソグラフィの露光の際、ゲートポリ電極とソース及びドレイン高濃度拡散層との間で位置合わせズレが生じ、この幅がばらつくため、素子特性や信頼性の不均一が生じることとなる。
【０００５】
近年、高精度のオフセット層形成技術が求められる中、上記課題を解決する手法として様々な手法が検討されている（特許文献１、２）。
【０００６】
特許文献１に係る図２４〜図２８に示す半導体装置においては、フォトリソグラフィ技術によるオフセット層の幅のバラツキを克服するため、シリコン基板２００上にゲート絶縁膜２０１とポリシリコン２０２を形成し、フォトリソグラフィによりゲート電極２０３とソース及びドレイン電極となる部分を覆う２０５を形成している。これら２０３と２０５をマスクとして、オフセット層２０４を形成した後、マスク２０５を除去し、ゲート電極２０３を覆うようにフォトレジスト２２３を形成している。ここに高濃度不純物注入を行うことでソース及び、ドレイン高濃度拡散層が形成され、これら高濃度拡散層端からゲート電極端までの距離がマスク２２２の幅で決定でき、フォトリソグラフィ工程の位置合わせズレの影響を排除している。
【０００７】
しかしながら、ポリシリコン膜２０３と２０５をマスクとしてオフセット層を形成するため、深いオフセット層を形成するために、不純物の注入エネルギーを増加させると、その不純物はマスクのポリシリコン膜を突き抜けてしまうことになる。
【０００８】
その結果、ゲート電極下のｐ型層はｎ型層になり、場合によってはノーマリーオン型ＭＯＳ型半導体装置となる不具合が現れる可能性がある。
【０００９】
すなわち、オフセット層に注入する低濃度不純物の注入エネルギーは、ポリシリコン膜２０３の厚さで決定されてしまう欠点がある。なお、ポリシリコン膜の膜厚を厚くすることで、不純物の注入エネルギーの増加に対応することも考えられるが、この膜厚はＭＯＳ型半導体装置の電気的特性や加工精度に最適化されているので、ポリシリコン膜厚を変更することは現実的ではないといえる。
【００１０】
一方、特許文献２には、フォトリソグラフィ技術によるオフセット層の幅のバラツキを防止する技術を採用した半導体装置が記載されている。図２９〜３４は、特許文献２に係る半導体装置を示す図である。図２９におけるシリコン基板２２１にフィールド酸化膜２１７を形成した後、シリコン酸化膜２１４、２１５、２１６を所望の形状に形成するものである。シリコン酸化膜２１４、２１５、２１６をマスクとして、低濃度不純物を注入することでオフセット層２１０、２１１、２１２、２１３を形成している。図３０では、さらにフォトリソグラフィ技術と高濃度不純物注入を行い、フィールド酸化膜２１７に接した拡散層に高濃度拡散層２２５、２２６を形成している。レジスト２２７を除去し、図３１にて、フォトリソグラフィ技術とエッチングによりシリコン酸化膜２１５を除去したのち、図３２でゲート酸化膜２２９とポリシリコン膜２２８を形成し、フォトリソグラフィ技術及びエッチングによりポリシリコン膜２２８を除去し、ゲート電極２２９を形成している。その後レジストを除去した状態が図３３となる。その後フォトレジストマスクをフォトリソグラフィ技術により、ゲート電極を保護するよう形成し、低濃度不純物を斜めに注入することにより、図３４に示すオフセット層２１９、２２０を形成している。
【００１１】
上記手法を採用することにより、ソース及びドレイン高濃度拡散層からゲート電極までの距離、及びゲート電極下に潜り込んでいるオフセット幅はマスクシリコン酸化膜の幅によって決まるため、フォトリソグラフィの位置合わせズレを修正することができる。
【００１２】
また、シリコン酸化膜をオフセット層形成のマスクとして用いており、このシリコン酸化膜の膜厚はオフセット注入の深さに応じて厚くすることが可能であるため、上記問題点を解決しようとしている。
【００１３】
しかしながら、この構造を実現するための製造工程を鑑みると、特許文献１に記載の半導体の製造方法よりも、フォトリソグラフィ工程で２工程追加、不純物注入工程で１工程追加、エッチング工程で１工程追加となり、非常なコスト増となる問題点がある。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平９−２０５２０５号公報
【特許文献２】特開２００６−２６１２２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
関連する技術にかかるＭＯＳ型半導体装置およびその製造方法では、フォトリソグラフィの位置合わせズレが生じ、素子特性や信頼性の不均一が生じていた。
【課題を解決するための手段】
【００１６】
本発明に係るＭＯＳ型半導体装置は、半導体基板と、前記半導体基板上に形成した酸化膜と、前記半導体基板上に形成した前記酸化膜の除去された領域の寸法に対応して画定したゲート長を有するゲート電極と、前記半導体基板の内部にチャンネル領域を含む位置に配設し、長さは前記酸化膜の幅に対応して決定したオフセット層と、前記オフセット層の内部に配設し、前記ゲート長方向に、前記チャンネル領域から離隔し、前記オフセット層の低濃度不純物より高濃度の不純物を含むソース及びドレイン高濃度不純物拡散層と、前記オフセット層の前記ゲート長方向の両端部に配設し、ソース及びドレイン高濃度拡散層を形成するための不純物のイオン注入に対してのマスクとなる厚さを有する酸化膜とを備えている。
【００１７】
このような構成にすることにより、オフセット層の幅のばらつきが抑制され、電気特性の均一化を図ることができる。
【００１８】
本発明に係るＭＯＳ型半導体装置の製造方法は、ゲート電極を形成するより前に、半導体基板に、オフセット層を形成し、前記半導体基板の上方に、ソース及びドレイン高濃度拡散層を形成するためのマスクとして所定の厚さを有するマスク酸化膜を成長し、前記マスク酸化膜のうち、前記ゲート電極を形成する領域と、ソース及びドレインを形成する領域を選択的に除去して開孔し、前記ゲート電極を形成する領域と、ソース及びドレインを形成する領域にゲート酸化膜を形成し、前記マスク酸化膜に、ゲート電極を形成する領域として開孔した部分を埋め込むように導電性薄膜を成長し、前記ゲート電極を形成する領域に、前記酸化膜を開孔した開孔部と同一又は前記開孔部より広い範囲で、前記導電性薄膜が残るようにエッチング加工してゲート電極を形成し、前記ソース及びドレインを形成する領域に埋め込まれた導電性薄膜をエッチングして除去し、前記マスク酸化膜および上記ゲート電極をマスクとして、イオン注入を行い、ソース及びドレイン高濃度拡散層を形成する。
【００１９】
このような構成にすることにより、オフセット層を形成する低濃度不純物がゲート直下の半導体領域の画定を兼ねているため、不要な工程増加を低減することが可能となる。また、オフセット層の不純物は、予めソース及びドレインの高濃度の不純物拡散層の形成予定領域にも注入しておくため、オフセット層とソースドレイン拡散層を接続するための注入工程を省くことが可能となる。
【００２０】
本発明に係るＭＯＳ型半導体装置の製造方法は、上記酸化膜は、シリコン酸化膜であることを特徴とする。
【００２１】
本発明に係るＭＯＳ型半導体装置の製造方法は、上記オフセットと、前記ソース及びドレイン高濃度不純物拡散層を、上記半導体基板上に、一対形成することを特徴とする。
【００２２】
本発明に係るＭＯＳ型半導体装置の製造方法は、前記オフセット層と、ソース及びドレイン高濃度不純物拡散層とが接していることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、ゲートポリ電極とソース及びドレイン高濃度拡散層との間での位置合わせズレを防止し、素子特性や信頼性の均一化を図ることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１に係るＭＯＳ型半導体装置の構造図である。
【図２】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図３】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図４】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図５】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図６】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図７】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図８】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図９】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１０】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１１】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１２】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１３】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１４】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１５】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１６】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１７】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１８】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１９】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図２０】本発明の実施の形態２に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図２１】本発明の実施の形態２に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図２２】本発明の実施の形態２に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図２３】本発明の実施の形態２に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図２４】関連する技術（特許文献１）にかかるＭＯＳ型半導体装置のオフセット層構造の形成手順を示す図である。
【図２５】関連する技術（特許文献１）にかかるＭＯＳ型半導体装置のオフセット層構造の形成手順を示す図である。
【図２６】関連する技術（特許文献１）にかかるＭＯＳ型半導体装置のオフセット層構造の形成手順を示す図である。
【図２７】関連する技術（特許文献１）にかかるＭＯＳ型半導体装置のオフセット層構造の形成手順を示す図である。
【図２８】関連する技術（特許文献１）にかかるＭＯＳ型半導体装置のオフセット層構造の形成手順を示す図である。
【図２９】関連する技術（特許文献２）にかかるＭＯＳ型半導体装置の形成手順の構造断面図である。
【図３０】関連する技術（特許文献２）にかかるＭＯＳ型半導体装置の形成手順の構造断面図である。
【図３１】関連する技術（特許文献２）にかかるＭＯＳ型半導体装置の形成手順の構造断面図である。
【図３２】関連する技術（特許文献２）にかかるＭＯＳ型半導体装置の形成手順の構造断面図である。
【図３３】関連する技術（特許文献２）にかかるＭＯＳ型半導体装置の形成手順の構造断面図である。
【図３４】関連する技術（特許文献２）にかかるＭＯＳ型半導体装置の形成手順の構造断面図である。
【図３５】シリコン酸化膜（ＳｉＯ２）と各ドーズ種における注入エネルギーのグラフである。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の実施の形態について説明する。以下の記載及び図面は、明確化のため、適宜、省略及び簡略化がなされている。
【００２６】
（実施の形態１）
図１は、本発明の実施の形態１に係るＭＯＳ型半導体装置の構造図である。図１を参照しながら、実施の形態１に係るＭＯＳ型半導体装置について説明する。
【００２７】
本実施の形態に係るＭＯＳ型半導体装置は、半導体基板であるシリコン基板１００と、シリコン基板１００上にシリコン酸化膜からなるゲート酸化膜１０６とゲートポリシリコン膜１０５により、ゲート電極が形成されている。また、シリコン基板１００の上方であって、オフセット層（低濃度不純物拡散層）１０１のゲート電極のゲート長１０７方向の両端部に配設された厚いシリコン酸化膜１０４が形成される。このシリコン酸化膜１０４の厚さは、ソース及びドレイン高濃度拡散層１０２、１０３を形成するための不純物のイオン注入に対してのマスクとなるのに十分な厚さで形成される。シリコン酸化膜１０４の厚さは、具体的には、５０００Åである。この条件は一例であり、通常は高濃度拡散層を形成するドーズ注入エネルギーにより決定され、ドーズ種がマスクシリコン酸化膜を突き抜けない膜厚に設定される。
図３５に、シリコン酸化膜（ＳｉＯ２）と各ドーズ種における注入エネルギーのグラフ（G.Dearnaley, et al., Ion Implantation, North-Holland, Amsterdam, 1973.）を示す。縦軸はマスクの最少厚さ（μｍ）、横軸は注入エネルギー（ｋｅｖ）である。グラフ上の曲線のうち、実線は９９．９９％のマスク効果を得るための、ＳｉＯ２の最少厚さ、破線はＳｉ３Ｎ４の最少厚さ、一点破線はフォトレジストの最少厚さである。これにより、ソース及びドレイン高濃度拡散層を形成するための不純物のイオン注入に対しての注入エネルギーとマスクの厚さとの関係が示される。
【００２８】
シリコン基板１００上には、ゲート酸化膜１０６直下に形成されるチャンネル領域を挟んだ両側に、オフセット層１０１が形成され、このオフセット層１０１の内部に、これよりも不純物濃度の高いソース及びドレイン高濃度不純物拡散層１０２、１０３が形成される。
【００２９】
このように、ソース及びドレイン高濃度不純物拡散層１０２、１０３は、オフセット層１０１よりもゲート長１０７方向においてチャンネル領域から離れた位置に形成され、しかも、オフセット層１０１よりも浅い位置に形成されている。
【００３０】
このような構成にすることにより、高濃度不純物拡散層１０２、１０３の端部近傍の電界を緩和させることが可能となり、高電圧印加時における電界強度の分布のバラツキも小さくなるので信頼性を改善できる。同時に、電気的特性バラツキを抑えるという効果が得られる。
【００３１】
上記高濃度不純物拡散層１０２、１０３の端部から、ゲート酸化膜１０６端部までの幅は、シリコン酸化膜１０４の幅で決定される。また、ゲート長１０７は、マスクとしてのシリコン酸化膜１０４が除去された領域の長さで画定される。
【００３２】
次に、本実施の形態に係るＭＯＳ型半導体装置の製造方法について、図面を参照しつつ、詳細に説明する。
【００３３】
図２〜図１９は、本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【００３４】
まず、半導体基板であるシリコン基板１００上に、素子分離領域であるＳＴＩ（Ｓｈａｌｌｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）又はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）１０９を形成した。ＳＴＩまたはＬＯＣＯＳ１０９を形成したシリコン基板１００上にオフセット層１０１注入マスクに用いるフォトレジスト１１０を塗布した（図３）。ここで、シリコン基板１００表面を保護するために、薄いシリコン酸化膜を形成しておくことが好ましい。
【００３５】
本実施の形態においては、半導体基板１００に単結晶シリコンを用いたが、その材質は特に限定されることはなく、多結晶シリコン薄膜又は非晶質シリコン薄膜をガラス、石英ガラス基板上に形成したものであってもよい。
【００３６】
次いで、リソグラフィ工程により加工成型し、オフセット層１０１を形成する部分のフォトレジスト１１０を除去した。その後、図３において塗布したフォトレジスト１１０の上方から、低濃度不純物１１１を注入し、オフセット層１０１を形成した（図４）。ここで、オフセット層１０１を形成する際のイオン注入について、注入量は、好ましくは、１０１２（１／ｃｍ２）〜１０１４（１／ｃｍ２）、より好ましくは、１０１３（１／ｃｍ２）〜５×１０１３（１／ｃｍ２）である。イオン注入量が１０13（１／ｃｍ２）〜５×１０１３（１／ｃｍ２）であると、低濃度拡散層を形成する濃度に適しており、ジャンクション耐圧を高くすることができる点で好ましい。これら注入量条件はあくまで一例で、所望のジャンクション耐圧やＭＯＳ型半導体装置の性能により決定される。
【００３７】
また、イオン注入の注入エネルギーは、例えば、ドーズ種がＰ＋の場合、より好ましくは、１００ｋｅＶ〜５００ｋｅＶである。注入エネルギーが１００ｋｅＶ〜５００ｋｅＶであると、適切なオフセット層を形成できる点で好ましい。また、これら条件は一例であり、装置の性能、所望のオフセット層深さ、ドーズ種により決定される。
【００３８】
さらに、イオン種は、Ｂ＋、ＢＦ２＋、Ｐ＋、Ａｓ＋等が挙げられるが、この中でもＮＭＯＳ型半導体装置にはＰ＋、ＰＭＯＳ型半導体装置にはＢ＋、が好ましい。しかし、シリコン内でドナー、アクセプタとしての機能が得られる物質であれば特に限定されない。
【００３９】
オフセット層１０１を形成した後、オフセット注入で使用したフォトレジスト１１０を除去した（図５）。その後、シリコン基板１００の上方にマスクシリコン酸化膜１０４を成長した（図６）。
【００４０】
次いで、上記マスクシリコン酸化膜１０４上に、エッチングのマスク材として、フォトレジスト１１２を塗布する（図７）。その後、マスクシリコン酸化膜１０４を残したい部分のみ、リソグラフィにより加工成型し、フォトレジスト１１２を残した（図８）。
【００４１】
次いで、ソース及びドレイン電極部、並びにゲート電極が形成される部分のマスクシリコン酸化膜１０４をエッチングにより除去して開孔し（図９）、その後、フォトレジスト膜１１２を除去した（図１０）。
【００４２】
次いで、ソース及びドレイン電極部、並びにゲート電極が形成される部分に、ゲート酸化膜１０６を形成した（図１１）。その後、マスクシリコン酸化膜１０４に、ゲート電極を形成する領域として開孔した部分を埋め込むように、導電性薄膜としてのゲートポリシリコン膜１１３を成長した（図１２）。
【００４３】
次いで、ゲート電極を形成する際のエッチングに使うマスクとして、上記ゲートポリシリコン膜１１３の上方にフォトレジスト１１４を塗布した（図１３）。その後、図１４に示すように、ゲート電極部分はマスクされるよう、リソグラフィ加工成型によりフォトレジスト１１４を加工した。
【００４４】
その後、ゲート電極を形成する領域に、マスクシリコン酸化膜１０４を開孔した開孔部と同一又は開孔部より広い範囲で、ゲートポリシリコン膜１１３が残るようにエッチング加工してゲート電極を形成した（図１５）。そして、ゲート電極上部のフォトレジスト１１４を除去した（図１６）。
【００４５】
次いで、マスクシリコン酸化膜１０４およびゲート電極をマスクとして、イオン注入を行い、高濃度不純物１１５を注入し、ソース及びドレイン高濃度拡散層１０２、１０３を形成した（図１７）。この時点で、オフセット層１０１の幅１０８が決定された。
【００４６】
ここで、高濃度の不純物拡散層１０２、１０３を形成する際のイオン注入について、注入量は、好ましくは、１０15（１／ｃｍ２）〜１０１６（１／ｃｍ２）、より好ましくは、１×１０15（１／ｃｍ２）〜５×１０１５（１／ｃｍ２）である。
【００４７】
また、イオン注入の注入エネルギーは、好ましくは、１０ｋｅＶ〜２００ｋｅＶ、より好ましくは、１０ｋｅＶ〜１００ｋｅＶである。注入エネルギーが１０ｋｅＶ〜１００ｋｅＶであると、低抵抗の拡散層をシリコン表面に形成できる点で好ましい。この条件は一例で、ＭＯＳ形半導体装置の性能、耐圧によって決定される。
【００４８】
さらに、イオン種は、Ｂ＋、ＢＦ２＋、Ｐ＋、Ａｓ＋等が挙げられるが、この中でもＮＭＯＳ型半導体装置にはＰ＋、Ａｓ＋、ＰＭＯＳ型半導体装置にはＢＦ２＋が好ましい。しかし、シリコン内でドナー、アクセプタとしての機能が得られる物質であれば特に限定されない。
【００４９】
その後、層間絶縁膜１１６を形成し（図１８）、不純物の活性化のための加熱処理を施し、層間絶縁膜１１６を開口し、コンタクト１１７を形成した。その後、配線層１１８を形成してソース及びドレイン高濃度拡散層１０２、１０３と接続した（図１９）。以上説明した工程によって、半導体装置を完成した。
【００５０】
本実施の形態に係る素子は左右対称の構造となっているため、ドレイン端子、ソース端子は入れ替えて高電圧を印加することが可能である。
【００５１】
図４に示すように、フォトレジスト１１０をマスクに、イオン注入することにより、オフセット層１０１を形成したことにより、イオン注入工程の自由度が増し、その結果、オフセット層１０１を深く形成することができた。これにより、問題となっていた課題を解決することができた。
【００５２】
すなわち、図２４〜２８に示すように、関連する技術（特許文献１）では、深いオフセット層を形成するために、不純物の注入エネルギーを増加させると、その不純物はマスクのポリシリコン膜２０３を突き抜けてしまい、この結果、ゲート電極下のｐ型層は、ｎ型層になり、場合によってはノーマリーオン型ＭＯＳ型半導体装置となってしまう不具合が現れる可能性があった。つまり、オフセット層２０４にイオン注入する低濃度不純物の注入エネルギーは、ポリシリコン膜２０３の厚さで決定されてしまうという欠点があった。しかし、本実施の形態に係るＭＯＳ型半導体装置の製造方法において、上記問題点を解決することができた。
【００５３】
なお、ポリシリコン膜２０３の膜厚を厚くすることにより、不純物の注入エネルギーの増加に対応することも考えられるが、この膜厚はＭＯＳ型半導体装置の電気的特性や加工精度に最適化されているので、ポリシリコン膜厚を変更することは現実的ではないといえる。
【００５４】
本実施の形態に係る実効オフセット幅１０８は、オフセット層１０１上方に形成されたマスクシリコン酸化膜１０４を所望の形状にエッチングすることによって画定されるが(図１１、図１７)、その際、除去した領域に、ゲート電極、並びにソース及びドレイン領域を形成するため、これらの位置と寸法も同時に画定していることになり、マスク層除去工程等の工程を省くことが可能となり、工数の低減、ひいては製造コストの低減を図ることができる。
【００５５】
さらに、関連する技術と異なり（図２０〜図２９）、オフセット層１０１と、ソース及びドレイン高濃度拡散層１０２、１０３は直接接することになり、これらを結合するための不純物層を追加形成する工程を省くことが可能となり、工数の低減、ひいては製造コストの低減を図ることができる。
【００５６】
本実施の形態に係るＭＯＳ型半導体の製造方法は、オフセット層１０１を先に形成するので、オフセット層１０１端部とマスクシリコン酸化膜１０４の開孔端の間には、フォトリソグラフィの位置合わせズレが生じるが、ゲート電極下にオフセット層１０１が潜り込むように設計・製造すれば、問題は生じない。従って、ＭＯＳ型半導体装置を製造する装置のバラツキ範囲よりも大きな幅で設計すればよいということになる。また、上記位置合わせズレは、ドレイン電極側、ソース電極側の総和としては一律となるため、ＭＯＳ型半導体装置の電気的特性に影響は無いと言える。
【００５７】
また、本実施の形態におけるＭＯＳ型半導体装置の製造方法によれば、ソース及びドレイン端子の高濃度不純物拡散層端１０２、１０３からゲート酸化膜１０６端までの距離は、マスクシリコン絶縁膜の幅で決まるので、オフセット幅１０８のバラツキを極小化することができる。
【００５８】
これにより、高電圧印加時におけるオフセット層１０１に発生する電界強度の分布のバラツキも小さくなるので信頼性を改善できる。同時に、電気的特性バラツキを抑える効果も得ることができる。
【００５９】
さらに、ゲート電極形成前に、オフセット層１０１を形成するため、ＭＯＳ型半導体装置のドレイン端子側に生じる電界を抑える、深いオフセット層１０１の形成が可能であり、より高耐圧に適したＭＯＳ型半導体装置を提供することができる。
【００６０】
（実施の形態２）
図２３は、本発明の実施の形態２に係るＭＯＳ型半導体装置の構造図である。図２３を参照しながら、実施の形態２に係るＭＯＳ型半導体装置について説明する。
【００６１】
実施の形態２に係るＭＯＳ型半導体装置においては、素子が左右対称の構造を有する実施の形態１と異なり、左右非対称の構造を持ったＭＯＳ型半導体装置である。
【００６２】
本実施の形態に係るＭＯＳ型半導体装置は、ドレイン端子、ソース端子のいずれか片方のみに高電圧を印加する場合に使用することが可能である。
【００６３】
本実施の形態に係るＭＯＳ型半導体装置は、半導体基板であるシリコン基板と、シリコン基板１００上にシリコンからなるゲート酸化膜１０６とゲートポリシリコン膜１０５により、ゲート電極が形成されている。また、シリコン基板１００の上方であって、オフセット層１０１のゲート電極のゲート長１０７方向の片端部に配設された厚いシリコン酸化膜１０４が形成される。このシリコン酸化膜１０４の厚さは、ソース及びドレイン高濃度拡散層１０２、１０３を形成するための不純物のイオン注入に対してのマスクとなるのに十分な厚さで形成される。シリコン酸化膜１０４の厚さは、具体的には、５０００Åである。この条件は一例であり、通常は高濃度拡散層を形成するドーズ注入エネルギーにより決定され、ドーズ種がマスクシリコン酸化膜を突き抜けない膜厚に設定される。
【００６４】
シリコン基板１００上には、ゲート酸化膜１０６直下に形成されるチャンネル領域に接した片方に、オフセット層１０１が形成され、このオフセット層１０１の内部に、これよりも不純物濃度の高いドレイン高濃度不純物拡散層１０３が形成される。
【００６５】
このように、ドレイン高濃度不純物拡散層１０３は、オフセット層１０１よりもゲート長１０７方向においてチャンネル領域から離れた位置に形成され、しかも、オフセット層１０１よりも浅い位置に形成されている。
【００６６】
このような構成にすることにより、実施の形態１よりもＭＯＳ型半導体装置の面積が縮小でき、さらにソース端子側の抵抗が極小化するため、その結果、素子の性能が向上するという効果が得られる。
【００６７】
次に、本実施の形態に係るＭＯＳ型半導体装置の製造方法について、実施の形態１と異なる部分を中心に、図面を参照しつつ、詳細に説明する。
【００６８】
まず、半導体基板であるシリコン基板１００上に、素子分離領域であるＳＴＩ又はＬＯＣＯＳ１０９を形成した。ＳＴＩまたはＬＯＣＯＳ１０９を形成したシリコン基板１００上にオフセット層１０１注入マスクに用いるフォトレジスト１１０を塗布した。ここで、シリコン基板１００表面を保護するために、薄いシリコン酸化膜を形成しておくことが好ましい。
【００６９】
本実施の形態においては、半導体基板１００に単結晶シリコンを用いたが、その材質は特に限定されることはなく、多結晶シリコン薄膜又は非晶質シリコン薄膜をガラス、石英ガラス基板上に形成したものであってもよい。
【００７０】
次いで、リソグラフィ工程により加工成型し、オフセット層１０１を形成する部分のフォトレジスト１１０を除去した後、フォトレジスト１１０の上方から、低濃度不純物１１１を注入し、ドレイン端子側のみ、オフセット層１０１を形成した（図２０）。ここで、オフセット層１０１を形成する際のイオン注入について、注入量は、好ましくは、１０12（１／ｃｍ２）〜１０１４（１／ｃｍ２）、より好ましくは、１０13（１／ｃｍ２）〜５×１０１３（１／ｃｍ２）である。イオン注入量が１０13（１／ｃｍ２）〜５×１０１３（１／ｃｍ２）であると、低濃度拡散層を形成する濃度に適しており、ジャンクション耐圧を高くすることができる点で好ましい。これら注入量条件はあくまで一例で、所望のジャンクション耐圧やＭＯＳ型半導体装置の性能により決定される。
【００７１】
また、イオン注入の注入エネルギーは、例えば、ドーズ種がＰ＋の場合、好ましくは、１０ｋｅＶ〜１０００ｋｅＶ、より好ましくは、５０ｋｅＶ〜５００ｋｅＶである。注入エネルギーが５０ｋｅＶ〜５００ｋｅＶであると、適切なオフセット層を形成できる点で好ましい。また、これら条件は一例であり、装置の性能、所望のオフセット層深さ、ドーズ種により決定される。
【００７２】
さらに、イオン種は、Ｂ＋、ＢＦ２＋、Ｐ＋、Ａｓ＋等が挙げられるが、この中でもＮＭＯＳ型半導体装置にはＰ＋、ＰＭＯＳ型半導体装置にはＢ＋、が好ましい。しかし、シリコン内でドナー、アクセプタとしての機能が得られる物質であれば特に限定されない。
オフセット層１０１を形成した後、オフセット注入で使用したフォトレジスト１１０を除去した。その後、シリコン基板１００の上方にマスクシリコン酸化膜１０４を形成した。これにより、オフセット幅１０８とドレイン側ゲート電極の位置が画定する効果が得られる。
【００７３】
次いで、上記マスクシリコン酸化膜１０４上に、エッチングのマスクとして、フォトレジスト１１２を塗布する。その後、マスクシリコン酸化膜１０４を残したい部分のみ、リソグラフィにより加工成型し、フォトレジスト１１２を残した。
【００７４】
次いで、マスクシリコン酸化膜１０４を、ドレイン電極側のみに残すようにフォトレジスト１１２を加工し、エッチングで不要なマスクシリコン酸化膜１０４を除去し（図２１）、その後、フォトレジスト膜１１２を除去した。
【００７５】
次いで、ソース及びドレイン電極部、並びにゲート電極が形成される部分に、ゲート酸化膜１０６を形成した。その後、オフセット幅１０８のシリコン酸化膜１０４を端部とした部分に、ゲート電極を形成するため、ゲートポリシリコン膜１１３を形成した。
【００７６】
次いで、ゲート電極を形成する際のエッチングに使うマスクとして、上記ゲートポリシリコン膜１１３の上方にフォトレジスト１１４を塗布した。その後、ゲート電極部分はマスクされるよう、リソグラフィ加工成型によりフォトレジスト１１４を加工した。
【００７７】
次いで、ゲートポリシリコン膜１１３をエッチングで除去した（図２２）。そして、ゲート電極上部のフォトレジスト１１４を除去した。
【００７８】
その後、上記ゲートポリシリコン１１３とマスクシリコン酸化膜１０４の上方からイオン注入を行い、高濃度不純物１１５を注入して、ソース及びドレイン高濃度拡散層１０２、１０３を形成した（図２３）。この時点で、オフセット層１０１の幅１０８が決定された。
【００７９】
ここで、高濃度の不純物拡散層１０２、１０３を形成する際のイオン注入について、注入量は、好ましくは、１０15（１／ｃｍ２）〜１０１６（１／ｃｍ２）、より好ましくは、１×１０15（１／ｃｍ２）〜５×１０１５（１／ｃｍ２）である。
【００８０】
また、イオン注入の注入エネルギーは、好ましくは、１０ｋｅＶ〜２００ｋｅＶ、より好ましくは、１０ｋｅＶ〜１００ｋｅＶである。注入エネルギーが１０ｋｅＶ〜１００ｋｅＶであると、低抵抗の拡散層をシリコン表面に形成できる点で好ましい。この条件は一例で、MOS形半導体装置の性能、耐圧によって決定される。
【００８１】
さらに、イオン種は、Ｂ＋、ＢＦ２＋、Ｐ＋、Ａｓ＋等が挙げられるが、この中でもＮＭＯＳ型半導体装置にはＰ＋、Ａｓ＋、ＰＭＯＳ型半導体装置にはＢＦ２＋が好ましい。しかし、シリコン内でドナー、アクセプタとしての機能が得られる物質であれば特に限定されない。
【００８２】
その後、層間絶縁膜１１６を形成し、不純物の活性化のための加熱処理を施し、層間絶縁膜１１６を開口し、コンタクト１１７を形成した。その後、配線層を形成してソース及びドレイン高濃度拡散層１０２、１０３と接続した。以上説明した工程によって、半導体装置を完成した。
【００８３】
本実施の形態に係るＭＯＳ型半導体装置は、左右非対称の構造であるため、オフセット層１０１はドレイン側にのみ形成されるため、ドレイン端子側のみしか高電圧を印加できないという制約が生まれる。しかし、ソース端子側のオフセット層１０１を除くことにより、その分、面積が縮小でき、ソース端子側の抵抗が極小化するため、その結果、素子の性能が向上するという技術的意義が生まれることになる。
【符号の説明】
【００８４】
１００ シリコン基板
１０１ オフセット層
１０２ ドレイン高濃度拡散層
１０３ ソース高濃度拡散層
１０４ シリコン酸化膜
１０５ ゲートポリシリコン膜
１０６ ゲート酸化膜
１０７ ゲート長
１０８ オフセット幅
１０９ ＳＴＩ（ＬＯＣＯＳ）
１１０ フォトレジスト
１１１ 低濃度不純物
１１２ フォトレジスト
１１３ ゲートポリシリコン膜
１１４ フォトレジスト
１１５ 高濃度不純物
１１６ 層間絶縁膜
１１７ コンタクト
１１８ 配線層
２００ シリコン基板
２０１ ゲート絶縁膜
２０２ ポリシリコン
２０３ ゲート電極
２０４ オフセット層
２０５ マスク
２１０ オフセット層
２１１ オフセット層
２１２ オフセット層
２１３ オフセット層
２１４ シリコン酸化膜
２１５ シリコン酸化膜
２１６ シリコン酸化膜
２１７ フィールド酸化膜
２１９ オフセット層
２２０ オフセット層
２２１ シリコン基板
２２２ スペーサ
２２３ フォトレジストマスク
２２５ 高濃度拡散層
２２６ 高濃度拡散層
２２７ レジスト
２２８ ポリシリコン膜
２２９ ゲート酸化膜
２３０ ゲート電極（ポリシリコン膜）
【技術分野】
【０００１】
本発明は、半導体装置に関して、特にオフセット層（低濃度不純物拡散層）を有するＭＯＳ型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ型半導体装置は、通常ドレイン側に電圧を印加し、素子を駆動させるため、ドレイン側の拡散層では、高電界が生じ電界が集中する部分であり、インパクトイオン化を引き起こす。ここで発生した電子/正孔は、高電界に加速され、ゲート絶縁膜に注入もしくはトラップされ、素子特性の経時変化の原因となり、特に高耐圧ＭＯＳ型半導体装置ではその傾向が顕著である。
【０００３】
この問題点を解決するため、ソース及びドレイン高濃度拡散層とゲートの間に、オフセット層を設け、距離を離すことで電界を緩和させる手段が検討されている。
【０００４】
しかしながら、一般的なフォトレジストマスクによるオフセット層形成では、フォトリソグラフィの露光の際、ゲートポリ電極とソース及びドレイン高濃度拡散層との間で位置合わせズレが生じ、この幅がばらつくため、素子特性や信頼性の不均一が生じることとなる。
【０００５】
近年、高精度のオフセット層形成技術が求められる中、上記課題を解決する手法として様々な手法が検討されている（特許文献１、２）。
【０００６】
特許文献１に係る図２４〜図２８に示す半導体装置においては、フォトリソグラフィ技術によるオフセット層の幅のバラツキを克服するため、シリコン基板２００上にゲート絶縁膜２０１とポリシリコン２０２を形成し、フォトリソグラフィによりゲート電極２０３とソース及びドレイン電極となる部分を覆う２０５を形成している。これら２０３と２０５をマスクとして、オフセット層２０４を形成した後、マスク２０５を除去し、ゲート電極２０３を覆うようにフォトレジスト２２３を形成している。ここに高濃度不純物注入を行うことでソース及び、ドレイン高濃度拡散層が形成され、これら高濃度拡散層端からゲート電極端までの距離がマスク２２２の幅で決定でき、フォトリソグラフィ工程の位置合わせズレの影響を排除している。
【０００７】
しかしながら、ポリシリコン膜２０３と２０５をマスクとしてオフセット層を形成するため、深いオフセット層を形成するために、不純物の注入エネルギーを増加させると、その不純物はマスクのポリシリコン膜を突き抜けてしまうことになる。
【０００８】
その結果、ゲート電極下のｐ型層はｎ型層になり、場合によってはノーマリーオン型ＭＯＳ型半導体装置となる不具合が現れる可能性がある。
【０００９】
すなわち、オフセット層に注入する低濃度不純物の注入エネルギーは、ポリシリコン膜２０３の厚さで決定されてしまう欠点がある。なお、ポリシリコン膜の膜厚を厚くすることで、不純物の注入エネルギーの増加に対応することも考えられるが、この膜厚はＭＯＳ型半導体装置の電気的特性や加工精度に最適化されているので、ポリシリコン膜厚を変更することは現実的ではないといえる。
【００１０】
一方、特許文献２には、フォトリソグラフィ技術によるオフセット層の幅のバラツキを防止する技術を採用した半導体装置が記載されている。図２９〜３４は、特許文献２に係る半導体装置を示す図である。図２９におけるシリコン基板２２１にフィールド酸化膜２１７を形成した後、シリコン酸化膜２１４、２１５、２１６を所望の形状に形成するものである。シリコン酸化膜２１４、２１５、２１６をマスクとして、低濃度不純物を注入することでオフセット層２１０、２１１、２１２、２１３を形成している。図３０では、さらにフォトリソグラフィ技術と高濃度不純物注入を行い、フィールド酸化膜２１７に接した拡散層に高濃度拡散層２２５、２２６を形成している。レジスト２２７を除去し、図３１にて、フォトリソグラフィ技術とエッチングによりシリコン酸化膜２１５を除去したのち、図３２でゲート酸化膜２２９とポリシリコン膜２２８を形成し、フォトリソグラフィ技術及びエッチングによりポリシリコン膜２２８を除去し、ゲート電極２２９を形成している。その後レジストを除去した状態が図３３となる。その後フォトレジストマスクをフォトリソグラフィ技術により、ゲート電極を保護するよう形成し、低濃度不純物を斜めに注入することにより、図３４に示すオフセット層２１９、２２０を形成している。
【００１１】
上記手法を採用することにより、ソース及びドレイン高濃度拡散層からゲート電極までの距離、及びゲート電極下に潜り込んでいるオフセット幅はマスクシリコン酸化膜の幅によって決まるため、フォトリソグラフィの位置合わせズレを修正することができる。
【００１２】
また、シリコン酸化膜をオフセット層形成のマスクとして用いており、このシリコン酸化膜の膜厚はオフセット注入の深さに応じて厚くすることが可能であるため、上記問題点を解決しようとしている。
【００１３】
しかしながら、この構造を実現するための製造工程を鑑みると、特許文献１に記載の半導体の製造方法よりも、フォトリソグラフィ工程で２工程追加、不純物注入工程で１工程追加、エッチング工程で１工程追加となり、非常なコスト増となる問題点がある。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平９−２０５２０５号公報
【特許文献２】特開２００６−２６１２２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
関連する技術にかかるＭＯＳ型半導体装置およびその製造方法では、フォトリソグラフィの位置合わせズレが生じ、素子特性や信頼性の不均一が生じていた。
【課題を解決するための手段】
【００１６】
本発明に係るＭＯＳ型半導体装置は、半導体基板と、前記半導体基板上に形成した酸化膜と、前記半導体基板上に形成した前記酸化膜の除去された領域の寸法に対応して画定したゲート長を有するゲート電極と、前記半導体基板の内部にチャンネル領域を含む位置に配設し、長さは前記酸化膜の幅に対応して決定したオフセット層と、前記オフセット層の内部に配設し、前記ゲート長方向に、前記チャンネル領域から離隔し、前記オフセット層の低濃度不純物より高濃度の不純物を含むソース及びドレイン高濃度不純物拡散層と、前記オフセット層の前記ゲート長方向の両端部に配設し、ソース及びドレイン高濃度拡散層を形成するための不純物のイオン注入に対してのマスクとなる厚さを有する酸化膜とを備えている。
【００１７】
このような構成にすることにより、オフセット層の幅のばらつきが抑制され、電気特性の均一化を図ることができる。
【００１８】
本発明に係るＭＯＳ型半導体装置の製造方法は、ゲート電極を形成するより前に、半導体基板に、オフセット層を形成し、前記半導体基板の上方に、ソース及びドレイン高濃度拡散層を形成するためのマスクとして所定の厚さを有するマスク酸化膜を成長し、前記マスク酸化膜のうち、前記ゲート電極を形成する領域と、ソース及びドレインを形成する領域を選択的に除去して開孔し、前記ゲート電極を形成する領域と、ソース及びドレインを形成する領域にゲート酸化膜を形成し、前記マスク酸化膜に、ゲート電極を形成する領域として開孔した部分を埋め込むように導電性薄膜を成長し、前記ゲート電極を形成する領域に、前記酸化膜を開孔した開孔部と同一又は前記開孔部より広い範囲で、前記導電性薄膜が残るようにエッチング加工してゲート電極を形成し、前記ソース及びドレインを形成する領域に埋め込まれた導電性薄膜をエッチングして除去し、前記マスク酸化膜および上記ゲート電極をマスクとして、イオン注入を行い、ソース及びドレイン高濃度拡散層を形成する。
【００１９】
このような構成にすることにより、オフセット層を形成する低濃度不純物がゲート直下の半導体領域の画定を兼ねているため、不要な工程増加を低減することが可能となる。また、オフセット層の不純物は、予めソース及びドレインの高濃度の不純物拡散層の形成予定領域にも注入しておくため、オフセット層とソースドレイン拡散層を接続するための注入工程を省くことが可能となる。
【００２０】
本発明に係るＭＯＳ型半導体装置の製造方法は、上記酸化膜は、シリコン酸化膜であることを特徴とする。
【００２１】
本発明に係るＭＯＳ型半導体装置の製造方法は、上記オフセットと、前記ソース及びドレイン高濃度不純物拡散層を、上記半導体基板上に、一対形成することを特徴とする。
【００２２】
本発明に係るＭＯＳ型半導体装置の製造方法は、前記オフセット層と、ソース及びドレイン高濃度不純物拡散層とが接していることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、ゲートポリ電極とソース及びドレイン高濃度拡散層との間での位置合わせズレを防止し、素子特性や信頼性の均一化を図ることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１に係るＭＯＳ型半導体装置の構造図である。
【図２】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図３】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図４】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図５】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図６】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図７】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図８】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図９】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１０】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１１】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１２】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１３】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１４】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１５】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１６】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１７】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１８】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図１９】本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図２０】本発明の実施の形態２に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図２１】本発明の実施の形態２に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図２２】本発明の実施の形態２に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図２３】本発明の実施の形態２に係るＭＯＳ型半導体装置の形成手順を示す図である。
【図２４】関連する技術（特許文献１）にかかるＭＯＳ型半導体装置のオフセット層構造の形成手順を示す図である。
【図２５】関連する技術（特許文献１）にかかるＭＯＳ型半導体装置のオフセット層構造の形成手順を示す図である。
【図２６】関連する技術（特許文献１）にかかるＭＯＳ型半導体装置のオフセット層構造の形成手順を示す図である。
【図２７】関連する技術（特許文献１）にかかるＭＯＳ型半導体装置のオフセット層構造の形成手順を示す図である。
【図２８】関連する技術（特許文献１）にかかるＭＯＳ型半導体装置のオフセット層構造の形成手順を示す図である。
【図２９】関連する技術（特許文献２）にかかるＭＯＳ型半導体装置の形成手順の構造断面図である。
【図３０】関連する技術（特許文献２）にかかるＭＯＳ型半導体装置の形成手順の構造断面図である。
【図３１】関連する技術（特許文献２）にかかるＭＯＳ型半導体装置の形成手順の構造断面図である。
【図３２】関連する技術（特許文献２）にかかるＭＯＳ型半導体装置の形成手順の構造断面図である。
【図３３】関連する技術（特許文献２）にかかるＭＯＳ型半導体装置の形成手順の構造断面図である。
【図３４】関連する技術（特許文献２）にかかるＭＯＳ型半導体装置の形成手順の構造断面図である。
【図３５】シリコン酸化膜（ＳｉＯ２）と各ドーズ種における注入エネルギーのグラフである。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の実施の形態について説明する。以下の記載及び図面は、明確化のため、適宜、省略及び簡略化がなされている。
【００２６】
（実施の形態１）
図１は、本発明の実施の形態１に係るＭＯＳ型半導体装置の構造図である。図１を参照しながら、実施の形態１に係るＭＯＳ型半導体装置について説明する。
【００２７】
本実施の形態に係るＭＯＳ型半導体装置は、半導体基板であるシリコン基板１００と、シリコン基板１００上にシリコン酸化膜からなるゲート酸化膜１０６とゲートポリシリコン膜１０５により、ゲート電極が形成されている。また、シリコン基板１００の上方であって、オフセット層（低濃度不純物拡散層）１０１のゲート電極のゲート長１０７方向の両端部に配設された厚いシリコン酸化膜１０４が形成される。このシリコン酸化膜１０４の厚さは、ソース及びドレイン高濃度拡散層１０２、１０３を形成するための不純物のイオン注入に対してのマスクとなるのに十分な厚さで形成される。シリコン酸化膜１０４の厚さは、具体的には、５０００Åである。この条件は一例であり、通常は高濃度拡散層を形成するドーズ注入エネルギーにより決定され、ドーズ種がマスクシリコン酸化膜を突き抜けない膜厚に設定される。
図３５に、シリコン酸化膜（ＳｉＯ２）と各ドーズ種における注入エネルギーのグラフ（G.Dearnaley, et al., Ion Implantation, North-Holland, Amsterdam, 1973.）を示す。縦軸はマスクの最少厚さ（μｍ）、横軸は注入エネルギー（ｋｅｖ）である。グラフ上の曲線のうち、実線は９９．９９％のマスク効果を得るための、ＳｉＯ２の最少厚さ、破線はＳｉ３Ｎ４の最少厚さ、一点破線はフォトレジストの最少厚さである。これにより、ソース及びドレイン高濃度拡散層を形成するための不純物のイオン注入に対しての注入エネルギーとマスクの厚さとの関係が示される。
【００２８】
シリコン基板１００上には、ゲート酸化膜１０６直下に形成されるチャンネル領域を挟んだ両側に、オフセット層１０１が形成され、このオフセット層１０１の内部に、これよりも不純物濃度の高いソース及びドレイン高濃度不純物拡散層１０２、１０３が形成される。
【００２９】
このように、ソース及びドレイン高濃度不純物拡散層１０２、１０３は、オフセット層１０１よりもゲート長１０７方向においてチャンネル領域から離れた位置に形成され、しかも、オフセット層１０１よりも浅い位置に形成されている。
【００３０】
このような構成にすることにより、高濃度不純物拡散層１０２、１０３の端部近傍の電界を緩和させることが可能となり、高電圧印加時における電界強度の分布のバラツキも小さくなるので信頼性を改善できる。同時に、電気的特性バラツキを抑えるという効果が得られる。
【００３１】
上記高濃度不純物拡散層１０２、１０３の端部から、ゲート酸化膜１０６端部までの幅は、シリコン酸化膜１０４の幅で決定される。また、ゲート長１０７は、マスクとしてのシリコン酸化膜１０４が除去された領域の長さで画定される。
【００３２】
次に、本実施の形態に係るＭＯＳ型半導体装置の製造方法について、図面を参照しつつ、詳細に説明する。
【００３３】
図２〜図１９は、本発明の実施の形態１に係るＭＯＳ型半導体装置の形成手順を示す図である。
【００３４】
まず、半導体基板であるシリコン基板１００上に、素子分離領域であるＳＴＩ（Ｓｈａｌｌｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）又はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）１０９を形成した。ＳＴＩまたはＬＯＣＯＳ１０９を形成したシリコン基板１００上にオフセット層１０１注入マスクに用いるフォトレジスト１１０を塗布した（図３）。ここで、シリコン基板１００表面を保護するために、薄いシリコン酸化膜を形成しておくことが好ましい。
【００３５】
本実施の形態においては、半導体基板１００に単結晶シリコンを用いたが、その材質は特に限定されることはなく、多結晶シリコン薄膜又は非晶質シリコン薄膜をガラス、石英ガラス基板上に形成したものであってもよい。
【００３６】
次いで、リソグラフィ工程により加工成型し、オフセット層１０１を形成する部分のフォトレジスト１１０を除去した。その後、図３において塗布したフォトレジスト１１０の上方から、低濃度不純物１１１を注入し、オフセット層１０１を形成した（図４）。ここで、オフセット層１０１を形成する際のイオン注入について、注入量は、好ましくは、１０１２（１／ｃｍ２）〜１０１４（１／ｃｍ２）、より好ましくは、１０１３（１／ｃｍ２）〜５×１０１３（１／ｃｍ２）である。イオン注入量が１０13（１／ｃｍ２）〜５×１０１３（１／ｃｍ２）であると、低濃度拡散層を形成する濃度に適しており、ジャンクション耐圧を高くすることができる点で好ましい。これら注入量条件はあくまで一例で、所望のジャンクション耐圧やＭＯＳ型半導体装置の性能により決定される。
【００３７】
また、イオン注入の注入エネルギーは、例えば、ドーズ種がＰ＋の場合、より好ましくは、１００ｋｅＶ〜５００ｋｅＶである。注入エネルギーが１００ｋｅＶ〜５００ｋｅＶであると、適切なオフセット層を形成できる点で好ましい。また、これら条件は一例であり、装置の性能、所望のオフセット層深さ、ドーズ種により決定される。
【００３８】
さらに、イオン種は、Ｂ＋、ＢＦ２＋、Ｐ＋、Ａｓ＋等が挙げられるが、この中でもＮＭＯＳ型半導体装置にはＰ＋、ＰＭＯＳ型半導体装置にはＢ＋、が好ましい。しかし、シリコン内でドナー、アクセプタとしての機能が得られる物質であれば特に限定されない。
【００３９】
オフセット層１０１を形成した後、オフセット注入で使用したフォトレジスト１１０を除去した（図５）。その後、シリコン基板１００の上方にマスクシリコン酸化膜１０４を成長した（図６）。
【００４０】
次いで、上記マスクシリコン酸化膜１０４上に、エッチングのマスク材として、フォトレジスト１１２を塗布する（図７）。その後、マスクシリコン酸化膜１０４を残したい部分のみ、リソグラフィにより加工成型し、フォトレジスト１１２を残した（図８）。
【００４１】
次いで、ソース及びドレイン電極部、並びにゲート電極が形成される部分のマスクシリコン酸化膜１０４をエッチングにより除去して開孔し（図９）、その後、フォトレジスト膜１１２を除去した（図１０）。
【００４２】
次いで、ソース及びドレイン電極部、並びにゲート電極が形成される部分に、ゲート酸化膜１０６を形成した（図１１）。その後、マスクシリコン酸化膜１０４に、ゲート電極を形成する領域として開孔した部分を埋め込むように、導電性薄膜としてのゲートポリシリコン膜１１３を成長した（図１２）。
【００４３】
次いで、ゲート電極を形成する際のエッチングに使うマスクとして、上記ゲートポリシリコン膜１１３の上方にフォトレジスト１１４を塗布した（図１３）。その後、図１４に示すように、ゲート電極部分はマスクされるよう、リソグラフィ加工成型によりフォトレジスト１１４を加工した。
【００４４】
その後、ゲート電極を形成する領域に、マスクシリコン酸化膜１０４を開孔した開孔部と同一又は開孔部より広い範囲で、ゲートポリシリコン膜１１３が残るようにエッチング加工してゲート電極を形成した（図１５）。そして、ゲート電極上部のフォトレジスト１１４を除去した（図１６）。
【００４５】
次いで、マスクシリコン酸化膜１０４およびゲート電極をマスクとして、イオン注入を行い、高濃度不純物１１５を注入し、ソース及びドレイン高濃度拡散層１０２、１０３を形成した（図１７）。この時点で、オフセット層１０１の幅１０８が決定された。
【００４６】
ここで、高濃度の不純物拡散層１０２、１０３を形成する際のイオン注入について、注入量は、好ましくは、１０15（１／ｃｍ２）〜１０１６（１／ｃｍ２）、より好ましくは、１×１０15（１／ｃｍ２）〜５×１０１５（１／ｃｍ２）である。
【００４７】
また、イオン注入の注入エネルギーは、好ましくは、１０ｋｅＶ〜２００ｋｅＶ、より好ましくは、１０ｋｅＶ〜１００ｋｅＶである。注入エネルギーが１０ｋｅＶ〜１００ｋｅＶであると、低抵抗の拡散層をシリコン表面に形成できる点で好ましい。この条件は一例で、ＭＯＳ形半導体装置の性能、耐圧によって決定される。
【００４８】
さらに、イオン種は、Ｂ＋、ＢＦ２＋、Ｐ＋、Ａｓ＋等が挙げられるが、この中でもＮＭＯＳ型半導体装置にはＰ＋、Ａｓ＋、ＰＭＯＳ型半導体装置にはＢＦ２＋が好ましい。しかし、シリコン内でドナー、アクセプタとしての機能が得られる物質であれば特に限定されない。
【００４９】
その後、層間絶縁膜１１６を形成し（図１８）、不純物の活性化のための加熱処理を施し、層間絶縁膜１１６を開口し、コンタクト１１７を形成した。その後、配線層１１８を形成してソース及びドレイン高濃度拡散層１０２、１０３と接続した（図１９）。以上説明した工程によって、半導体装置を完成した。
【００５０】
本実施の形態に係る素子は左右対称の構造となっているため、ドレイン端子、ソース端子は入れ替えて高電圧を印加することが可能である。
【００５１】
図４に示すように、フォトレジスト１１０をマスクに、イオン注入することにより、オフセット層１０１を形成したことにより、イオン注入工程の自由度が増し、その結果、オフセット層１０１を深く形成することができた。これにより、問題となっていた課題を解決することができた。
【００５２】
すなわち、図２４〜２８に示すように、関連する技術（特許文献１）では、深いオフセット層を形成するために、不純物の注入エネルギーを増加させると、その不純物はマスクのポリシリコン膜２０３を突き抜けてしまい、この結果、ゲート電極下のｐ型層は、ｎ型層になり、場合によってはノーマリーオン型ＭＯＳ型半導体装置となってしまう不具合が現れる可能性があった。つまり、オフセット層２０４にイオン注入する低濃度不純物の注入エネルギーは、ポリシリコン膜２０３の厚さで決定されてしまうという欠点があった。しかし、本実施の形態に係るＭＯＳ型半導体装置の製造方法において、上記問題点を解決することができた。
【００５３】
なお、ポリシリコン膜２０３の膜厚を厚くすることにより、不純物の注入エネルギーの増加に対応することも考えられるが、この膜厚はＭＯＳ型半導体装置の電気的特性や加工精度に最適化されているので、ポリシリコン膜厚を変更することは現実的ではないといえる。
【００５４】
本実施の形態に係る実効オフセット幅１０８は、オフセット層１０１上方に形成されたマスクシリコン酸化膜１０４を所望の形状にエッチングすることによって画定されるが(図１１、図１７)、その際、除去した領域に、ゲート電極、並びにソース及びドレイン領域を形成するため、これらの位置と寸法も同時に画定していることになり、マスク層除去工程等の工程を省くことが可能となり、工数の低減、ひいては製造コストの低減を図ることができる。
【００５５】
さらに、関連する技術と異なり（図２０〜図２９）、オフセット層１０１と、ソース及びドレイン高濃度拡散層１０２、１０３は直接接することになり、これらを結合するための不純物層を追加形成する工程を省くことが可能となり、工数の低減、ひいては製造コストの低減を図ることができる。
【００５６】
本実施の形態に係るＭＯＳ型半導体の製造方法は、オフセット層１０１を先に形成するので、オフセット層１０１端部とマスクシリコン酸化膜１０４の開孔端の間には、フォトリソグラフィの位置合わせズレが生じるが、ゲート電極下にオフセット層１０１が潜り込むように設計・製造すれば、問題は生じない。従って、ＭＯＳ型半導体装置を製造する装置のバラツキ範囲よりも大きな幅で設計すればよいということになる。また、上記位置合わせズレは、ドレイン電極側、ソース電極側の総和としては一律となるため、ＭＯＳ型半導体装置の電気的特性に影響は無いと言える。
【００５７】
また、本実施の形態におけるＭＯＳ型半導体装置の製造方法によれば、ソース及びドレイン端子の高濃度不純物拡散層端１０２、１０３からゲート酸化膜１０６端までの距離は、マスクシリコン絶縁膜の幅で決まるので、オフセット幅１０８のバラツキを極小化することができる。
【００５８】
これにより、高電圧印加時におけるオフセット層１０１に発生する電界強度の分布のバラツキも小さくなるので信頼性を改善できる。同時に、電気的特性バラツキを抑える効果も得ることができる。
【００５９】
さらに、ゲート電極形成前に、オフセット層１０１を形成するため、ＭＯＳ型半導体装置のドレイン端子側に生じる電界を抑える、深いオフセット層１０１の形成が可能であり、より高耐圧に適したＭＯＳ型半導体装置を提供することができる。
【００６０】
（実施の形態２）
図２３は、本発明の実施の形態２に係るＭＯＳ型半導体装置の構造図である。図２３を参照しながら、実施の形態２に係るＭＯＳ型半導体装置について説明する。
【００６１】
実施の形態２に係るＭＯＳ型半導体装置においては、素子が左右対称の構造を有する実施の形態１と異なり、左右非対称の構造を持ったＭＯＳ型半導体装置である。
【００６２】
本実施の形態に係るＭＯＳ型半導体装置は、ドレイン端子、ソース端子のいずれか片方のみに高電圧を印加する場合に使用することが可能である。
【００６３】
本実施の形態に係るＭＯＳ型半導体装置は、半導体基板であるシリコン基板と、シリコン基板１００上にシリコンからなるゲート酸化膜１０６とゲートポリシリコン膜１０５により、ゲート電極が形成されている。また、シリコン基板１００の上方であって、オフセット層１０１のゲート電極のゲート長１０７方向の片端部に配設された厚いシリコン酸化膜１０４が形成される。このシリコン酸化膜１０４の厚さは、ソース及びドレイン高濃度拡散層１０２、１０３を形成するための不純物のイオン注入に対してのマスクとなるのに十分な厚さで形成される。シリコン酸化膜１０４の厚さは、具体的には、５０００Åである。この条件は一例であり、通常は高濃度拡散層を形成するドーズ注入エネルギーにより決定され、ドーズ種がマスクシリコン酸化膜を突き抜けない膜厚に設定される。
【００６４】
シリコン基板１００上には、ゲート酸化膜１０６直下に形成されるチャンネル領域に接した片方に、オフセット層１０１が形成され、このオフセット層１０１の内部に、これよりも不純物濃度の高いドレイン高濃度不純物拡散層１０３が形成される。
【００６５】
このように、ドレイン高濃度不純物拡散層１０３は、オフセット層１０１よりもゲート長１０７方向においてチャンネル領域から離れた位置に形成され、しかも、オフセット層１０１よりも浅い位置に形成されている。
【００６６】
このような構成にすることにより、実施の形態１よりもＭＯＳ型半導体装置の面積が縮小でき、さらにソース端子側の抵抗が極小化するため、その結果、素子の性能が向上するという効果が得られる。
【００６７】
次に、本実施の形態に係るＭＯＳ型半導体装置の製造方法について、実施の形態１と異なる部分を中心に、図面を参照しつつ、詳細に説明する。
【００６８】
まず、半導体基板であるシリコン基板１００上に、素子分離領域であるＳＴＩ又はＬＯＣＯＳ１０９を形成した。ＳＴＩまたはＬＯＣＯＳ１０９を形成したシリコン基板１００上にオフセット層１０１注入マスクに用いるフォトレジスト１１０を塗布した。ここで、シリコン基板１００表面を保護するために、薄いシリコン酸化膜を形成しておくことが好ましい。
【００６９】
本実施の形態においては、半導体基板１００に単結晶シリコンを用いたが、その材質は特に限定されることはなく、多結晶シリコン薄膜又は非晶質シリコン薄膜をガラス、石英ガラス基板上に形成したものであってもよい。
【００７０】
次いで、リソグラフィ工程により加工成型し、オフセット層１０１を形成する部分のフォトレジスト１１０を除去した後、フォトレジスト１１０の上方から、低濃度不純物１１１を注入し、ドレイン端子側のみ、オフセット層１０１を形成した（図２０）。ここで、オフセット層１０１を形成する際のイオン注入について、注入量は、好ましくは、１０12（１／ｃｍ２）〜１０１４（１／ｃｍ２）、より好ましくは、１０13（１／ｃｍ２）〜５×１０１３（１／ｃｍ２）である。イオン注入量が１０13（１／ｃｍ２）〜５×１０１３（１／ｃｍ２）であると、低濃度拡散層を形成する濃度に適しており、ジャンクション耐圧を高くすることができる点で好ましい。これら注入量条件はあくまで一例で、所望のジャンクション耐圧やＭＯＳ型半導体装置の性能により決定される。
【００７１】
また、イオン注入の注入エネルギーは、例えば、ドーズ種がＰ＋の場合、好ましくは、１０ｋｅＶ〜１０００ｋｅＶ、より好ましくは、５０ｋｅＶ〜５００ｋｅＶである。注入エネルギーが５０ｋｅＶ〜５００ｋｅＶであると、適切なオフセット層を形成できる点で好ましい。また、これら条件は一例であり、装置の性能、所望のオフセット層深さ、ドーズ種により決定される。
【００７２】
さらに、イオン種は、Ｂ＋、ＢＦ２＋、Ｐ＋、Ａｓ＋等が挙げられるが、この中でもＮＭＯＳ型半導体装置にはＰ＋、ＰＭＯＳ型半導体装置にはＢ＋、が好ましい。しかし、シリコン内でドナー、アクセプタとしての機能が得られる物質であれば特に限定されない。
オフセット層１０１を形成した後、オフセット注入で使用したフォトレジスト１１０を除去した。その後、シリコン基板１００の上方にマスクシリコン酸化膜１０４を形成した。これにより、オフセット幅１０８とドレイン側ゲート電極の位置が画定する効果が得られる。
【００７３】
次いで、上記マスクシリコン酸化膜１０４上に、エッチングのマスクとして、フォトレジスト１１２を塗布する。その後、マスクシリコン酸化膜１０４を残したい部分のみ、リソグラフィにより加工成型し、フォトレジスト１１２を残した。
【００７４】
次いで、マスクシリコン酸化膜１０４を、ドレイン電極側のみに残すようにフォトレジスト１１２を加工し、エッチングで不要なマスクシリコン酸化膜１０４を除去し（図２１）、その後、フォトレジスト膜１１２を除去した。
【００７５】
次いで、ソース及びドレイン電極部、並びにゲート電極が形成される部分に、ゲート酸化膜１０６を形成した。その後、オフセット幅１０８のシリコン酸化膜１０４を端部とした部分に、ゲート電極を形成するため、ゲートポリシリコン膜１１３を形成した。
【００７６】
次いで、ゲート電極を形成する際のエッチングに使うマスクとして、上記ゲートポリシリコン膜１１３の上方にフォトレジスト１１４を塗布した。その後、ゲート電極部分はマスクされるよう、リソグラフィ加工成型によりフォトレジスト１１４を加工した。
【００７７】
次いで、ゲートポリシリコン膜１１３をエッチングで除去した（図２２）。そして、ゲート電極上部のフォトレジスト１１４を除去した。
【００７８】
その後、上記ゲートポリシリコン１１３とマスクシリコン酸化膜１０４の上方からイオン注入を行い、高濃度不純物１１５を注入して、ソース及びドレイン高濃度拡散層１０２、１０３を形成した（図２３）。この時点で、オフセット層１０１の幅１０８が決定された。
【００７９】
ここで、高濃度の不純物拡散層１０２、１０３を形成する際のイオン注入について、注入量は、好ましくは、１０15（１／ｃｍ２）〜１０１６（１／ｃｍ２）、より好ましくは、１×１０15（１／ｃｍ２）〜５×１０１５（１／ｃｍ２）である。
【００８０】
また、イオン注入の注入エネルギーは、好ましくは、１０ｋｅＶ〜２００ｋｅＶ、より好ましくは、１０ｋｅＶ〜１００ｋｅＶである。注入エネルギーが１０ｋｅＶ〜１００ｋｅＶであると、低抵抗の拡散層をシリコン表面に形成できる点で好ましい。この条件は一例で、MOS形半導体装置の性能、耐圧によって決定される。
【００８１】
さらに、イオン種は、Ｂ＋、ＢＦ２＋、Ｐ＋、Ａｓ＋等が挙げられるが、この中でもＮＭＯＳ型半導体装置にはＰ＋、Ａｓ＋、ＰＭＯＳ型半導体装置にはＢＦ２＋が好ましい。しかし、シリコン内でドナー、アクセプタとしての機能が得られる物質であれば特に限定されない。
【００８２】
その後、層間絶縁膜１１６を形成し、不純物の活性化のための加熱処理を施し、層間絶縁膜１１６を開口し、コンタクト１１７を形成した。その後、配線層を形成してソース及びドレイン高濃度拡散層１０２、１０３と接続した。以上説明した工程によって、半導体装置を完成した。
【００８３】
本実施の形態に係るＭＯＳ型半導体装置は、左右非対称の構造であるため、オフセット層１０１はドレイン側にのみ形成されるため、ドレイン端子側のみしか高電圧を印加できないという制約が生まれる。しかし、ソース端子側のオフセット層１０１を除くことにより、その分、面積が縮小でき、ソース端子側の抵抗が極小化するため、その結果、素子の性能が向上するという技術的意義が生まれることになる。
【符号の説明】
【００８４】
１００ シリコン基板
１０１ オフセット層
１０２ ドレイン高濃度拡散層
１０３ ソース高濃度拡散層
１０４ シリコン酸化膜
１０５ ゲートポリシリコン膜
１０６ ゲート酸化膜
１０７ ゲート長
１０８ オフセット幅
１０９ ＳＴＩ（ＬＯＣＯＳ）
１１０ フォトレジスト
１１１ 低濃度不純物
１１２ フォトレジスト
１１３ ゲートポリシリコン膜
１１４ フォトレジスト
１１５ 高濃度不純物
１１６ 層間絶縁膜
１１７ コンタクト
１１８ 配線層
２００ シリコン基板
２０１ ゲート絶縁膜
２０２ ポリシリコン
２０３ ゲート電極
２０４ オフセット層
２０５ マスク
２１０ オフセット層
２１１ オフセット層
２１２ オフセット層
２１３ オフセット層
２１４ シリコン酸化膜
２１５ シリコン酸化膜
２１６ シリコン酸化膜
２１７ フィールド酸化膜
２１９ オフセット層
２２０ オフセット層
２２１ シリコン基板
２２２ スペーサ
２２３ フォトレジストマスク
２２５ 高濃度拡散層
２２６ 高濃度拡散層
２２７ レジスト
２２８ ポリシリコン膜
２２９ ゲート酸化膜
２３０ ゲート電極（ポリシリコン膜）
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成した酸化膜と、
前記半導体基板上に形成した前記酸化膜の除去された領域の寸法に対応して画定したゲート長を有するゲート電極と、
前記半導体基板の内部にチャンネル領域を含む位置に配設し、長さは前記酸化膜の幅に対応して決定したオフセット層と、
前記オフセット層の内部に配設し、前記ゲート長方向に、前記チャンネル領域から離隔し、前記オフセット層の低濃度不純物より高濃度の不純物を含むソース及びドレイン高濃度不純物拡散層と、
前記オフセット層の前記ゲート長方向の両端部に配設し、ソース及びドレイン高濃度拡散層を形成するための不純物のイオン注入に対してのマスクとなる厚さを有する酸化膜とを備えたＭＯＳ型半導体装置。
【請求項２】
前記酸化膜はシリコン酸化膜であることを特徴とする請求項１に記載のＭＯＳ型半導体装置。
【請求項３】
前記オフセット層と、前記ソース及びドレイン高濃度不純物拡散層を、前記半導体基板上に、一対形成することを特徴とする請求項１または２に記載のＭＯＳ型半導体装置。
【請求項４】
前記オフセット層と、ソース及びドレイン高濃度不純物拡散層とが接していることを特徴とする請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置。
【請求項５】
ゲート電極を形成するより前に、
半導体基板に、オフセット層を形成し、
前記半導体基板の上方に、ソース及びドレイン高濃度拡散層を形成するためのマスクとして所定の厚さを有するマスク酸化膜を成長し、前記マスク酸化膜のうち、前記ゲート電極を形成する領域と、ソース及びドレインを形成する領域を選択的に除去して開孔し、 前記ゲート電極を形成する領域と、ソース及びドレインを形成する領域にゲート酸化膜を形成し、
前記マスク酸化膜に、ゲート電極を形成する領域として開孔した部分を埋め込むように導電性薄膜を成長し、
前記ゲート電極を形成する領域に、前記酸化膜を開孔した開孔部と同一又は前記開孔部より広い範囲で、前記導電性薄膜が残るようにエッチング加工してゲート電極を形成し、前記ソース及びドレインを形成する領域に埋め込まれた導電性薄膜をエッチングして除去し、
前記マスク酸化膜および上記ゲート電極をマスクとして、イオン注入を行い、ソース及びドレイン高濃度拡散層を形成するＭＯＳ型半導体装置の製造方法。
【請求項６】
前記酸化膜はシリコン酸化膜であることを特徴とする請求項５に記載のＭＯＳ型半導体装置の製造方法。
【請求項７】
前記オフセットと、前記ソース及びドレイン高濃度不純物拡散層とを、前記半導体基板上に、一対形成することを特徴とする請求項５または６に記載のＭＯＳ型半導体装置の製造方法。
【請求項８】
前記オフセット層と、ソース及びドレイン高濃度不純物拡散層とが接していることを特徴とする請求項５乃至７のいずれか一項に記載のＭＯＳ型半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に形成した酸化膜と、
前記半導体基板上に形成した前記酸化膜の除去された領域の寸法に対応して画定したゲート長を有するゲート電極と、
前記半導体基板の内部にチャンネル領域を含む位置に配設し、長さは前記酸化膜の幅に対応して決定したオフセット層と、
前記オフセット層の内部に配設し、前記ゲート長方向に、前記チャンネル領域から離隔し、前記オフセット層の低濃度不純物より高濃度の不純物を含むソース及びドレイン高濃度不純物拡散層と、
前記オフセット層の前記ゲート長方向の両端部に配設し、ソース及びドレイン高濃度拡散層を形成するための不純物のイオン注入に対してのマスクとなる厚さを有する酸化膜とを備えたＭＯＳ型半導体装置。
【請求項２】
前記酸化膜はシリコン酸化膜であることを特徴とする請求項１に記載のＭＯＳ型半導体装置。
【請求項３】
前記オフセット層と、前記ソース及びドレイン高濃度不純物拡散層を、前記半導体基板上に、一対形成することを特徴とする請求項１または２に記載のＭＯＳ型半導体装置。
【請求項４】
前記オフセット層と、ソース及びドレイン高濃度不純物拡散層とが接していることを特徴とする請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置。
【請求項５】
ゲート電極を形成するより前に、
半導体基板に、オフセット層を形成し、
前記半導体基板の上方に、ソース及びドレイン高濃度拡散層を形成するためのマスクとして所定の厚さを有するマスク酸化膜を成長し、前記マスク酸化膜のうち、前記ゲート電極を形成する領域と、ソース及びドレインを形成する領域を選択的に除去して開孔し、 前記ゲート電極を形成する領域と、ソース及びドレインを形成する領域にゲート酸化膜を形成し、
前記マスク酸化膜に、ゲート電極を形成する領域として開孔した部分を埋め込むように導電性薄膜を成長し、
前記ゲート電極を形成する領域に、前記酸化膜を開孔した開孔部と同一又は前記開孔部より広い範囲で、前記導電性薄膜が残るようにエッチング加工してゲート電極を形成し、前記ソース及びドレインを形成する領域に埋め込まれた導電性薄膜をエッチングして除去し、
前記マスク酸化膜および上記ゲート電極をマスクとして、イオン注入を行い、ソース及びドレイン高濃度拡散層を形成するＭＯＳ型半導体装置の製造方法。
【請求項６】
前記酸化膜はシリコン酸化膜であることを特徴とする請求項５に記載のＭＯＳ型半導体装置の製造方法。
【請求項７】
前記オフセットと、前記ソース及びドレイン高濃度不純物拡散層とを、前記半導体基板上に、一対形成することを特徴とする請求項５または６に記載のＭＯＳ型半導体装置の製造方法。
【請求項８】
前記オフセット層と、ソース及びドレイン高濃度不純物拡散層とが接していることを特徴とする請求項５乃至７のいずれか一項に記載のＭＯＳ型半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２０１１−１７６１１３（Ｐ２０１１−１７６１１３Ａ）
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願番号】特願２０１０−３８８９６（Ｐ２０１０−３８８９６）
【出願日】平成２２年２月２４日（２０１０．２．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願日】平成２２年２月２４日（２０１０．２．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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