【目的】層間絶縁膜内の電荷による電界への影響を緩和して、素子のリーク電流の減少と耐圧の向上を図ることができる半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜をＳｉＨ₄とＮ₂Ｏから形成される堆積酸化膜２ａとＴＥＯＳとＯ₂から形成されるＴＥＯＳ酸化膜２ｂとの二層の複合膜とすることで、ＴＥＯＳ酸化膜２ｂ中の電荷５による電界への影響を堆積酸化膜２ａで緩和できて、素子のリーク電流が低減され、耐圧が向上する。その結果、良品率を向上させることができる。 （もっと読む）

【課題】横型半導体装置において、半導体装置の破壊を防止するための保護機能を備え、かつ半導体装置の耐圧を向上させる。
【解決手段】ｎ⁺エミッタ領域６とｐ⁺コレクタ領域１２との間のウェハ表面にトレンチ１６を形成し、その中をトレンチ埋め込み絶縁膜１７で埋める。また、ｎ⁺エミッタ領域６とトレンチ１６との間のウェハ表面にｐ型フローティング領域１３を備える。これにより、半導体装置の異常を検出するための保護機能であるｐ型フローティング領域１３を備え、かつトレンチ１６により、耐圧を担持するドリフト領域を折り曲げて、実効的なドリフト長を長くする。このような半導体装置の保護回路内に設ける第１のスイッチには、半導体装置のゲート閾値電圧および半導体装置のターンオン時間以上のターンオン時間を設定する。第１のスイッチによりｐ型フローティング領域１３の電圧を検出し、半導体装置のゲート電圧を制御する。 （もっと読む）

【課題】ゲートパルスストレスによる耐圧劣化およびしきい値電圧の変動を抑制できる半導体装置を提供する。
【解決手段】ゲート電極ＧＥは、ソース領域およびドリフト領域ＤＲに挟まれる領域上に絶縁層ＦＯを介在して形成されている。フィールドプレートＦＰは、ゲート電極ＧＥおよびドリフト領域ＤＲ上を延在し、かつゲート電極ＧＥに電気的に接続されている。ダミー導電層ＤＣは、フィールドプレートＦＰとドリフト領域ＤＲとの間において絶縁層ＦＯ上に形成され、かつソース領域に電気的に接続されている。 （もっと読む）

【課題】絶縁耐圧の向上、電位ノイズマージンの強化、および多結晶シリコン配線の微細化を実現したＩＧＢＴやＭＯＳトランジスタ等の半導体集積回路装置を提供する。
【解決手段】埋め込み酸化膜１０２を有するＳＯＩ基板１００のＳＯＩ層９９に、埋め込み酸化膜１０２に達する深さまで第１絶縁分離トレンチ１０９を形成し、第１絶縁分離トレンチ１０９に取り囲まれて絶縁分離された素子領域１０３にＩＧＢＴを形成する。さらに、第１絶縁分離トレンチ１０９を取り囲んで、埋め込み酸化膜１０２に達する深さまで第２絶縁分離トレンチ１１０を形成する。そして、第１絶縁分離トレンチ１０９と第２絶縁分離トレンチ１１０との間にＳＯＩ層からなる電位固定領域１０４を形成し、その電位固定領域１０４は、ＩＧＢＴのコレクタ電位と同電位になるように設定（接続）する。 （もっと読む）

【課題】高耐圧化可能な半導体集積回路を提供する。
【解決手段】本発明に係る半導体集積回路は、第１電位ノード〔VDD〕と接続された第１ノード〔VOUT〕と、第１ノード〔VOUT〕と第１電位ノードより低電位である第２電位ノード〔VSS〕との間に直列に接続された第１のｎチャネル型トランジスタ〔NT1〕および第２のｎチャネル型トランジスタ〔NT2〕を有し、第１のｎチャネル型トランジスタ〔NT1〕の一端は、第２電位ノード〔VSS〕に接続され、他端は、第２のｎチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノード〔VIN〕に接続され、第２のｎチャネル型トランジスタ〔NT2〕の他端は、第１ノード〔VOUT〕に接続され、ゲート端子は、第１電位ノード〔VDD〕と第２電位ノード〔VSS〕との間に位置する第１中間電位〔VM1〕に接続されている。第２のｎチャネル型トランジスタにより分圧され、各トランジスタに印加される電圧を低減できる。 （もっと読む）

【課題】SOI基板を用いたパワー半導体装置において、漏れ電流によるデバイス特性の劣化を防止した誘電体分離型の半導体装置を高い製品歩留まりで提供する。
【解決手段】本発明に係る半導体装置は、SOI基板を用い前記SOI基板中の中間絶縁膜と閉ループのトレンチとによって区画分離された誘電体分離型の半導体装置であって、前記トレンチの内壁は該トレンチを挟んで互いに接触していない側壁絶縁膜によるトレンチ側壁部と前記中間絶縁膜によるトレンチ底部とで構成されており、前記トレンチ側壁部は側壁平面部と側壁曲面部とを有し、前記側壁平面部が前記側壁曲面部を介して前記トレンチ底部と接続しており、前記側壁曲面部は前記トレンチの内部に向かって凸状の曲面であり、かつ該曲面の曲率半径が0.2μm以上10μm以下である。 （もっと読む）

【課題】高圧金属電極と低圧電極との間の絶縁耐圧を上昇させることができる。
【解決手段】支持基板５、この支持基板に積層された絶縁膜６、及び絶縁膜に積層された第一半導体層８を備えた高耐圧半導体２１０と、制御回路とを備える半導体集積回路装置において、高耐圧半導体２１０は、第一半導体層を取り囲むように、閉ループ状の絶縁膜が形成された内側誘電体分離領域７０１と、内側誘電体分離領域の外周に、閉ループ状の絶縁膜が形成された外側誘電体分離領域７０２と、絶縁膜の表面であって、内側誘電体分離領域と外側誘電体分離領域との間に形成された第二半導体層８１と、内側誘電体分離領域、外側誘電体分離領域、及び第二半導体層の表面に積層されたフィールド酸化膜５０と、第一半導体層に接続され、フィールド酸化膜の表面に形成された金属電極３とを備えている。 （もっと読む）

【課題】 スナップバック現象が発生する時のドレイン電流値を大きくすることによって、ＥＳＤ耐量を改善する。
【解決手段】 半導体装置１０は、ソース領域２３とボディ領域２１の間の少なくとも一部に絶縁領域２２を備えている。絶縁領域２２は、ソース領域２３とボディ領域２１とドリフト領域２５で構成される寄生のnpnトランジスタのベース・エミッタ間の接合面積を小さくするので、寄生のnpnトランジスタがオンした後にソース領域２３から注入される電子量を低減する。これにより、スナップバック現象が発生する時のドレイン電流値を大きくすることができる。 （もっと読む）

【課題】高耐圧の半導体装置のオン抵抗を低減し、かつ寸法を縮小することを課題とする。
【解決手段】半導体基板上に形成したリサーフ領域を含むドレインドリフト領域を備える半導体装置であり、ドレインドリフト領域及び／又はリサーフ領域がゲート幅方向に波型（ウェーブ）状の下面形状の拡散領域を有することにより上記課題を解決する。 （もっと読む）

【課題】高耐圧の半導体装置の耐圧を低下させることなく寸法を縮小することを課題とする。
【解決手段】半導体基板上に形成したリサーフ領域を含むドレインドリフト領域を備える半導体装置であり、ドレインドリフト領域がゲート長方向に波型（ウェーブ）状の下面形状を有することにより上記課題を解決する。 （もっと読む）

【課題】支持基板を介した電位干渉を抑制し、埋込酸化膜による寄生容量に起因する変位電流が流れることを抑制することにより、回路の誤作動を防止する。
【解決手段】支持基板２の不純物濃度を１×１０¹⁴ｃｍ^-3以下とし、かつ、支持基板２の電位をＧＮＤにする。これにより、高電位基準回路部ＨＶ側では、支持基板２の不純物濃度を低くして空乏層が広がるようにすることで空乏層容量を大きくし、埋込酸化膜３との合成容量を小さくすることで変位電流を抑制できる。また、低電位基準回路部ＬＶ側では、支持基板２の電位をＧＮＤに固定することで、埋込酸化膜３にかかる電圧を抑制することができる。したがって、低電位基準回路部ＬＶと高電位基準回路部ＨＶの双方において変位電流を抑制することが可能となる。これにより、回路の誤作動を防止することが可能となる。 （もっと読む）

【課題】バイポーラトランジスタの耐圧の確保と電流増幅率ｈＦＥの向上とが容易な半導体装置およびその製造方法を提供する。
【解決手段】ＳＯＩ基板のＳＯＩ層ＳＬにバイポーラトランジスタＢＴと、ｎＭＯＳトランジスタＮＴと、ｐＭＯＳトランジスタＰＴとが形成されている。バイポーラトランジスタＢＴのコレクタ領域ＣＬのｎ^-領域ＣＬＬは、ＳＯＩ層ＳＬの厚み方向に対してｐＭＯＳトランジスタＰＴのｎ^-チャネル形成領域ＮＣと同じ不純物濃度分布を有している。バイポーラトランジスタＢＴのベース領域ＢＡは、ｐＭＯＳトランジスタＰＴのｎ^-チャネル形成領域ＮＣのｎ型の不純物濃度よりも高いｐ型の不純物濃度を有している。 （もっと読む）

【課題】III族窒化物半導体の特性を最大限に引き出して低抵抗化を実現し、かつ、生産性にすぐれたパンチスルー型トランジスタを提供する。
【解決手段】この窒化物半導体素子は、基板１と、基板１の一方側に形成された窒化物半導体積層構造部２とを備え、パンチスルー型トランジスタを構成している。窒化物半導体積層構造部２は、ｎ⁺型ＧａＮドレイン層６と、ｎ^-型ＧａＮドリフト層７と、ｐ型ＧａＮチャネル層４と、ｎ⁺型ＧａＮソース層５とを積層して形成されている。たとえば、動作電圧は４００Ｖ、ｎ^-型ＧａＮドリフト層７のドナー濃度が２×１０¹⁶ｃｍ^-3、ｐ型ＧａＮチャネル層４のアクセプタ濃度が３×１０¹⁷ｃｍ^-3であって、ｎ^-型ＧａＮドリフト層７の層厚が、１μｍとされている。 （もっと読む）

【課題】リーク電流や誤動作が発生しない信頼性の高い半導体装置を提供する。
【解決手段】支持基板１０ａ上に形成された絶縁層１０ｂと、絶縁層１０ｂ上の一部に形成され、高耐圧回路１０ＨＶを有する第１半導体層３０、３２と、絶縁層１０ｂ上のうち第１半導体層３０、３２に素子分離領域１１０ｂを介して形成されＰ型半導体層２及びＰ型半導体層２の上層に部分的に設けられた低耐圧回路１０ＬＶを有する第２半導体層３４、３６とを備え、素子分離領域１１０ｂは上部が下部よりも前記支持基板の水平面内の断面積が大きく設けられ、前記素子分離領域の下部に隣接して形成されうる最大空乏層面積が、前記素子分離領域の前記上部の断面積よりも小さくする。 （もっと読む）

【課題】素子間の分離耐圧に優れたトレンチ分離を有する半導体装置の製造方法を提供することである。
【解決手段】支持基板１上に埋め込み絶縁膜２を介して半導体層３が形成される。半導体層３を貫通して埋め込み絶縁膜２に達するトレンチ１１が形成される。トレンチ１１の開口部を塞がない程度にトレンチ１１の壁面に沿って、ＴＥＯＳ酸化膜１２が形成される。ＴＥＯＳ酸化膜１２をエッチングすることによりＴＥＯＳ酸化膜１２の開口部が広げられる。トレンチ１１内を埋め込むようにＴＥＯＳ酸化膜１２上および半導体層３上に、ＴＥＯＳ酸化膜１３が形成される。 （もっと読む）

【課題】良好な特性を得ながら、小型化、高耐圧化および低消費電力化が可能な半導体装置を提供する。
【解決手段】この半導体装置１は、シリコンよりも大きいバンドギャップを有し、パワートランジスタ２が形成されたＳｉＣ層１１と、ＳｉＣ層１１の主表面１１ａよりも上側の所定領域に形成されるとともに、制御回路用のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４が形成され、ＳｉＣ層１１とは別の層からなるシリコン層２１と、ＳｉＣ層１１のパワートランジスタ２とシリコン層２１のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４とを接続するＡｌ配線５とを備える。 （もっと読む）

【課題】信号処理回路や大電力回路のような様々な回路を混載する場合にも１チップで対応でき、かつ、ＳＯＩ層の厚膜化を抑制できる構造の半導体装置を提供する。
【解決手段】ＳＯＩ基板４を用い、ＳＯＩ層１を小電力回路部Ｒ１とし、支持層２を大電力回路部Ｒ２とする。このため、ＳＯＩ層１の膜厚を小電力回路部Ｒ１を考慮した厚みにすれば良く、大電力回路部Ｒ２の耐圧等を考慮した厚みにしなくても良い。したがって、厚いＳＯＩ層内にウェル層を形成した場合のようなウェル層の境界部を無くすことが可能となり、寄生容量を無くせると共に、寄生容量に起因する消費電力の増大や演算速度の低下を防止することが可能となる。一方、大電力回路部Ｒ２を十分な厚みを有する支持層２に形成しているため、耐圧等も確保することが可能となる。 （もっと読む）

【課題】層間絶縁膜を厚くしなくてもソース配線の外にドレイン配線を引き出せ、かつ、ＬＯＣＯＳ酸化膜や層間絶縁膜などの絶縁膜の絶縁破壊を防止できるようにする。
【解決手段】素子部８から配線引出し部９に延設されるようにｎ^-型ドリフト層４の裏面に裏面電極１９を備え、この裏面電極１９とソース配線１８との間に電流が流れるような構造、つまりｎ^-型ドリフト層４の表裏を貫通して縦方向に電流を流す構造にする。そして、裏面電極１９を配線引出し部９まで延設し、ｎ⁺型コンタクト領域２１、配線引出し部９のｎ^-型ドリフト層４、ｎウェル領域２０およびｎ⁺型コンタクト領域２１を通じてドレイン配線２３と接続する。すなわち、裏面電極１９を通じて電流が流れるようにすることにより、ドレイン配線２３を素子部８の外に引き出した構造とする。 （もっと読む）

【課題】ＴＦＴの特性を向上させることができる薄膜トランジスタ装置を提供すること。
【解決手段】本発明にかかる薄膜トランジスタ装置は、基板上に形成される半導体層と、半導体層上であって少なくとも保持容量となる領域に形成される導電膜と、半導体層及び導電膜上に形成されるゲート絶縁膜と、ゲート絶縁膜上であって導電膜と対向する位置に形成される上部電極、及びチャネル領域と対向する位置に形成されるゲート電極と、ゲート電極及び上部電極上に形成される第１層間絶縁膜と、第１層間絶縁膜上に形成され第１コンタクトホールを介してソース領域に接続されるソース電極と、第１層間絶縁膜上に形成され第２コンタクトホールを介してドレイン領域に接続されるドレイン電極とを有し、半導体層の端部の側面と当該半導体層の底面とのなす角度は２０度以上５０度以下であり、導電膜の端部の側面と当該導電膜の底面とのなす角度は０度を超え５０度以下である。 （もっと読む）

【課題】 ノーマリオフ動作の半導体素子で、高耐圧と大電流の両立を図ったノーマリオフ型のIII族窒化物半導体を用いた電界効果トランジスタを提供する。
【解決手段】 MOSFET１００は、基板１０１上に形成されたp型GaN層の半導体層１０３と、チャネル領域１０３ａ上にゲート酸化膜１０５を介して形成されたゲート電極１０８と、ソース電極１０６及びドレイン電極１０７とを備える。チャネル領域１０３ａの両側にコンタクト領域１１０,１１１が形成され、ゲート電極１０８とドレイン電極１０７の間にリサーフ領域１１２が形成されている。リサーフ領域１１２の厚さを30nm以上100nm以下の範囲内に設定することによって高耐圧と大電流の両立を得ることができる。 （もっと読む）