【課題】 半導体基板間でオン抵抗値等の電気特性のばらつきが抑制された半導体装置の製造方法および半導体製造システムを提供する。
【解決手段】 オフセットスペーサ形成工程（Ｓ１０４）の後に、シリコン基板表面に形成された変質層の厚さを測定し（Ｓ１０６）、予め取得した注入パラメータとシート抵抗と変質層の厚さとの関係から、不純物元素の注入パラメータを算出し（Ｓ１０８）、その注入パラメータを用いてイオン注入法によりエクステンション領域を形成する。注入パラメータの代わりに活性化熱処理パラメータを算出してもよく、変質層の厚さをドライエッチング条件から推定（Ｓ１０７）してもよい。 （もっと読む）

【課題】ソース領域及びドレイン領域がメタルシリサイド化されたＴＦＴを有する基板において、Ｓｉの不純物領域の抵抗を測定することを課題とする。
【解決手段】ＴＦＴが形成されるものと同一の基板上に形成され、不純物領域を有する半導体膜と、半導体膜上に形成された絶縁膜と、絶縁膜上に形成され半導体膜上で第１の方向（チャネル幅方向）に間隔ａを空けて複数に分割された電極と、電極の側壁に接して形成された幅ｂの絶縁物及び複数に分割された電極間の領域に形成された絶縁物と、不純物領域の一部の表面に形成されたシリサイド層と、シリサイド層と接続する配線と、複数に分割された電極に接続する配線を有し、複数に分割された電極と電極の間の領域は、絶縁物で覆われシリサイド層を有しない半導体素子を含み、半導体素子の半導体膜の抵抗を測定することにより、ＴＦＴの特性を評価する。 （もっと読む）

【課題】複数の評価用発振回路を用いた検査回路および検査方法において、検査時間の短縮、及び検査の煩雑さを低減する方法を提供する。
【解決手段】表示装置などの半導体装置と同一基板に一体形成された複数の評価用発振回路に共有される１つの測定用出力端子で検査を行うことができる。そして測定結果に対しフーリエ変換することによって同時に複数の評価用発振回路の発振周波数を得て、半導体素子のばらつきを評価することができる。 （もっと読む）

【課題】 点欠陥及びドット反転駆動の表示検査を行うことが可能であり、さらに表示装置の小型化も可能な表示装置用マトリクス基板の検査方法を提供する。
【解決手段】 赤色用ソース配線５、緑色用ソース配線６、青色用ソース配線７のそれぞれの色毎に３分割して短絡され形成されたソース配線群と、表示領域を上下に分割し、前半の奇数番ゲート配線１と偶数番ゲート配線２と、後半の奇数番ゲート配線３と偶数番ゲート配線４との４つに分割し、短絡されて形成されたゲート配線群と、前記ソース配線群と前記ゲート配線群とに信号を入力することにより表示検査を行った後に、前記ソース配線群と前記ゲート配線群のそれぞれの短絡部を除去する。 （もっと読む）

本発明の課題は、基板温度の上昇を招くことなく、不純物の電気的な活性化を実現し、基板選択の制約を少なくし、信頼性の高い半導体薄膜を有する基板を提供することにある。 また、アニールのためのエネルギーの吸収効率を高め、高品質で信頼性の高い半導体薄膜を備えた基板を提供することにある。 不純物薄膜や半導体薄膜の膜厚を、続く光照射工程に対して最適になるように制御形成する。これにより、続くアニール時に最適の波長を選択することや、選ばれた光の波長に合わせて最適に薄膜構成をとることによって、光のエネルギーの大半が、半導体薄膜や不純物薄膜に吸収され、ガラス基板の温度を殆ど上昇させること無くアニールを行うことができる．従って、軟化点の低い安価なガラスあるいはプラスチックを基板に使用することができる上、アニールの光源としても工業的に容易に入手可能な安価なものを選択できる。
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【課題】液晶表示用基板上の配置場所に制約なく、製造時や取り扱い時に発生する静電気によるダメージを防止し、正確な特性検査が可能な特性検査用スイッチング素子を提供する。
【解決手段】特性検査用薄膜トランジスタ１０のソースＳ、ゲートＧ、及びドレインＤに、電極端子であるソース端子１１、ゲート端子１２、及びドレイン端子１３をそれぞれ接続する。そして、それぞれの電極端子の電位を共通化するために、電極端子を電位共通化端子２０に電位共通化配線５０を介して接続する。特性検査をする際には、電極端子・電位共通化端子２０間に電圧を印加することで電位共通化配線５０を溶断する。 （もっと読む）

【課題】 一つの画素部の良否を他の画素部の影響を受けずに検出し、且つノイズが印加された場合でも安定して画素部の良否を判定する。
【解決手段】 画素部７０は、２本一組の信号線Ｓｏｉ及びＳｅｉが一本の走査線Ｇｊに交差する交差領域Ｐｊｉ毎に一つずつ設けられている。画素部７０は、信号線の組Ｐｊｉに含まれる信号線Ｓｏｉ及び信号線Ｓｅｉのうち一方の信号線として選択された第１信号線Ｓｏｉにのみ電気的に接続されている。中間電位を有する第２電位信号は、交差領域Ｐｊｉにおいて画素部が電気的に接続されていない信号線Ｓｅｉを介して差動増幅回路１５に供給される。したがって、第２電位信号が画素部の不具合の有無に影響されず中間電位に維持されており、この第２電位信号と画素部から出力された第１電位信号とに基づいて画素部の良否を正確に判定できる。 （もっと読む）

【課題】ＳＯＩ基板におけるトレンチ分離で囲まれた１つのＳＯＩ層に設けるトランジスタ素子の動作時温度を感度良くかつ応答性良く検出できるようにＰＮ接合ダイオードを組み込んだ半導体装置を得ること。
【解決手段】トレンチ分離１５で囲まれた１つのＳＯＩ層１３ｂには、ＤＭＯＳトランジスタ２３と温度検出用ＰＮ接合ダイオード２２ａとが、電気的に浮いた状態で形成されるＰ型拡散層２０によって電気的に絶縁される形で形成されている。温度検出用ＰＮ接合ダイオード２２ａは、Ｐ型拡散層２０内に形成されるＮ型拡散層２１をカソード領域とし、Ｎ型拡散層２１内に形成されるＰ＋拡散層１９ｂをアノード領域とする。 （もっと読む）

【課題】静電破壊を十分に抑止することができ、製造工程における検査が容易なアレイ基板を提供する。
【解決手段】基板本体１０上に設けられた複数のセル１１はマトリクス状に配列されている。周囲及び隣接するセル１１の間にはショートリング１２が設けられている。ショートリング１２とセル１１とは電気的に接続されている。作製後、セル１１ごとに切断分割される。セル１１に形成された、ソース信号線とゲート信号線との交差部近傍にはＴＦＴ素子が設けられている。ＴＦＴ素子のドレイン端子は画素電極に電気的に接続されている。 （もっと読む）

【課題】特性を劣化させることなく、簡便に物理試験を行うことが可能な半導体装置を提供する。
【解決手段】端子部を有する検査素子が設けられた素子層が、可撓性を有する第１及び第２のフィルムにより封止されている半導体装置の測定方法であって、前記端子部上に形成された前記第１のフィルムを除去して、前記端子部に達するコンタクトホールを形成し、前記コンタクトホールに導電性材料を含有する樹脂を充填し、前記充填された樹脂上に可撓性を有する配線基板を配置させた後に加熱することにより、前記導電性材料を含有する樹脂を介して前記端子部と前記可撓性を有する配線基板とを電気的に接続した後に測定を行う。 （もっと読む）

【課題】 薄膜の膜厚を１分間に１万点以上の測定を基板全面にわたって行う検査を可能とする。
【解決手段】 透明基板２上に形成された薄膜３に対してレーザ光を照射し、基板の測定領域全体に渡って基板内の多数の同一ポイントでの透過強度を透過光強度モニタ４、反射光強度を反射光強度モニタ５で測定する。反射率をＲとし透過率をＴとしてＡ＝１−（Ｒ＋Ｔ）の値からＡ値と膜厚の関係から膜厚を測定し評価する。 （もっと読む）

【課題】開発期間を短縮でき、製造コストを低減でき、しかも、回路特性を安定化させることができ、さらに、製造工程を簡略化でき、集積回路の損傷を防ぐことができる３次元半導体集積回路装置の製造方法および３次元半導体集積回路装置を提供する。
【解決手段】第１の半導体基板とこの第１の半導体基板に形成された第１の半導体集積回路とを有する第１の半導体集積回路基板１０上に、絶縁膜１５を介して非晶質シリコン層を形成する。非晶質シリコン層の複数の部分を選択的に再結晶化して、複数の再結晶化領域３４を含む多結晶シリコン層３１を形成する。複数の再結晶化領域３４と所定の位置関係を持つように、多結晶シリコン層３１に第２の半導体集積回路を形成して、多結晶シリコン層３１と第２の半導体集積回路とを有する第２の半導体集積回路基板３０を作製する。 （もっと読む）

【課題】大面積パネル、または、パネル周辺部のスペースを極小化した、狭額縁パネルの製造を、安定に且つ高歩留りで可能とするような、構成の半導体装置を提供する。
【解決手段】基板上に複数の薄膜トランジスタ（以下、ＴＦＴ）により、複数の画素が構成されているＴＦＴ基板において、ＴＦＴ基板の周囲に一定電位に接続された周囲配線Ｓｃが接地されている。基板上に複数のＴＦＴにより、複数の画素が構成されているＴＦＴ基板を有する半導体装置において、ＴＦＴの駆動配線が配線抵抗Ｒｓを介してそれぞれ接続され、ＴＦＴ基板の１画素は、ＴＦＴと光電変換素子とから構成され、光電変換素子のバイアス配線とＴＦＴの駆動配線が接続されている。 （もっと読む）

【課題】 半導体素子の物性値や挙動を高い精度で評価する。
【解決手段】 半導体素子Ｓは、第１電極４１と有機材料からなる半導体層４６とが絶縁
層４４を挟んで対向する構造を有する。計測装置Ｄ2は、第１電極４１と半導体層４６に
形成された第２電極４２との間に印加される電圧Ｖ_Gと、第１電極４１と第２電極４２と
の間の容量値Ｃ_MIS0との関係を実測する。制御装置２１は、Ｃ-Ｖ論理式によって表現さ
れる特性が計測装置Ｄ2による計測の結果に近づくようにＣ-Ｖ論理式の各パラメータを決
定することによって半導体素子Ｓの特性を評価する。このＣ-Ｖ論理式は、電圧Ｖ_Gと容量
値Ｃ_MIS1との関係を表す演算式であり、半導体層４６の容量値Ｃ_seと抵抗値Ｒ_seとをパラ
メータとして含む。 （もっと読む）

【課題】膜厚測定を簡易化出来る半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板10の第１領域に、設けられた第１の半導体層13と、半導体基板10の第２領域上に、絶縁膜11を介在して設けられた第２の半導体層12と、半導体基板10の第３領域上に、絶縁膜11及び第２の半導体層12を介在して設けられた第３の半導体層13とを備え、第３領域内の第３の半導体層13の上面の高さは第２領域内の第２の半導体層12の上面の高さよりも高いことを特徴としている。 （もっと読む）

【課題】 パネルＩＤを用いた製品管理や、波形モニタによる不良原因の特定を行なうことができ、しかも液晶表示素子自体の小型化を図ることのできる液晶表示素子を提供すること。
【解決手段】 アレイ基板１の端子形成部３に、ソースラインモニタ端子１１およびゲートライン７の信号波形をモニタするためのゲートラインモニタ端子１２が配設されるとともに、各液晶表示素子に付与される固有の識別文字が表記されるパネルＩＤ表示部４が配設された液晶表示素子において、パネルＩＤ表示部４を金属膜からなる複数の電極５を配列させて形成し、ソースラインモニタ端子１１を、１つ以上の電極５に、ソースライン６から分岐ソースライン８を電気的に接続させて形成し、前記ゲートラインモニタ端子１２を１つ以上の電極５に、ゲートライン７から分岐させて前記非表示領域３に引き出した分岐ゲートライン９を電気的に接続させて形成する。 （もっと読む）

【課題】 実際の使用形態に近い半導体薄膜を面内方向で測定できると共に、簡単且つ低コストで正確に測定することができる、キャリア移動度測定用基板、測定装置及び測定方法を提供する。
【解決手段】 励起光を透過する基板１１と、基板１１上に形成されその一部に開口部１３を有する遮光層１２と、開口部１３に隣接して又はその開口部１３の一部を覆う第１電極１４と、遮光層１２上に形成され前記第１電極１４から所定の間隔で設けられた第２電極１５とを有するキャリア移動度測定用基板１０により、上記課題を解決する。このとき、遮光層１３が導電性を有する場合には、遮光層１３と電極１４，１５との電気的接触を防止するための絶縁層１６を設けることが好ましい。 （もっと読む）

【課題】 薄膜トランジスタアレイを水平位置及び傾斜位置の両方で検査できるようにした薄膜トランジスタアレイ検査装置を提供すること。
【解決手段】 真空チャンバー１０と、真空チャンバー１０の下部に配置され、薄膜トランジスタアレイが安置されるステージ４０と、ステージ４０と対向するように真空チャンバー１０の上部に配置され、薄膜トランジスタアレイに電子ビーム３３を照射する電子銃３０と、ステージの一側端部より上位に配置され、電子ビーム３３により薄膜トランジスタアレイから放出される２次電子を検出する電子検出ユニット６０と、ステージ４０の他側端より下位に配置され、薄膜トランジスタアレイを水平位置と一定角度を有する傾斜位置との間で位置を変更させる昇降ユニット５０と、を備える薄膜トランジスタアレイ検査装置が提供される。 （もっと読む）

本発明は、液晶表示パネルの構成部品であるアレイ基板の検査方法・検査装置に関する。
本発明のアレイ基板の検査方法・検査装置は、検査時間の短縮や設備の減縮を行うことができる。
本発明の検査方法・検査装置では、アレイ基板をテスタチャンバ内に配置した状態で、走査線駆動回路と信号線駆動回路の少なくとも一方を含む駆動回路部に電気信号を供給し（Ｓ１）、この駆動回路部を流れた電気信号を検出することにより前記駆動回路部を検査する（Ｓ２）。電荷がチャージされた画素電極に対して電子ビームを照射し、画素電極から放出される２次電子の情報によって画素電極に関する検査を行う（Ｓ５）。
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【課題】 （ＳＯＩ）ＭＯＳＦＥＴ、歪みシリコンＭＯＳＦＥＴ等の先進性デバイスの特性を高精度に測定する。
【解決手段】 バイアス・ティー５のバイアス出力端子から出力される所定のバイアス電圧をＦＥＴ１のドレインに印加するとともに、ＦＥＴ１のゲートにパルスジェネレータ３から出力されるパルスを印加し、これによってＦＥＴ１に発生するドレイン電流をバイアス・ティー５の交流出力端子に接続された負荷インピーダンスで電圧パルスに変換して、この電圧パルスからドレイン電流を測定するＦＥＴの特性測定方法である。バイアス電圧を負荷インピーダンスによる電圧降下分だけ増加させ、バイアス電圧の増加に応じて変化する電圧パルスの値を測定することを所定回数繰り返すステップと、前記所定回数の測定の繰り返しによって得られる複数の電圧パルスの値のうち、最後の２回の値に外挿法を適用して、ＦＥＴ１に印加すべきドレイン電圧を決定するステップと、
を含む。 （もっと読む）