【課題】高度に集積化したゲインセル方式の半導体メモリを提供する。
【解決手段】第１絶縁体１０１、読み出しビット線１０２ｂ、第２絶縁体１０３、第３絶縁体１０３、第１半導体膜１０５、第１導電層１０７ａ乃至１０７ｄ等を形成し、その上に凸状絶縁体１１２を形成する。そして、凸状絶縁体１１２を覆って、第２半導体膜１１４ａ、１１４ｂと第２ゲート絶縁膜１１５を形成する。その後、導電膜を形成し、これを異方性エッチングすることで、凸状絶縁体１１２の側面に書き込みワード線１１６ａ、１１６ｂを形成し、凸状絶縁体１１２の頂部に書き込みビット線１２５へ接続するための第３コンタクトプラグ１２４を形成する。このような構造でメモリセルの面積を最小で４Ｆ^２とできる。 （もっと読む）

【課題】 光学系を複雑化させることなく、均一なエネルギー密度のレーザ光を被照射体
に照射することができる、レーザ照射装置の提案を課題とする。
【解決手段】本発明のレーザ照射装置は、レーザ発振器と、被照射体の表面における一軸方向に、前記レーザ発振器から発振されたレーザ光によって形成されるビームスポットを繰り返し走査するための光学系と、前記表面において前記一軸方向と交差する方向に向かって、前記レーザ光に対する前記被照射体の相対的な位置を移動させるための位置制御手段とを有することを特徴とする。 （もっと読む）

【課題】高度に集積化したＤＲＡＭを提供する。
【解決手段】基板２０１上にメモリセルアレイを駆動するための回路２０２を形成し、その上にビット線２０５を形成し、ビット線２０５上に半導体領域２０８とワード線２１０ａ、２１０ｂ、キャパシタを形成する。ビット線が半導体領域２０８の下に位置し、ワード線２１０ａ、２１０ｂ、キャパシタが半導体領域２０８の上に位置するため、ビット線２０５の配置の自由度が高まり、オープンビット線型のＤＲＡＭとすることで６Ｆ^２以下、あるいはセルトランジスタの構造を特殊なものとすることで４Ｆ^２以下とできる。 （もっと読む）

【課題】半導体装置の作製工程において、フォトリソグラフィ工程数を削減する。
【解決手段】トランジスタの、ゲート電極となる導電膜、ゲート絶縁膜となる絶縁膜、チャネル領域が形成される半導体膜およびチャネル保護膜となる絶縁膜を連続で形成し、多階調マスクであるフォトマスクによって露光し現像したレジストマスクを用いて、（１）レジストマスクのない領域において、チャネル保護膜となる絶縁膜、チャネル領域が形成される半導体膜、ゲート絶縁膜となる絶縁膜およびゲート電極となる導電膜を連続してエッチングし、（２）レジストマスクをアッシングなどによって後退させ、レジストマスクを残膜厚が小さい領域のみを除去することで、チャネル保護膜となる絶縁膜の一部を露出させ、（３）露出したチャネル保護膜となる絶縁膜の一部をエッチングし、一対の開口部を形成する。 （もっと読む）

【課題】低コストで高スループットなプリント技術を使用した不揮発性メモリセルを提供する。
【解決手段】同一水平レベルにおいて所定の距離で離間している第１及び第２の半導体アイランドであって、第１の半導体アイランド２が制御ゲートを構成し、第２の半導体アイランド３がソース端子及びドレイン端子を構成する、当該第１及び第２の半導体アイランドと、第１の半導体アイランド２の少なくとも一部の上のゲート誘電体層４と、第２半導体アイランドの少なくとも一部の上のトンネリング誘電体層５と、ゲート誘電体層４とトンネリング誘電体層５の少なくとも一部の上のフローティングゲート７と、制御ゲート２並びにソース端子及びドレイン端子に電気的に接触する金属層と、を備える。一つの効果的な実施形態では、不揮発性メモリセルを、「全プリント」加工技術を使用して製造することができる。 （もっと読む）

【課題】ＤＲＡＭに必要なキャパシタの容量を低減し、高度に集積化したＤＲＡＭを提供する。
【解決手段】分割ビット線型ＤＲＡＭにおいて、サブビット線をワード線の下に形成し、ビット線をワード線の上に形成する。分割ビット方式でサブビット線の寄生容量が低減し、かつ、セルトランジスタのオフ抵抗を必要に応じて高いものとすることによって、キャパシタの容量を通常のＤＲＡＭの１／１０以下とすることができる。このため、スタック型キャパシタであっても、その高さを従来のものの１／１０以下とできるので、その上にビット線を設けることも容易となる。また、セルトランジスタの構造を特殊なものとすることでメモリセルあたりの面積を４Ｆ^２とできる。 （もっと読む）

【課題】従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタのオン状態とオフ状態が切り換わるのでトランジスタの劣化が問題となっていた。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。
【解決手段】酸化物半導体を有するトランジスタを用い、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。ソース電極とドレイン電極との距離を狭くしてもゲート電極用のトレンチの深さを適宜設定することで、短チャネル効果の発現を抑制することができる。 （もっと読む）

【課題】占有面積が小さく、高集積化、大記憶容量化が可能な半導体装置を提供する。
【解決手段】第１の制御ゲート、第２の制御ゲート及び記憶ゲートを有するトランジスタを用いる。記憶ゲートを導電体化させ、該記憶ゲートに特定の電位を供給した後、少なくとも該記憶ゲートの一部を絶縁体化させて電位を保持させる。情報の書き込みは、第１及び第２の制御ゲートの電位を記憶ゲートを導電体化させる電位とし、記憶ゲートに記憶させる情報の電位を供給し、第１または第２の制御ゲートのうち少なくとも一方の電位を記憶ゲートを絶縁体化させる電位とすることで行う。情報の読み出しは、第２の制御ゲートの電位を記憶ゲートを絶縁体化させる電位とし、トランジスタのソースまたはドレインの一方と接続された配線に電位を供給し、その後、第１の制御ゲートに読み出し用の電位を供給し、ソースまたはドレインの他方と接続されたビット線の電位を検出することで行う。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置を提供する。または、良好な特性を維持しつつ微細化を達成した半導体装置を提供する。
【解決手段】半導体層を形成し、半導体層上に、単層でなる第１の導電層を形成し、第１の導電層上に、３６５ｎｍ以下の波長の光を用いて第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の導電層をエッチングして、凹部を有する第２の導電層とし、第１のレジストマスクを縮小させて第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電層をエッチングして、周縁に突出部を有し、且つ突出部はテーパ形状であるソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極上に、半導体層の一部と接するゲート絶縁層を形成し、ゲート絶縁層上の半導体層と重畳する位置にゲート電極を形成する。 （もっと読む）

【課題】トランジスタの作製に用いるフォトリソグラフィ工程を従来よりも少なくし、且つ、信頼性の高い半導体装置を提供する。
【解決手段】第１の基板上に酸化物半導体層を有するトランジスタを含む回路と、当該第１の基板とシール材で固定された第２の基板とを有し、当該シール材、当該第１の基板、及び当該第２の基板で囲まれる閉空間は、減圧状態、或いは乾燥空気を充填する半導体装置に関する。当該シール材は、少なくとも前記トランジスタを囲み、閉じられたパターン形状を有する。また当該回路は、酸化物半導体層を有するトランジスタを含む駆動回路である。 （もっと読む）

【課題】簡素でかつ占有面積の小さな駆動回路を提供すること。
【解決手段】本発明のシフトレジスタ回路は、複数のレジスタ回路を有している。各レジスタ回路は、クロックドインバータ回路およびインバータ回路を有している。クロックドインバータ回路の出力信号がインバータ回路の入力信号となるよう両者が直列に接続されている。さらに、レジスタ回路は、インバータ回路の出力信号が伝達される信号線を有している。該信号線には接続されている素子が多く寄生容量が大きいため高負荷である。本発明のシフトレジスタ回路は、信号線の寄生容量が大きいために高負荷であることを用いている。 （もっと読む）

【課題】トランジスタの作製及び表示装置の作製に用いるフォトマスクの枚数を従来よりも少なくすることを課題の一とする。
【解決手段】ゲート電極を形成する工程と、島状半導体層を形成するための工程を、１回のフォトリソグラフィ工程で行い、平坦化絶縁層を形成した後、コンタクトホールを形成する工程を１回のフォトリソグラフィ工程で行い、ソース電極及びドレイン電極を形成する工程と画素電極を形成する工程を１回のフォトリソグラフィ工程で行い、合計３回のフォトリソグラフィ工程で表示装置を作製する。 （もっと読む）

【課題】新たな構造の半導体装置、及びその駆動方法を提供することを目的の一とする。
【解決手段】酸化物半導体を用いた書き込み用トランジスタ、該トランジスタと異なる半導体材料を用いた読み出し用のｐチャネル型トランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。メモリセルへの書き込みは、書き込み用トランジスタをオン状態として、書き込み用トランジスタのソース電極と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタをオフ状態として、ノードに所定量の電荷を保持させることで行う。また、保持期間において、メモリセルを選択状態とし、且つ、読み出し用トランジスタのソース電極およびドレイン電極を同電位とすることで、ノードに蓄積された電荷を保持する。 （もっと読む）

【課題】照射された水素イオンの単結晶半導体基板からの脱離を抑制する。
【解決手段】半導体基板中に炭素イオンを照射し、当該炭素イオンが照射された半導体基板中に、水素イオンを照射することにより、当該半導体基板中に脆化領域を形成し、当該半導体基板の表面及びベース基板の表面を対向させ、接触させることにより、当該半導体基板及び当該ベース基板を貼り合わせ、貼り合わせた当該半導体基板及び当該ベース基板を加熱し、当該脆化領域において分離させることにより、当該ベース基板上に半導体層を形成するＳＯＩ基板の作製に関する。 （もっと読む）

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供すること。
【解決手段】トランジスタと、容量素子と、を有し、トランジスタは、第１の酸化物半導体層と、第１の酸化物半導体層と接するソース電極およびドレイン電極と、第１の酸化物半導体層と重なるゲート電極と、第１の酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、容量素子は、ソース電極またはドレイン電極と、ソース電極またはドレイン電極と接する第２の酸化物半導体層と、第２の酸化物半導体層と接する容量素子電極と、を有する半導体装置である。 （もっと読む）

【課題】配線抵抗の上昇を防ぎつつ、配線間の寄生容量を低減できる表示装置を提供する。また、表示品質を向上させた表示装置を提供する。また、消費電力を低減できる表示装置を提供する。
【解決手段】液晶表示装置の画素において、信号線と、該信号線と交差する走査線と、信号線から突出する第１の電極と、該第１の電極と対向する第２の電極と、該第２の電極と接続する画素電極とを有する。また、走査線の一部はループ形状であり、第１の電極の一部は、走査線の開口部と重畳する領域に位置する。即ち、第１の電極の一部は、走査線と重畳しない。 （もっと読む）

【課題】有機発光表示装置及びその製造方法を提供する。
【解決手段】本発明による有機発光表示装置は、キャパシタ領域を含む基板と、前記基板上に位置するバッファ層と、前記キャパシタ領域の前記バッファ層の上部に位置する半導体層と、前記半導体層の上部に形成されるゲート絶縁膜と、前記キャパシタ領域の前記ゲート絶縁膜の上部に形成される透明電極を含み、断面の前記透明電極の幅は前記半導体層の幅より小さいことを特徴とする。 （もっと読む）

【課題】製造時間と製造価格を増加することなく多結晶シリコン粒径の微小化と均一化を
行なうための技術を提供する。
【解決手段】基板１００上に形成したシリコン層１０４をレーザビーム１０６の照射によ
って結晶化して多結晶シリコン層１０８を得る半導体装置などに用いられ、基板１００と
シリコン層１０４との間にバッファ層１０２が形成されている。バッファ層１０２を有す
るこのようなバッファ化基板において、該バッファ層１０２は、基板１００の限界温度よ
りも高い融点を有し、さらに、シリコン層１０４の結晶化に際し、バッファ層１０２上に
均一なシリコン結晶粒子を形成するためシリコン層１０４の核生成密度を規定し、かつシ
リコン層１０４の結晶化過程における等方粒成長の基礎として機能する。 （もっと読む）

【課題】オフ電流が低減できる半導体装置及び半導体装置を提供する。
【解決手段】絶縁表面上に形成され、ソース領域、ドレイン領域、及びチャネル形成領域を含む単結晶半導体層と、単結晶半導体層を覆うゲート絶縁膜と、ゲート絶縁膜を介して、チャネル形成領域に重畳するゲート電極と、ソース領域に接続されるソース電極と、ドレイン領域に接続されるドレイン電極と、を有し、ソース領域及びドレイン領域のうち、少なくともドレイン領域は、チャネル形成領域に隣接する第１の不純物領域と、第１の不純物領域に隣接する第２の不純物領域と、を含み、第１の不純物領域の深さ方向の不純物濃度分布の極大は、第２の不純物領域の深さ方向の不純物濃度分布の極大よりも絶縁表面側にあり、ドレイン電極は、ドレイン領域に含まれる第２の不純物領域の一部と接続する半導体装置を提供する。 （もっと読む）

【課題】電子及び正孔の移動度を向上させたＳＯＩ構造のＣＭＯＳの提供
【解決手段】Ｓｉ基板１上にシリコン窒化膜２及びシリコン酸化膜３を介して貼り合わせられ、島状に絶縁分離されたＧｅ層８（第２の半導体層）が設けられ、このＧｅ層８に高濃度のソースドレイン領域（１４、１５）が形成されたＰチャネルのＭＩＳＦＥＴと、Ｓｉ基板１上にシリコン窒化膜２及び一部に空孔５を有するシリコン酸化膜３を介して、空孔５直上の歪みＳｉ層７を挟み、左右にＳｉＧｅ層６を有する構造からなるエピタキシャル半導体層（第１の半導体層）が島状に絶縁分離されて設けられ、歪みＳｉ層７には概略チャネル領域が形成され、ＳｉＧｅ層６には概略高濃度及び低濃度のソースドレイン領域（１０、１１、１２，１３）が形成されたＮチャネルのＭＩＳＦＥＴとから構成したＣＭＯＳ。 （もっと読む）