半導体装置
【課題】簡素でかつ占有面積の小さな駆動回路を提供すること。
【解決手段】本発明のシフトレジスタ回路は、複数のレジスタ回路を有している。各レジスタ回路は、クロックドインバータ回路およびインバータ回路を有している。クロックドインバータ回路の出力信号がインバータ回路の入力信号となるよう両者が直列に接続されている。さらに、レジスタ回路は、インバータ回路の出力信号が伝達される信号線を有している。該信号線には接続されている素子が多く寄生容量が大きいため高負荷である。本発明のシフトレジスタ回路は、信号線の寄生容量が大きいために高負荷であることを用いている。
【解決手段】本発明のシフトレジスタ回路は、複数のレジスタ回路を有している。各レジスタ回路は、クロックドインバータ回路およびインバータ回路を有している。クロックドインバータ回路の出力信号がインバータ回路の入力信号となるよう両者が直列に接続されている。さらに、レジスタ回路は、インバータ回路の出力信号が伝達される信号線を有している。該信号線には接続されている素子が多く寄生容量が大きいため高負荷である。本発明のシフトレジスタ回路は、信号線の寄生容量が大きいために高負荷であることを用いている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置の駆動回路に関する。また、その駆動回路を用いた表示装置に関する。
【背景技術】
【０００２】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置（以下、「液晶表示装置」という。）の需要が高まってきたことによる。
【０００３】
液晶表示装置は、画素部に数十〜数百万個ものＴＦＴがマトリクス状に配置され、各ＴＦＴに接続された画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。
【０００４】
従来、画素部には、ガラス基板上に形成されたアモルファスシリコンを利用した薄膜トランジスタが配置されている。
【０００５】
また近年、基板として石英を利用し多結晶珪素膜で薄膜トランジスタを作製する技術も知られている。この場合、周辺駆動回路も画素部も石英基板上に一体形成される。
【０００６】
また最近、レーザーアニール等の技術を利用することにより、ガラス基板上に結晶性珪素膜を用いた薄膜トランジスタを作製する技術も知られている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
液晶表示装置は、主としてノート型のパーソナルコンピュータに用いられている。パーソナルコンピュータは、現行のテレビジョン信号（ＮＴＳＣやＰＡＬ）
等のアナログデータとは異なり、デジタルデータを表示装置に出力する。従来は、パーソナルコンピュータからのデジタルデータをアナログデータに変換し液晶表示装置に入力したり、外付けのデジタルドライバを用いた液晶表示装置に入力したりしていた。
【０００８】
そこで、外部からデジタルデータを直接入力することができるデジタルインターフェイスを有する液晶表示装置が注目されてきている。
【０００９】
ここで、図１７に最近注目されつつあるデジタルインターフェイスを有する液晶表示装置のソースドライバの一部を示す。図１７において、８０００はシフトレジスタ回路であり、複数のレジスタ回路８０１０を有している。レジスタ回路８０１０は４つのクロックドインバータ回路およびＮＡＮＤ回路からなっている。また、８１００はサンプリング回路であり、複数のアナログスイッチ８１１０を有している。
【００１０】
なお、図１７においてはシフトレジスタ回路８０００には、走査方向切替回路が含まれている。走査方向切替回路は、外部から入力される走査方向切替信号によりシフトレジスタ回路８０００から出力されるタイミングパルスの順序を左から右または右から左と制御するための回路である。
【００１１】
シフトレジスタ回路８０００は、外部から供給されるクロック信号（ＣＬＫ）
、クロック反転信号（ＣＬＫＢ）およびスタートパルス（ＳＰ）に基づいてタイミングパルスを発生させ、サンプリング回路へ前記タイミングパルスを送出する。サンプリング回路８１００は、シフトレジスタ回路８０００からのタイミングパルスに基づき外部から入力されるアナログビデオデータ（ＶＩＤＥＯ）をサンプリングし（取り込み）、ソース信号線に出力する。
【００１２】
図１７に示すような従来のシフトレジスタ回路８０００においては、１つのレジスタ回路８０１０は４つのクロックドインバータ回路およびＮＡＮＤ回路からなっており、シフトレジスタ回路８０００は複雑で、それを構成する素子の数が多い。より高解像度な液晶表示装置が要求されている現状においては、解像度の向上に伴いシフトレジスタ回路の面積も大きくなり、シフトレジスタ回路を構成する素子の数も増大してしまう。
【００１３】
素子数の増大によって液晶表示装置全体の製造歩留りが悪くなることがあり、また、回路の占有面積が大きくなることによって液晶表示装置の小型化が妨げられることになりかねない。
【００１４】
そこで、本発明は上述の問題を鑑みてなされたものであり、液晶表示装置の小型化および製造歩留りの向上を達成すべく、簡素でかつ占有面積の小さな駆動回路を提供するものである。
【課題を解決するための手段】
【００１５】
図１を参照する。図１には本発明のシフトレジスタ回路１００が示されている。本発明のシフトレジスタ回路は、複数のレジスタ回路（第１のレジスタ回路１１０、第２のレジスタ回路１２０、第３のレジスタ回路１３０、第４のレジスタ回路１４０および第５のレジスタ回路１５０を有している。なお図１には、説明の便宜上、第１〜第５のレジスタ回路を有する５段のシフトレジスタ回路１００が示されている。しかし、本発明のシフトレジスタ回路は、第１〜第ｎの（ｎ個の）レジスタ回路を有するｎ段のシフトレジスタ回路とすることができる（ただし、ｎは自然数である。）。
【００１６】
第１のレジスタ回路１１０を例にとって説明する。第１のレジスタ回路１１０はクロックドインバータ回路１１１およびインバータ回路１１２を有している。
クロックドインバータ回路１１１の出力信号がインバータ回路１１２の入力信号となるよう両者が直列に接続されている。さらに、第１のレジスタ回路１１０は、インバータ回路１１２の出力信号が伝達される信号線１１３を有しており、この信号線１１３の寄生容量もレジスタ回路を構成する素子と捉えてもよい。
【００１７】
信号線１１３には接続されている素子（例えば、インバータ回路、アナログスイッチ、隣接するレジスタ回路等）が多く寄生容量が大きいため高負荷である。
本発明のシフトレジスタ回路は、信号線１１３の寄生容量が大きいために高負荷であることを用いている。よって、本発明のシフトレジスタ回路は安定性が高い。
【００１８】
なお、第２のレジスタ回路１２０、第３のレジスタ回路１３０、第４のレジスタ回路１４０および第５のレジスタ回路１５０も第１のレジスタ回路１１０と同様の構成をとっている。つまり、第２のレジスタ回路１２０はクロックドインバータ回路１２１、インバータ回路１２２および信号線１２３を有している。また、第３のレジスタ回路１３０はクロックドインバータ回路１３１、インバータ回路１３２および信号線１３３を有している。また、第４のレジスタ回路１４０はクロックドインバータ回路１４１、インバータ回路１４２および信号線１４３を有している。また、第５のレジスタ回路１５０はクロックドインバータ回路１５１、インバータ回路１５２および信号線１５３を有している。
【００１９】
また、シフトレジスタ回路１００には、外部から、クロック信号（ＣＬＫ）、クロック信号とは逆位相のクロックバック信号（ＣＬＫＢ）およびスタートパルス（ＳＰ）が入力されるようになっている。これらの信号は本発明のシフトレジスタ回路を構成する全てのレジスタ回路（第１のレジスタ回路１１０、第２のレジスタ回路１２０、第３のレジスタ回路１３０、第４のレジスタ回路１４０および第５のレジスタ回路１５０）に入力される。
【００２０】
ここで、本発明のシフトレジスタ回路の動作について説明する。
【００２１】
第１のレジスタ回路１１０のクロックドインバータ回路１１１は、入力されるクロック信号（ＣＬＫ）およびクロックバック信号（ＣＬＫＢ）に同期して動作し、入力するスタートパルス（ＳＰ）の論理を反転させインバータ回路１１２に出力する。インバータ回路１１２は入力したパルスの論理を反転させ信号線１１３および次段の第２のレジスタ回路１２０へ出力する。
【００２２】
第２のレジスタ回路１２０のクロックドインバータ回路１２１には、前段の第１のレジスタ回路１１０から出力されるパルスが入力される。クロックドインバータ回路１２１は、入力されるクロック信号（ＣＬＫ）およびクロックバック信号（ＣＬＫＢ）に同期して動作し、入力されるパルスの論理を反転しインバータ回路１１２に出力する。インバータ回路１２２は入力されたパルスの論理を反転し信号線１１３および次段の第３のレジスタ回路１３０へ出力する。
【００２３】
全てのレジスタ回路が同様に動作する。よって、第１のレジスタ回路１１０、第２のレジスタ回路１２０、第３のレジスタ回路１３０、第４のレジスタ回路１４０および第５のレジスタ回路１５０から一定の間隔で順にタイミングパルスが出力される。
【００２４】
以上のような構成をとることにより、本発明のシフトレジスタ回路は、従来よりも簡略化されており、素子数が少なくて済むことになる。
【００２５】
次に図１８を参照する。図１８においては、本発明のシフトレジスタ回路に第１のＮＡＮＤ回路１１４、第２のＮＡＮＤ回路１２４、第３のＮＡＮＤ回路１３４および第４のＮＡＮＤ回路１４４を設けている。なお、複数のレジスタ回路１１０、１２０、１３０、１４０および１５０と複数のＮＡＮＤ１１４、１２４、１３４および１４４とを含んだ回路を本発明のシフトレジスタ回路としてもよい。
【００２６】
第１のレジスタ回路１１０および第２のレジスタ回路１２０から出力されるタイミングパルスは、第１のＮＡＮＤ回路１１４に入力される。第１のＮＡＮＤ回路１１４は、第１のレジスタ回路１１０および第２のレジスタ回路１２０からのタイミングパルスのＮＡＮＤ論理を出力する。
【００２７】
また、第２のレジスタ回路１２０および第３のレジスタ回路１３０から出力されるタイミングパルスは、第２のＮＡＮＤ回路１２４に入力される。第２のＮＡＮＤ回路１２４は、第２のレジスタ回路１２０および第３のレジスタ回路１３０からのタイミングパルスのＮＡＮＤ論理を出力する。
【００２８】
また、第３のレジスタ回路１３０および第４のレジスタ回路１４０から出力されるタイミングパルスは、第３のＮＡＮＤ回路１３４に入力される。第３のＮＡＮＤ回路１３４は、第３のレジスタ回路１３０および第４のレジスタ回路１４０からのタイミングパルスのＮＡＮＤ論理を出力する。
【００２９】
また、第４のレジスタ回路１４０および第５のレジスタ回路１５０から出力されるタイミングパルスは、第４のＮＡＮＤ回路１４４に入力される。第４のＮＡＮＤ回路１４４は、第４のレジスタ回路１４０および第５のレジスタ回路１５０からのタイミングパルスのＮＡＮＤ論理を出力する。
【００３０】
このように図１８に示す本発明のシフトレジスタ回路は、第１のＮＡＮＤ回路１１４、第２のＮＡＮＤ回路１２４、第３のＮＡＮＤ回路１３４および第４のＮＡＮＤ回路１４４から一定の間隔で順にタイミングパルスが出力される。
【００３１】
ここで、本発明の構成を以下に記載する。
【００３２】
請求項１に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路ならびに信号線を有する複数のレジスタ回路を有するシフトレジスタ回路であって、 前記レジスタ回路の前記クロックドインバータ回路および前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミングパルスを発生させ、前記レジスタ回路に隣接するレジスタ回路および前記レジスタ回路の信号線に前記タイミングパルスを出力することを特徴とするシフトレジスタ回路である。
【００３３】
また、請求項２に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路ならびに信号線を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回路を有するシフトレジスタ回路であって（ｎは自然数）、 前記第（ｎ−１）のレジスタ回路の信号線から出力されるタイミングパルスは、前記第ｎのレジスタ回路に入力されることを特徴とするシフトレジスタ回路である。。
【００３４】
請求項３に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回路を有するシフトレジスタ回路であって（ｎは自然数）、 前記第１、前記第２、・・・、前記第（ｎ−１）、および前記第ｎのレジスタ回路の前記クロックドインバータ回路および前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミングパルスを発生させ、 前記第（ｎ−１）のレジスタ回路は、前記第ｎのレジスタ回路および前記（ｎ−１）のレジスタ回路の信号線に前記タイミングパルスを出力することを特徴とするシフトレジスタ回路である。
【００３５】
請求項４に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路を有する複数のレジスタ回路を有するシフトレジスタ回路と、 複数のアナログスイッチを有するサンプリング回路と、を有する表示装置の駆動回路であって、 前記レジスタ回路の前記クロックドインバータ回路および前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミングパルスを発生させ、前記アナログスイッチと前記レジスタ回路に隣接するレジスタ回路とに前記タイミングパルスを出力することを特徴とする表示装置の駆動回路である。
【００３６】
請求項５に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回路を有するシフトレジスタ回路と（ｎは自然数）、 第１、第２、・・・、第（ｎ−１）、および第ｎのアナログスイッチを有するサンプリング回路と、を有する表示装置の駆動回路であって、 前記第（ｎ−１）のレジスタ回路から出力されるタイミングパルスは、前記第（ｎ−１）のアナログスイッチと前記第ｎのレジスタ回路とに入力され、 前記アナログスイッチは、入力される前記タイミングパルスに基づき、外部から入力されるビデオデータをサンプリングすることを特徴とする表示装置の駆動回路である。
【００３７】
請求項６に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回路を有するシフトレジスタ回路と（ｎは自然数）、 第１、第２、・・・、第（ｎ−１）、および第ｎのアナログスイッチを有するサンプリング回路と、を有する表示装置の駆動回路であって、 前記第１、前記第２、・・・、前記第（ｎ−１）、および前記第ｎのレジスタ回路の前記クロックドインバータ回路および前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミングパルスを発生させ、 前記第（ｎ−１）のレジスタ回路は、前記第（ｎ−１）のアナログスイッチと前記第ｎのレジスタ回路とに前記タイミングパルスを出力し、 前記アナログスイッチは、入力される前記タイミングパルスに基づき、外部から入力されるビデオデータをサンプリングすることを特徴とする表示装置の駆動回路である。
【００３８】
請求項７に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回路を有するシフトレジスタ回路と（ｎは自然数）、 ２つのアナログスイッチを有する第１、第２、・・・、第（ｎ−１）、および第ｎの切替回路を有する走査方向切替回路と、を有する表示装置の駆動回路であって、 前記第（ｎ−１）のレジスタ回路から出力されるタイミングパルスは、前記第（ｎ−１）の切替回路に入力され、 前記第（ｎ−１）の切替回路は、外部から入力される走査方向切替信号に基づいて前記タイミングパルスを前記第（ｎ−２）または前記第ｎのレジスタ回路に出力することを特徴とする表示装置の駆動回路である。
【００３９】
請求項８に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路を有する第１、第２、・・・、第（ｎ−１）、第ｎのレジスタ回路を有するシフトレジスタ回路と（ｎは自然数）、 ２つのアナログスイッチを有する第１、第２、・・・、第（ｎ−１）、および第ｎの切替回路を有する走査方向切替回路と、を有する表示装置の駆動回路であって、 前記第１、前記第２、・・・、前記第（ｎ−１）、および前記第ｎのレジスタ回路の前記クロックドインバータ回路および前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミングパルスを発生させ、 前記第（ｎ−１）のレジスタ回路から出力されるタイミングパルスは、前記第（ｎ−１）の切替回路に入力され、 前記第（ｎ−１）の切替回路は、外部から入力される走査方向切替信号に基づいて前記タイミングパルスを前記第（ｎ−２）または前記第ｎのレジスタ回路に出力することを特徴とする表示装置の駆動回路である。
【００４０】
請求項９に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回路を有するシフトレジスタ回路と（ｎは自然数）、 ２つのアナログスイッチを有する第１、第２、・・・、第（ｎ−１）、および第ｎの切替回路を有する走査方向切替回路と、 第１、第２、・・・、第（ｎ−１）、および第ｎのアナログスイッチを有するサンプリング回路と、を有する表示装置の駆動回路であって、 前記第（ｎ−１）のレジスタ回路から出力されるタイミングパルスは、前記第（ｎ−１）の切替回路に入力され、 前記第（ｎ−１）の切替回路は、外部から入力される走査方向切替信号に基づいて前記タイミングパルスを前記第（ｎ−２）または前記第ｎのレジスタ回路、および前記第（ｎ−１）のアナログスイッチに出力し、 前記アナログスイッチは、入力される前記タイミングパルスに基づき、外部から入力されるビデオデータをサンプリングすることを特徴とする表示装置の駆動回路である。
【００４１】
請求項１０に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路を有する第１、第２、・・・、第（ｎ−１）、第ｎのレジスタ回路を有するシフトレジスタ回路と（ｎは自然数）、 ２つのアナログスイッチを有する第１、第２、・・・、第（ｎ−１）、および第ｎの切替回路を有する走査方向切替回路と、 第１、第２、・・・、第（ｎ−１）、および第ｎのアナログスイッチを有するサンプリング回路と、を有する表示装置の駆動回路であって、 前記第１、前記第２、・・・、前記第（ｎ−１）、および前記第ｎのレジスタ回路の前記クロックドインバータ回路および前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミングパルスを発生させ、 前記第（ｎ−１）のレジスタ回路から出力されるタイミングパルスは、前記第（ｎ−１）の切替回路に入力され、 前記第（ｎ−１）の切替回路は、外部から入力される走査方向切替信号に基づいて前記タイミングパルスを前記第（ｎ−２）または前記第ｎのレジスタ回路、および前記第（ｎ−１）のアナログスイッチに出力し、 前記アナログスイッチは、入力される前記タイミングパルスに基づき、外部から入力されるビデオデータをサンプリングすることを特徴とする表示装置の駆動回路である。
【００４２】
ここで、以下に本発明の実施の形態について説明する。
【発明の効果】
【００４３】
本発明の駆動回路は、従来の駆動回路よりも構成が簡略化されており、素子数が半分以下で済むことになる。よって、本発明の駆動回路を用いた液晶表示装置は、製造歩留まりが向上し、かつ小型化が実現できる。
【図面の簡単な説明】
【００４４】
【図１】本発明のシフトレジスタ回路の回路構成図である。
【図２】本発明のシフトレジスタを有する駆動回路の回路構成図である。
【図３】本発明のシフトレジスタを有する駆動回路のアナログスイッチの回路構成図である。
【図４】本発明のシフトレジスタを有する駆動回路の回路構成図である。
【図５】実施例１の液晶表示装置の回路構成図である。
【図６】実施例１の本発明のシフトレジスタを用いた駆動回路の回路構成図である。
【図７】実施例１の本発明のシフトレジスタを用いた駆動回路の回路構成図である。
【図８】本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図９】本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図１０】本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図１１】本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図１２】本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図１３】本発明の駆動回路を用いた液晶表示装置の断面図である。
【図１４】Ｖ字型の電気光学特性を示す反強誘電性液晶の印加電圧−透過率特性を示すグラフである。
【図１５】本発明の駆動回路を用いた液晶表示装置を組み込んだ電子機器の例である。
【図１６】本発明の駆動回路を用いた液晶表示装置を組み込んだ電子機器の例である。
【図１７】従来の駆動回路の回路構成図である。
【図１８】本発明のシフトレジスタを有する駆動回路の回路構成図である。
【図１９】本発明のシフトレジスタを有する駆動回路の回路構成図である。
【発明を実施するための形態】
【００４５】
図２を参照する。図２には、本発明のシフトレジスタ回路のある実施の形態が示されている。図２には、本発明のシフトレジスタ回路２００、インバータ回路３１０および３１１、ならびにサンプリング回路４００が示されており、全体として表示装置の駆動回路（ソースドライバ）が構成されている。
【００４６】
図２に示す本発明のシフトレジスタ回路は、複数のレジスタ回路（第１のレジスタ回路２１０、第２のレジスタ回路２２０、第３のレジスタ回路２３０、第４のレジスタ回路２４０および第５のレジスタ回路２５０）を有している。なお図２には、説明の便宜上、第１〜第５の（５個の）レジスタ回路を有する５段のシフトレジスタ回路２００が示されている。しかし、本発明のシフトレジスタ回路が第１〜第ｎの（ｎ個の）レジスタ回路を有するｎ段のシフトレジスタ回路とすることとできることは、上述の通りである（ただし、ｎは自然数である。）。
【００４７】
第１のレジスタ回路を例にとって説明する。第１のレジスタ回路２１０はクロックドインバータ回路２１１およびインバータ回路２１２を有している。クロックドインバータ回路２１１の出力信号がインバータ回路２１２の入力信号となるよう両者が直列に接続されている。さらに、第１のレジスタ回路２１０は、インバータ回路２１２の出力信号が伝達される信号線２１３を有しており、この信号線２１３の寄生容量もレジスタ回路を構成する素子と捉えてもよい。
【００４８】
なお、第２のレジスタ回路２２０、第３のレジスタ回路２３０、第４のレジスタ回路２４０および第５のレジスタ回路２５０も第１のレジスタ回路２１０と同様の構成をとっている。つまり、第２のレジスタ回路２２０はクロックドインバータ回路２２１、インバータ回路２２２および信号線２２３を有している。また、第３のレジスタ回路２３０はクロックドインバータ回路２３１、インバータ回路２３２および信号線２３３を有している。また、第４のレジスタ回路２４０はクロックドインバータ回路２４１、インバータ回路２４２および信号線２４３を有している。また、第５のレジスタ回路２５０はクロックドインバータ回路２５１、インバータ回路２５２および信号線２５３を有している。
【００４９】
３１０および３１１、３２０および３２１、３３０および３３１、３４０および３４１、ならびに３５０および３５１は、インバータ回路である。
【００５０】
４００はサンプリング回路であり、外部から供給されるアナログビデオデータをサンプリングし（取り込み）、ソース信号線に出力する回路である。サンプリング回路は、複数のアナログスイッチ（第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０）を有している。
【００５１】
第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０は、それぞれ、第１のレジスタ回路２１０、第２のレジスタ回路２２０、第３のレジスタ回路２３０、第４のレジスタ回路２４０、第５のレジスタ回路２５０からのタイミングパルスがインバータ回路を介して入力されるように接続されている。
【００５２】
本実施の形態に用いられる第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０の回路構成を図３に示す。本実施の形態においては、第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０は、１個のｐチャネル型トランジスタと１個のｎチャネル型トランジスタとから成る。なお、第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０は、本実施の形態に示した以外の回路構成を有するものも用いることができる。
【００５３】
シフトレジスタ回路２００には、外部から、クロック信号（ＣＬＫ）、クロック信号とは逆位相のクロックバック信号（ＣＬＫＢ）およびスタートパルス（ＳＰ）が入力されるようになっている。これらの信号は本発明のシフトレジスタ回路を構成する全てのレジスタ回路２１０、２２０、２３０、２４０および２５０に入力される。
【００５４】
レジスタ回路２１０の出力信号がインバータ回路３１０の入力信号となるようにレジスタ回路２１０とインバータ回路３１０が接続されている。また、インバータ回路３１０および３１１の出力信号がサンプリング回路４００のアナログスイッチ回路４１０の入力信号となるように接続されている。
【００５５】
サンプリング回路４００の第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０には、外部からアナログビデオデータ（ＶＩＤＥＯ）が入力される。
【００５６】
シフトレジスタ回路２００の第１のレジスタ回路２１０、第２のレジスタ回路２２０、第３のレジスタ回路２３０、第４のレジスタ回路２４０および第５のレジスタ回路２５０から順に出力されるタイミングパルスが、インバータ回路３１０および３１１、３２０および３２１、３３０および３３１、３４０および３４１、ならびに３５０および３５１を介してサンプリング回路の第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０にそれぞれ入力される。サンプリング回路の第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０は、それぞれ、入力されるタイミングパルスに同期してアナログビデオデータをサンプリングし、ソース信号線４１１、４２１、４３１、４４１および４５３に供給する。
【００５７】
次に、図１９を参照する。図１９においては、本実施の形態のシフトレジスタ回路に第１のＮＡＮＤ回路２１４、第２のＮＡＮＤ回路２２４、第３のＮＡＮＤ回路２３４および第４のＮＡＮＤ回路２４４が設けられている。なお、複数のレジスタ回路２１０、２２０、２３０、２４０および２５０と複数のＮＡＮＤ２１４、２２４、２３４および２４４とを含んだ回路を本発明のシフトレジスタ回路としてもよい。
【００５８】
第１のレジスタ回路２１０および第２のレジスタ回路２２０から出力されるタイミングパルスは、第１のＮＡＮＤ回路２１４に入力される。第１のＮＡＮＤ回路２１４は、第１のレジスタ回路２１０および第２のレジスタ回路２２０からのタイミングパルスのＮＡＮＤ論理を出力する。
【００５９】
また、第２のレジスタ回路２２０および第３のレジスタ回路２３０から出力されるタイミングパルスは、第２のＮＡＮＤ回路２２４に入力される。第２のＮＡＮＤ回路２２４は、第２のレジスタ回路２２０および第３のレジスタ回路２３０からのタイミングパルスのＮＡＮＤ論理を出力する。
【００６０】
また、第３のレジスタ回路２３０および第４のレジスタ回路２４０から出力されるタイミングパルスは、第３のＮＡＮＤ回路２３４に入力される。第３のＮＡＮＤ回路２３４は、第３のレジスタ回路２３０および第４のレジスタ回路２４０からのタイミングパルスのＮＡＮＤ論理を出力する。
【００６１】
また、第４のレジスタ回路２４０および第５のレジスタ回路２５０から出力されるタイミングパルスは、第４のＮＡＮＤ回路２４４に入力される。第４のＮＡＮＤ回路２４４は、第４のレジスタ回路２４０および第５のレジスタ回路２５０からのタイミングパルスのＮＡＮＤ論理を出力する。
【００６２】
このように図１９に示す本実施の形態のシフトレジスタ回路は、第１のＮＡＮＤ回路２１４、第２のＮＡＮＤ回路２２４、第３のＮＡＮＤ回路２３４および第４のＮＡＮＤ回路２４４から一定の間隔で順にタイミングパルスが出力される。
サンプリング回路４００の動作については上述の通りである。
【００６３】
次に、図４を参照する。図４には、上記図２の構成に加えて、走査方向切替回路６００を有している。
【００６４】
シフトレジスタ回路５００は、複数のレジスタ回路（第１のレジスタ回路５１０、第２のレジスタ回路５２０、第３のレジスタ回路５３０、第４レジスタ回路５４０および第５レジスタ回路５５０）を有している。走査方向切替回路６００は、複数の切替回路（第１の切替回路６１０、第２の切替回路６２０、第３の切替回路６３０、第４の切替回路６４０および第５の切替回路６５０）を有している。第１の切替回路６１０、第２の切替回路６２０、第３の切替回路６３０、第４の切替回路６４０および第５の切替回路６５０は、それぞれ、２つのアナログスイッチＳＷＬおよびＳＷＲを有している。第１の切替回路６１０、第２の切替回路６２０、第３の切替回路６３０、第４の切替回路６４０および第５の切替回路６５０は、外部から入力される走査方向切替信号（Ｌ／Ｒ）によってレジスタ回路から出力されるタイミングパルスを左右どちらのレジスタ回路に出力するかを制御する回路である。
【００６５】
インバータ回路７１０および７１１、７２０および７２１、７３０および７３１、７４０および７４１、ならびに７５０および７５１、ならびにサンプリング回路８００については、上述の図２に示した例を参照されたい。
【００６６】
図４に示す実施の形態においては、走査方向切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”が入力される場合は、スタートパルス（ＳＰ）は第１のレジスタ回路に入力される。走査方向切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”が入力されるとアナログスイッチＳＷＲが動作し、第１のレジスタ回路５１０から出力されるタイミングパルスがその右隣の次段の第２のレジスタ回路５２０およびインバータ回路７１０へ入力される。さらに、第２のレジスタ回路５２０から出力されるタイミングパルスがその右隣の次段の第３のレジスタ回路５３０およびインバータ回路７２０へ入力される。さらに、第３のレジスタ回路５３０から出力されるタイミングパルスがその右隣の次段の第４のレジスタ回路５４０およびインバータ回路７３０へ入力される。さらに、第４のレジスタ回路５４０から出力されるタイミングパルスがその右隣の次段の第５のレジスタ回路５５０およびインバータ回路７４０へ入力される。さらに、第５のレジスタ回路５５０から出力されるタイミングパルスがインバータ回路７５０へ入力される。
【００６７】
このように、走査方向切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”が入力された場合は、次々と右隣のレジスタ回路へ一定の間隔で発生したタイミングパルスが出力されていくことになる。
【００６８】
そして、第１のレジスタ回路５１０から出力されるタイミングパルスは、インバータ回路７１０および７１１を介してサンプリング回路８００のアナログスイッチ８１０に入力される。アナログスイッチ８１０は、入力されるタイミングパルスに基づいて、外部から入力されるビデオデータをサンプリングし（取り込み）、ソース信号線８１１に出力する。
【００６９】
同様に、第２のレジスタ回路５２０から出力されるタイミングパルスは、インバータ回路７２０および７２１を介してサンプリング回路８００のアナログスイッチ８２０に入力される。アナログスイッチ８２０は、入力されるタイミングパルスに基づいて、外部から入力されるビデオデータをサンプリングし（取り込み）、ソース信号線８２１に出力する。
【００７０】
第３のレジスタ回路５３０、第４のレジスタ回路５４０、および第５のレジスタ回路５５０から出力されるタイミングパルスも、それぞれアナログスイッチ８３０、８４０、８５０に入力される。アナログスイッチ８３０、８４０、８５０は、それぞれ、入力されるタイミングパルスに基づいて外部から入力されるビデオデータをサンプリングし（取り込み）、それぞれソース信号線８３１、８４１、８５１に出力する。
【００７１】
また、走査方向切替信号（Ｌ／Ｒ）に”１（Ｈｉ）”が入力される場合は、スタートパルス（ＳＰ）は第５のレジスタ回路に入力される。走査方向切替信号（Ｌ／Ｒ）に”１（Ｈｉ）”が入力されるとアナログスイッチＳＷＬが動作し、第５のレジスタ回路５５０から出力されるタイミングパルスがその左隣の次段の第４のレジスタ回路５４０およびインバータ回路７５０へ出力される。さらに、第４のレジスタ回路５４０から出力されるタイミングパルスがその左隣の次段の第３のレジスタ回路５３０およびインバータ回路７４０へ出力される。さらに、第３のレジスタ回路５３０から出力されるタイミングパルスがその左隣の次段の第２のレジスタ回路５２０およびインバータ回路７３０へ入力される。さらに、第２のレジスタ回路５２０から出力されるタイミングパルスがその左隣の次段の第１のレジスタ回路５１０およびインバータ回路７２０へ入力される。さらに、第１のレジスタ回路５１０から出力されるタイミングパルスがインバータ回路７１０へ入力される。
【００７２】
このように、走査方向切替信号（Ｌ／Ｒ）に”１（Ｈｉ）”が入力された場合は、次々と左隣のレジスタ回路へ一定の間隔で発生したタイミングパルスが出力されていくことになる。
【００７３】
なお、サンプリング回路８００のアナログスイッチ８１０〜８５０の動作は上述した通りである。
【００７４】
ここで、以下に本発明のシフトレジスタ回路の実施例について説明する。
【実施例１】
【００７５】
図５を参照する。図５には、本発明のシフトレジスタ回路を用いたソースドライバおよびゲートドライバを有する液晶表示装置の例が示されている。
【００７６】
１０００は本発明のシフトレジスタを用いたソースドライバである。１１００および１２００は本発明のシフトレジスタを用いたゲートドライバである。１３００は画素部であり、画素ＴＦＴ１３１０、画素電極（図示せず）および保持容量１３３０を有する画素がマトリクス状に配置されている。１３２０は液晶であり、ソースドライバ１０００、ゲートドライバ１１００および１２００、ならびに画素部を構成する回路が形成されたアクティブマトリクス基板と対向電極が形成された対向基板との間に挟まれている。また、対向電極はコモン電極（ＣＯＭ）に接続されている。
【００７７】
本実施例においては、画素部は、１２８０×１０２４（横×縦）画素を有している。
【００７８】
図６を参照する。図６には、本実施例の液晶表示装置のソースドライバ１０００が示されている。１０１０は本発明のシフトレジスタ回路であり、走査方向切替回路を含んでいる。本実施例においては、シフトレジスタ回路１０１０は、１２８０個のレジスタ回路を有している。
【００７９】
１０２０はサンプリング回路であり、１２８０個のアナログスイッチを有している。
【００８０】
次に図７を参照する。図７には、本実施例の液晶表示装置のゲートドライバ１１００が示されている。１１１０は本発明のシフトレジスタ回路である。本実施例においては、シフトレジスタ回路１１１０は、１０２４個のレジスタ回路を有している。なお、ゲートドライバ１２００は、ゲートドライバ１１００と同様である。
【実施例２】
【００８１】
本実施例においては、本発明の駆動回路を有する液晶表示装置の作製方法例を図８〜図１２を用いて説明する。本実施例の液晶表示装置においては、画素部、ソースドライバ、ゲートドライバ等を一つの基板上に一体形成される。なお、説明の便宜上、画素ＴＦＴと本発明の駆動回路の一部を構成するＮｃｈＴＦＴとインバータ回路を構成するＰｃｈＴＦＴおよびＮｃｈＴＦＴとが同一基板上に形成されることを示すものとする。
【００８２】
図８（Ａ）において、基板６００１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴＦＴ形成表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【００８３】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５４ｎｍの厚さに形成する。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。その場合、下地膜を形成した後、一旦大気雰囲気に晒すことがなくその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる（図８（Ａ））。
【００８４】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５４ｎｍ）よりも１〜１５％程度減少する（図８（Ｂ））。
【００８５】
そして、結晶質シリコン膜６００３ｂを島状にパターンニングして、島状半導体層６００４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１５０ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する（図８（Ｃ））。本実施例では、マスク層６００８の厚さは１３０ｎｍとする。
【００８６】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成することとなる島状半導体層６００４〜６００７の全面に１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、しきい値電圧を制御する目的でなされる。ボロン（Ｂ）
の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要ではない（図８（Ｄ））。
【００８７】
ドライバ等の駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６０１０〜６０１２に選択的に添加する。そのため、あらかじめレジストマスク６０１３〜６０１６を形成する。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加する（図９（Ａ））。その後、レジストマスク６０１３〜６０１６を除去する。
【００８８】
次に、マスク層６００８をフッ酸などにより除去した後、図８（Ｄ）と図９（Ａ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用いる。レーザー光にはＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用いる。本実施例では、レーザー光の形状を線状ビームに加工して用い、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％で走査することによって島状半導体層が形成された基板全面を処理する。尚、レーザー光の照射条件には何ら限定される事項はなく適宣決定することができる。
【００８９】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い（図９（Ｂ））。
【００９０】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電層（Ｂ）６０２２とを積層させる。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜またはＭｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。
また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）６０２２は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができる。
【００９１】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）
とすれば良い。本実施例では、導電層（Ａ）６０２１に５０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成する。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる（図９（Ｃ））。
【００９２】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体として形成されている。この時、後にドライバ等の駆動回路を構成するＴＦＴのゲート電極６０２８〜６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する（図９（Ｄ））。
【００９３】
次いで、ドライバのＰチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、Ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域６０３４に含まれるＰ型を付与する不純物元素の濃度を（ｐ++）と表す（図１０（Ａ））。
【００９４】
次に、Ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、Ｎ型を付与する不純物元素が添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３８〜６０４２に含まれるＮ型を付与する不純物元素の濃度を（ｎ+）と表す（図１０（Ｂ））。
【００９５】
不純物領域６０３８〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６０３８に添加されたリン（Ｐ）濃度は図１０（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【００９６】
そして、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図９（Ａ）および図１０（Ａ）と図１０（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す（図１０（Ｃ））。
【００９７】
ここで、ゲート電極のＴａのピーリングを防止するために層間膜としてＳｉＯＮ膜等を２００ｎｍの厚さで形成しても良い。
【００９８】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行った。また、基板６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができる。なお、上述のゲート電極のＴａのピーリングを防止するための層間膜を形成した場合には、この効果は得られない場合がある。
【００９９】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２形成する金属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さでその表面に導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１及び容量配線６０３２を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１００】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましい。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。ゲッタリングに必要なリン（Ｐ）の濃度は図１０（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングをすることができた（図１０（Ｄ））。
【０１０１】
第１の層間絶縁膜６０４５は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線６０４６〜６０４９と、ドレイン配線６０５０〜６０５３を形成する（図１１（Ａ））。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜５００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とする。
【０１０２】
次に、パッシベーション膜６０５４として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。本実施例においては、パッシベーション膜６０５４は窒化シリコン膜５０ｎｍと酸化シリコン膜２４．５ｎｍとの積層膜とした。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５４に開口部を形成しておいても良い（図１１（Ａ））。
【０１０３】
その後、有機樹脂からなる第２層間絶縁膜６０５５を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのアクリルを用い、２５０℃で焼成して形成する（図１１（Ｂ））。
【０１０４】
本実施例ではブラックマトリクスは、Ｔｉ膜を１００ｎｍに形成し、その後ＡｌとＴｉの合金膜を３００ｎｍに形成した積層構造とする。
【０１０５】
その後、有機樹脂からなる第３層間絶縁膜６０５９を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、第２層間絶縁膜と同様の樹脂をもちいることができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【０１０６】
そして、第２層間絶縁膜６０５５および第３層間絶縁膜６０５９にドレイン配線６０５３に達するコンタクトホールを形成し、画素電極６０６０を形成する。
本発明の透過型液晶表示装置においては、画素電極６０６０にはＩＴＯ等の透明導伝膜を用いる。（図１１（Ｂ））。
【０１０７】
こうして同一基板上に、駆動回路ＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成されている（図１２）。本明細書では便宜上このような基板をアクティブマトリクス基板と呼んでいる。
【０１０８】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、透過型液晶表示装置を作製する工程を説明する。
【０１０９】
図１２の状態のアクティブマトリクス基板に配向膜６０６１を形成する。本実施例では、配向膜６０６１にはポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板６０６２、透明導電膜からなる対向電極６０６３、配向膜６０６４とで構成される。
【０１１０】
なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０１１１】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶６０６５を注入し、封止剤（図示せず）によって完全に封止する。よって、図１２に示すような透過型液晶表示装置が完成する。
【０１１２】
なお本実施例では、透過型液晶表示装置がＴＮ（ツイスト）モードによって表示を行うようにした。そのため、偏光板（図示せず）が透過型液晶表示装置の上部に配置された。
【０１１３】
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領域８０６、ソース領域８０７ａ、８０７ｂ、ドレイン領域８０８ａ，８０８ｂを有している。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネル形成領域８０９、ゲート電極６０７１と重なるＬＤＤ領域８１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域８１１、ドレイン領域８１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域８１３、ＬＤＤ領域８１４、８１５、ソース領域８１６、ドレイン領域８１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０７２と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域８１８、８１９、Ｌoff領域８２０〜８２３、ソースまたはドレイン領域８２４〜８２６を有している。
Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。また、画素ＴＦＴ６１０４のチャネル形成領域８１８、８１９と画素ＴＦＴのＬＤＤ領域であるＬoff領域８２０〜８２３との間には、オフセット領域（図示せず）が形成されている。さらに、容量配線６０７４と、ゲート絶縁膜６０２０から成る絶縁膜と、画素ＴＦＴ６０７３のドレイン領域８２６に接続し、ｎ型を付与する不純物元素が添加された半導体層８２７とから保持容量８０５が形成されている。図１２では画素ＴＦＴ８０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０１１４】
以上の様に本実施例においては、画素ＴＦＴおよびドライバが要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、液晶表示装置の動作性能と信頼性を向上させることを可能とすることができる。
【０１１５】
なお、本実施例においては透過型の液晶表示装置について説明した。しかし、本発明の駆動回路を用いることができる液晶表示装置は、これに限定されるわけではなく、反射型の液晶表示装置にも用いることができる。
【実施例３】
【０１１６】
本実施例では、本発明の駆動回路を有する液晶表示装置を逆スタガ型のＴＦＴを用いて構成した例を示す。
【０１１７】
図１３を参照する。図１３には、本実施例の液晶表示装置を構成する逆スタガ型のＮチャネル型ＴＦＴの断面図が示されている。なお、図１３には、１つのＮチャネル型ＴＦＴしか図示しないが、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできるのは言うまでもない。また、同様の構成により画素ＴＦＴを構成できることも言うまでもない。
【０１１８】
図１３（Ａ）を参照する。４００１は基板であり、実施例２で説明したようなものが用いられる。４００２は酸化シリコン膜である。４００３はゲート電極である。４００４はゲイト絶縁膜である。４００５、４００６、４００７および４００８は、多結晶シリコン膜から成る活性層である。この活性層の作製にあたっては、実施例２で説明した非晶質シリコン膜の多結晶化と同様の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザー光）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、４００５はソース領域、４００６はドレイン領域、４００７は低濃度不純物領域（ＬＤＤ領域）、４００８はチャネル形成領域である。４００９はチャネル保護膜であり、４０１０は層間絶縁膜である。４０１１および４０１２はそれぞれ、ソース電極、ドレイン電極である。
【０１１９】
次に、図１３（Ｂ）を参照する。図１３（Ｂ）には図１３（Ａ）とは構成が異なる逆スタガ型のＴＦＴによって液晶表示装置が構成された場合について説明する。
【０１２０】
図１３（Ｂ）においても、１つのＮチャネル型ＴＦＴしか図示しないが、上述のようにＰチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできるのは言うまでもない。また、同様の構成により画素ＴＦＴを構成できることも言うまでもない。
【０１２１】
４１０１は基板である。４１０２は酸化シリコン膜である。４１０３はゲイト電極である。４１０４はベンゾジクロブテン（ＢＣＢ）膜であり、その上面が平坦化される。４１０５は窒化シリコン膜である。ＢＣＢ膜と窒化シリコン膜とでゲイト絶縁膜を構成する。４１０６、４１０７、４１０８および４１０９は、多結晶シリコン膜から成る活性層である。この活性層の作製にあたっては、実施例２で説明した非晶質シリコン膜の多結晶化と同様の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザー光）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、４１０６はソース領域、４１０７はレイン領域、４１０８は低濃度不純物領域（ＬＤＤ領域）、４１０９はチャネル形成領域である。４１１０はチャネル保護膜であり、４１１１は層間絶縁膜である。４１１２および４１１３はそれぞれ、ソース電極、ドレイン電極である。
【０１２２】
本実施例によると、ＢＣＢ膜と窒化シリコン膜とで構成されるゲイト絶縁膜が平坦化されているので、その上に成膜される非晶質シリコン膜も平坦なものになる。よって、非晶質シリコン膜を多結晶化する際に、従来の逆スタガ型のＴＦＴよりも均一な多結晶シリコン膜を得ることができる。
【実施例４】
【０１２３】
上述の本発明の駆動回路を用いた液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０１２４】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０１２５】
ここで、いわゆるＶ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図１６に示す。図１６に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０１２６】
図１４に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
【０１２７】
また、このような低電圧駆動の無しきい値反強誘電性混合液晶を本発明の駆動回路を有する液晶表示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げることができるので、Ｄ／Ａ変換回路の動作電源電圧を下げることができ、ドライバの動作電源電圧を低くすることができる。よって、液晶表示装置の低消費電力化および高信頼性が実現できる。
【０１２８】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【０１２９】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０１３０】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、液晶表示装置の低消費電力が実現される。
【０１３１】
なお、図１４に示すような電気光学特性を有する液晶であれば、いかなるものも本発明の駆動回路を用いた液晶表示装置の表示媒体として用いることができる。
【実施例５】
【０１３２】
本発明の駆動回路を有する液晶表示装置は、様々な電子機器に組み込んで用いることができる。
【０１３３】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。
それらの一例を図１５および図１６に示す。
【０１３４】
図１５（Ａ）はフロント型プロジェクタ−であり、本体１０００１、本発明の駆動回路を用いた液晶表示装置１０００２、光源１０００３、光学系１０００４、スクリーン１０００５で構成されている。なお、図１５（Ａ）には、液晶表示装置を１つ組み込んだフロントプロジェクターが示されているが、液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んことによって、より高解像度・高精細のフロント型プロジェクタを実現することができる。
【０１３５】
図１５（Ｂ）はリア型プロジェクターであり、１０００６は本体、１０００７は本発明の駆動回路を用いた液晶表示装置であり、１０００８は光源であり、１０００９はリフレクター、１００１０はスクリーンである。なお、図１５（Ｂ）
には、液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んだリア型プロジェクタが示されている。また、本発明の駆動回路を有する液晶表示装置を１個組み込んだリア型プロジェクタも提供することができる。
【０１３６】
図１６（Ａ）はパーソナルコンピュータであり、本体７００１、映像入力部７００２、本発明の駆動回路を用いた液晶表示装置７００３、キーボード７００４で構成される。
【０１３７】
図１６（Ｂ）はビデオカメラであり、本体７１０１、本発明の駆動回路を用いた液晶表示装置７１０２、音声入力部７１０３、操作スイッチ７１０４、バッテリー７１０５、受像部７１０６で構成される。
【０１３８】
図１６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体７２０１、カメラ部７２０２、受像部７２０３、操作スイッチ７２０４、本発明の駆動回路を用いた液晶表示装置７２０５で構成される。
【０１３９】
図１６（Ｄ）はゴーグル型ディスプレイであり、本体７３０１、本発明の駆動回路を用いた液晶表示装置７３０２、アーム部７３０３で構成される。
【０１４０】
図１６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体７４０１、本発明の駆動回路を用いた液晶表示装置７４０２、スピーカ部７４０３、記録媒体７４０４、操作スイッチ７４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０１４１】
図１６（Ｆ）はゲーム機であり、本体７５０１、本発明の駆動回路を用いた液晶表示装置７５０２、表示装置７５０３、記録媒体７５０４、コントローラ７５０５、本体用センサ部７５０６、センサ部７５０７、ＣＰＵ部７５０８で構成される。本体用センサ部７５０６、センサ部７５０７はそれぞれコントローラ７５０５、本体７５０１から出される赤外線を感知することが可能である。
【０１４２】
以上の様に、本発明の駆動回路を用いた液晶表示装置表示装置の適用範囲は極めて広く、あらゆる分野の電子機器に適用できる。
【符号の説明】
【０１４３】
１００ シフトレジスタ回路
１１０、１２０、１３０、１４０、１５０ レジスタ回路
１１１、１２１、１３１、１４１、１５１ クロックドインバータ回路
１１２、１２２、１３２、１４２、１５２ インバータ回路
１１３、１２３、１３３、１４３、１５３ 信号線
【技術分野】
【０００１】
本発明は表示装置の駆動回路に関する。また、その駆動回路を用いた表示装置に関する。
【背景技術】
【０００２】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置（以下、「液晶表示装置」という。）の需要が高まってきたことによる。
【０００３】
液晶表示装置は、画素部に数十〜数百万個ものＴＦＴがマトリクス状に配置され、各ＴＦＴに接続された画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。
【０００４】
従来、画素部には、ガラス基板上に形成されたアモルファスシリコンを利用した薄膜トランジスタが配置されている。
【０００５】
また近年、基板として石英を利用し多結晶珪素膜で薄膜トランジスタを作製する技術も知られている。この場合、周辺駆動回路も画素部も石英基板上に一体形成される。
【０００６】
また最近、レーザーアニール等の技術を利用することにより、ガラス基板上に結晶性珪素膜を用いた薄膜トランジスタを作製する技術も知られている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
液晶表示装置は、主としてノート型のパーソナルコンピュータに用いられている。パーソナルコンピュータは、現行のテレビジョン信号（ＮＴＳＣやＰＡＬ）
等のアナログデータとは異なり、デジタルデータを表示装置に出力する。従来は、パーソナルコンピュータからのデジタルデータをアナログデータに変換し液晶表示装置に入力したり、外付けのデジタルドライバを用いた液晶表示装置に入力したりしていた。
【０００８】
そこで、外部からデジタルデータを直接入力することができるデジタルインターフェイスを有する液晶表示装置が注目されてきている。
【０００９】
ここで、図１７に最近注目されつつあるデジタルインターフェイスを有する液晶表示装置のソースドライバの一部を示す。図１７において、８０００はシフトレジスタ回路であり、複数のレジスタ回路８０１０を有している。レジスタ回路８０１０は４つのクロックドインバータ回路およびＮＡＮＤ回路からなっている。また、８１００はサンプリング回路であり、複数のアナログスイッチ８１１０を有している。
【００１０】
なお、図１７においてはシフトレジスタ回路８０００には、走査方向切替回路が含まれている。走査方向切替回路は、外部から入力される走査方向切替信号によりシフトレジスタ回路８０００から出力されるタイミングパルスの順序を左から右または右から左と制御するための回路である。
【００１１】
シフトレジスタ回路８０００は、外部から供給されるクロック信号（ＣＬＫ）
、クロック反転信号（ＣＬＫＢ）およびスタートパルス（ＳＰ）に基づいてタイミングパルスを発生させ、サンプリング回路へ前記タイミングパルスを送出する。サンプリング回路８１００は、シフトレジスタ回路８０００からのタイミングパルスに基づき外部から入力されるアナログビデオデータ（ＶＩＤＥＯ）をサンプリングし（取り込み）、ソース信号線に出力する。
【００１２】
図１７に示すような従来のシフトレジスタ回路８０００においては、１つのレジスタ回路８０１０は４つのクロックドインバータ回路およびＮＡＮＤ回路からなっており、シフトレジスタ回路８０００は複雑で、それを構成する素子の数が多い。より高解像度な液晶表示装置が要求されている現状においては、解像度の向上に伴いシフトレジスタ回路の面積も大きくなり、シフトレジスタ回路を構成する素子の数も増大してしまう。
【００１３】
素子数の増大によって液晶表示装置全体の製造歩留りが悪くなることがあり、また、回路の占有面積が大きくなることによって液晶表示装置の小型化が妨げられることになりかねない。
【００１４】
そこで、本発明は上述の問題を鑑みてなされたものであり、液晶表示装置の小型化および製造歩留りの向上を達成すべく、簡素でかつ占有面積の小さな駆動回路を提供するものである。
【課題を解決するための手段】
【００１５】
図１を参照する。図１には本発明のシフトレジスタ回路１００が示されている。本発明のシフトレジスタ回路は、複数のレジスタ回路（第１のレジスタ回路１１０、第２のレジスタ回路１２０、第３のレジスタ回路１３０、第４のレジスタ回路１４０および第５のレジスタ回路１５０を有している。なお図１には、説明の便宜上、第１〜第５のレジスタ回路を有する５段のシフトレジスタ回路１００が示されている。しかし、本発明のシフトレジスタ回路は、第１〜第ｎの（ｎ個の）レジスタ回路を有するｎ段のシフトレジスタ回路とすることができる（ただし、ｎは自然数である。）。
【００１６】
第１のレジスタ回路１１０を例にとって説明する。第１のレジスタ回路１１０はクロックドインバータ回路１１１およびインバータ回路１１２を有している。
クロックドインバータ回路１１１の出力信号がインバータ回路１１２の入力信号となるよう両者が直列に接続されている。さらに、第１のレジスタ回路１１０は、インバータ回路１１２の出力信号が伝達される信号線１１３を有しており、この信号線１１３の寄生容量もレジスタ回路を構成する素子と捉えてもよい。
【００１７】
信号線１１３には接続されている素子（例えば、インバータ回路、アナログスイッチ、隣接するレジスタ回路等）が多く寄生容量が大きいため高負荷である。
本発明のシフトレジスタ回路は、信号線１１３の寄生容量が大きいために高負荷であることを用いている。よって、本発明のシフトレジスタ回路は安定性が高い。
【００１８】
なお、第２のレジスタ回路１２０、第３のレジスタ回路１３０、第４のレジスタ回路１４０および第５のレジスタ回路１５０も第１のレジスタ回路１１０と同様の構成をとっている。つまり、第２のレジスタ回路１２０はクロックドインバータ回路１２１、インバータ回路１２２および信号線１２３を有している。また、第３のレジスタ回路１３０はクロックドインバータ回路１３１、インバータ回路１３２および信号線１３３を有している。また、第４のレジスタ回路１４０はクロックドインバータ回路１４１、インバータ回路１４２および信号線１４３を有している。また、第５のレジスタ回路１５０はクロックドインバータ回路１５１、インバータ回路１５２および信号線１５３を有している。
【００１９】
また、シフトレジスタ回路１００には、外部から、クロック信号（ＣＬＫ）、クロック信号とは逆位相のクロックバック信号（ＣＬＫＢ）およびスタートパルス（ＳＰ）が入力されるようになっている。これらの信号は本発明のシフトレジスタ回路を構成する全てのレジスタ回路（第１のレジスタ回路１１０、第２のレジスタ回路１２０、第３のレジスタ回路１３０、第４のレジスタ回路１４０および第５のレジスタ回路１５０）に入力される。
【００２０】
ここで、本発明のシフトレジスタ回路の動作について説明する。
【００２１】
第１のレジスタ回路１１０のクロックドインバータ回路１１１は、入力されるクロック信号（ＣＬＫ）およびクロックバック信号（ＣＬＫＢ）に同期して動作し、入力するスタートパルス（ＳＰ）の論理を反転させインバータ回路１１２に出力する。インバータ回路１１２は入力したパルスの論理を反転させ信号線１１３および次段の第２のレジスタ回路１２０へ出力する。
【００２２】
第２のレジスタ回路１２０のクロックドインバータ回路１２１には、前段の第１のレジスタ回路１１０から出力されるパルスが入力される。クロックドインバータ回路１２１は、入力されるクロック信号（ＣＬＫ）およびクロックバック信号（ＣＬＫＢ）に同期して動作し、入力されるパルスの論理を反転しインバータ回路１１２に出力する。インバータ回路１２２は入力されたパルスの論理を反転し信号線１１３および次段の第３のレジスタ回路１３０へ出力する。
【００２３】
全てのレジスタ回路が同様に動作する。よって、第１のレジスタ回路１１０、第２のレジスタ回路１２０、第３のレジスタ回路１３０、第４のレジスタ回路１４０および第５のレジスタ回路１５０から一定の間隔で順にタイミングパルスが出力される。
【００２４】
以上のような構成をとることにより、本発明のシフトレジスタ回路は、従来よりも簡略化されており、素子数が少なくて済むことになる。
【００２５】
次に図１８を参照する。図１８においては、本発明のシフトレジスタ回路に第１のＮＡＮＤ回路１１４、第２のＮＡＮＤ回路１２４、第３のＮＡＮＤ回路１３４および第４のＮＡＮＤ回路１４４を設けている。なお、複数のレジスタ回路１１０、１２０、１３０、１４０および１５０と複数のＮＡＮＤ１１４、１２４、１３４および１４４とを含んだ回路を本発明のシフトレジスタ回路としてもよい。
【００２６】
第１のレジスタ回路１１０および第２のレジスタ回路１２０から出力されるタイミングパルスは、第１のＮＡＮＤ回路１１４に入力される。第１のＮＡＮＤ回路１１４は、第１のレジスタ回路１１０および第２のレジスタ回路１２０からのタイミングパルスのＮＡＮＤ論理を出力する。
【００２７】
また、第２のレジスタ回路１２０および第３のレジスタ回路１３０から出力されるタイミングパルスは、第２のＮＡＮＤ回路１２４に入力される。第２のＮＡＮＤ回路１２４は、第２のレジスタ回路１２０および第３のレジスタ回路１３０からのタイミングパルスのＮＡＮＤ論理を出力する。
【００２８】
また、第３のレジスタ回路１３０および第４のレジスタ回路１４０から出力されるタイミングパルスは、第３のＮＡＮＤ回路１３４に入力される。第３のＮＡＮＤ回路１３４は、第３のレジスタ回路１３０および第４のレジスタ回路１４０からのタイミングパルスのＮＡＮＤ論理を出力する。
【００２９】
また、第４のレジスタ回路１４０および第５のレジスタ回路１５０から出力されるタイミングパルスは、第４のＮＡＮＤ回路１４４に入力される。第４のＮＡＮＤ回路１４４は、第４のレジスタ回路１４０および第５のレジスタ回路１５０からのタイミングパルスのＮＡＮＤ論理を出力する。
【００３０】
このように図１８に示す本発明のシフトレジスタ回路は、第１のＮＡＮＤ回路１１４、第２のＮＡＮＤ回路１２４、第３のＮＡＮＤ回路１３４および第４のＮＡＮＤ回路１４４から一定の間隔で順にタイミングパルスが出力される。
【００３１】
ここで、本発明の構成を以下に記載する。
【００３２】
請求項１に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路ならびに信号線を有する複数のレジスタ回路を有するシフトレジスタ回路であって、 前記レジスタ回路の前記クロックドインバータ回路および前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミングパルスを発生させ、前記レジスタ回路に隣接するレジスタ回路および前記レジスタ回路の信号線に前記タイミングパルスを出力することを特徴とするシフトレジスタ回路である。
【００３３】
また、請求項２に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路ならびに信号線を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回路を有するシフトレジスタ回路であって（ｎは自然数）、 前記第（ｎ−１）のレジスタ回路の信号線から出力されるタイミングパルスは、前記第ｎのレジスタ回路に入力されることを特徴とするシフトレジスタ回路である。。
【００３４】
請求項３に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回路を有するシフトレジスタ回路であって（ｎは自然数）、 前記第１、前記第２、・・・、前記第（ｎ−１）、および前記第ｎのレジスタ回路の前記クロックドインバータ回路および前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミングパルスを発生させ、 前記第（ｎ−１）のレジスタ回路は、前記第ｎのレジスタ回路および前記（ｎ−１）のレジスタ回路の信号線に前記タイミングパルスを出力することを特徴とするシフトレジスタ回路である。
【００３５】
請求項４に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路を有する複数のレジスタ回路を有するシフトレジスタ回路と、 複数のアナログスイッチを有するサンプリング回路と、を有する表示装置の駆動回路であって、 前記レジスタ回路の前記クロックドインバータ回路および前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミングパルスを発生させ、前記アナログスイッチと前記レジスタ回路に隣接するレジスタ回路とに前記タイミングパルスを出力することを特徴とする表示装置の駆動回路である。
【００３６】
請求項５に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回路を有するシフトレジスタ回路と（ｎは自然数）、 第１、第２、・・・、第（ｎ−１）、および第ｎのアナログスイッチを有するサンプリング回路と、を有する表示装置の駆動回路であって、 前記第（ｎ−１）のレジスタ回路から出力されるタイミングパルスは、前記第（ｎ−１）のアナログスイッチと前記第ｎのレジスタ回路とに入力され、 前記アナログスイッチは、入力される前記タイミングパルスに基づき、外部から入力されるビデオデータをサンプリングすることを特徴とする表示装置の駆動回路である。
【００３７】
請求項６に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回路を有するシフトレジスタ回路と（ｎは自然数）、 第１、第２、・・・、第（ｎ−１）、および第ｎのアナログスイッチを有するサンプリング回路と、を有する表示装置の駆動回路であって、 前記第１、前記第２、・・・、前記第（ｎ−１）、および前記第ｎのレジスタ回路の前記クロックドインバータ回路および前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミングパルスを発生させ、 前記第（ｎ−１）のレジスタ回路は、前記第（ｎ−１）のアナログスイッチと前記第ｎのレジスタ回路とに前記タイミングパルスを出力し、 前記アナログスイッチは、入力される前記タイミングパルスに基づき、外部から入力されるビデオデータをサンプリングすることを特徴とする表示装置の駆動回路である。
【００３８】
請求項７に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回路を有するシフトレジスタ回路と（ｎは自然数）、 ２つのアナログスイッチを有する第１、第２、・・・、第（ｎ−１）、および第ｎの切替回路を有する走査方向切替回路と、を有する表示装置の駆動回路であって、 前記第（ｎ−１）のレジスタ回路から出力されるタイミングパルスは、前記第（ｎ−１）の切替回路に入力され、 前記第（ｎ−１）の切替回路は、外部から入力される走査方向切替信号に基づいて前記タイミングパルスを前記第（ｎ−２）または前記第ｎのレジスタ回路に出力することを特徴とする表示装置の駆動回路である。
【００３９】
請求項８に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路を有する第１、第２、・・・、第（ｎ−１）、第ｎのレジスタ回路を有するシフトレジスタ回路と（ｎは自然数）、 ２つのアナログスイッチを有する第１、第２、・・・、第（ｎ−１）、および第ｎの切替回路を有する走査方向切替回路と、を有する表示装置の駆動回路であって、 前記第１、前記第２、・・・、前記第（ｎ−１）、および前記第ｎのレジスタ回路の前記クロックドインバータ回路および前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミングパルスを発生させ、 前記第（ｎ−１）のレジスタ回路から出力されるタイミングパルスは、前記第（ｎ−１）の切替回路に入力され、 前記第（ｎ−１）の切替回路は、外部から入力される走査方向切替信号に基づいて前記タイミングパルスを前記第（ｎ−２）または前記第ｎのレジスタ回路に出力することを特徴とする表示装置の駆動回路である。
【００４０】
請求項９に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路を有する第１、第２、・・・、第（ｎ−１）、および第ｎのレジスタ回路を有するシフトレジスタ回路と（ｎは自然数）、 ２つのアナログスイッチを有する第１、第２、・・・、第（ｎ−１）、および第ｎの切替回路を有する走査方向切替回路と、 第１、第２、・・・、第（ｎ−１）、および第ｎのアナログスイッチを有するサンプリング回路と、を有する表示装置の駆動回路であって、 前記第（ｎ−１）のレジスタ回路から出力されるタイミングパルスは、前記第（ｎ−１）の切替回路に入力され、 前記第（ｎ−１）の切替回路は、外部から入力される走査方向切替信号に基づいて前記タイミングパルスを前記第（ｎ−２）または前記第ｎのレジスタ回路、および前記第（ｎ−１）のアナログスイッチに出力し、 前記アナログスイッチは、入力される前記タイミングパルスに基づき、外部から入力されるビデオデータをサンプリングすることを特徴とする表示装置の駆動回路である。
【００４１】
請求項１０に記載の本発明の構成は、 直列に接続されたクロックドインバータ回路およびインバータ回路を有する第１、第２、・・・、第（ｎ−１）、第ｎのレジスタ回路を有するシフトレジスタ回路と（ｎは自然数）、 ２つのアナログスイッチを有する第１、第２、・・・、第（ｎ−１）、および第ｎの切替回路を有する走査方向切替回路と、 第１、第２、・・・、第（ｎ−１）、および第ｎのアナログスイッチを有するサンプリング回路と、を有する表示装置の駆動回路であって、 前記第１、前記第２、・・・、前記第（ｎ−１）、および前記第ｎのレジスタ回路の前記クロックドインバータ回路および前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミングパルスを発生させ、 前記第（ｎ−１）のレジスタ回路から出力されるタイミングパルスは、前記第（ｎ−１）の切替回路に入力され、 前記第（ｎ−１）の切替回路は、外部から入力される走査方向切替信号に基づいて前記タイミングパルスを前記第（ｎ−２）または前記第ｎのレジスタ回路、および前記第（ｎ−１）のアナログスイッチに出力し、 前記アナログスイッチは、入力される前記タイミングパルスに基づき、外部から入力されるビデオデータをサンプリングすることを特徴とする表示装置の駆動回路である。
【００４２】
ここで、以下に本発明の実施の形態について説明する。
【発明の効果】
【００４３】
本発明の駆動回路は、従来の駆動回路よりも構成が簡略化されており、素子数が半分以下で済むことになる。よって、本発明の駆動回路を用いた液晶表示装置は、製造歩留まりが向上し、かつ小型化が実現できる。
【図面の簡単な説明】
【００４４】
【図１】本発明のシフトレジスタ回路の回路構成図である。
【図２】本発明のシフトレジスタを有する駆動回路の回路構成図である。
【図３】本発明のシフトレジスタを有する駆動回路のアナログスイッチの回路構成図である。
【図４】本発明のシフトレジスタを有する駆動回路の回路構成図である。
【図５】実施例１の液晶表示装置の回路構成図である。
【図６】実施例１の本発明のシフトレジスタを用いた駆動回路の回路構成図である。
【図７】実施例１の本発明のシフトレジスタを用いた駆動回路の回路構成図である。
【図８】本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図９】本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図１０】本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図１１】本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図１２】本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図１３】本発明の駆動回路を用いた液晶表示装置の断面図である。
【図１４】Ｖ字型の電気光学特性を示す反強誘電性液晶の印加電圧−透過率特性を示すグラフである。
【図１５】本発明の駆動回路を用いた液晶表示装置を組み込んだ電子機器の例である。
【図１６】本発明の駆動回路を用いた液晶表示装置を組み込んだ電子機器の例である。
【図１７】従来の駆動回路の回路構成図である。
【図１８】本発明のシフトレジスタを有する駆動回路の回路構成図である。
【図１９】本発明のシフトレジスタを有する駆動回路の回路構成図である。
【発明を実施するための形態】
【００４５】
図２を参照する。図２には、本発明のシフトレジスタ回路のある実施の形態が示されている。図２には、本発明のシフトレジスタ回路２００、インバータ回路３１０および３１１、ならびにサンプリング回路４００が示されており、全体として表示装置の駆動回路（ソースドライバ）が構成されている。
【００４６】
図２に示す本発明のシフトレジスタ回路は、複数のレジスタ回路（第１のレジスタ回路２１０、第２のレジスタ回路２２０、第３のレジスタ回路２３０、第４のレジスタ回路２４０および第５のレジスタ回路２５０）を有している。なお図２には、説明の便宜上、第１〜第５の（５個の）レジスタ回路を有する５段のシフトレジスタ回路２００が示されている。しかし、本発明のシフトレジスタ回路が第１〜第ｎの（ｎ個の）レジスタ回路を有するｎ段のシフトレジスタ回路とすることとできることは、上述の通りである（ただし、ｎは自然数である。）。
【００４７】
第１のレジスタ回路を例にとって説明する。第１のレジスタ回路２１０はクロックドインバータ回路２１１およびインバータ回路２１２を有している。クロックドインバータ回路２１１の出力信号がインバータ回路２１２の入力信号となるよう両者が直列に接続されている。さらに、第１のレジスタ回路２１０は、インバータ回路２１２の出力信号が伝達される信号線２１３を有しており、この信号線２１３の寄生容量もレジスタ回路を構成する素子と捉えてもよい。
【００４８】
なお、第２のレジスタ回路２２０、第３のレジスタ回路２３０、第４のレジスタ回路２４０および第５のレジスタ回路２５０も第１のレジスタ回路２１０と同様の構成をとっている。つまり、第２のレジスタ回路２２０はクロックドインバータ回路２２１、インバータ回路２２２および信号線２２３を有している。また、第３のレジスタ回路２３０はクロックドインバータ回路２３１、インバータ回路２３２および信号線２３３を有している。また、第４のレジスタ回路２４０はクロックドインバータ回路２４１、インバータ回路２４２および信号線２４３を有している。また、第５のレジスタ回路２５０はクロックドインバータ回路２５１、インバータ回路２５２および信号線２５３を有している。
【００４９】
３１０および３１１、３２０および３２１、３３０および３３１、３４０および３４１、ならびに３５０および３５１は、インバータ回路である。
【００５０】
４００はサンプリング回路であり、外部から供給されるアナログビデオデータをサンプリングし（取り込み）、ソース信号線に出力する回路である。サンプリング回路は、複数のアナログスイッチ（第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０）を有している。
【００５１】
第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０は、それぞれ、第１のレジスタ回路２１０、第２のレジスタ回路２２０、第３のレジスタ回路２３０、第４のレジスタ回路２４０、第５のレジスタ回路２５０からのタイミングパルスがインバータ回路を介して入力されるように接続されている。
【００５２】
本実施の形態に用いられる第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０の回路構成を図３に示す。本実施の形態においては、第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０は、１個のｐチャネル型トランジスタと１個のｎチャネル型トランジスタとから成る。なお、第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０は、本実施の形態に示した以外の回路構成を有するものも用いることができる。
【００５３】
シフトレジスタ回路２００には、外部から、クロック信号（ＣＬＫ）、クロック信号とは逆位相のクロックバック信号（ＣＬＫＢ）およびスタートパルス（ＳＰ）が入力されるようになっている。これらの信号は本発明のシフトレジスタ回路を構成する全てのレジスタ回路２１０、２２０、２３０、２４０および２５０に入力される。
【００５４】
レジスタ回路２１０の出力信号がインバータ回路３１０の入力信号となるようにレジスタ回路２１０とインバータ回路３１０が接続されている。また、インバータ回路３１０および３１１の出力信号がサンプリング回路４００のアナログスイッチ回路４１０の入力信号となるように接続されている。
【００５５】
サンプリング回路４００の第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０には、外部からアナログビデオデータ（ＶＩＤＥＯ）が入力される。
【００５６】
シフトレジスタ回路２００の第１のレジスタ回路２１０、第２のレジスタ回路２２０、第３のレジスタ回路２３０、第４のレジスタ回路２４０および第５のレジスタ回路２５０から順に出力されるタイミングパルスが、インバータ回路３１０および３１１、３２０および３２１、３３０および３３１、３４０および３４１、ならびに３５０および３５１を介してサンプリング回路の第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０にそれぞれ入力される。サンプリング回路の第１のアナログスイッチ４１０、第２のアナログスイッチ４２０、第３のアナログスイッチ４３０、第４のアナログスイッチ４４０および第５のアナログスイッチ４５０は、それぞれ、入力されるタイミングパルスに同期してアナログビデオデータをサンプリングし、ソース信号線４１１、４２１、４３１、４４１および４５３に供給する。
【００５７】
次に、図１９を参照する。図１９においては、本実施の形態のシフトレジスタ回路に第１のＮＡＮＤ回路２１４、第２のＮＡＮＤ回路２２４、第３のＮＡＮＤ回路２３４および第４のＮＡＮＤ回路２４４が設けられている。なお、複数のレジスタ回路２１０、２２０、２３０、２４０および２５０と複数のＮＡＮＤ２１４、２２４、２３４および２４４とを含んだ回路を本発明のシフトレジスタ回路としてもよい。
【００５８】
第１のレジスタ回路２１０および第２のレジスタ回路２２０から出力されるタイミングパルスは、第１のＮＡＮＤ回路２１４に入力される。第１のＮＡＮＤ回路２１４は、第１のレジスタ回路２１０および第２のレジスタ回路２２０からのタイミングパルスのＮＡＮＤ論理を出力する。
【００５９】
また、第２のレジスタ回路２２０および第３のレジスタ回路２３０から出力されるタイミングパルスは、第２のＮＡＮＤ回路２２４に入力される。第２のＮＡＮＤ回路２２４は、第２のレジスタ回路２２０および第３のレジスタ回路２３０からのタイミングパルスのＮＡＮＤ論理を出力する。
【００６０】
また、第３のレジスタ回路２３０および第４のレジスタ回路２４０から出力されるタイミングパルスは、第３のＮＡＮＤ回路２３４に入力される。第３のＮＡＮＤ回路２３４は、第３のレジスタ回路２３０および第４のレジスタ回路２４０からのタイミングパルスのＮＡＮＤ論理を出力する。
【００６１】
また、第４のレジスタ回路２４０および第５のレジスタ回路２５０から出力されるタイミングパルスは、第４のＮＡＮＤ回路２４４に入力される。第４のＮＡＮＤ回路２４４は、第４のレジスタ回路２４０および第５のレジスタ回路２５０からのタイミングパルスのＮＡＮＤ論理を出力する。
【００６２】
このように図１９に示す本実施の形態のシフトレジスタ回路は、第１のＮＡＮＤ回路２１４、第２のＮＡＮＤ回路２２４、第３のＮＡＮＤ回路２３４および第４のＮＡＮＤ回路２４４から一定の間隔で順にタイミングパルスが出力される。
サンプリング回路４００の動作については上述の通りである。
【００６３】
次に、図４を参照する。図４には、上記図２の構成に加えて、走査方向切替回路６００を有している。
【００６４】
シフトレジスタ回路５００は、複数のレジスタ回路（第１のレジスタ回路５１０、第２のレジスタ回路５２０、第３のレジスタ回路５３０、第４レジスタ回路５４０および第５レジスタ回路５５０）を有している。走査方向切替回路６００は、複数の切替回路（第１の切替回路６１０、第２の切替回路６２０、第３の切替回路６３０、第４の切替回路６４０および第５の切替回路６５０）を有している。第１の切替回路６１０、第２の切替回路６２０、第３の切替回路６３０、第４の切替回路６４０および第５の切替回路６５０は、それぞれ、２つのアナログスイッチＳＷＬおよびＳＷＲを有している。第１の切替回路６１０、第２の切替回路６２０、第３の切替回路６３０、第４の切替回路６４０および第５の切替回路６５０は、外部から入力される走査方向切替信号（Ｌ／Ｒ）によってレジスタ回路から出力されるタイミングパルスを左右どちらのレジスタ回路に出力するかを制御する回路である。
【００６５】
インバータ回路７１０および７１１、７２０および７２１、７３０および７３１、７４０および７４１、ならびに７５０および７５１、ならびにサンプリング回路８００については、上述の図２に示した例を参照されたい。
【００６６】
図４に示す実施の形態においては、走査方向切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”が入力される場合は、スタートパルス（ＳＰ）は第１のレジスタ回路に入力される。走査方向切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”が入力されるとアナログスイッチＳＷＲが動作し、第１のレジスタ回路５１０から出力されるタイミングパルスがその右隣の次段の第２のレジスタ回路５２０およびインバータ回路７１０へ入力される。さらに、第２のレジスタ回路５２０から出力されるタイミングパルスがその右隣の次段の第３のレジスタ回路５３０およびインバータ回路７２０へ入力される。さらに、第３のレジスタ回路５３０から出力されるタイミングパルスがその右隣の次段の第４のレジスタ回路５４０およびインバータ回路７３０へ入力される。さらに、第４のレジスタ回路５４０から出力されるタイミングパルスがその右隣の次段の第５のレジスタ回路５５０およびインバータ回路７４０へ入力される。さらに、第５のレジスタ回路５５０から出力されるタイミングパルスがインバータ回路７５０へ入力される。
【００６７】
このように、走査方向切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”が入力された場合は、次々と右隣のレジスタ回路へ一定の間隔で発生したタイミングパルスが出力されていくことになる。
【００６８】
そして、第１のレジスタ回路５１０から出力されるタイミングパルスは、インバータ回路７１０および７１１を介してサンプリング回路８００のアナログスイッチ８１０に入力される。アナログスイッチ８１０は、入力されるタイミングパルスに基づいて、外部から入力されるビデオデータをサンプリングし（取り込み）、ソース信号線８１１に出力する。
【００６９】
同様に、第２のレジスタ回路５２０から出力されるタイミングパルスは、インバータ回路７２０および７２１を介してサンプリング回路８００のアナログスイッチ８２０に入力される。アナログスイッチ８２０は、入力されるタイミングパルスに基づいて、外部から入力されるビデオデータをサンプリングし（取り込み）、ソース信号線８２１に出力する。
【００７０】
第３のレジスタ回路５３０、第４のレジスタ回路５４０、および第５のレジスタ回路５５０から出力されるタイミングパルスも、それぞれアナログスイッチ８３０、８４０、８５０に入力される。アナログスイッチ８３０、８４０、８５０は、それぞれ、入力されるタイミングパルスに基づいて外部から入力されるビデオデータをサンプリングし（取り込み）、それぞれソース信号線８３１、８４１、８５１に出力する。
【００７１】
また、走査方向切替信号（Ｌ／Ｒ）に”１（Ｈｉ）”が入力される場合は、スタートパルス（ＳＰ）は第５のレジスタ回路に入力される。走査方向切替信号（Ｌ／Ｒ）に”１（Ｈｉ）”が入力されるとアナログスイッチＳＷＬが動作し、第５のレジスタ回路５５０から出力されるタイミングパルスがその左隣の次段の第４のレジスタ回路５４０およびインバータ回路７５０へ出力される。さらに、第４のレジスタ回路５４０から出力されるタイミングパルスがその左隣の次段の第３のレジスタ回路５３０およびインバータ回路７４０へ出力される。さらに、第３のレジスタ回路５３０から出力されるタイミングパルスがその左隣の次段の第２のレジスタ回路５２０およびインバータ回路７３０へ入力される。さらに、第２のレジスタ回路５２０から出力されるタイミングパルスがその左隣の次段の第１のレジスタ回路５１０およびインバータ回路７２０へ入力される。さらに、第１のレジスタ回路５１０から出力されるタイミングパルスがインバータ回路７１０へ入力される。
【００７２】
このように、走査方向切替信号（Ｌ／Ｒ）に”１（Ｈｉ）”が入力された場合は、次々と左隣のレジスタ回路へ一定の間隔で発生したタイミングパルスが出力されていくことになる。
【００７３】
なお、サンプリング回路８００のアナログスイッチ８１０〜８５０の動作は上述した通りである。
【００７４】
ここで、以下に本発明のシフトレジスタ回路の実施例について説明する。
【実施例１】
【００７５】
図５を参照する。図５には、本発明のシフトレジスタ回路を用いたソースドライバおよびゲートドライバを有する液晶表示装置の例が示されている。
【００７６】
１０００は本発明のシフトレジスタを用いたソースドライバである。１１００および１２００は本発明のシフトレジスタを用いたゲートドライバである。１３００は画素部であり、画素ＴＦＴ１３１０、画素電極（図示せず）および保持容量１３３０を有する画素がマトリクス状に配置されている。１３２０は液晶であり、ソースドライバ１０００、ゲートドライバ１１００および１２００、ならびに画素部を構成する回路が形成されたアクティブマトリクス基板と対向電極が形成された対向基板との間に挟まれている。また、対向電極はコモン電極（ＣＯＭ）に接続されている。
【００７７】
本実施例においては、画素部は、１２８０×１０２４（横×縦）画素を有している。
【００７８】
図６を参照する。図６には、本実施例の液晶表示装置のソースドライバ１０００が示されている。１０１０は本発明のシフトレジスタ回路であり、走査方向切替回路を含んでいる。本実施例においては、シフトレジスタ回路１０１０は、１２８０個のレジスタ回路を有している。
【００７９】
１０２０はサンプリング回路であり、１２８０個のアナログスイッチを有している。
【００８０】
次に図７を参照する。図７には、本実施例の液晶表示装置のゲートドライバ１１００が示されている。１１１０は本発明のシフトレジスタ回路である。本実施例においては、シフトレジスタ回路１１１０は、１０２４個のレジスタ回路を有している。なお、ゲートドライバ１２００は、ゲートドライバ１１００と同様である。
【実施例２】
【００８１】
本実施例においては、本発明の駆動回路を有する液晶表示装置の作製方法例を図８〜図１２を用いて説明する。本実施例の液晶表示装置においては、画素部、ソースドライバ、ゲートドライバ等を一つの基板上に一体形成される。なお、説明の便宜上、画素ＴＦＴと本発明の駆動回路の一部を構成するＮｃｈＴＦＴとインバータ回路を構成するＰｃｈＴＦＴおよびＮｃｈＴＦＴとが同一基板上に形成されることを示すものとする。
【００８２】
図８（Ａ）において、基板６００１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴＦＴ形成表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【００８３】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５４ｎｍの厚さに形成する。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。その場合、下地膜を形成した後、一旦大気雰囲気に晒すことがなくその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる（図８（Ａ））。
【００８４】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５４ｎｍ）よりも１〜１５％程度減少する（図８（Ｂ））。
【００８５】
そして、結晶質シリコン膜６００３ｂを島状にパターンニングして、島状半導体層６００４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１５０ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する（図８（Ｃ））。本実施例では、マスク層６００８の厚さは１３０ｎｍとする。
【００８６】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成することとなる島状半導体層６００４〜６００７の全面に１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、しきい値電圧を制御する目的でなされる。ボロン（Ｂ）
の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要ではない（図８（Ｄ））。
【００８７】
ドライバ等の駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６０１０〜６０１２に選択的に添加する。そのため、あらかじめレジストマスク６０１３〜６０１６を形成する。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加する（図９（Ａ））。その後、レジストマスク６０１３〜６０１６を除去する。
【００８８】
次に、マスク層６００８をフッ酸などにより除去した後、図８（Ｄ）と図９（Ａ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用いる。レーザー光にはＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用いる。本実施例では、レーザー光の形状を線状ビームに加工して用い、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％で走査することによって島状半導体層が形成された基板全面を処理する。尚、レーザー光の照射条件には何ら限定される事項はなく適宣決定することができる。
【００８９】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い（図９（Ｂ））。
【００９０】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電層（Ｂ）６０２２とを積層させる。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜またはＭｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。
また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）６０２２は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができる。
【００９１】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）
とすれば良い。本実施例では、導電層（Ａ）６０２１に５０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成する。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる（図９（Ｃ））。
【００９２】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体として形成されている。この時、後にドライバ等の駆動回路を構成するＴＦＴのゲート電極６０２８〜６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する（図９（Ｄ））。
【００９３】
次いで、ドライバのＰチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、Ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域６０３４に含まれるＰ型を付与する不純物元素の濃度を（ｐ++）と表す（図１０（Ａ））。
【００９４】
次に、Ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、Ｎ型を付与する不純物元素が添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３８〜６０４２に含まれるＮ型を付与する不純物元素の濃度を（ｎ+）と表す（図１０（Ｂ））。
【００９５】
不純物領域６０３８〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６０３８に添加されたリン（Ｐ）濃度は図１０（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【００９６】
そして、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図９（Ａ）および図１０（Ａ）と図１０（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す（図１０（Ｃ））。
【００９７】
ここで、ゲート電極のＴａのピーリングを防止するために層間膜としてＳｉＯＮ膜等を２００ｎｍの厚さで形成しても良い。
【００９８】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行った。また、基板６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができる。なお、上述のゲート電極のＴａのピーリングを防止するための層間膜を形成した場合には、この効果は得られない場合がある。
【００９９】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２形成する金属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さでその表面に導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１及び容量配線６０３２を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１００】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましい。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。ゲッタリングに必要なリン（Ｐ）の濃度は図１０（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングをすることができた（図１０（Ｄ））。
【０１０１】
第１の層間絶縁膜６０４５は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線６０４６〜６０４９と、ドレイン配線６０５０〜６０５３を形成する（図１１（Ａ））。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜５００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とする。
【０１０２】
次に、パッシベーション膜６０５４として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。本実施例においては、パッシベーション膜６０５４は窒化シリコン膜５０ｎｍと酸化シリコン膜２４．５ｎｍとの積層膜とした。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５４に開口部を形成しておいても良い（図１１（Ａ））。
【０１０３】
その後、有機樹脂からなる第２層間絶縁膜６０５５を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのアクリルを用い、２５０℃で焼成して形成する（図１１（Ｂ））。
【０１０４】
本実施例ではブラックマトリクスは、Ｔｉ膜を１００ｎｍに形成し、その後ＡｌとＴｉの合金膜を３００ｎｍに形成した積層構造とする。
【０１０５】
その後、有機樹脂からなる第３層間絶縁膜６０５９を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、第２層間絶縁膜と同様の樹脂をもちいることができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【０１０６】
そして、第２層間絶縁膜６０５５および第３層間絶縁膜６０５９にドレイン配線６０５３に達するコンタクトホールを形成し、画素電極６０６０を形成する。
本発明の透過型液晶表示装置においては、画素電極６０６０にはＩＴＯ等の透明導伝膜を用いる。（図１１（Ｂ））。
【０１０７】
こうして同一基板上に、駆動回路ＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成されている（図１２）。本明細書では便宜上このような基板をアクティブマトリクス基板と呼んでいる。
【０１０８】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、透過型液晶表示装置を作製する工程を説明する。
【０１０９】
図１２の状態のアクティブマトリクス基板に配向膜６０６１を形成する。本実施例では、配向膜６０６１にはポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板６０６２、透明導電膜からなる対向電極６０６３、配向膜６０６４とで構成される。
【０１１０】
なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０１１１】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶６０６５を注入し、封止剤（図示せず）によって完全に封止する。よって、図１２に示すような透過型液晶表示装置が完成する。
【０１１２】
なお本実施例では、透過型液晶表示装置がＴＮ（ツイスト）モードによって表示を行うようにした。そのため、偏光板（図示せず）が透過型液晶表示装置の上部に配置された。
【０１１３】
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領域８０６、ソース領域８０７ａ、８０７ｂ、ドレイン領域８０８ａ，８０８ｂを有している。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネル形成領域８０９、ゲート電極６０７１と重なるＬＤＤ領域８１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域８１１、ドレイン領域８１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域８１３、ＬＤＤ領域８１４、８１５、ソース領域８１６、ドレイン領域８１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０７２と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域８１８、８１９、Ｌoff領域８２０〜８２３、ソースまたはドレイン領域８２４〜８２６を有している。
Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。また、画素ＴＦＴ６１０４のチャネル形成領域８１８、８１９と画素ＴＦＴのＬＤＤ領域であるＬoff領域８２０〜８２３との間には、オフセット領域（図示せず）が形成されている。さらに、容量配線６０７４と、ゲート絶縁膜６０２０から成る絶縁膜と、画素ＴＦＴ６０７３のドレイン領域８２６に接続し、ｎ型を付与する不純物元素が添加された半導体層８２７とから保持容量８０５が形成されている。図１２では画素ＴＦＴ８０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０１１４】
以上の様に本実施例においては、画素ＴＦＴおよびドライバが要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、液晶表示装置の動作性能と信頼性を向上させることを可能とすることができる。
【０１１５】
なお、本実施例においては透過型の液晶表示装置について説明した。しかし、本発明の駆動回路を用いることができる液晶表示装置は、これに限定されるわけではなく、反射型の液晶表示装置にも用いることができる。
【実施例３】
【０１１６】
本実施例では、本発明の駆動回路を有する液晶表示装置を逆スタガ型のＴＦＴを用いて構成した例を示す。
【０１１７】
図１３を参照する。図１３には、本実施例の液晶表示装置を構成する逆スタガ型のＮチャネル型ＴＦＴの断面図が示されている。なお、図１３には、１つのＮチャネル型ＴＦＴしか図示しないが、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできるのは言うまでもない。また、同様の構成により画素ＴＦＴを構成できることも言うまでもない。
【０１１８】
図１３（Ａ）を参照する。４００１は基板であり、実施例２で説明したようなものが用いられる。４００２は酸化シリコン膜である。４００３はゲート電極である。４００４はゲイト絶縁膜である。４００５、４００６、４００７および４００８は、多結晶シリコン膜から成る活性層である。この活性層の作製にあたっては、実施例２で説明した非晶質シリコン膜の多結晶化と同様の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザー光）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、４００５はソース領域、４００６はドレイン領域、４００７は低濃度不純物領域（ＬＤＤ領域）、４００８はチャネル形成領域である。４００９はチャネル保護膜であり、４０１０は層間絶縁膜である。４０１１および４０１２はそれぞれ、ソース電極、ドレイン電極である。
【０１１９】
次に、図１３（Ｂ）を参照する。図１３（Ｂ）には図１３（Ａ）とは構成が異なる逆スタガ型のＴＦＴによって液晶表示装置が構成された場合について説明する。
【０１２０】
図１３（Ｂ）においても、１つのＮチャネル型ＴＦＴしか図示しないが、上述のようにＰチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできるのは言うまでもない。また、同様の構成により画素ＴＦＴを構成できることも言うまでもない。
【０１２１】
４１０１は基板である。４１０２は酸化シリコン膜である。４１０３はゲイト電極である。４１０４はベンゾジクロブテン（ＢＣＢ）膜であり、その上面が平坦化される。４１０５は窒化シリコン膜である。ＢＣＢ膜と窒化シリコン膜とでゲイト絶縁膜を構成する。４１０６、４１０７、４１０８および４１０９は、多結晶シリコン膜から成る活性層である。この活性層の作製にあたっては、実施例２で説明した非晶質シリコン膜の多結晶化と同様の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザー光）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、４１０６はソース領域、４１０７はレイン領域、４１０８は低濃度不純物領域（ＬＤＤ領域）、４１０９はチャネル形成領域である。４１１０はチャネル保護膜であり、４１１１は層間絶縁膜である。４１１２および４１１３はそれぞれ、ソース電極、ドレイン電極である。
【０１２２】
本実施例によると、ＢＣＢ膜と窒化シリコン膜とで構成されるゲイト絶縁膜が平坦化されているので、その上に成膜される非晶質シリコン膜も平坦なものになる。よって、非晶質シリコン膜を多結晶化する際に、従来の逆スタガ型のＴＦＴよりも均一な多結晶シリコン膜を得ることができる。
【実施例４】
【０１２３】
上述の本発明の駆動回路を用いた液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０１２４】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０１２５】
ここで、いわゆるＶ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図１６に示す。図１６に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０１２６】
図１４に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
【０１２７】
また、このような低電圧駆動の無しきい値反強誘電性混合液晶を本発明の駆動回路を有する液晶表示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げることができるので、Ｄ／Ａ変換回路の動作電源電圧を下げることができ、ドライバの動作電源電圧を低くすることができる。よって、液晶表示装置の低消費電力化および高信頼性が実現できる。
【０１２８】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【０１２９】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０１３０】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、液晶表示装置の低消費電力が実現される。
【０１３１】
なお、図１４に示すような電気光学特性を有する液晶であれば、いかなるものも本発明の駆動回路を用いた液晶表示装置の表示媒体として用いることができる。
【実施例５】
【０１３２】
本発明の駆動回路を有する液晶表示装置は、様々な電子機器に組み込んで用いることができる。
【０１３３】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。
それらの一例を図１５および図１６に示す。
【０１３４】
図１５（Ａ）はフロント型プロジェクタ−であり、本体１０００１、本発明の駆動回路を用いた液晶表示装置１０００２、光源１０００３、光学系１０００４、スクリーン１０００５で構成されている。なお、図１５（Ａ）には、液晶表示装置を１つ組み込んだフロントプロジェクターが示されているが、液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んことによって、より高解像度・高精細のフロント型プロジェクタを実現することができる。
【０１３５】
図１５（Ｂ）はリア型プロジェクターであり、１０００６は本体、１０００７は本発明の駆動回路を用いた液晶表示装置であり、１０００８は光源であり、１０００９はリフレクター、１００１０はスクリーンである。なお、図１５（Ｂ）
には、液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んだリア型プロジェクタが示されている。また、本発明の駆動回路を有する液晶表示装置を１個組み込んだリア型プロジェクタも提供することができる。
【０１３６】
図１６（Ａ）はパーソナルコンピュータであり、本体７００１、映像入力部７００２、本発明の駆動回路を用いた液晶表示装置７００３、キーボード７００４で構成される。
【０１３７】
図１６（Ｂ）はビデオカメラであり、本体７１０１、本発明の駆動回路を用いた液晶表示装置７１０２、音声入力部７１０３、操作スイッチ７１０４、バッテリー７１０５、受像部７１０６で構成される。
【０１３８】
図１６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体７２０１、カメラ部７２０２、受像部７２０３、操作スイッチ７２０４、本発明の駆動回路を用いた液晶表示装置７２０５で構成される。
【０１３９】
図１６（Ｄ）はゴーグル型ディスプレイであり、本体７３０１、本発明の駆動回路を用いた液晶表示装置７３０２、アーム部７３０３で構成される。
【０１４０】
図１６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体７４０１、本発明の駆動回路を用いた液晶表示装置７４０２、スピーカ部７４０３、記録媒体７４０４、操作スイッチ７４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０１４１】
図１６（Ｆ）はゲーム機であり、本体７５０１、本発明の駆動回路を用いた液晶表示装置７５０２、表示装置７５０３、記録媒体７５０４、コントローラ７５０５、本体用センサ部７５０６、センサ部７５０７、ＣＰＵ部７５０８で構成される。本体用センサ部７５０６、センサ部７５０７はそれぞれコントローラ７５０５、本体７５０１から出される赤外線を感知することが可能である。
【０１４２】
以上の様に、本発明の駆動回路を用いた液晶表示装置表示装置の適用範囲は極めて広く、あらゆる分野の電子機器に適用できる。
【符号の説明】
【０１４３】
１００ シフトレジスタ回路
１１０、１２０、１３０、１４０、１５０ レジスタ回路
１１１、１２１、１３１、１４１、１５１ クロックドインバータ回路
１１２、１２２、１３２、１４２、１５２ インバータ回路
１１３、１２３、１３３、１４３、１５３ 信号線
【特許請求の範囲】
【請求項１】
駆動回路と、前記駆動回路と電気的に接続された画素と、を有し、
前記駆動回路は、クロックドインバータ回路と、インバータ回路と、を有し、
前記クロックドインバータ回路の出力端子は、前記インバータ回路の入力端子のみと電気的に接続され、
前記インバータ回路は、第１のトランジスタを有し、
前記第１のトランジスタは、第１の半導体と、第１のゲート電極と、を有し、
前記第１の半導体は、第１のチャネル形成領域と、第１のＬＤＤ領域と、第１のソース又はドレイン領域と、を有し、
前記第１のＬＤＤ領域は、前記第１のゲート電極と重なる領域を含んでおり、
前記画素は、第２のトランジスタと、容量素子と、を有し、
前記第２のトランジスタは、第２の半導体と、第２のゲート電極と、を有し、
前記第２の半導体は、第２のチャネル形成領域と、第２のＬＤＤ領域と、第２のソース又はドレイン領域と、を有し、
前記第２のＬＤＤ領域は、前記第２のゲート電極と重なっておらず、
前記容量素子は、第１の導電膜と、第１の絶縁膜と、不純物元素が添加された第３の半導体と、を有し、
前記第３の半導体は、前記第２のソース又はドレイン領域と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第２のトランジスタ上の第２の絶縁膜と、
前記第２の絶縁膜上の第２の導電膜と、
前記第２の導電膜上の第３の絶縁膜と、
前記第３の絶縁膜上の第３の導電膜と、を有し、
前記第２の導電膜は、前記第２のソース又はドレイン領域と電気的に接続され、
前記第３の導電膜は、前記第３の絶縁膜に設けられたコンタクトホールを介して前記第２の導電膜と電気的に接続され、
前記第２の導電膜は、前記第１の導電膜、前記第１の絶縁膜及び前記第３の半導体と重なる領域を含むことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第２のトランジスタ上の第２の絶縁膜と、
前記第２の絶縁膜上の第２の導電膜と、
前記第２の導電膜上の第３の絶縁膜と、
前記第３の絶縁膜上の第３の導電膜と、を有し、
前記第２の導電膜は、前記第２のソース又はドレイン領域と電気的に接続され、
前記第３の導電膜は、前記第３の絶縁膜に設けられたコンタクトホールを介して前記第２の導電膜と電気的に接続され、
前記コンタクトホールは、前記第１の導電膜、前記第１の絶縁膜及び前記第３の半導体と重なっていることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第２の導電膜は、前記第１の導電膜、前記第１の絶縁膜及び前記第３の半導体と重なる領域を含むことを特徴とする半導体装置。
【請求項５】
駆動回路と、前記駆動回路と電気的に接続された画素と、を有し、
前記駆動回路は、クロックドインバータ回路と、インバータ回路と、を有し、
前記クロックドインバータ回路の出力端子は、前記インバータ回路の入力端子のみと電気的に接続され、
前記インバータ回路は、第１のトランジスタを有し、
前記第１のトランジスタは、第１の半導体と、第１のゲート電極と、を有し、
前記第１の半導体は、第１のチャネル形成領域と、第１のＬＤＤ領域と、第１のソース又はドレイン領域と、を有し、
前記第１のＬＤＤ領域は、前記第１のゲート電極と重なる領域を含んでおり、
前記画素は、第２のトランジスタを有し、
前記第２のトランジスタは、第２の半導体と、第２のゲート電極と、を有し、
前記第２の半導体は、第２のチャネル形成領域と、第２のＬＤＤ領域と、第２のソース又はドレイン領域と、を有し、
前記第２のＬＤＤ領域は、前記第２のゲート電極と重なっていないことを特徴とする半導体装置。
【請求項６】
クロックドインバータ回路と、インバータ回路と、を有し、
前記クロックドインバータ回路の出力端子は、前記インバータ回路の入力端子のみと電気的に接続され、
前記インバータ回路は、トランジスタを有し、
前記トランジスタは、半導体と、ゲート電極と、を有し、
前記半導体は、チャネル形成領域と、ＬＤＤ領域と、ソース又はドレイン領域と、を有し、
前記ＬＤＤ領域は、前記ゲート電極と重なる領域を含むことを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項に記載の半導体装置を有する電子機器。
【請求項８】
請求項１乃至請求項６のいずれか一項に記載の半導体装置と、操作スイッチと、を有することを特徴とする電子機器。
【請求項１】
駆動回路と、前記駆動回路と電気的に接続された画素と、を有し、
前記駆動回路は、クロックドインバータ回路と、インバータ回路と、を有し、
前記クロックドインバータ回路の出力端子は、前記インバータ回路の入力端子のみと電気的に接続され、
前記インバータ回路は、第１のトランジスタを有し、
前記第１のトランジスタは、第１の半導体と、第１のゲート電極と、を有し、
前記第１の半導体は、第１のチャネル形成領域と、第１のＬＤＤ領域と、第１のソース又はドレイン領域と、を有し、
前記第１のＬＤＤ領域は、前記第１のゲート電極と重なる領域を含んでおり、
前記画素は、第２のトランジスタと、容量素子と、を有し、
前記第２のトランジスタは、第２の半導体と、第２のゲート電極と、を有し、
前記第２の半導体は、第２のチャネル形成領域と、第２のＬＤＤ領域と、第２のソース又はドレイン領域と、を有し、
前記第２のＬＤＤ領域は、前記第２のゲート電極と重なっておらず、
前記容量素子は、第１の導電膜と、第１の絶縁膜と、不純物元素が添加された第３の半導体と、を有し、
前記第３の半導体は、前記第２のソース又はドレイン領域と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第２のトランジスタ上の第２の絶縁膜と、
前記第２の絶縁膜上の第２の導電膜と、
前記第２の導電膜上の第３の絶縁膜と、
前記第３の絶縁膜上の第３の導電膜と、を有し、
前記第２の導電膜は、前記第２のソース又はドレイン領域と電気的に接続され、
前記第３の導電膜は、前記第３の絶縁膜に設けられたコンタクトホールを介して前記第２の導電膜と電気的に接続され、
前記第２の導電膜は、前記第１の導電膜、前記第１の絶縁膜及び前記第３の半導体と重なる領域を含むことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第２のトランジスタ上の第２の絶縁膜と、
前記第２の絶縁膜上の第２の導電膜と、
前記第２の導電膜上の第３の絶縁膜と、
前記第３の絶縁膜上の第３の導電膜と、を有し、
前記第２の導電膜は、前記第２のソース又はドレイン領域と電気的に接続され、
前記第３の導電膜は、前記第３の絶縁膜に設けられたコンタクトホールを介して前記第２の導電膜と電気的に接続され、
前記コンタクトホールは、前記第１の導電膜、前記第１の絶縁膜及び前記第３の半導体と重なっていることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第２の導電膜は、前記第１の導電膜、前記第１の絶縁膜及び前記第３の半導体と重なる領域を含むことを特徴とする半導体装置。
【請求項５】
駆動回路と、前記駆動回路と電気的に接続された画素と、を有し、
前記駆動回路は、クロックドインバータ回路と、インバータ回路と、を有し、
前記クロックドインバータ回路の出力端子は、前記インバータ回路の入力端子のみと電気的に接続され、
前記インバータ回路は、第１のトランジスタを有し、
前記第１のトランジスタは、第１の半導体と、第１のゲート電極と、を有し、
前記第１の半導体は、第１のチャネル形成領域と、第１のＬＤＤ領域と、第１のソース又はドレイン領域と、を有し、
前記第１のＬＤＤ領域は、前記第１のゲート電極と重なる領域を含んでおり、
前記画素は、第２のトランジスタを有し、
前記第２のトランジスタは、第２の半導体と、第２のゲート電極と、を有し、
前記第２の半導体は、第２のチャネル形成領域と、第２のＬＤＤ領域と、第２のソース又はドレイン領域と、を有し、
前記第２のＬＤＤ領域は、前記第２のゲート電極と重なっていないことを特徴とする半導体装置。
【請求項６】
クロックドインバータ回路と、インバータ回路と、を有し、
前記クロックドインバータ回路の出力端子は、前記インバータ回路の入力端子のみと電気的に接続され、
前記インバータ回路は、トランジスタを有し、
前記トランジスタは、半導体と、ゲート電極と、を有し、
前記半導体は、チャネル形成領域と、ＬＤＤ領域と、ソース又はドレイン領域と、を有し、
前記ＬＤＤ領域は、前記ゲート電極と重なる領域を含むことを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項に記載の半導体装置を有する電子機器。
【請求項８】
請求項１乃至請求項６のいずれか一項に記載の半導体装置と、操作スイッチと、を有することを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−１６４９８９（Ｐ２０１２−１６４９８９Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１２−６２９９４（Ｐ２０１２−６２９９４）
【出願日】平成２４年３月２１日（２０１２．３．２１）
【分割の表示】特願２０００−２５１９４８（Ｐ２０００−２５１９４８）の分割
【原出願日】平成１２年８月２３日（２０００．８．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願日】平成２４年３月２１日（２０１２．３．２１）
【分割の表示】特願２０００−２５１９４８（Ｐ２０００−２５１９４８）の分割
【原出願日】平成１２年８月２３日（２０００．８．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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