フィン（２０５）を形成するステップと、このフィン（２０５）の一端上にソース領域（２１０）、このフィン（２０５）の他端上にドレイン領域（２１５）を形成するステップとを含む、フィン電界効果トランジスタを形成する方法である。この方法は、フィン（２０５）上に、第１パターンで、第１半導体材料のダミーゲート（５０５）を形成するステップと、このダミーゲート（５０５）の周りに絶縁層（６０５）を形成するステップをさらに含んでいる。この方法はまた、第１パターンに対応する絶縁層（６０５）中にトレンチ（７０５）を残すように、第１半導体材料を除去するステップと、トレンチ（７０５）内に露出したフィン（２０５）の部分を細型化するするステップと、トレンチ（７０５）内に金属ゲート（１００５）を形成するステップと、を含んでいる。
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有機層の作成の前に、沈殿剤を有機電子デバイスの下側電極層に堆積させる。沈殿剤が堆積した後に、有機材料を前記沈殿剤上に堆積させる。前記有機材料を処理された表面上で乾燥して膜にする場合に、前記沈殿剤がより均一でかつより平坦なプロフィールを生じさせる。
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半導体デバイスを形成させるための方法は、単結晶基板（１０６）の上に犠牲層（１０８）を定めることを含む。単結晶基板（１０６）が実質的に非晶質化されないように、ドーパント化学種を犠牲層（１０８）に注入する。前記ドーパント化学種を前記犠牲層（１０８）から前記単結晶基板（１０６）中に移動させるように、犠牲層（１０８）をアニールする。 （もっと読む）

半導体製造プロセスは、基板上にシリコンフィンを形成することを含む。フィンの主面上にはゲート誘電体が形成される。フィンの少なくとも２つの面の上にゲート電極が形成される。次いで、ゲート電極の側壁に近接して誘電体スペーサが選択的に形成されて、誘電体スペーサが該側壁に限定されることによって、主フィン面の大部分が露出したままとされる。その後、主フィン面上にシリサイドが形成される。一実施形態では、ゲート電極の形成は、フィンおよび基板の上にポリシリコンを堆積し、ポリシリコンの上にキャッピング層を堆積し、キャッピング層の上にフォトレジストをパターニングし、パターニングしたフォトレジストが適所に配された状態でキャッピング層およびポリシリコンをエッチングすることを含む。エッチングによりポリシリコンの幅はキャッピング層の幅よりも小さくなり、ポリシリコンの側壁に隣接するキャッピング層の下に空隙ができ、ここに限定スペーサを形成することができる。
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【課題】 半導体デバイスおよび半導体デバイスの製造方法を提供する。
【解決手段】 半導体デバイスはｐＦＥＴおよびｎＦＥＴのためのチャネルを含む。ＳｉＧｅ層はｐＦＥＴチャネルのソースおよびドレイン領域に選択的に成長され、Ｓｉ：Ｃ層はｎＦＥＴチャネルのソースおよびドレイン領域に選択的に成長される。ＳｉＧｅ層およびＳｉ：Ｃ層は、下に位置するＳｉ層の格子ネットワークに一致して応力成分を生成する。１つの実施形態では、これによって、ｐＦＥＴチャネルでは圧縮成分が引き起こされ、ｎＦＥＴでは引張成分が引き起こされる。 （もっと読む）

分離構造を有する半導体デバイス（１０）を形成するための方法が漏れ電流を低減する。チャネル分離構造（３２、３０、３４）がチャネル構造の中の漏れ電流を低減する。さらに、電流電極領域の下に電流電極誘電体分離構造（３６）が形成され、電流電極（４０）間の漏れを防ぐ。
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本発明は、薄膜トランジスタ表示板とこれを含む液晶表示装置及びその製造方法に関し、薄膜トランジスタ表示板は液晶表示装置や有機ＥＬ（ｅｌｅｃｔｒｏ ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などで、各画素を独立的に駆動するための回路基板において、画素電極またはゲート線及びデータ線の拡張部を外部回路と接続させるコンタクト補助部材を、ＩＺＯ及びＩＴＯの２重層で形成することに対する発明であって、ＩＺＯで形成された下部層とＩＴＯで形成された上部層を有するように形成する。前記のように画素電極またはコンタクト補助部材を二重層で形成することによって、エッチング過程で下部配線が損傷されることを防止し、グロステストの際に探針とコンタクト補助部材とのコンタクト抵抗の均一性を良好に確保することができる。また、コンタクト補助部材のみをＩＺＯとＩＴＯ二重層で形成することによって、グロステストの際に探針とコンタクト補助部材とのコンタクト抵抗の均一性を確保することができ、ＩＴＯの使用を減らすことによって製造単価を下げることができる。
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【課題】ソース／ドレイン拡張とフロントゲート（front gate）に自己整合させたバックゲートを含む、ＦＤ型ＳＯＩ−ＣＭＯＳデバイスの製造方法に関する。
【解決手段】
ＳＯＩ−ＣＭＯＳ技術は、ポリシリコン、即ちポリＳｉバックゲートは、フロントゲート・デバイスの閾値電圧を制御するために使用され、ｎＭＯＳ及びｐＭＯＳバックゲートは、互いに独立に、及びフロントゲートと独立に、スイッチされる。
特に、バックゲートが、デバイスのフロントゲート及びソース／ドレイン拡張に自己整合されたバックゲートＦＤ型ＣＭＯＳデバイスの製造方法を提供する。バックゲートＦＤ型ＣＭＯＳデバイスは、ＳＩＭＯＸ又は結合ＳＯＩ−ウエハ、ウエハボンディングと薄膜化、ポリＳｉエッチング、ＬＰ−ＣＶＤ、機械化学研磨（ＣＭＰ）を用いて製造される。 （もっと読む）

【課題】複数の線パターンの形成領域から一時的に溢れ出した機能液同士が接触しないように機能液を吐出することによって短絡を防止すると共に、線パターンと線パターンとをより近接させる。
【解決手段】線パターンの形成方法であって、隣合うバンク間３４から一時的に溢れ出した上記機能液Ｘ同士が接触しないように各上記バンク間３４の幅方向の中央Ａに対し当該幅方向に変位した位置を各々のバンク間３４の吐出位置として上記機能液Ｘを吐出することによって複数の上記バンク間３４に同時に機能液を配置する。 （もっと読む）

【課題】　本発明の目的は、液晶配向の不良を減少させ、開口率を高めることにある。
【解決手段】　第１絶縁基板と、第１絶縁基板上部に形成されており、ゲート電極を有するゲート線と、ゲート線を覆うゲート絶縁膜と、ゲート絶縁膜上部に形成されている半導体層と、半導体層上部に形成されているソース電極及びドレイン電極とソース電極に連結されており、ゲート線と交差するデータ線と、有機絶縁膜からなっており、ドレイン電極を露出する第１接触孔を有する保護膜と、第１接触孔を通じてドレイン電極と連結されている画素電極と、第１絶縁基板と対向する第２絶縁基板と、ゲート線またはデータ線と重なるブラックマトリックスと、第１絶縁基板と第２絶縁基板の間でブラックマトリックスと重なって位置し、写真エッチング工程で形成された基板スペーサとを含む液晶表示装置を提供する。 （もっと読む）

【課題】 物理的に接着力が向上し、電気的には接触抵抗が良好な特性を有する表示素子用配線及びこれを利用した薄膜トランジスタ基板並びにその製造方法を提供することを目的とする。
【解決手段】 表示素子用配線を、低融点金属の合金元素が少なくとも一つ以上合金されているＡｇ合金で形成する。液晶表示パネルにおいて、このような表示素子用配線を用いてゲート配線２２，２４，２６及びデータ配線６５，６６，６８を形成すれば、接触部で他の導電物質と連結される過程で腐食が発生して素子の特性を低下させるのを防止できる。 （もっと読む）

【課題】 ＩＰＳ方式の液晶表示装置において、ＴＦＴを作製する工程数を削減して製造コストの低減および歩留まりの向上を実現する。
【解決手段】 本発明では、チャネル・エッチ型のボトムゲートＴＦＴ構造を採用し、ソース領域１１９及びドレイン領域１２０のパターニングとソース配線１２１及び画素電極１２２のパターニングを同じフォトマスクで行うことを特徴とする。 （もっと読む）

【課題】 ソース／ドレイン電極材料に銅を用いた場合の加工時のバリアメタル層のアンダーカットに起因する特性不良を防止し、低抵抗配線が充分に実現できるＴＦＴの構造とその製造方法を提供する。
【解決手段】 本発明のＴＦＴの構造は、ガラス基板２上のゲート電極３と、ゲート絶縁膜４と、ゲート絶縁膜４上にゲート電極３に対向配置された半導体能動層５と、半導体能動層５の両端部上に設けられたオーミックコンタクト層６と、各オーミックコンタクト層６を介して半導体能動層５に電気的に接続されたソース電極７、ドレイン電極８とを有している。そして、ソース電極７およびドレイン電極８が銅で形成され、これらソース電極７、ドレイン電極８の下面のうち、各オーミックコンタクト層６の上面上に位置する領域にのみバリアメタル層９が設けられている。 （もっと読む）

【課題】 ＩＣ等の半導体装置や、表示装置に用いられるＴＦＴ基板で使用される、Ａｌを含む積層配線の信頼性を高める。
【解決手段】 上層の金属層２２を下層のＡｌ又はＡｌを含む合金材料層２１の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲させる。この積層配線は、エッチングによりこれを作製する際に、上層の金属層２２よりも下層のＡｌ又はＡｌを含む合金の材料層２１の方のエッチング速度を大きくして、Ａｌ又はＡｌを含む合金の材料層２１のサイドエッチングを多くし、上層の金属層２２を下層のアルミニウム又はアルミニウムを含む合金材料層２１の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲させることで作製できる。 （もっと読む）

【課題】 銀を利用する低抵抗配線構造を提供する。
【解決手段】
絶縁基板上に、ゲート配線が形成され、ゲート絶縁膜がゲート配線を覆っており、ゲート絶縁膜上に半導体パターン半導体が形成されている。半導体パターン半導体及びゲート絶縁膜の上には、ソース電極及びドレーン電極とデータ線を含むデータ配線が形成されており、データ配線上には、保護膜が形成されている。保護膜上には、接触孔を通じてドレーン電極と連結されている画素電極が形成されている。この時、ゲート配線及びデータ配線は、接着層、Ａｇ層、及び保護層の３重層からなっており、接着層はクロムやクロム合金、チタニウムやチタニウム合金、モリブデンやモリブデン合金、タリウムやタリウム合金のうちのいずれか一つからなり、Ａｇ層は銀や銀合金からなり、保護層はＩＺＯ、モリブデンやモリブデン合金、クロムやクロム合金のうちのいずれか一つからなっている。 （もっと読む）