【課題】 シリコン・オン・インシュレータ（ＳＯＩ）デバイスを含む金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおける浮遊体効果を減少させる方法及び構造体を提供すること。
【解決手段】 電界効果トランジスタ（ＦＥＴ）デバイスは、バルク基板と、バルク基板の上に形成されたゲート絶縁層と、バルク基板に関連する活性デバイス領域内に形成されたソース及びドレイン領域であって、各々が活性デバイス領域のボディ領域に対するｐ／ｎ接合部を画定するソース及びドレイン領域と、ソース領域内に画定され、ソース領域のｐ／ｎ接合部を横切ってボディ領域内に至るキャビティの内部に形成された導電性プラグとを含み、ここで導電性プラグはボディ領域とソース領域の間の放電経路を促進する。 （もっと読む）

【課題】良好なコンタクト抵抗を有し良好な電気的特性を備える薄膜半導体装置及びその製造方法を提供する。
【解決手段】ガラス基板、樹脂基板等を用いた基板１１上にＳｉ_ｘＧｅ_１−ｘからなる半導体層１３を形成する。半導体層１３の表面領域に第１ソース領域１４と第１ドレイン領域１６とを形成した上で、この領域を覆うようにニッケル薄膜を形成し、５００℃以下で熱処理を施す。続いて、未反応のニッケル薄膜をエッチングによって除去することによって、第１ソース領域１４と第１ドレイン領域１６に対して自己整合的にソースコンタクト層１８とドレインコンタクト層１９とを形成することができる。 （もっと読む）

１つの能動領域（１０５Ａ，２０５Ａ，３０５Ａ，４０５Ａ）に、実質的に連続し、かつ均一な半導体合金（１０７，２０７，３０７，４０７）を形成する一方で、第２能動領域（１０５Ｂ，２０５Ｂ，３０５Ｂ，４０５Ｂ）の中央部分にベースの半導体材料（１１３Ｂ，２１３Ｂ，３１３Ｂ、４０１）を提供するために、そこに半導体合金（１０７，２０７，３０７，４０７）をパターニングすることにより、異種の歪みが誘発されうる。一方、前記ベースの半導体材料（１１３Ａ，２１３Ａ，３１３Ａ，４１３Ａ）に対応するカバー層を提供した後に、前記ゲート誘電体（１２２，３２２，４２２）を形成するための確立されたプロセス技術が使用されうる。一部の例示的な実施形態では、実質的な自己整合プロセスが提供される。このプロセスでは、前記層（２０８，３０８）を基に前記ゲート電極（１２１，２２１，３２１，４２１）が形成され、前記層（２０８，３０８）は、前記能動領域（２０５Ｂ、３０５Ｂ）の一方の前記ベースの半導体材料の前記中央部分（２１３Ｂ、３１３Ｂ）を画定するためも使用されうる。このため、単一の半導体合金（１０７，２０７，３０７，４０７）を使用することにより、異なる導電型のトランジスタ（１２０Ａ，１２０Ｂ）の性能が個別に改善されうる。
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【課題】カルコゲナイド層を有する薄膜トランジスタ及びその製造方法を提供する。
【解決手段】チャンネル層を構成する非晶質のカルコゲナイド層と、非晶質のカルコゲナイド層の両側部にそれぞれ形成されてソース及びドレイン領域を構成する結晶質のカルコゲナイド層と、結晶質のカルコゲナイド層に連結されたソース電極及びドレイン電極と、非晶質のカルコゲナイド層の上部または下部に、ゲート絶縁層を介在して形成されたゲート電極とを備える薄膜トランジスタである。これにより、カルコゲナイド層を光伝導層として利用して光薄膜トランジスタを具現したり、非晶質のカルコゲナイド層と結晶質のカルコゲナイド層とによって、ダイオード整流機能を具備する電気薄膜トランジスタを具現できる。 （もっと読む）

【課題】電子供給層と絶縁層との間の界面準位を低減させ、リーク電流やドレイン電流のコラプス等の抑制を可能とすること。
【解決手段】本発明は、基板（１０）上に設けられたＧａＮ電子走行層（１２）と、電子走行層（１２）上に設けられ２次元電子ガス（１３）を電子走行層（１２）に生成するＡｌＧａＮ電子供給層（１４）と、電子供給層（１４）上に設けられたＧａＮ層（２０）と、ＧａＮ層（２０）との間に絶縁膜（３２）を介し設けられたゲート電極（３４）と、を具備する半導体装置である。 （もっと読む）

【課題】半導体装置の製造方法の１形態として、多結晶半導体を用いて薄膜トランジスタ（ＴＦＴ）を形成する工程で、ＴＦＴ内部にあるチャネル領域に、異なる結晶粒径を有する構造を形成することは困難であった。そのため、チャネル領域に電流駆動能力の大きい結晶粒の大きいＴＦＴを形成すると寄生バイポーラ効果により電気的な動作が不安定になる。又寄生バイポーラ効果を抑制可能な微細結晶を用いた場合には、電流駆動能力が小さくなるという課題がある。
【解決手段】チャネル部分に半透過マスクを用いたパターンを形成し、レーザーアニールを行う場合に、チャネル近傍でのアニール後の結晶粒の分布を制御する。例えばチャネル中央領域に強いレーザーアニールを行い、ゲート端部に弱いレーザーアニールを施すことで寄生バイポーラ動作の発生を抑制し、且つ高い電流駆動能力を持つ半導体装置としてのＴＦＴの製造方法を提供することができる。 （もっと読む）

【課題】オン／オフ比が高く、キャリア移動度が改善された薄膜トランジスタおよびその製造方法ならびに表示装置を提供する。
【解決手段】基板２上に、ゲート電極３と、ゲート絶縁膜４と、チャネル層５と、ソース・ドレイン層７，８とをこの順またはこれと逆の順に積層してなる薄膜トランジスタにおいて、ソース・ドレイン層７，８は、ｎ型微結晶シリコン層７ａ，８ａとｎ型非晶質シリコン層７ｂ，８ｂとで構成されており、チャネル層５側が微結晶シリコン層７ａ，８ａとなるように配置されていることを特徴とする薄膜トランジスタおよびその製造方法ならびに表示装置である。 （もっと読む）

【課題】パワーデバイスへの適用に適したIII-Ｖ族窒化物半導体ＭＩＳ型電界効果トランジスタを提供する。
【解決手段】この電界効果トランジスタは、サファイア基板１上に窒化物半導体積層構造部２を配置して構成されている。窒化物半導体積層構造部２は、Ｎ型ＧａＮ層５、このＮ型ＧａＮ層５に積層されたＰ型ＧａＮ層６、およびこのＰ型ＧａＮ層６に積層されたＮ型ＧａＮ層７を有している。窒化物化合物半導体積層構造部２には、断面Ｖ字形のトレンチ１６が形成されており、このトレンチ１６の側壁は、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７に跨る壁面１７を形成している。この壁面１７にゲート絶縁膜が形成され、さらに、このゲート絶縁膜１９を挟んで壁面１７に対向するようにゲート電極２０が形成されている。 （もっと読む）

【課題】電極の接触抵抗、電極自身の抵抗の低減によって高性能化した電界効果トランジスタを含む半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板２００に形成されたチャネル領域１０６と、ゲート絶縁膜１０１を介して形成されたゲート電極と、チャネル領域１０６の両側に形成されたソース電極およびドレイン電極を具備するｎ型電界効果トランジスタを含み、ソース電極およびドレイン電極が第１の金属のシリサイド１１０ａで形成され、半導体基板２００と第１の金属のシリサイド１１０ａとの界面に、第２の金属１２０ａを含有する界面層が形成され、第２の金属１２０ａの仕事関数が第１の金属のシリサイド１１０ａの仕事関数よりも小さく、かつ、第２の金属１２０ａのシリサイドの仕事関数が第１の金属のシリサイド１１０ａの仕事関数よりも小さいことを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】パワーデバイスへの適用に適したIII-Ｖ族窒化物半導体ＭＩＳ型電界効果トランジスタを提供する。
【解決手段】この電界効果トランジスタは、サファイア基板４１上に窒化物半導体積層構造部２を配置して構成されている。窒化物半導体積層構造部２は、超格子Ｎ型層５、この超格子Ｎ型層５に積層されたＰ型ＧａＮ層６、およびこのＰ型ＧａＮ層６に積層された超格子Ｎ型層７を有している。窒化物化合物半導体積層構造部２には、断面Ｖ字形のトレンチ１６が形成されており、このトレンチ１６の側壁は、超格子Ｎ型層５、Ｐ型ＧａＮ層６および超格子Ｎ型層７に跨る壁面１７を形成している。この壁面１７にゲート絶縁膜が形成され、さらに、このゲート絶縁膜１９を挟んで壁面１７に対向するようにゲート電極２０が形成されている。 （もっと読む）

ゲートのパターニングの前にシリコンベースの活性半導体領域中に半導体合金（１０７、１０７Ａ、１０７Ｂ、２０７Ａ、２０７Ｂ、３０７）を形成することによって、その歪み誘発効果に加えて半導体合金自体の材料特性も利用することができる。したがって、高度な電界効果トランジスタのデバイスパフォーマンスであっても、ドレインおよびソース領域中に歪み半導体合金を用いることで従来のアプローチ法よりも向上させることができる。
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【課題】 同じ応力誘起材料を用いて、ｎ−ＦＥＴ及びｐ−ＦＥＴ内に異なる応力（すなわち、圧縮及び引張）を生成し、それぞれ内部の電子移動度及び正孔移動度を増大させること。
【解決手段】 本発明は、応力がかけられたチャネル領域を有する改善された相補型金属酸化膜半導体（ＣＭＯＳ）デバイスに関する。具体的には、各々の改善されたＣＭＯＳデバイスが、半導体デバイス構造体内に配置されたチャネル領域を有する電界効果トランジスタ（ＦＥＴ）を含み、半導体デバイス構造体は、第１の組の等価な結晶面の１つに沿って配向された上面と、第２の異なる組の等価な結晶面に沿って配向された１つ又は複数の付加的な表面とを有する。こうした付加的な表面は、結晶学的エッチングによって容易に形成することができる。さらに、内因性圧縮応力又は引張応力を有する１つ又は複数のストレッサ層が、半導体デバイス構造体の付加的な表面の上に配置され、かつ、ＦＥＴのチャネル領域に引張応力又は圧縮応力をかけるように配置され、構成される。こうしたストレッサ層は、半導体デバイス構造体とは異なる格子定数を有する半導体材料の擬似格子整合成長によって形成することができる。 （もっと読む）

【課題】デバイス・チャネル領域に歪みを誘起する半導体構造体で使用される、段階的ドーパント分布構造を有する多層埋込みストレッサを提供する。
【解決手段】本発明の多層ストレッサは、ソース／ドレイン領域が一般に位置決めされる半導体構造体の部分内に形成される。本発明の多層ストレッサは、アンドープか低濃度にドープされた第１の共形エピ半導体層と、第１のエピ半導体層に比べて高濃度にドープされた第２のエピ半導体層とを含む。第１および第２のエピ半導体層各々は、同じ格子定数を有し、この格子定数は、それらの半導体層が埋め込まれた基板の格子定数と異なっている。本発明の多層埋込みストレッサを含む構造は、応力近接と短チャネル効果の良好なバランスを実現し、さらに深いソース／ドレイン領域の形成中に一般に生じるどんな可能な欠陥もなくするか、実質的に減少させる。 （もっと読む）

【課題】薄膜トランジスタの特性を劣化させずにその特性ばらつきを抑えることが可能な薄膜トランジスタの製造方法を提供する。
【解決手段】結晶質シリコン膜１３Ｐを、光熱変換層１５およびバッファ層１４を介した間接的な加熱処理によって形成する。バッファ層１４および絶縁膜１６のパターニングによって、結晶質シリコン膜１３Ｐ上のチャネル領域に対応する領域にチャネル保護膜を選択的に形成する。また、ｎ＋シリコン膜１７および金属膜１８を選択的に除去する際に、チャネル保護膜をエッチングストッパとして機能させる。結晶質シリコン膜１３Ｐの形成の際に、均一に熱が供給される。また、エッチングの際に、結晶質シリコン膜１３Ｐのチャネル領域が保護される。 （もっと読む）

【課題】結晶粒径を拡大し、薄膜トランジスタの電子移動度を高める画像表示システム及び低温ポリシリコンのレーザアニール方法を提供する。
【解決手段】本発明に係る低温ポリシリコンのレーザアニール方法は、ｉ）第１金属層２２とシリコン膜層２３とが形成されたガラス基板２１に用いられ、波長が４００nm以上のレーザ光Ｌをシリコン膜層２３に照射し、シリコン膜層２３がレーザ光の一部成分を吸収して溶融され、且つレーザ光の他の成分がシリコン膜層２３を透過し第１金属層２２からシリコン膜層２３に反射され、シリコン膜層２３が反射されたレーザ光の他の成分を吸収し、溶融され再結晶化されるステップと、ｉｉ）レーザ光を照射した後、シリコン膜層２３を静置することにより、シリコン膜層２３の温度を室温まで下げるステップと、を含む。 （もっと読む）

【課題】所望のドーパント密度プロファイルを達成することができ、アモルファス化される層の厚さが十分に限定され、または歪み緩和のレベルが十分に低く、あるいはこれらがともに達成されるイオン注入法を提供することにある。
【解決手段】本発明は、イオン注入ステップをｉｎ ｓｉｔｕまたはｅｘ ｓｉｔｕ熱処理と組み合わせて、注入誘起性のアモルファス化（超薄シリコン・オン・インシュレータ層のＦＥＴのソース／ドレイン（Ｓ／Ｄ）領域の潜在的な問題）、および歪まされたＳ／Ｄ領域の注入誘起性の塑性緩和（その下の基板層と格子不整合の状態にある埋込みＳ／Ｄ領域によってチャネル歪みが誘起される歪みチャネルＦＥＴの潜在的な問題）をともに回避し、またはともに最小化し、あるいは一方を回避し、もう一方を最小化する方法を教示する。第１の実施形態では、イオン注入を高温で実行することによって、イオン注入がｉｎ ｓｉｔｕ熱処理と組み合わされる。第２の実施形態では、熱注入を実行する能力を有する手段を必要としない「デバイデッド−ドーズ−アニール−イン−ビトウィーン」（ＤＤＡＢ）法において、イオン注入がｅｘ ｓｉｔｕ熱処理と組み合わせられる。 （もっと読む）

【課題】 十分なキャリア移動度を有するチャネル部を備えた半導体装置およびその製造方法を提供する。
【解決手段】 基板１４の絶縁層１２上に形成された突起状の第１導電型の第１半導体層１３と、第１半導体層１３の第１側面および第１側面と対向する第２側面上にゲート絶縁膜１６ａ、１６ｂを介して形成されたゲート電極１７と、第１半導体層１３の第３側面に、基板１４の絶縁層１２上から形成された第１半導体層１３と異なる第２導電型の第２半導体層１８ａ、１８ｂを有するソース領域１９と、第１半導体層１３の第３側面と対向する第４側面に、基板１４の絶縁層１２上から形成された第１半導体層１３と異なる第２導電型の第２半導体層１８ｃ、１８ｄを有するドレイン領域２０とを具備する。 （もっと読む）

炭素、フッ素などの原子種（１１１Ｂ）をドレイン及びソース領域（１１５、２０６）とボディ領域（１０７、２０７）とに導入することで、ＳＯＩトランジスタ（１１０、２１０Ｍ）の接合部のリークが著しく増加し、これにより、蓄積した少数電荷キャリアに対してリークパス（１１９、２１９Ａ）が強化される。これにより、ボディポテンシャルの変動が著しく減り、その結果、最新のＳＯＩデバイス（１００）の全体のパフォーマンスが向上する。具体的な実施形態では、このメカニズムは、スタティックＲＡＭ領域（２５０Ｍ）などのしきい値電圧にセンシティブなデバイス領域に選択的に適用することができる。
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電界効果トランジスタ（１００、２００）の隣接するチャネル領域（１０４、２０４）中の歪みの生成が向上するように、ドレインならびにソース領域（１１４、２１４）にリセス（１１２Ｄ、２１２Ｄ）を設けることによって、コンタクトエッチストップ層などの高応力層（１１８、２１８）がリセス（１１２、２１２）に形成される。さらに、金属シリサイド（２１７）の望ましくない緩和効果を低減するか回避することによって、歪みのある半導体材料（２３０）がチャネル領域（１０４、２０４）に非常に近接して設けられることから、歪みを生成する実効性もまた向上する。ある態様では、さらに実効的な歪み生成メカニズムを得るように、両方の効果を組み合わせてもよい。
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【課題】２つのトンネル接合の間に配設されたアイランドの静電電位を変化させることにより動作するトランジスタ。
【解決手段】本トランジスタは、バンド・ギャップを有するアイランド２６、ソース・コンタクト２８及びドレイン・コンタクト３０が設けられ、アイランド２６とドレイン３０間に第１のトンネル接合障壁３６を有する。アイランドは、トランジスタの他の部分及び基板からオーム的に分離される。ゲート電圧によりアイランドの電位が変化するように、ゲート電極２４がアイランド２６に容量結合される。本トランジスタはｎ型及びｐ型実施形態を有する。動作時、正のゲート電圧を印加するとアイランドの伝導帯が降下し、負のゲート電圧印加で価電子帯が上昇する。伝導帯又は価電子帯がソース及びドレインのフェルミ準位と整合している時、トンネル効果電流がソース、アイランド及びドレインの間を通ることができる。 （もっと読む）