【課題】より高い電子（又は正孔）の移動度を有するＴＦＴを製造することができる薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置を提供すること。
【解決手段】横方向に結晶成長された半導体薄膜４ａにソース領域Ｓ、チャネル領域Ｃ、およびドレイン領域Ｄを有し、前記チャネル領域Ｃ上部にゲート絶縁膜１１およびゲート電極１２を有する薄膜トランジスタ１であって、前記ドレイン領域Ｄの前記チャネル領域Ｃ側のドレイン端１０は前記結晶成長の終了位置８付近に位置するように形成する。 （もっと読む）

ナノワイヤのラップゲートトランジスタはＳｉより狭いバンドギャップを持つ半導体材料において実現される。ナノワイヤの歪み緩和は、トランジスタが多くの種類の基板と素子中に組み込まれるヘテロ構造との上に配置されることを可能にする。各種ヘテロ構造は、低減された衝突イオン化速度により出力コンダクタンスを低減し、電流オンオフ比を増加し、サブしきい値の傾斜を減少し、トランジスタの接触抵抗を減少し、および熱安定性を改善するためにトランジスタ中に導入される。寄生容量は半絶縁基板の使用とソースおよびドレインアクセス領域の間の横木構造の使用によって最小にされ得る。本トランジスタはデジタル高周波、低電力回路およびアナログ高周波回路に応用されるだろう。
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【課題】 ＳＯＩおよびＧＯＩの両部分に対して用いられるＣＭＯＳの製造方法を好適に提供すること。
【解決手段】 本発明によるシリコンベースのＣＭＯＳを製造する方法は、シリコン基板ウェハを用意する工程（１２）、シリコン基板ウェハ上に絶縁層を堆積させる工程（１４）、絶縁層をパターニングおよびエッチングする工程（１６）、絶縁層上およびシリコン基板ウェハの少なくとも一部の上に多結晶ゲルマニウムの層を堆積させる工程（１８）、多結晶ゲルマニウムをパターニングおよびエッチングする工程（２０）、絶縁材料を用いて多結晶ゲルマニウムを被覆する工程（２２）、多結晶ゲルマニウムの溶解に十分な温度でウェハを短時間アニールする工程（２４）、ウェハを冷却して多結晶ゲルマニウムの液相エピタキシを促す工程（２６）、これにより単結晶ゲルマニウム層を形成する工程、ＣＭＯＳデバイスを完成させる工程（２８）を含む。 （もっと読む）

基板上に回路層を形成することにより、渦巻状に巻かれた回路が生成される。この回路層の上および下に、任意の絶縁体層を配置することができる。この回路層は、メモリ、制御、または他の回路素子であることが考えられ、この回路層は、渦巻状に巻いて、高密度の渦巻状に巻かれたデバイスとなるように基板から解放される。回路層が解放される際に渦巻状に巻く動作を行なう、応力をかけた、渦巻状に巻く層が含まれ得る。
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【課題】埋設されたＳｉＧｅ層を有し、そのＳｉＧｅ層の浅い部分がＰＦＥＴチャネルに近く、ＳｉＧｅ層の深い部分がＰＦＥＴチャネルからさらに離れているＰＦＥＴを含むデバイスと、その製造方法を提供する。
【解決手段】ＳｉＧｅ層はテーパーされているチャネル方向に面する側面に境界を有している。このような形状によって、ＰＦＥＴチャネルは実質的に拡張接合特性を劣化させる必要なく、大きい圧縮応力を受けることができる。テーパーされたＳｉＧｅ境界は複数のディスクリートなステップとして構成される。例えば２、３以上のディスクリートなステップが形成される。 （もっと読む）

【課題】 混合結晶配向のチャネル及びソース／ドレイン領域をもつ電界効果トランジスタを提供すること。
【解決手段】 ハイブリッド配向基板は、ｎ型電界効果トランジスタ（ｎＦＥＴ）が電子移動度に最適な半導体の配向内に配置され、ｐ型電界効果トランジスタ（ｐＦＥＴ）が正孔移動度に最適な半導体の配向内に配置される、相補型金属酸化膜半導体（ＣＭＯＳ）回路の製造を可能にする。本発明は、最適な半導体の配向内に完全に形成されたＦＥＴの性能利点が、デバイスのチャネルを最適な配向をもつ半導体内に配置することを必要とするだけで実現できることを開示する。様々な新しいＦＥＴ構造体が説明され、その全ては、ＦＥＴのチャネルは、ＦＥＴのソース及び／又はドレインとは異なる配向を有するという特徴を備えている。これらの新しいＦＥＴを組み込むことができるハイブリッド基板は、その製造方法と共に説明される。 （もっと読む）

【課題】 チャネルに生じる歪を制御しやすくする。
【解決手段】 第１及び第３のエピタキシャル層であるＳｉＧｅ層１２、１４の間に、それらと格子定数の異なる第２のエピタキシャル層であるＳｉ層１３を設ける。縦型トランジスタ１０において、第１及び第３のエピタキシャル層はソース及びドレインとして機能し、第２のエピタキシャル層はチャネルとして機能する。これらのエピタキシャル層により、それぞれ格子定数の異なるソース領域、ドレイン領域及びチャネル領域を形成するので、チャネルに生じる歪を制御しやすくなる。 （もっと読む）

【課題】 浅いソース，ドレイン接合位置を保ちつつ接合リークを低く抑えることができ
、且つコンタクト抵抗も低く保つ。
【解決手段】
ＳＯＩ−ＭＯＳＦＥＴにおいて、絶縁膜１０２の上に形成され、チャネル領域を除いて
除去された第１のシリコン層１０３と、シリコン層１０３上にゲート絶縁膜２００を介し
て形成されたゲート電極３００と、シリコン層１０３のチャネル長方向の両側の絶縁膜１
０２に設けられた溝の底面及び側面に形成され、側面の一部でシリコン層１０３に接する
ように形成された第２のシリコン層６００と、第２のシリコン層６００からなるソース，
ドレイン領域６０１，６０２上に形成されたシリサイド層６３１，６３２と、シリコン層
１０３と接するシリコン層６００の側面部に位置するシリサイド層６３１，６３２に形成
された、ＡｓとＯを１０^１９ｃｍ^−３以上の濃度で含む拡散抑制領域とを備えた。 （もっと読む）

【課題】シリコンとの界面に酸化シリコンを配置した上に酸化アルミニウムの層を設ける構造の絶縁層において、固定電荷や界面準位密度の問題が抑制されかつより高い誘電率が得られるようにする。
【解決手段】ゲート絶縁層１０５を、酸化シリコン層１５１と酸化アルミニウム層１５２とが交互に積層され、最上層に酸化アルミニウム層１５３を備えた構造とし、ゲート絶縁層１０５において、シリコン層１０４とは酸化シリコン層１５１が接触した状態とされているようにする。酸化シリコン層１５１は、膜厚０．２ｎｍ程度に形成され、酸化アルミニウム層１５２は、膜厚０．２ｎｍ程度に形成され、酸化アルミニウム層１５３は、４９．４ｎｍ程度に形成されている。酸化シリコン層１５１と酸化アルミニウム層１５２と酸化アルミニウム層１５３との合計の膜厚は、５０ｎｍ程度あればよい。 （もっと読む）

トランジスタとトレンチ構造とを含む構造に関し、トレンチ構造は、トランジスタのチャネル領域内に歪みの一部のみを導入する。
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【課題】 素子分離領域の両側に配置される選択エピタキシャル層の短絡を確実に防止し、かつ選択エピタキシャル層の電気特性を向上させる。
【解決手段】 半導体装置は、素子分離領域１と、この素子分離領域１の両側に形成された選択エピタキシャル層２とを備えている。素子分離領域１の先端部をテーパー状あるいはテーパー状に近い形状に加工するため、素子分離領域１の両側に選択エピタキシャル層２を形成したときに、選択エピタキシャル層２の端面に形成されるファセットFSが素子分離領域１の側壁よりも内側に形成され、選択エピタキシャル層２の基板面が長くなる。このため、後工程で選択エピタキシャル層２に不純物イオンを注入したときに、所望の角度で注入される不純物イオン量が多くなり、不純物イオン領域のプロファイルを所望の値に設定でき、トランジスタの特性がよくなる。 （もっと読む）

【課題】１回のレーザ光照射でラテラル結晶成長を引き起し、均一な結晶構造の半導体薄膜を形成する。
【解決手段】レーザ照射で光吸収層１０３のパターンより外側にある半導体薄膜１０５の外部領域１０７を加熱溶融するとともに、同パターンより内側にある半導体薄膜の内部領域１０９を溶融することなく光吸収層１０３を加熱する。次いで溶融した半導体薄膜１０５が冷却し外部領域１０７と内部領域１０９の境界近傍に微小結晶粒Ｓが生成する。更に境界から外側に向かって微小結晶粒Ｓを核として第１ラテラル成長が進行し、外部領域１０７の部分に多結晶粒Ｌ１が生成する。最後に加熱された光吸収層１０３から半導体薄膜１０５に熱が伝わり内部領域１０９を溶融した後、境界から内側に向かって多結晶粒Ｌ１を核として第２ラテラル成長が進行し、内部領域１０９に一層拡大した多結晶粒Ｌ２が生成する。 （もっと読む）

【課題】混合基板の選択された領域上に、Ｓｉ含有膜を選択的に堆積するためのトリシランおよびハロゲン含有エッチャントソース（塩素など）を使用する化学気相成長方法を提供すること。
【解決手段】ドーパントソースは、ドープしたＳｉ含有膜を選択的に堆積させるために、トリシランおよびエッチャントソースと混合することもできる。この選択的堆積方法は、半導体製造などの様々な用途に有用である。 （もっと読む）

【課題】 高品質な歪みＳＯＮ構造を歩留り高く作製することができ、良好なゲートオールアラウンド型ＭＯＳＦＥＴを実現する。
【解決手段】 ゲートオールアラウンド型ＭＯＳＦＥＴ構造の半導体装置において、支持基板１０上に形成され、表面に凹部又は穴部が形成された第１の半導体層１１と、第１の半導体層１１上に形成され、且つ一部が第１の半導体層の凹部又は穴部上を横断するように形成された第２の半導体層１２と、第２の半導体層１２の横断部分を取り囲むようにゲート絶縁膜１４を介して形成され、且つ第２の半導体層１２下以外がゲートパターンにパターニングされたゲート電極１５と、ゲートパターンに対応して第２の半導体層１２に形成されたソース・ドレイン領域１７，１８と、第１の半導体層１１の凹部又は穴部の側壁面に形成された、ゲート絶縁膜１４よりも膜厚の厚い側壁絶縁膜３２とを備えた。 （もっと読む）

【課題】短チャネル効果によるリーク電流の低減に優れた半導体装置およびその製造方法を提供する。
【解決手段】単結晶半導体基板上に形成された電界効果トランジスタの作成過程において、エクステンション領域を形成するために不純物を導入するとともに、単結晶格子を崩してアモルファス化させる。または、不純物および原子量の大きい元素を導入することによって、単結晶格子を崩してアモルファス化させる。そして、パルス幅が１ｆｓ以上１０ｐｓ以下、かつ波長が３７０ｎｍ以上６４０ｎｍ以下のレーザビームを照射することにより、アモルファス化した部分のみを選択的に活性化させ、エクステンション領域を２０ｎｍ以下の厚さで形成する。 （もっと読む）

【課題】耐圧を確保し、半導体チップの小型化が図れる、縦型素子と横型素子を同一半導体基板に有する半導体装置およびその製造方法を提供する。
【解決手段】部分ＳＯＩ基板を用いて、酸化膜５２のある箇所に横型のプレーナゲートの第１ＭＯＳＦＥＴ部１を形成し、酸化膜５２がない箇所に縦型のトレンチゲートの第２ＭＯＳＦＥＴ部２を第１ＭＯＳＦＥＴ部１に隣接して形成し、第２ｎドリフト領域５３と第２ｐベース領域５６のｐｎ接合の第２ｎ⁺ ドレイン領域５１からの高さＨ１を酸化膜５２と第１ｐベース領域５４の界面の第２ｎ⁺ ドレイン領域５１からの高さＨ２より低くする。こうすることで、酸化膜５２にフィールドプレートの働きをさせて、耐圧を確保しながら第２ｎドリフト領域５３の不純物濃度を高くし、第２ＭＯＳＦＥＴ部２のオン抵抗を低減し、半導体チップの小型化を図る。 （もっと読む）

【課題】 浅いソース，ドレイン接合位置を保ちつつ接合リークを低く抑えることができ、且つコンタクト抵抗も低く保つ。
【解決手段】 シリコン基板１０１上にゲート絶縁膜２００を介して形成されたゲート電極３００と、ゲート電極３００下のチャネル領域を挟んで基板１０１の表面部に形成されたソース，ドレインのエクステンション領域１３１，１３２と、エクステンション領域１３１，１３２の外側に形成されたソース，ドレイン領域１４１，１４２と、ソース，ドレイン領域１４１，１４２上に形成されたシリサイド層６３１，６３２とを備えた電界効果型トランジスタであって、シリサイド層６３１，６３２のチャネル領域側の端部近傍に、ＡｓとＯをそれぞれ１０¹⁹ｃｍ^-3以上の濃度で含む拡散抑制領域１５１，１５２が形成されている。 （もっと読む）

【課題】ＳＯＳ基板を用いた半導体装置に形成するｎＭＯＳ素子のオン電流を増加させる手段を提供する。
【解決手段】サファイア基板に単結晶シリコン層を積層したＳＯＳ基板の単結晶シリコン層に形成したｎＭＯＳ素子のチャンネル領域とサファイア基板との間に絶縁膜層を形成し、絶縁膜層上の単結晶シリコン層の応力状態を引張応力状態にする。 （もっと読む）

【課題】 犠牲スペーサを利用して歪みチャネル電界効果トランジスタを製造するための構造体及び方法
【解決手段】 ゲート積層体（２９）と、ゲート積層体（２９）の側壁上に配置される１対の第１のスペーサ（３２）と、ゲート積層体（２９）の両側に配置され、それから第１の間隔を置かれる１対の半導体合金領域（３９）とを含む電界効果トランジスタ（ＦＥＴ）（１０）が提供される。ＦＥＴ（１０）のソース及びドレイン領域（２４）は少なくとも部分的に半導体合金領域（３９）内に配置され、１対の第１のスペーサ（３２）の対応するスペーサによってゲート積層体（２９）から、第１の間隔とは異なり得る第２の間隔を置かれる。ＦＥＴ（１０）はまた、第１のスペーサ（３２）の上に配置される第２のスペーサ（３４）と、少なくとも部分的に半導体合金領域（３９）の上に重なるシリサイド領域（４０）とを含むことができるが、ここでシリサイド領域（４０）は第１及び第２のスペーサ（３２、３４）によってゲート積層体（２９）から間隔を置かれる。 （もっと読む）

【課題】 従来のＰＦＥＴに比べて減少されたシリコン面積および電力消費での高速のスイッチング速度をもつ改良されたＰＦＥＴと、改良されたＰＦＥＴと同時に製造されることができるＮＦＥＴとの両方を提供すること。
【解決手段】 電界効果トランジスタ（１００）及び電界効果トランジスタを製造する方法である。電界効果トランジスタは、ゲート誘電体層（１５５）の上面（１７０）に形成されたゲート電極（１６５）と、単結晶シリコン・チャネル領域（１１０）の上面（１６０）のゲート誘電体層と、Ｇｅ含有層（１３５）の上面の単結晶シリコン・チャネル領域と、単結晶シリコン基板（１５０）の上面のＧｅ含有層と、単結晶シリコン基板の上面における第１誘電体層（２１５Ａ）と第２誘電体層（２１５Ｂ）との間のＧｅ含有層とを含む。 （もっと読む）