【課題】半導体上にモフォロジの良好な半導体層を選択的にエピタキシャル成長させる。
【解決手段】リセスド・ソース・ドレイン型ｐＭＯＳＦＥＴを形成する際、ＳＴＩを形成したＳｉ基板上にゲート絶縁膜を介してゲート電極を形成し（ステップＳ１）、サイドウォールを形成した後（ステップＳ２）、その両側のＳｉ基板に部分的にリセスを形成する（ステップＳ３）。そして、そのＳｉ基板のリセス内に、下層部の方が上層部よりも、サイドウォールやＳＴＩに対する成長選択性が低くなるような条件を用いて、下層部と上層部をエピタキシャル成長させ、ＳｉＧｅ層を形成する（ステップＳ４，Ｓ５）。これにより、Ｓｉ基板のリセス内に、サイドウォール等に対する成長選択性を確保しつつ、モフォロジの劣化が抑えられたＳｉＧｅ層を形成することが可能になる。 （もっと読む）

【課題】 オン抵抗とゲート閾値電圧の間に存在するトレードオフ関係を打破すること。
【解決手段】 半導体装置１０は、半導体下層２２と、第１不純物拡散抑制膜２４ａと、第３不純物拡散抑制膜２４ｃと、半導体上層２６と、第１不純物拡散抑制膜２４ａ上の半導体上層２６の一部に設けられているドレイン領域３１と、第３不純物拡散抑制膜２４ｃ上の半導体上層２６の一部に設けられているソース領域３５と、ドレイン領域３１とソース領域３５の間の半導体上層２６に対向するゲート電極３４を備えている。半導体上層２６内のｐ型不純物の濃度は、第１不純物拡散抑制膜２４ａ及び第３不純物拡散抑制膜２４ｃ上で薄く、半導体下層２２の第２領域２２ｂ上で濃い。 （もっと読む）

【課題】傾斜型積み上げソース／ドレイン構造のＭＩＳトランジスタを高速化する。
【解決手段】ＭＩＳトランジスタは、基板１上のゲート電極４と、基板１上にゲート電極４の側壁に沿う側壁絶縁膜６ａと、基板１の主面に一端がゲート電極４の側壁下のソース／ドレイン半導体領域３と、ソース／ドレイン半導体領域３上に第１の側壁絶縁膜６ａに接する積み上げ層５ａと、積み上げ層５ａ上に側壁絶縁膜６ａに沿う側壁絶縁膜６ｂと、積み上げ層５ａ上に側壁絶縁膜６ｂに接する積み上げ層５ｂと、を備える。 （もっと読む）

【課題】開口率を向上させることができる半導体装置を提供すること。
【解決手段】本発明に係る半導体装置は、基板上の所望の位置に形成される遮光層４１と、遮光層４１及び基板２０上に形成される下地膜２１と、下地膜２１上に形成され、ソース領域及びドレイン領域並びにチャネル領域を有する第１の半導体領域３１及び第２の半導体領域４２と、第１の半導体領域３１及び第２の半導体領域４２上に形成されたゲート絶縁膜２２と、ゲート絶縁膜２２上に、第１の半導体領域３１及び第２の半導体領域４２と対向する位置にそれぞれ形成されたゲート電極を備え、第１の半導体領域４２のチャネル領域は遮光層４１と対向する位置に形成され、非晶質半導体からなり、第２の半導体領域３１のチャネル領域は多結晶半導体からなる。 （もっと読む）

【課題】電子機器の半導体材料に改良された電荷注入を備える新規電極構造を提供する。
【解決手段】半導体デバイスは、半導体材料及び半導体材料に電気的に接続された電極構造を備える。電極構造は、第１の導体材料で形成された第１の部分及び第２の導体材料で形成された第２の部分を有する。電極構造の第１の部分及び第２の部分の両方は、半導体材料と直接的に接触している。第１の導体材料は、第１の仕事関数を有し、第２の導体材料は、第１の仕事関数と異なる第２の仕事関数を有する。電極構造の第２の部分は、第１の部分と共に接合部点を形成する。電極構造の第１の部分及び第２の部分は、第１の導体材料と第２の半導体材料との間の接合部の端部からフリンジ電界が半導体材料中へ広がるように配置される。 （もっと読む）

歪みが強化された半導体デバイス３０とその製造方法が提供される。１つの方法において、デバイスチャネル７０、７２に歪みを誘発するために、デバイスのソース領域１０３、１０７とドレイン領域１０５、１０９とに歪み誘発半導体材料１０２、１０６が埋め込まれる。誘発された歪みを緩和しないように、ソースおよびドレイン領域に対して薄い金属シリサイドコンタクト１１２が形成される。導電性材料１１４、１１６の層が薄い金属シリサイドコンタクトに接触して選択的に蒸着され、金属化されたコンタクト１２２が導電性材料に対して形成される。
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【課題】 基板の歪を生ずることなく、不純物領域の不純物の活性化率を向上させ、優れた特性の薄膜半導体装置を製造することを可能とする薄膜半導体装置の製造方法を提供すること。
【解決手段】 絶縁性基板上に非単結晶半導体層を形成する工程と、前記非単結晶半導体層にレーザー光を照射して結晶化領域を形成する工程と、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程と、前記結晶化領域の所定の位置の上層部を非結晶化するプリアモルファス化工程と、前記結晶化領域の所定の位置に不純物をドーピングする工程と、熱処理により前記結晶化領域の所定の位置にソース領域及びドレイン領域を形成する工程とを具備することを特徴とする。 （もっと読む）

【課題】酸化膜或いは絶縁膜が部分的に薄くなることによる耐圧の劣化や、その厚さが過剰になることによる直流利得gmの低下を防ぐことができる高性能な窒化物化合物半導体素子およびその製造方法を提供する。
【解決手段】ソース電極，ドレイン電極とそれぞれオーミック接触するｎ⁺コンタクト領域８，９、および電界集中の緩和を目的としたリサーフ層（リサーフ領域）と呼ばれるｎ^-領域１０を、それぞれ選択成長法によって形成する。選択成長法によるｎ⁺コンタクト領域８，９およびｎ^-領域１０の形成後に、選択成長によってｎ⁺コンタクト領域８，９およびｎ^-領域１０にそれぞれ生じた凸部８ａ，９ａおよび１０ａを化学機械研磨（ＣＭＰ）法により平坦する。 （もっと読む）

【課題】トランジスタ及びその製造方法に関して、新たな構造のスピントランジスタ及びその製造方法を提案すること。
【解決手段】磁性体で形成された層を含んでいる第１のソースドレイン層と；前記第１のソースドレイン層上に形成されており、半導体で形成された層を含んでいる、チャネル層と、前記チャネル層上に形成されており、磁性体で形成された層を含んでいる、第２のソースドレイン層と、を含む突起構造と；前記チャネル層の側面に形成されたゲート絶縁膜と；前記ゲート絶縁膜の表面に形成されたゲート電極と；を具備することを特徴とする縦型スピントランジスタ。 （もっと読む）

半導体デバイス(10)を形成する方法を提供する。該方法は基板(12)の上に横たわるゲート構造体(22)を形成することを含む。方法は更にゲート構造体(22)に隣接する側壁スペーサ(24)を形成することを含む。方法は更に、半導体デバイス(10)のソース側の方向に角度がついたインプラント(26)を実行することを含む。方法は更に半導体デバイス(10)をアニーリングすることを含む。方法は更に基板の側壁スペーサ(24)対向する端に隣接するレセス(32,34)を形成し、1の型の半導体材料(16)を露出させることを含む。方法は更にレセスに第2の型の半導体材料(36,38)をエピタキシャル成長させることを含み、第2の型の半導体材料が第1の型の半導体材料の格子定数とは異なる格子定数を有し、半導体デバイス(10)のチャネル領域に応力を形成することを含む。 （もっと読む）

【課題】ソース電極やドレイン電極のアニール処理を行っても、ゲート領域の半導体層界面が劣化しないＧａＮ系半導体素子の製造方法を提供する。
【解決手段】 サファイア基板１上にアンドープＧａＮ層２、ｎ型ＡｌＧａＮドレイン層３、ｎ型ＧａＮ層４、ｐ型ＧａＮチャネル層５、ｎ型ＧａＮソース層６が形成されている。ｎ型ＡｌＧａＮドレイン層３〜ｎ型ＧａＮソース層６に至る積層構造を、断面がほぼ矩形となるようにｎ型ＧａＮ層ソース層６からｎ型ＡｌＧａＮドレイン層３が露出する深さまでエッチングして、ドレイン電極８とソース電極７とを作製し、電極アニール処理を行う。その後、ゲートを形成するためのエッチングを行い、ゲート絶縁膜９、ゲート電極１０を形成する。 （もっと読む）

【課題】チャネル長の長いトランジスタの高速駆動を実現するとともに、チャネル長の短いトランジスタにおける特性の変動を抑制した半導体装置を提供する。
【解決手段】本発明による半導体装置（１００）は、第１多結晶領域（Ｐ１）を有する第１半導体層（１１２）と、第１ゲート電極（１１４）とを含む第１トランジスタ（１１０）と、第２多結晶領域（Ｐ２）を有する第２半導体層（１２２）と、第２ゲート電極（１２４）とを含む第２トランジスタ（１２０）とを備える。第２チャネル領域（Ｃ２）のチャネル長は第１チャネル領域（Ｃ１）のチャネル長よりも短く、第２多結晶領域（Ｐ２）の平均結晶粒径は第１多結晶領域（Ｐ１）の平均結晶粒径よりも小さい。 （もっと読む）

半導体デバイスのドレイン領域にレセス(28)と、ソース領域にレセス(26)とを包含する半導体デバイスを形成する方法。該方法は更に、ソース領域のレセス(26)に第１の半導体材料層(32)と、ドレイン領域のレセス(28)に第２の半導体材料層(34)とを形成することを有し、第１の半導体材料層(32)と第２の半導体材料層(34)の各々が、第１の元素の原子濃度と第２の元素の原子濃度との第１の比を備えたストレッサー材料を用いて形成され、第１の元素が、ドーピング材料の第１の濃度レベルを備えたシリコンであることを特徴とする。該方法は更に、第１の半導体材料層(32)の上に横たわる追加の半導体材料層(36,38,40,42)と、第１の元素の原子濃度と第２の元素の原子濃度との異なる比率を備えた第２の半導体材料層(34)とを有する。
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【課題】高耐圧、低リークのＧａＮ系半導体積層構造を有するＧａＮ系半導体素子を提供する。
【解決手段】基板１の上に第３ｎ型ＧａＮ系半導体層３、第１ｎ型ＧａＮ系半導体層４、ｉ型ＧａＮ系半導体層５、ｐ型ＧａＮ系半導体層６、第２ｎ型ＧａＮ系半導体層７が積層された積層構造で表される。ｐ型ＧａＮ系半導体層６の不純物濃度は、１×１０^２０ ｃｍ^−３以下であり、第１ｎ型ＧａＮ系半導体層４の不純物濃度は１×１０^１８ｃｍ^−３以下に構成される。 （もっと読む）

高ゲルマニウム濃度のシリコン／ゲルマニウム材料上に保護層を設けることで、対応する歪み半導体材料の損失が著しく低減するか、損失を完全に回避することもできる。保護層は、重要な洗浄プロセスの前に形成され、金属シリサイドを形成するまで保持される。よって、選択的エピタキシャル成長プロセスにおいて、広範囲にわたって、過剰に埋め込みを行う必要なく、ｐ型トランジスタの高パフォーマンスゲインを実現することができる。
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【課題】 埋設シリコン・ゲルマニウム合金及びシリコン炭素合金は、特に応力エンジニアリングによってＭＯＳＦＥＴの移動度を向上させるために、多くの有用な用途を提供するが、これらの表面上の合金化シリサイドの形成はデバイス性能を低下させる。
【解決手段】 本発明は、半導体基板上に配置されたそのようなシリコン合金表面上に非合金化シリサイドを設けるための構造体及び方法を提供する。これにより、同じ半導体基板上の埋設ＳｉＧｅによって移動度が高められたＰＦＥＴ及び埋設Ｓｉ：Ｃによって移動度が高められたＮＦＥＴの両方に対して、低抵抗コンタクトの形成が可能になる。さらに、本発明は、トランジスタ・デバイスのチャネル上の応力を増大させるために、ゲート誘電体のレベルを上回る厚いエピタキシャル・シリコン合金、特に厚いエピタキシャルＳｉ：Ｃ合金についての方法を提供する。 （もっと読む）

【課題】改善した能力を備えた、ＭＯＳＦＥＴやＨＥＭＴなどの半導体トランジスタ素子を提供する。
【解決手段】本発明に係る半導体トランジスタ素子は、トランジスタがオンしたとき、電流をトランジスタに通すために、キャリアが移動できるチャネル層を含むチャネルエリア（１）と、チャネル層に対して電流を供給するために、チャネル層と接触したソースエリア（４）およびドレインエリア（５）と、ゲート電極（３）とを備え、好ましくは、ゲート電極とチャネル層との間にゲート誘電体（２）が設けられ、前記チャネル層はＩＩＩ−Ｖ族材料からなり、前記ソースエリアおよびドレインエリアはＳｉＧｅ（Ｓｉ_ｘＧｅ_１−ｘ、ｘは０と１００％の間）を含み、ヘテロ接合（３０，３１）がＩＩＩ−Ｖ族材料とＳｉＧｅの間に存在し、前記ヘテロ接合は、前記電流が前記ヘテロ接合を通過するように配置されており、前記ヘテロ接合（３０，３１）は、前記ゲート誘電体（２）または前記ゲート電極と交差するように配向している。 （もっと読む）

【課題】薄いチャネルを有する薄膜トランジスタを形成する。
【解決手段】絶縁層６上にソース・ドレイン材料膜１２を形成した後、絶縁層６に達する開口部１３をソース・ドレイン材料膜１２に形成する。次いで、開口部１３内の絶縁層６およびソース・ドレイン材料膜１２上に、所望の膜厚のチャネル４およびゲート絶縁膜５を順に形成した後、ゲート絶縁膜５上であって開口部１３内を埋め込むゲート材料膜１４を形成する。次いで、ゲート材料膜１４上にキャップ膜７を形成し、ゲート材料膜１４からなるゲート１を形成する。次いで、ソース・ドレイン材料膜１２上にマスク層を形成する。次いで、ゲート１をキャップ膜７で保護しながらマスク層で保護されていないソース・ドレイン材料膜１２を除去し、ゲート１の両側にソース・ドレイン材料膜１２を残す。一方のソース・ドレイン材料膜１２がソース２、他方の前記ソース・ドレイン材料膜１２がドレイン３となる。 （もっと読む）

応力増強ＭＯＳトランジスタ（３０）およびその作製方法を提供する。第１の表面（３７）を有する半導体層（３８）を含むセミコンダクタ・オン・インシュレータ構造（３６）が提供される。歪み誘起エピタキシャル層（５０）が、前記第１の表面（３７）上にわたってブランケット堆積され、次いで、前記第１の表面（３７）上を覆うソース領域（５１）およびドレイン領域（５２）を作成するために使用されうる。
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【課題】 リンでドープされたシリコンと炭素を含有するエピタキシャル層を形成する方法を提供する。
【解決手段】 圧力は、堆積中１００トール以上に維持される。方法は、置換型炭素を含む膜の形成を生じさせる。特定の実施形態は、半導体デバイス、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおけるエピタキシャル層の形成と処理に関する。 （もっと読む）