トランジスタのチャネル領域における移動度の増大を実現する方法及び装置が提示される。一の実施形態では、チャネル領域（１８）は２軸応力が発生する基板の上に形成される。ソース領域（３０）及びドレイン領域（３２）は基板の上に形成される。ソース領域及びドレイン領域は１軸応力を２軸応力発生チャネル領域に追加する形で発生させるように作用する。１軸応力及び２軸応力はＰチャネルトランジスタに関しては共に圧縮応力であり、そしてＮチャネルトランジスタに関しては共に引っ張り応力である。その結果、キャリア移動度が短チャネルトランジスタ及び長チャネルトランジスタの両方に関して増加する。両方のタイプのトランジスタを同じ集積回路に搭載することができる。
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【課題】ＰＭＯＳＦＥＴにおいて、ショートチャネル効果を抑制でき、より短いゲート長での動作を確保できる半導体装置及びその製造方法を提供することである。
【解決手段】半導体基板に形成されたｎウエル領域とｎウェル領域上に形成されたゲート電極と、ゲート電極の両端部のｎウェルの表面層に形成された一対のボロン含有拡散領域と、ボロン含有拡散領域と同等もしくはより深く、かつ、ゲート電極下においてボロン含有拡散領域と同等もしくはより広い、フッ素、窒素、または炭素からなる群から選択される少なくともいずれかの一の拡散抑制元素を拡散した拡散抑制元素拡散領域と、ボロン含有拡散領域より深く、かつ、横方向端部がボロン含有拡散領域の横方向端部よりゲート電極端から離れた位置にあるｐ型の不純物拡散領域とを有する半導体装置である。 （もっと読む）

【課題】素子の電流駆動力を向上させ、ショットチャンネル効果を改善させることができる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、Ｓｉ−エピ層20,120を食刻して下部の埋込絶縁膜50,200を露出させ、一側のＬＤＤ40,180領域から他側のＬＤＤ領域40,180まで互いに平行して延長される開口部140を１つ以上形成し、ゲート電極がＳｉ−エピ層20,120の表面を取り囲むようにした。 （もっと読む）

【課題】画素駆動回路を構成する薄膜トランジスタのキャリアの移動速度の増大と、１画素用駆動回路内の薄膜トランジスタの閾値電圧Ｖ_ｔｈのばらつきの抑制とを図る画素駆動回路を含む電子回路装置、画素表示装置及び前記電子回路の製造方法を提供すること。
【解決手段】絶縁基板上に設けられた非単結晶半導体膜と、この非単結晶半導体膜に設けられた複数個の結晶化半導体領域（５４）と、この各結晶化半導体領域内に少なくともチャネル領域（Ｃｈ１，ＣＨ２，Ｃｈ３，Ｃｈ４）が設けられた複数個の薄膜トランジスタとを具備し、少なくとも１個の薄膜トランジスタのソース領域および／又はドレイン領域（Ｓ１，Ｓ２，Ｄ３，Ｄ４）の一部は結晶化半導体領域（５４）からはみ出して配置されている。 （もっと読む）

【課題】半導体層のソース／ドレイン領域の全部または一部分とキャパシターの第１電極をＭＩＣ結晶化法で結晶化して、半導体層のチャネル領域全部をＭＩＬＣ結晶化法で結晶化された薄膜トランジスタ及びキャパシターの半導体素子及びその製造方法を提供する。
【解決手段】その製造方法は、薄膜トランジスタの半導体層とキャパシターの第１電極を非晶質シリコンで形成した後、ＭＩＣおよびＭＩＬＣ結晶化法で結晶化して、薄膜トランジスタのゲート電極及びキャパシターの第２電極を同じ物質で形成することによって簡単な工程で薄膜トランジスタとキャパシターを同時に形成することができるだけでなく、各素子に適合な結晶化法で結晶化することによって、低い温度及び短い時間に結晶化を進行して基板が収縮したり曲がる現象が発生しないだけでなく、薄膜トランジスタの半導体層の特性とキャパシターの特性が優秀であるという効果がある。 （もっと読む）

【課題】 ジャンクション領域にシード又は結晶粒境界が形成されないように、キャッピング層をパターニングして結晶化することにより、薄膜トランジスターの素子特性を向上させて均一な値を得ることができる薄膜トランジスター及びその製造方法を提供する。
【解決手段】 本発明による薄膜トランジスターの製造方法は、基板上に非晶質シリコン層を形成する段階と、前記非晶質シリコン層を結晶化してパターニングして半導体層パターンを形成段階と、前記半導体層パターン上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にゲート電極を形成する段階と、を含み、前記半導体層パターン内にはシード又は結晶粒境界が存在するが、ジャンクション領域にはシード又は結晶粒境界が存在しないことを特徴とする。 （もっと読む）

セミコンダクタ・オン・インシュレータ半導体装置は金属又はシリサイド・ソース・コンタクト領域及びドレイン・コンタクト領域（３８、４０）、活性化ソース領域及びドレイン領域（３０、３２）並びに本体領域（３４）を有する。構造体は二重ゲートＳＯＩ構造体又は完全空乏型（ＦＤ）ＳＯＩ構造体でよい。スペーサ（２８）を使用し、半導体層の全厚みをコンタクト領域で完全に置き換えるプロセスを用いてシャープな海面と低抵抗とが達成される。
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ダイアモンド状のカーボンチャネルを有する電界効果トランジスタの製造方法、及び該製造方法により製造されるトランジスタ。
前記電界効果トランジスタは、ゲート絶縁膜（３）によりチャネル（７）から分離されたゲート電極（５）により制御されるチャネル（７）により接続されるソース（１０）及びドレイン（１１）を含む。前記チャネル（７）はダイアモンド状のカーボン層により形成される。前記トランジスタの製造方法は、続いて、ダイアモンド状のカーボン層を基板上（２）に堆積させ、ゲート絶縁層（３）を堆積させ、そして、少なくとも１つの導電層（４）を堆積させることを含む。前記導電層（４）は前記ゲート電極（５）からエッチングされる。次に、側面の絶縁膜（６）を形成するために、前記ゲート電極（５）の側面に絶縁材料が堆積される。次に、前記ゲート絶縁層（３）がエッチングされ、そして、前記ダイアモンド状のカーボン層がチャネル（７）の輪郭を描くようにエッチングされる。次に、前記ソース（１０）を形成するための半導体材料、及び前記ドレイン（１１）を形成するための半導体材料がチャネル（７）の両側に堆積される。
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本発明は、半導体装置（１０５）及びこの装置の製造方法に関する。本発明の好ましい実施例は、シリコン半導体基板（１１０）、酸化膜層（１１５）及び活性層（１２０）を含む半導体装置（１０５）である。活性層では、絶縁領域（１２５）及び活性領域（１２７）が形成された。活性領域（１２７）は、ソース（１８０）、ドレイン（１８２）及び基体（１６８）を含む。ソース（１８０）及びドレイン（１８２）は、ソースエクステンション（１８４）及びドレインエクステンション（１８６）も含む。活性層（１２０）はゲート（１７０）を有する。ゲート（１７０）の両側にＬ字型側壁スペーサが位置する。ソース（１８０）及びドレイン（１８２）は、シリサイド領域（１９０、１９２）も含む。これらの領域の特徴は、側壁（１３６、１３８）の下に位置されたエクステンション（１９４、１９６）を有することである。これらのエクステンション（１９４、１９６）は、半導体装置（１０５）の性能を著しく改善するように、ソース（１９４）及びドレイン（１９６）の直列抵抗を大きく低減する。
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半導体・オン・インシュレータ・トランジスタ４５が、バルクのシリコン基板１２から形成される。活性領域は基板１２上に画定され、単結晶である酸素リッチ型シリコン層は活性領域の頂部面に形成される。この酸素リッチ型シリコン層の上に、シリコンのエピタキシャル層が成長する。シリコンのエピタキシャル層が形成された後に、酸素リッチ型シリコン層が、該エピタキシャル層の少なくとも一部を単結晶シリコンとして残した状態にてシリコン酸化物２４に変換される。これは、高温水蒸気をエピタキシャル層に適用することにより実施される。得られたものがトランジスタ４５を形成するのに有用なシリコン・オン・インシュレータ構造体１０であり、該トランジスタにおいて、ゲート誘電体２６が残りの単結晶シリコン上に存在し、該ゲート２８はゲート誘電体２６上に存在し、かつ、ゲート２８の下側にある残りの単結晶シリコン内にチャネル３６が存在する。
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【課題】 ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を有する集積回路を提供することにある。
【解決手段】 第１の歪みは、ＮＦＥＴではなくＰＦＥＴのみのソースおよびドレイン領域内に配置されたシリコン・ゲルマニウムなどの格子不整合半導体層を介してＮＦＥＴではなくＰＦＥＴのチャネル領域に加えられる。ＰＦＥＴおよびＮＦＥＴを形成するプロセスが提供される。ＰＦＥＴのソースおよびドレイン領域になるためのエリア内にトレンチがエッチングされ、それに隣接するＰＦＥＴのチャネル領域に歪みを加えるために、格子不整合シリコン・ゲルマニウム層をそこにエピタキシャル成長させる。シリコン・ゲルマニウム層の上にシリコンの層を成長させ、シリコンの層からサリサイドを形成して、低抵抗ソースおよびドレイン領域を提供することができる。 （もっと読む）

集積回路での使用に適した歪み半導体デバイスおよび歪み半導体デバイスの製造方法。半導体−オン−インシュレータ基板からメサ分離構造が形成される。このメサ分離構造にゲート構造が形成される。このゲート構造は、ゲート絶縁材料に配置されたゲートと、対向する２組の側壁を有する。ゲート構造の対向する第１の組の側壁に隣接するメサ分離構造の一部に、半導体材料が選択的に成長され、ドープが行われる。ドープされた半導体材料がシリサイド化されて、絶縁材料によって保護される。ゲートがシリサイド化され、このシリサイドが、対向する第２の組の側壁を覆っており、チャネル領域に応力を付与する。
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