【課題】選択エピタキシャル成長技術を利用し、ソース・ドレイン間のチャネル領域に十分な歪みを与え、かつ、短チャネル効果を抑制することのできる半導体装置を提供する。
【解決手段】半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極と離間して形成されたソース・ドレイン領域と、前記ゲート電極と前記ソース・ドレイン領域との間に、前記ソース・ドレイン領域よりも浅く形成されたソース・ドレイン・エクステンション領域と、を備え、前記ソース・ドレイン領域および前記ソース・ドレイン・エクステンション領域は、ＳｉＧｅ膜またはＳｉＣ膜が埋め込まれた構造を有することを特徴とする半導体装置。 （もっと読む）

半導体の製造方法は、埋め込み酸化物（ＢＯＸ）層（１０２）の上のエッチング停止層（ＥＳＬ）（１０９）と、ＥＳＬの上の活性半導体層（１０５）とを形成することを含む。活性半導体層の上にゲート電極（１１２）が形成される。ＥＳＬを露出するために、活性半導体層のソース／ドレイン領域のエッチングが行われる。ＥＳＬ上にソース／ドレイン・ストレッサが（１３０）形成される。ＥＳＬでは、ソース／ドレイン・ストレッサによってトランジスタチャネル（１１５）に応力が加えられる。ＥＳＬの形成には、約約３０ｎｍ以下の厚さを有するシリコンゲルマニウムＥＳＬをエピタキシャル成長させることが含まれ得る。好適には、ＥＳＬのエッチングレートに対する活性半導体層のエッチングレートの比は１０：１を超える。ソース／ドレイン領域をエッチングするために、約７５℃の温度まで加熱されたＮＨ_４ＯＨ：Ｈ_２Ｏ溶液を用いてウェットエッチングが行われ得る。ＥＳＬは、第１の百分率のゲルマニウムを有するシリコンゲルマニウムであってもよい。ソース／ドレイン・ストレッサは、Ｐ型トランジスタ用の第２の百分率のゲルマニウムを有するシリコンゲルマニウムであってもよく、ｎ型トランジスタ用のシリコン炭素であってもよい。
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半導体形成プロセスでは、絶縁構造（１０６）をトランジスタ領域の横方向のいずれの側にも形成し、ゲート構造（１１０）をトランジスタ領域の上に形成し、ソース／ドレイン領域（１０７）を除去してソース／ドレインリセス（１２０）を形成し、絶縁構造の一部分を除去して絶縁膜後退構造（１２６）を形成し、そしてソース／ドレインリセスに、エピタキシャル成長半導体のようなソース／ドレインストレッサを充填する。ソース／ドレインリセスの下側表面は、絶縁膜後退構造の上側表面よりも約１０〜３０ｎｍだけ深いことが好ましい。ソース／ドレインリセスへの充填を行なう前に、または後に絶縁膜後退構造を形成する。次に、ＩＬＤストレッサ（１４０）を、ＩＬＤストレッサがソース／ドレイン構造の側壁に隣接するようにトランジスタ領域の上に堆積させることにより、ＩＬＤストレッサをソース／ドレインストレッサと組み合わせることができる。ＩＬＤストレッサは、圧縮応力または引っ張り応力を与える窒化シリコンであることが好ましく、そしてソース／ドレイン構造はシリコンゲルマニウムまたはシリコン炭素であることが好ましい。
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ハロ領域（２０６、３０６）の一部を除去することにより、あるいは、再成長した半導体材料（２１８、３１８）に基づいて続いて形成される延長領域（２０９Ａ）内にハロ領域（２０６）を形成しないようにすることで、しきい値のロールオフ挙動が非常に改善される。
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【課題】不純物による汚染を抑制することを可能としつつ、絶縁層上に配置された半導体
層を形成する。
【解決手段】ゲート電極７の側壁に配置されたサイドウォール１０を燐ガラスまたはシリ
コンナイトライドにて形成するとともに、ゲート電極７およびサイドウォール１０をマス
クとして、不純物を単結晶半導体層３内にイオン注入することにより、サイドウォール１
０の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層１１ａ、
１１ｂを形成するとともに、ソース／ドレイン層１１ａ、１１ｂが形成された単結晶半導
体層３をアモルファス化し、ソース／ドレイン層１１ａ、１１ｂの熱処理を行うことによ
り、ソース／ドレイン層１１ａ、１１ｂを多結晶化する。 （もっと読む）

【課題】選択エピタキシャル成長技術を利用し、かつ、接合リーク電流を発生させることなくシリサイド化することのできる半導体装置およびその製造方法を提供する。
【解決手段】複数のトランジスタを有する半導体基板と、前記複数のトランジスタを分離する素子分離領域を備え、前記トランジスタのソース・ドレイン領域は、エピタキシャル層を有し、前記エピタキシャル層表面近傍にシリサイド層が平面的に形成され、前記シリサイド層が前記素子分離領域に接していることを特徴とする半導体装置。 （もっと読む）

【課題】 ファセットに起因した特性の悪化を防止することが可能な半導体装置を提供する。
【解決手段】 素子分離領域１２と、素子分離領域によって規定された半導体素子領域１１であって、チャネル形成部１１ａと、素子分離領域とチャネル形成部との間に形成された凹部とを有する半導体素子領域１１と、凹部に形成されたエピタキシャル半導体部１９と、を備え、半導体素子領域は、素子分離領域とエピタキシャル半導体部との間に壁部１１ｂを有する。 （もっと読む）

【課題】浅い接合領域上に、低抵抗で均一なニッケルモノシリサイド層を形成する。
【解決手段】絶縁膜およびシリコン領域が形成されたシリコン基板上に金属ニッケル膜を、前記絶縁膜およびシリコン領域を覆うように形成し、前記シリコン基板を熱処理し、前記シリコン領域表面および前記金属ニッケル膜の表面に、組成が主としてＮｉ₂Ｓｉで表される第１のニッケルシリサイド層を形成し、前記第１のニッケルシリサイド層形成工程の後、前記金属ニッケル膜をウェットエッチング処理により除去し、前記第１のニッケルシリサイド層を、シランガス中における熱処理により、ニッケルモノシリサイド（ＮｉＳｉ）を主とする第２のニッケルシリサイド層に変換する。 （もっと読む）

【課題】性能を向上出来る半導体装置及びその製造方法を提供すること。
【解決手段】第１半導体層１０上に設けられ、前記第１半導体層１０よりも酸化速度の遅いｎ型の第２半導体層１１と、前記第２半導体層１１内に互いに離隔して設けられ、前記第２半導体層１１表面から前記第１半導体層１０内部に達する深さを有するｐ型の第３半導体層１２と、隣接する前記第３半導体層１２間の前記第２半導体層１１上にゲート絶縁膜１３を介在して設けられたゲート電極１４とを具備し、前記第２半導体層１１の格子定数は前記第３半導体層１２の格子定数よりも小さい。 （もっと読む）

【課題】 高いキャリア移動度を有する新規かつ改善された半導体構造およびその製造方法を提供する。
【解決手段】 移動度の向上に関して性能が改善された、（１１０）面上に形成された半導体（例えば相補型金属酸化膜半導体（ＣＭＯＳ））構造は、単一の引張応力ライナ、圧縮応力のかかった浅いトレンチ分離（ＳＴＩ）領域、および引張応力埋め込みウェルの少なくとも１つを含み、これを（１１０）基板とともに用いて、ｎＦＥＴおよびｐＦＥＴの双方のキャリア移動度を向上させる。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、動作領域にＳｉ／ＳｉＣのヘテロ接合を用い、ＳｉＣに依ってｎチャネル・トランジスタ及びｐチャネル・トランジスタそれぞれに好適な歪みを印加できるようにして超高速の半導体装置を実現しようとする。
【解決手段】 半導体装置に含まれるｎチャネル絶縁ゲート型ＦＥＴに於いては、Ｓｉ層１上に形成されたＳｉＣ層２と、ＳｉＣ層２上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、Ｓｉ層１上に形成されたＳｉＣ層２のうちソース領域５及びドレイン領域６を覆う部分の上に形成されてＳｉに比較して格子定数が小さく且つＳｉＣに近い格子定数をもつ物質で構成された層、即ち、３Ｃ−ＳｉＣ層８とを備える。 （もっと読む）

炭素ドープされたエピタキシャル半導体薄膜（３０）の堆積方法であって、露出した単結晶物質（２０）を有するパターニングされた基板（１０）を収容するプロセスチャンバ（１２２）内を、約７００ｔｏｒｒより高い圧力に維持するステップを含む。前記方法はさらに、プロセスチャンバ（１２２）に、シリコンソースガスのフローを供給するステップを含む。前記シリコンソースガスはジクロロシランを含む。前記方法はさらに、プロセスチャンバ（１２２）に、炭素前駆物質（１３２）のフローを供給するステップを含む。前記方法はさらに、露出した単結晶物質（２０）上に、炭素ドープされたエピタキシャル半導体薄膜（３０）を選択的に堆積するステップを含む。 （もっと読む）

【課題】 ドーピング領域における電子およびホールの移動度が高い半導体構造およびその製造方法を提供する。
【解決手段】 構造およびこれを形成する方法。半導体構造は、（ａ）上部基板面を有する基板と、（ｂ）上部基板面上のチャネル領域と、（ｃ）上部基板面上のゲート誘電体領域と、（ｄ）上部基板面上のゲート電極領域と、を含む。チャネル領域は、ゲート誘電体領域によってゲート電極領域から電気的に分離している。また、半導体構造は、上部基板面上の第１および第２のソース／ドレイン領域を含む。チャネル領域は、第１および第２のソース／ドレイン領域間に配置されている。チャネル領域およびゲート誘電体領域は、上部基板面に実質的に垂直である界面を介して互いに直接物理的に接触している。第１および第２のソース／ドレイン領域の各々は、チャネル領域における格子定数または間隙とは異なる格子定数または間隙を有する結晶材料を含む。 （もっと読む）

【課題】複数のフィンＦＥＴデバイスを含む半導体構造を形成する方法を提供すること。
【解決手段】具体的には本発明は、複数のフィンＦＥＴデバイスを含む半導体構造を形成する方法であって、長方形のパターンを形成して相対的に細いフィンを画定する際に、これを横切るマスクを、化学的酸化物除去（ＣＯＲ）プロセスとともに使用する方法を提供する。この方法はさらに、シリコンを含む選択的な材料の使用によって隣接するフィンどうしを合併させるステップを含む。本発明はさらに、本発明の方法を利用して形成された半導体構造に関する。 （もっと読む）

【課題】コンタクト構造の煩雑化を抑制しつつ、コンタクト抵抗を低減させる。
【解決手段】エピタキシャル成長により、単結晶半導体層７ａ、７ｂをＬＤＤ層５ａ、５ｂ上に選択的に形成し、層間絶縁膜９および単結晶半導体層７ａ、７ｂをそれぞれ介してソース層８ａおよびドレイン層８ｂをそれぞれ露出させる開口部１０ａ、１０ｂを形成した後、バリアメタル膜１１ａ、１１ｂをそれぞれ介して埋め込まれたプラグ１２ａ、１２ｂを開口部１０ａ、１０ｂ内にそれぞれ形成する。 （もっと読む）

【課題】応力を調整し、性能向上を図った半導体装置、およびその製造法を提供すること。
【解決手段】ゲート電極１０４は、半導体基板（バルクシリコン基板、ＳＯＩ層など）１０２から電気的に絶縁されている。第１側壁スペーサ１１０がゲート電極１０４の側壁に沿って形成される。上記犠牲側壁スペーサが第１側壁スペーサ１１０と隣接するように形成される。上記犠牲側壁スペーサおよび第１側壁スペーサ１１０は半導体基板１０２を覆っている。平坦化層は、該平坦化層の一部が上記犠牲側壁スペーサと隣接するように、半導体基板１０２を覆って形成されている。上記犠牲側壁スペーサが取り除かれ、エッチングによって半導体基板１０２内にくぼみが形成される。実質的に、上記くぼみは第１側壁スペーサ１１０と上記平坦化層の一部との間に配置されている。半導体材料（ＳｉＧｅ、ＳｉＣなど）１１６は上記くぼみに堆積される。 （もっと読む）

【課題】電気光学装置に用いるインバータ回路に関する。
【解決手段】インバータのＮチャネル型薄膜トランジスタは、チャネル領域と、複数のＮ型の不純物領域が設けられた半導体層と、前記半導体層上に設けられたゲイト絶縁膜と、前記ゲイト絶縁膜上に設けられ、かつ前記Ｎ型の不純物の少なくとも１つと重なっているゲイト電極とを有する。またインバータ回路のＰチャネル型薄膜トランジスタは、チャネル領域と、複数のＰ型の不純物領域が設けられた半導体層と、前記半導体層上に設けられたゲイト絶縁膜と、前記ゲイト絶縁膜上に設けられたゲイト電極と、を有する。 （もっと読む）

【課題】 曲げによる応力が加わった場合においても、トランジスタの特性の変動を抑制できるようにする。
【解決手段】 電界効果型トランジスタ上には、電界効果型トランジスタに引っ張り応力Ｆ１´を印加するゲートキャップ膜１５が形成され、ゲートキャップ膜１５に起因する応力は、半導体基板１１の折り曲げによってトランジスタに印加される応力よりも大きくする。
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ＰＭＯＳトランジスタ（１１０、２１０）に歪み半導体層（１１７、２１７）を形成することで、対応の圧縮歪みチャネル領域（１１１Ａ）が得られる一方で、他方では、ＮＭＯＳトランジスタ（１２０、２２０）の対応の歪みが緩和され得る。ＮＭＯＳトランジスタ（１２０、２２０）中のシリコン／ゲルマニウムのバンドギャップが低減することで生じる接触抵抗の低下により、全体的なパフォーマンスゲインが実現される。ここでは、特に、一部空乏型ＳＯＩデバイスでは、ＰＭＯＳトランジスタ（１１０、２１０）とＮＭＯＳトランジスタ（１２０、２２０）のシリコン／ゲルマニウム層（１１７、１２７、２１７、２２７）によって生成される漏れ電流の増加に起因して、有害なフローティングボディ効果もまた低減される。
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【課題】より高い電子（又は正孔）の移動度を有するＴＦＴを製造することができる薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置を提供すること。
【解決手段】横方向に結晶成長された半導体薄膜４ａにソース領域Ｓ、チャネル領域Ｃ、およびドレイン領域Ｄを有し、前記チャネル領域Ｃ上部にゲート絶縁膜１１およびゲート電極１２を有する薄膜トランジスタ１であって、前記ドレイン領域Ｄの前記チャネル領域Ｃ側のドレイン端１０は前記結晶成長の終了位置８付近に位置するように形成する。 （もっと読む）