電界効果トランジスタ素子およびその製造方法
【課題】改善した能力を備えた、ＭＯＳＦＥＴやＨＥＭＴなどの半導体トランジスタ素子を提供する。
【解決手段】本発明に係る半導体トランジスタ素子は、トランジスタがオンしたとき、電流をトランジスタに通すために、キャリアが移動できるチャネル層を含むチャネルエリア（１）と、チャネル層に対して電流を供給するために、チャネル層と接触したソースエリア（４）およびドレインエリア（５）と、ゲート電極（３）とを備え、好ましくは、ゲート電極とチャネル層との間にゲート誘電体（２）が設けられ、前記チャネル層はＩＩＩ−Ｖ族材料からなり、前記ソースエリアおよびドレインエリアはＳｉＧｅ（ＳｉｘＧｅ１−ｘ、ｘは０と１００％の間）を含み、ヘテロ接合（３０，３１）がＩＩＩ−Ｖ族材料とＳｉＧｅの間に存在し、前記ヘテロ接合は、前記電流が前記ヘテロ接合を通過するように配置されており、前記ヘテロ接合（３０，３１）は、前記ゲート誘電体（２）または前記ゲート電極と交差するように配向している。
【解決手段】本発明に係る半導体トランジスタ素子は、トランジスタがオンしたとき、電流をトランジスタに通すために、キャリアが移動できるチャネル層を含むチャネルエリア（１）と、チャネル層に対して電流を供給するために、チャネル層と接触したソースエリア（４）およびドレインエリア（５）と、ゲート電極（３）とを備え、好ましくは、ゲート電極とチャネル層との間にゲート誘電体（２）が設けられ、前記チャネル層はＩＩＩ−Ｖ族材料からなり、前記ソースエリアおよびドレインエリアはＳｉＧｅ（ＳｉｘＧｅ１−ｘ、ｘは０と１００％の間）を含み、ヘテロ接合（３０，３１）がＩＩＩ−Ｖ族材料とＳｉＧｅの間に存在し、前記ヘテロ接合は、前記電流が前記ヘテロ接合を通過するように配置されており、前記ヘテロ接合（３０，３１）は、前記ゲート誘電体（２）または前記ゲート電極と交差するように配向している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、改善した能力を備えた素子を作成するために、ＩＩＩ−Ｖ族材料（例えば、ＧａＡｓ）などの半導体材料、好ましくは高バンドギャップ（＞１ｅＶ）を有するＩＩＩ−Ｖ族材料やＧｅを用いて、例えば、金属−酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）や高電子移動度トランジスタ（ＨＥＭＴ）などの半導体トランジスタ素子を製造するための方法に関する。
【背景技術】
【０００２】
Ｇｅ，ＳｉｘＧｅ１−ｘ，ＧａＡｓ等のＩＩＩ−Ｖ族材料は、半導体素子の製造で知られている。これらの材料は、キャリア（電子または正孔）の移動度の点で優れた特性を有しており、改善したＦＥＴ素子の製造に好適である。
【０００３】
しかしながら、特に、ＣＭＯＳ技術でのＩＩＩ−Ｖ族材料の使用に関連した多くの課題がある。例えば、ＧａＡｓのイオン注入(implantation)は、ＧａＡｓエリアのイオン衝撃(bombardment)の後に欠陥をアニール除去する困難さによって、やさしい操作ではない。他の課題は、ＩＩＩ−Ｖ族材料のコンタクトである。ＧａＡｓおよび他の類似の材料では、低抵抗のコンタクトを得ることが困難であり、複雑な金属被覆(metallization)手法を用いる必要がある。
【０００４】
文献（米国特許第５０３６３７４号）は、ＭＯＳＦＥＴ素子でのＩＩＩ−Ｖ族材料やＧｅの使用に関連した課題、主として、チャネル層に高品質の誘電体を設ける困難さに関連した課題に着目している。ＭＯＳＦＥＴは、ＧａＡｓ中のチャネル、ソースおよびドレインを備え、チャネルと誘電体の間の単結晶Ｓｉ薄膜を備えたものが提案されている。１つの実施形態は、Ｓｉのソースエリアおよびドレインエリアと組み合せたＧａＡｓやＧｅのチャネルを提案しているが、該チャネルは、有機金属化学気相成長法（ＭＯＣＶＤ）または分子層エピタキシー（ＭＬＥ）によって、前記ソースエリアおよびドレインエリアを備えたＳｉ基板の上面に作成されている。
【０００５】
文献（特開昭６２−２６６８７３号）は、ＨＥＭＴ素子に関するもので、Ｇｅ層がＡｌＧａＡｓ電子供給層への入射光を阻止するために用いられる。Ｇｅ層は、ＡｌＧａＡｓ層の上側部分および下側部分に設けられる。上記文献では、ヘテロ接合が水平に配向しており、ゲート誘電体とヘテロ接合との間の間隔(spacing)により、素子の動作中に、ゲートがヘテロ接合エネルギー障壁特性を制御できる程度に制限している。
【０００６】
【特許文献１】米国特許第５０３６３７４号明細書
【特許文献２】特開昭６２−２６６８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上述した課題の解決法を提供する、例えば、ＭＯＳＦＥＴやＨＥＭＴなどの半導体トランジスタ素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、添付の請求項に記載したような素子および方法に関する。本発明の素子および方法の好ましい実施形態は、独立請求項と１つ又はそれ以上の従属請求項の組合せで開示されている。
【０００９】
本発明は、半導体の内部またはその上に、特に、フィールドエリア（フィールド酸化物／誘電体エリア）によって区切られた、基板のいわゆる「アクティブエリア」の内部またはその上に作製されたソースエリアおよびドレインエリアを備えた、半導体トランジスタ素子に関する。
【００１０】
本発明は、チャネルエリアを備えた半導体トランジスタ素子に関するものであり、前記チャネルエリアは、トランジスタがオンしたとき、電流をトランジスタに通すために、キャリアが移動できるチャネル層と、
チャネル層に対して電流を供給するために、チャネル層と接触したソースエリアおよびドレインエリアとを備え、
前記チャネル層はＩＩＩ−Ｖ族材料からなり、前記ソースエリアおよびドレインエリアはＳｉｘＧｅ１−ｘ（ｘは０と１００％の間）を含み、
ヘテロ接合がＩＩＩ−Ｖ族材料とＳｉｘＧｅ１−ｘの間に存在し、前記ヘテロ接合は、前記電流が前記ヘテロ接合を通過するように配置されている。
【００１１】
第１実施形態によれば、前記エリアは基板中に設けられ、前記基板は、前記ＩＩＩ−Ｖ族材料の上部層を備え、２つの開口が前記上部層に存在しており、前記開口は、ＳｉＧｅで充填されて、前記ソースエリアおよびドレインエリアを形成している。
【００１２】
第２実施形態によれば、前記エリアは基板中に設けられ、前記基板は、ＳｉｘＧｅ１−ｘの上部層を備え、開口が前記上部層に存在しており、前記開口は、ＩＩＩ−Ｖ族材料で充填されて、前記チャネルエリアを形成している。
【００１３】
前記ＩＩＩ−Ｖ族材料は、ＧａＡｓ，ＡｌＰ，ＧａＰ，ＡｌＡｓ，ＩｎＧａＮＡｓ，ＩｎＧａＡｓ，ＩｎＰおよびＡｌＳｂからなるグループから選択してもよい。
【００１４】
前記ソースエリア及び／又はドレインエリアは、金属ゲルマニウム化物及び／又は金属シリサイドからなるコンタクト部を設けてもよい。
【００１５】
前記素子は、ＭＯＳＦＥＴまたはＨＥＭＴであってもよい。
【００１６】
本発明は、同様に、本発明に係る素子を製造する方法に関するものであり、前記方法は、ＩＩＩ−Ｖ族材料からなる上部層を有する基板を用意する工程と、
フォトリソグラフ技術によって、ＩＩＩ−Ｖ族層に２つの空洞をエッチバックで作成して、前記空洞間にチャネルエリアを形成する工程と、
前記空洞をＳｉＧｅで充填して、チャネルエリアと接触するソースエリアおよびドレインエリアを形成する工程とを含む。
【００１７】
第２実施形態によれば、本発明の素子を製造する方法は、
ＳｉＧｅからなる上部層を有する基板を用意する工程と、
チャネルエリアを形成するために、フォトリソグラフ技術によってＳｉＧｅ層に空洞をエッチバックで作成する工程と、
前記空洞をＩＩＩ−Ｖ族材料で充填して、チャネルエリアを形成する工程とを含む。
【００１８】
上記において、「ＩＩＩ−Ｖ族基板」、「ＳｉＧｅ基板」とは、こうした材料で作製した基板、またはこうした材料の上部層を含む基板とすることができる。
【００１９】
一実施形態によれば、ｘは１００％より小さい。他の実施形態によれば、ｘは、それぞれ９０％，８０％，７０％より小さい。
【００２０】
該素子は、同様に、ゲート電極、好ましくは、ゲート電極とチャネル層との間に設けられたゲート誘電体を備える。本発明によれば、ヘテロ接合は、ゲート誘電体またはゲート電極（ゲート誘電体が存在していない場合）と交差、即ち、物理的に接触するように配向している。本発明によれば、前記ヘテロ接合は、該エリアが設けられる基板面に対して平行でなく、前記面は基板の表面によって規定され、即ち、基板を水平に向けたとき、ヘテロ接合は水平でない。
【００２１】
上記特徴を得るために、２つの実施形態がある。
【００２２】
・基板がＩＩＩ−Ｖ族材料の上部層を含み、２つの開口が前記上部層に存在しており、前記開口がＳｉＧｅで充填され、前記ソースエリアおよびドレインエリアを形成している。換言すると、ＩＩＩ−Ｖ族基板の上側層は、２つのＳｉＧｅ領域を含み、これがソースエリアおよびドレインエリアを形成する。ＳｉＧｅ領域は、所定の深さを有し（即ち、基板中に埋め込まれている）、ＩＩＩ−Ｖ族材料に対して側方で隣接している。
【００２３】
・あるいは、基板がＳｉＧｅの上部層を含み、開口が前記上部層に存在しており、前記開口がＩＩＩ−Ｖ族材料で充填され、前記チャネルエリアを形成している。換言すると、ＳｉＧｅ基板の上側層は、ＩＩＩ−Ｖ族材料からなる領域を含み、前記領域はチャネルエリアを形成している。ＩＩＩ−Ｖ族領域は、所定の深さを有し（即ち、基板中に埋め込まれている）、ＳｉＧｅに対して側方で隣接している。
【発明を実施するための最良の形態】
【００２４】
本発明は、半導体トランジスタ素子に関し、例えば、図１と図２に示すようなＭＯＳＦＥＴなどに関する。図面は、１つの素子が構築されたアクティブエリアのみを示している。フィールドエリアが、各図面で示す素子を取り囲んでいると理解すべきである。本発明に係るＭＯＳＦＥＴは、典型的な構成要素、即ち、ゲート誘電体２およびゲート電極３の下に配置された、チャネル１と称される第１半導体エリアを備える。チャネル１は、それぞれソースエリアおよびドレインエリアと称される２つの半導体エリア４，５の間に位置する。スペーサ６は、通常、ゲート３の片側に存在している。ＭＯＳＦＥＴの場合、図面に示すように、実際のチャネルは、チャネルエリア１の上部層（本願の内容では「チャネル層」と称する）と誘電体２の間の界面である。
【００２５】
本発明によれば、少なくともチャネルエリアのチャネル層はＩＩＩ−Ｖ族材料、例えば、ＧａＡｓからなり、一方、ソースエリアおよびドレインエリアはＳｉＧｅを含み、ヘテロ接合（３０，３１）がＩＩＩ−Ｖ族材料とＳｉＧｅの間の境界エリアの各々に形成されている。前記ヘテロ接合は、チャネルを流れる電流が前記ヘテロ接合を通過するように配置されている。
【００２６】
ＨＥＭＴ素子において、その構造は、図１と図２に示したものと類似しているが、チャネルエリア１は、２つのアクティブ層で挟まれた導電層中に２次元電子ガスを得るように設計された、幾つかの層で構築されている。ＨＥＭＴ素子では、誘電体層２は必ずしも存在していない。本発明に係るＨＥＭＴ素子において、前記アクティブ層の少なくとも１つ（チャネル層）がＩＩＩ−Ｖ族材料からなり、一方、ソースエリアおよびドレインエリアはＳｉＧｅを含み、ヘテロ接合がＩＩＩ−Ｖ族材料とＳｉＧｅの間の境界エリアの各々に形成されている。前記ヘテロ接合は、チャネルを流れる電流が前記ヘテロ接合を通過するように配置されている。
【００２７】
本発明に係る何れの素子は、ＳｉＧｅとＩＩＩ−Ｖ族材料の間にあるヘテロ接合の存在によって特徴付けられ、前記ヘテロ接合は、チャネルを流れる電流が前記ヘテロ接合を通過するように配置されている。
【００２８】
本発明によれば、上述したヘテロ接合は、基板面に対して平行でない（即ち、ヘテロ接合は、添付図面において水平でない）。図面に示す実施形態によれば、ヘテロ接合は、垂直に配向している。本発明によれば、ヘテロ接合は、ゲート誘電体２またはゲート電極３（例えば、ＨＥＭＴなどで、ゲート誘電体が存在していない場合）と交差、即ち、物理的に接触するように配向している。この特徴は、ゲートに対してヘテロ接合の近い接近を確保し、ヘテロ接合の障壁特性に関してゲートによる最適な制御を達成する。ゲートは、ヘテロ接合の両側に渡って延びており、両側からヘテロ接合のエネルギー障壁を介したトンネル現象を制御する。
【００２９】
用語「ＳｉＧｅ」（シリコン−ゲルマニウム）は、本願の内容において、ＳｉｘＧｅ１−ｘ（ｘは０と１００％の間）として理解すべきである。ｘは、変化するＳｉとＧｅの濃度を持つ材料の範囲であり、純粋Ｓｉおよび純粋Ｇｅである限界を含む。これは、「ＳｉＧｅ」が半導体技術の当業者によって一般に解釈されている手法である。適切な場合には、完全な表現「ＳｉｘＧｅ１−ｘ」を使用し、それ以外は単に「ＳｉＧｅ」としている。好ましい実施形態は、いろいろなの範囲（それぞれｘ＜１００％，＜９０％，＜８０％，＜７０％）で純粋Ｓｉの使用を除外している。
【００３０】
第１実施形態によれば、図１に示すように、本発明の素子は、ＩＩＩ−Ｖ族材料の基板１０を備え、開口、即ち、空洞１１，１２が、例えば、エッチングによって生成されている。前記開口はＳｉＧｅで充填されて、ソースエリアおよびドレインエリア４，５を形成している。換言すると、ＩＩＩ−Ｖ族基板の上側層は、２つのＳｉＧｅ領域を含み、ソースエリアおよびドレインエリア４，５を形成している。ＳｉＧｅ領域は、所定の深さを有し、チャネルエリアのＩＩＩ−Ｖ族材料に対して側方で隣接している。
【００３１】
第２実施形態によれば、図２に示すように、素子は、ＳｉＧｅの基板１３を備え、開口、即ち、空洞１４が、例えば、エッチングによって生成されている。前記開口はＩＩＩ−Ｖ族材料、例えば、ＧａＡｓで充填されて、チャネルエリア１を形成している。換言すると、ＳｉＧｅ基板の上側層は、ＩＩＩ−Ｖ族材料からなる領域を含み、前記領域はチャネルエリア１を形成している。ＩＩＩ−Ｖ族領域は、所定の深さを有し、ソースエリアおよびドレインエリアのＳｉＧｅに対して側方で隣接している。
【００３２】
両方の場合、最終結果物は、ＭＯＳＦＥＴ（またはＨＥＭＴ、図６）であり、ＩＩＩ−Ｖ族のチャネル１と、ＳｉＧｅのソースエリアおよびドレインエリア４，５を備える。両方の実施形態では、ソースエリアおよびドレインエリアをドーピングする困難さが、もはや存在していない。ＳｉＧｅは、イオン注入(implantation)またはその場(in-situ)ドーピングの技術によって、容易にドーピング可能であるためである。さらに、ＳｉＧｅは、種々の金属被覆(metallization)手法を用いて、容易にコンタクトをとることができる。
【００３３】
ゲルマニウム化(germanidation)及び／又はシリサイド化(silicidation)がＳｉＧｅ領域上で使用可能であり（例えば、ゲルマニウム化ニッケル−ＮｉＧｅを形成することにより）、前記ソースエリアおよびドレインエリアにおいて、ある領域を形成する。この領域は、金属ゲルマニウム化物及び／又は金属シリサイドからなり、前記領域はソースおよびドレインのコンタクトを容易にする。
【００３４】
ある実施形態によれば、実施形態１，２のように、ＳｉＧｅにおいてソースエリアおよびドレインエリアを、好ましくは、純粋Ｇｅで生成した後、金属、例えば、Ｎｉの層が基板上に成膜され、その結果、ＮｉＧｅの領域（２０，２１）が基板の表面近くに形成される。図３を参照。
【００３５】
ＮｉＧｅの形成は、好ましくは、Ｎｉの連続層を基板全体に成膜して、ＮｉＧｅがＧｅ領域上で形成されることによって生ずる。その後、残りの領域にある未反応Ｎｉが、エッチング工程によって除去される。このタイプのＮｉＧｅエリアの自己整合(self-aligned)製造は、先行技術で知られている。他のタイプの金属を使用してもよく、ＳｉｘＧｅ１−ｘエリアにおいて種々のＳｉとＧｅの濃度を備えたソース／ドレインエリアの組合せで、例えば、Ｐｔ，Ｐｔ，Ｃｏ，Ｎｉなどの金属と半導体材料ＳｉｘＧｅ１−ｘの合金によって金属性領域を形成する。ｘが０と１００％の間で、境界値を除外する場合、混合したゲルマニウム化物／シリサイド化合物が、成膜した金属とともに形成されることになる。
【００３６】
チャネルエリア１に用いられるＩＩＩ−Ｖ族材料は、好ましくは、ＧａＡｓ，ＡｌＰ，ＧａＰ，ＡｌＡｓ，ＩｎＧａＮＡｓ，ＩｎＧａＡｓ，ＩｎＰ，ＡｌＳｂからなるリストから選択される。これらの材料は、１ｅＶを超えるバンドギャップを有する（図４）。ＩＩＩ−Ｖ族材料は、これらの元素の混合物とすることも可能である。チャネル材料は、同様に、低いバンドギャップ（即ち、＜１ｅＶ）を持つＩＩＩ−Ｖ族材料とすることができるが、好ましい場合ではない。
【００３７】
ソースおよびドレイン４，５の材料はＳｉＧｅであり、実際には、上述したようなＳｉｘＧｅ１−ｘ（ｘは０と１００％の間）である。
【００３８】
ＳｉＧｅおよびＩＩＩ−Ｖ族材料によって形成されたヘテロ接合は、ゲルマニウムおよびＧａＡｓの場合、これらの材料の伝導バンド端に沿ってバンドアライメントを有するようになり、これらの接合をｎＭＯＳ応用に理想的に適したものにする。他のＩＩＩ−Ｖ族材料も類似の特性を有することができ、あるいは、バンドアライメントがこれらの材料の価電子バンド端で生ずる場合、ｐＭＯＳに使用してもよい。
【００３９】
好ましい実施形態では、ＩＩＩ−Ｖ族材料およびソース／ドレイン材料は、実質的に同じ格子定数を有する。従って、理想の組合せは、図４のグラフから導出できるように、ＧａＡｓ／ＧｅまたはＡｌＡｓ／Ｇｅである。基板１０，１３は、バルク結晶のＧａＡｓ基板またはＳｉＧｅ基板とすることができ、あるいは、他の基板、例えば、シリコンウエハなどへの堆積(deposition)または層トランスファー技術によって成膜されたＧａＡｓ層またはＳｉＧｅ層とすることができる。
【００４０】
こうした基板は知られており、例えば、ゲルマニウム・オン・インシュレータ（ＧＯＩ）では、誘電体層の上にある結晶ゲルマニウム層がＩＩＩ−Ｖ族材料の層を成長するために存在しており、あるいは、シリコン・オン・インシュレータでは、誘電体層の上にある結晶シリコン層が、ＩＩＩ−Ｖ族材料の層が形成可能であるシリコン／ゲルマニウム層およびゲルマニウム層を成長するために存在している。
【００４１】
図５は、第１実施形態に係るＭＯＳＦＥＴの具体的な実施形態を示すものであり、Ｓｉウエハ１００の上に、下記の構成を備える。
・Ｓｉとの界面近くでは低いＧｅ濃度を有し、反対側へ進むにつれてＧｅ濃度が大きくなり、上部でほぼ１００％のＧｅになる組成傾斜Ｓｉ／Ｇｅ層１０１。
・選択エピタキシーによって成長したＧｅ層１０２。
・Ｇｅ上の選択ＭＯＣＶＤによって成長した、例えば、ＧａＡｓまたはＧａｘＩｎ１−ｘＡｓなどのＩＩＩ−Ｖ族層１０３。
【００４２】
そして、層１０３は、図１の基板１０と同等になる。この層１０３の上には、例えば、ＧａＡｓのエッチングおよびＧａＡｓ上のＧｅのエピタキシャル成長によって、Ｇｅのソースおよびドレイン４，５が形成される。図５の素子は、ＧｅＯＩ基板（ゲルマニウム・オン・インシュレータ）の上に構築することも可能であり、これにより層１０２は誘電体層の上に形成される。
【００４３】
本発明の第１実施形態に係る素子を製造する方法は、下記の工程を含む。
【００４４】
・ＩＩＩ−Ｖ族材料からなる上部層を有する基板を用意する工程。これは、ＩＩＩ−Ｖ族ウエハ１０または、ＩＩＩ−Ｖ族層１０３が堆積したＳｉウエハ１００とすることができ、例えば、図５に示すように、ＳｉとＩＩＩ−Ｖ族層との間に他の層（１０１，１０２）があってもよい。
【００４５】
・フォトリソグラフ技術によって、ＩＩＩ−Ｖ族層に２つの空洞をエッチバックで作成して、前記空洞間にチャネルエリア１を形成する工程。
【００４６】
・好ましくは、選択堆積技術、例えば、エピタキシャル成長によって、前記空洞をＳｉＧｅで充填して、チャネルエリア１と接触するソースエリアおよびドレインエリア４，５を形成する工程。前記空洞にＳｉＧｅを選択的に形成するための他の技術が適用でき、例えば、均等な成長および、先行技術で知られたフォトリソグラフのパターニングおよびエッチング工程を用いたＳｉＧｅの空洞外除去による。
【００４７】
本発明の第２実施形態に係る素子を製造する方法は、下記の工程を含む。
【００４８】
・ＳｉＧｅからなる上部層を有する基板を用意する工程。これは、ＳｉＧｅウエハ１３または、ＳｉＧｅ層が堆積したＳｉウエハとすることができ、ＳｉとＳｉＧｅとの間に他の層があってもよい。
【００４９】
・チャネルエリア１を形成するために、フォトリソグラフ技術によってＩＩＩ−Ｖ族層に空洞１４をエッチバックで作成する工程。
【００５０】
・好ましくは、選択堆積技術、例えば、エピタキシャル成長によって、前記空洞をＩＩＩ−Ｖ族材料で充填して、チャネルエリア１を形成する工程。
【００５１】
両方の実施形態に係る方法の工程は、先行技術で知られた方法によって、ＳｉＧｅのソース領域およびドレイン領域にドーピングを施す工程と、ソースコンタクト、ドレインコンタクトおよびゲートコンタクトを作製する工程とが続く。
【００５２】
上述のように、本発明は、ＭＯＳＦＥＴに限定されない。他のタイプのトランジスタにおいても、ソースエリアおよびドレインエリアをＳｉＧｅに作製し、例えば、ＧａＡｓを用いて、非水平ヘテロ接合を形成することが可能である。これは、例えば、ＨＥＭＴトランジスタ（高電子移動度トランジスタ）の場合とすることができる。上述したように、ＨＥＭＴトランジスタにおいて、ＩＩＩ−Ｖ族層の構造は、ＭＯＳＦＥＴの場合と異なることになり、ＩＩＩ−Ｖ族材料の多重層を含むことになる。
【００５３】
こうしたＨＥＭＴ構造の例は、図６に示している。アクティブ層７０，８０がゲート電極３の下に存在している。少なくともチャネル層８０は、ＩＩＩ−Ｖ族層、例えば、ＧａＮ層である。層７０もまた、先行技術で知られているように、ＩＩＩ−Ｖ族、例えば、ＡｌＧａＮ層である。チャネルは、層７０，８０の間にある界面に形成される。もし層７０に対向した層８０に近接して第３の層が存在している場合、２次元キャリアガスがチャネル層８０に作成され、これによりソース４とドレイン５の間の導電経路を形成する。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施形態に係る素子を示す。
【図２】本発明の第２実施形態に係る素子を示す。
【図３】本発明の素子を示し、ソースエリアおよびドレインエリアは、ゲルマニウム化(germanidation)されている。
【図４】本発明の好ましい範囲に含まれるＩＩＩ−Ｖ族材料を表すグラフを示し、先行技術文献から引用している。
【図５】第１実施形態に係る素子の具体例を示す。
【図６】本発明に係るＨＥＭＴ素子の例を示す。
【技術分野】
【０００１】
本発明は、改善した能力を備えた素子を作成するために、ＩＩＩ−Ｖ族材料（例えば、ＧａＡｓ）などの半導体材料、好ましくは高バンドギャップ（＞１ｅＶ）を有するＩＩＩ−Ｖ族材料やＧｅを用いて、例えば、金属−酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）や高電子移動度トランジスタ（ＨＥＭＴ）などの半導体トランジスタ素子を製造するための方法に関する。
【背景技術】
【０００２】
Ｇｅ，ＳｉｘＧｅ１−ｘ，ＧａＡｓ等のＩＩＩ−Ｖ族材料は、半導体素子の製造で知られている。これらの材料は、キャリア（電子または正孔）の移動度の点で優れた特性を有しており、改善したＦＥＴ素子の製造に好適である。
【０００３】
しかしながら、特に、ＣＭＯＳ技術でのＩＩＩ−Ｖ族材料の使用に関連した多くの課題がある。例えば、ＧａＡｓのイオン注入(implantation)は、ＧａＡｓエリアのイオン衝撃(bombardment)の後に欠陥をアニール除去する困難さによって、やさしい操作ではない。他の課題は、ＩＩＩ−Ｖ族材料のコンタクトである。ＧａＡｓおよび他の類似の材料では、低抵抗のコンタクトを得ることが困難であり、複雑な金属被覆(metallization)手法を用いる必要がある。
【０００４】
文献（米国特許第５０３６３７４号）は、ＭＯＳＦＥＴ素子でのＩＩＩ−Ｖ族材料やＧｅの使用に関連した課題、主として、チャネル層に高品質の誘電体を設ける困難さに関連した課題に着目している。ＭＯＳＦＥＴは、ＧａＡｓ中のチャネル、ソースおよびドレインを備え、チャネルと誘電体の間の単結晶Ｓｉ薄膜を備えたものが提案されている。１つの実施形態は、Ｓｉのソースエリアおよびドレインエリアと組み合せたＧａＡｓやＧｅのチャネルを提案しているが、該チャネルは、有機金属化学気相成長法（ＭＯＣＶＤ）または分子層エピタキシー（ＭＬＥ）によって、前記ソースエリアおよびドレインエリアを備えたＳｉ基板の上面に作成されている。
【０００５】
文献（特開昭６２−２６６８７３号）は、ＨＥＭＴ素子に関するもので、Ｇｅ層がＡｌＧａＡｓ電子供給層への入射光を阻止するために用いられる。Ｇｅ層は、ＡｌＧａＡｓ層の上側部分および下側部分に設けられる。上記文献では、ヘテロ接合が水平に配向しており、ゲート誘電体とヘテロ接合との間の間隔(spacing)により、素子の動作中に、ゲートがヘテロ接合エネルギー障壁特性を制御できる程度に制限している。
【０００６】
【特許文献１】米国特許第５０３６３７４号明細書
【特許文献２】特開昭６２−２６６８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上述した課題の解決法を提供する、例えば、ＭＯＳＦＥＴやＨＥＭＴなどの半導体トランジスタ素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、添付の請求項に記載したような素子および方法に関する。本発明の素子および方法の好ましい実施形態は、独立請求項と１つ又はそれ以上の従属請求項の組合せで開示されている。
【０００９】
本発明は、半導体の内部またはその上に、特に、フィールドエリア（フィールド酸化物／誘電体エリア）によって区切られた、基板のいわゆる「アクティブエリア」の内部またはその上に作製されたソースエリアおよびドレインエリアを備えた、半導体トランジスタ素子に関する。
【００１０】
本発明は、チャネルエリアを備えた半導体トランジスタ素子に関するものであり、前記チャネルエリアは、トランジスタがオンしたとき、電流をトランジスタに通すために、キャリアが移動できるチャネル層と、
チャネル層に対して電流を供給するために、チャネル層と接触したソースエリアおよびドレインエリアとを備え、
前記チャネル層はＩＩＩ−Ｖ族材料からなり、前記ソースエリアおよびドレインエリアはＳｉｘＧｅ１−ｘ（ｘは０と１００％の間）を含み、
ヘテロ接合がＩＩＩ−Ｖ族材料とＳｉｘＧｅ１−ｘの間に存在し、前記ヘテロ接合は、前記電流が前記ヘテロ接合を通過するように配置されている。
【００１１】
第１実施形態によれば、前記エリアは基板中に設けられ、前記基板は、前記ＩＩＩ−Ｖ族材料の上部層を備え、２つの開口が前記上部層に存在しており、前記開口は、ＳｉＧｅで充填されて、前記ソースエリアおよびドレインエリアを形成している。
【００１２】
第２実施形態によれば、前記エリアは基板中に設けられ、前記基板は、ＳｉｘＧｅ１−ｘの上部層を備え、開口が前記上部層に存在しており、前記開口は、ＩＩＩ−Ｖ族材料で充填されて、前記チャネルエリアを形成している。
【００１３】
前記ＩＩＩ−Ｖ族材料は、ＧａＡｓ，ＡｌＰ，ＧａＰ，ＡｌＡｓ，ＩｎＧａＮＡｓ，ＩｎＧａＡｓ，ＩｎＰおよびＡｌＳｂからなるグループから選択してもよい。
【００１４】
前記ソースエリア及び／又はドレインエリアは、金属ゲルマニウム化物及び／又は金属シリサイドからなるコンタクト部を設けてもよい。
【００１５】
前記素子は、ＭＯＳＦＥＴまたはＨＥＭＴであってもよい。
【００１６】
本発明は、同様に、本発明に係る素子を製造する方法に関するものであり、前記方法は、ＩＩＩ−Ｖ族材料からなる上部層を有する基板を用意する工程と、
フォトリソグラフ技術によって、ＩＩＩ−Ｖ族層に２つの空洞をエッチバックで作成して、前記空洞間にチャネルエリアを形成する工程と、
前記空洞をＳｉＧｅで充填して、チャネルエリアと接触するソースエリアおよびドレインエリアを形成する工程とを含む。
【００１７】
第２実施形態によれば、本発明の素子を製造する方法は、
ＳｉＧｅからなる上部層を有する基板を用意する工程と、
チャネルエリアを形成するために、フォトリソグラフ技術によってＳｉＧｅ層に空洞をエッチバックで作成する工程と、
前記空洞をＩＩＩ−Ｖ族材料で充填して、チャネルエリアを形成する工程とを含む。
【００１８】
上記において、「ＩＩＩ−Ｖ族基板」、「ＳｉＧｅ基板」とは、こうした材料で作製した基板、またはこうした材料の上部層を含む基板とすることができる。
【００１９】
一実施形態によれば、ｘは１００％より小さい。他の実施形態によれば、ｘは、それぞれ９０％，８０％，７０％より小さい。
【００２０】
該素子は、同様に、ゲート電極、好ましくは、ゲート電極とチャネル層との間に設けられたゲート誘電体を備える。本発明によれば、ヘテロ接合は、ゲート誘電体またはゲート電極（ゲート誘電体が存在していない場合）と交差、即ち、物理的に接触するように配向している。本発明によれば、前記ヘテロ接合は、該エリアが設けられる基板面に対して平行でなく、前記面は基板の表面によって規定され、即ち、基板を水平に向けたとき、ヘテロ接合は水平でない。
【００２１】
上記特徴を得るために、２つの実施形態がある。
【００２２】
・基板がＩＩＩ−Ｖ族材料の上部層を含み、２つの開口が前記上部層に存在しており、前記開口がＳｉＧｅで充填され、前記ソースエリアおよびドレインエリアを形成している。換言すると、ＩＩＩ−Ｖ族基板の上側層は、２つのＳｉＧｅ領域を含み、これがソースエリアおよびドレインエリアを形成する。ＳｉＧｅ領域は、所定の深さを有し（即ち、基板中に埋め込まれている）、ＩＩＩ−Ｖ族材料に対して側方で隣接している。
【００２３】
・あるいは、基板がＳｉＧｅの上部層を含み、開口が前記上部層に存在しており、前記開口がＩＩＩ−Ｖ族材料で充填され、前記チャネルエリアを形成している。換言すると、ＳｉＧｅ基板の上側層は、ＩＩＩ−Ｖ族材料からなる領域を含み、前記領域はチャネルエリアを形成している。ＩＩＩ−Ｖ族領域は、所定の深さを有し（即ち、基板中に埋め込まれている）、ＳｉＧｅに対して側方で隣接している。
【発明を実施するための最良の形態】
【００２４】
本発明は、半導体トランジスタ素子に関し、例えば、図１と図２に示すようなＭＯＳＦＥＴなどに関する。図面は、１つの素子が構築されたアクティブエリアのみを示している。フィールドエリアが、各図面で示す素子を取り囲んでいると理解すべきである。本発明に係るＭＯＳＦＥＴは、典型的な構成要素、即ち、ゲート誘電体２およびゲート電極３の下に配置された、チャネル１と称される第１半導体エリアを備える。チャネル１は、それぞれソースエリアおよびドレインエリアと称される２つの半導体エリア４，５の間に位置する。スペーサ６は、通常、ゲート３の片側に存在している。ＭＯＳＦＥＴの場合、図面に示すように、実際のチャネルは、チャネルエリア１の上部層（本願の内容では「チャネル層」と称する）と誘電体２の間の界面である。
【００２５】
本発明によれば、少なくともチャネルエリアのチャネル層はＩＩＩ−Ｖ族材料、例えば、ＧａＡｓからなり、一方、ソースエリアおよびドレインエリアはＳｉＧｅを含み、ヘテロ接合（３０，３１）がＩＩＩ−Ｖ族材料とＳｉＧｅの間の境界エリアの各々に形成されている。前記ヘテロ接合は、チャネルを流れる電流が前記ヘテロ接合を通過するように配置されている。
【００２６】
ＨＥＭＴ素子において、その構造は、図１と図２に示したものと類似しているが、チャネルエリア１は、２つのアクティブ層で挟まれた導電層中に２次元電子ガスを得るように設計された、幾つかの層で構築されている。ＨＥＭＴ素子では、誘電体層２は必ずしも存在していない。本発明に係るＨＥＭＴ素子において、前記アクティブ層の少なくとも１つ（チャネル層）がＩＩＩ−Ｖ族材料からなり、一方、ソースエリアおよびドレインエリアはＳｉＧｅを含み、ヘテロ接合がＩＩＩ−Ｖ族材料とＳｉＧｅの間の境界エリアの各々に形成されている。前記ヘテロ接合は、チャネルを流れる電流が前記ヘテロ接合を通過するように配置されている。
【００２７】
本発明に係る何れの素子は、ＳｉＧｅとＩＩＩ−Ｖ族材料の間にあるヘテロ接合の存在によって特徴付けられ、前記ヘテロ接合は、チャネルを流れる電流が前記ヘテロ接合を通過するように配置されている。
【００２８】
本発明によれば、上述したヘテロ接合は、基板面に対して平行でない（即ち、ヘテロ接合は、添付図面において水平でない）。図面に示す実施形態によれば、ヘテロ接合は、垂直に配向している。本発明によれば、ヘテロ接合は、ゲート誘電体２またはゲート電極３（例えば、ＨＥＭＴなどで、ゲート誘電体が存在していない場合）と交差、即ち、物理的に接触するように配向している。この特徴は、ゲートに対してヘテロ接合の近い接近を確保し、ヘテロ接合の障壁特性に関してゲートによる最適な制御を達成する。ゲートは、ヘテロ接合の両側に渡って延びており、両側からヘテロ接合のエネルギー障壁を介したトンネル現象を制御する。
【００２９】
用語「ＳｉＧｅ」（シリコン−ゲルマニウム）は、本願の内容において、ＳｉｘＧｅ１−ｘ（ｘは０と１００％の間）として理解すべきである。ｘは、変化するＳｉとＧｅの濃度を持つ材料の範囲であり、純粋Ｓｉおよび純粋Ｇｅである限界を含む。これは、「ＳｉＧｅ」が半導体技術の当業者によって一般に解釈されている手法である。適切な場合には、完全な表現「ＳｉｘＧｅ１−ｘ」を使用し、それ以外は単に「ＳｉＧｅ」としている。好ましい実施形態は、いろいろなの範囲（それぞれｘ＜１００％，＜９０％，＜８０％，＜７０％）で純粋Ｓｉの使用を除外している。
【００３０】
第１実施形態によれば、図１に示すように、本発明の素子は、ＩＩＩ−Ｖ族材料の基板１０を備え、開口、即ち、空洞１１，１２が、例えば、エッチングによって生成されている。前記開口はＳｉＧｅで充填されて、ソースエリアおよびドレインエリア４，５を形成している。換言すると、ＩＩＩ−Ｖ族基板の上側層は、２つのＳｉＧｅ領域を含み、ソースエリアおよびドレインエリア４，５を形成している。ＳｉＧｅ領域は、所定の深さを有し、チャネルエリアのＩＩＩ−Ｖ族材料に対して側方で隣接している。
【００３１】
第２実施形態によれば、図２に示すように、素子は、ＳｉＧｅの基板１３を備え、開口、即ち、空洞１４が、例えば、エッチングによって生成されている。前記開口はＩＩＩ−Ｖ族材料、例えば、ＧａＡｓで充填されて、チャネルエリア１を形成している。換言すると、ＳｉＧｅ基板の上側層は、ＩＩＩ−Ｖ族材料からなる領域を含み、前記領域はチャネルエリア１を形成している。ＩＩＩ−Ｖ族領域は、所定の深さを有し、ソースエリアおよびドレインエリアのＳｉＧｅに対して側方で隣接している。
【００３２】
両方の場合、最終結果物は、ＭＯＳＦＥＴ（またはＨＥＭＴ、図６）であり、ＩＩＩ−Ｖ族のチャネル１と、ＳｉＧｅのソースエリアおよびドレインエリア４，５を備える。両方の実施形態では、ソースエリアおよびドレインエリアをドーピングする困難さが、もはや存在していない。ＳｉＧｅは、イオン注入(implantation)またはその場(in-situ)ドーピングの技術によって、容易にドーピング可能であるためである。さらに、ＳｉＧｅは、種々の金属被覆(metallization)手法を用いて、容易にコンタクトをとることができる。
【００３３】
ゲルマニウム化(germanidation)及び／又はシリサイド化(silicidation)がＳｉＧｅ領域上で使用可能であり（例えば、ゲルマニウム化ニッケル−ＮｉＧｅを形成することにより）、前記ソースエリアおよびドレインエリアにおいて、ある領域を形成する。この領域は、金属ゲルマニウム化物及び／又は金属シリサイドからなり、前記領域はソースおよびドレインのコンタクトを容易にする。
【００３４】
ある実施形態によれば、実施形態１，２のように、ＳｉＧｅにおいてソースエリアおよびドレインエリアを、好ましくは、純粋Ｇｅで生成した後、金属、例えば、Ｎｉの層が基板上に成膜され、その結果、ＮｉＧｅの領域（２０，２１）が基板の表面近くに形成される。図３を参照。
【００３５】
ＮｉＧｅの形成は、好ましくは、Ｎｉの連続層を基板全体に成膜して、ＮｉＧｅがＧｅ領域上で形成されることによって生ずる。その後、残りの領域にある未反応Ｎｉが、エッチング工程によって除去される。このタイプのＮｉＧｅエリアの自己整合(self-aligned)製造は、先行技術で知られている。他のタイプの金属を使用してもよく、ＳｉｘＧｅ１−ｘエリアにおいて種々のＳｉとＧｅの濃度を備えたソース／ドレインエリアの組合せで、例えば、Ｐｔ，Ｐｔ，Ｃｏ，Ｎｉなどの金属と半導体材料ＳｉｘＧｅ１−ｘの合金によって金属性領域を形成する。ｘが０と１００％の間で、境界値を除外する場合、混合したゲルマニウム化物／シリサイド化合物が、成膜した金属とともに形成されることになる。
【００３６】
チャネルエリア１に用いられるＩＩＩ−Ｖ族材料は、好ましくは、ＧａＡｓ，ＡｌＰ，ＧａＰ，ＡｌＡｓ，ＩｎＧａＮＡｓ，ＩｎＧａＡｓ，ＩｎＰ，ＡｌＳｂからなるリストから選択される。これらの材料は、１ｅＶを超えるバンドギャップを有する（図４）。ＩＩＩ−Ｖ族材料は、これらの元素の混合物とすることも可能である。チャネル材料は、同様に、低いバンドギャップ（即ち、＜１ｅＶ）を持つＩＩＩ−Ｖ族材料とすることができるが、好ましい場合ではない。
【００３７】
ソースおよびドレイン４，５の材料はＳｉＧｅであり、実際には、上述したようなＳｉｘＧｅ１−ｘ（ｘは０と１００％の間）である。
【００３８】
ＳｉＧｅおよびＩＩＩ−Ｖ族材料によって形成されたヘテロ接合は、ゲルマニウムおよびＧａＡｓの場合、これらの材料の伝導バンド端に沿ってバンドアライメントを有するようになり、これらの接合をｎＭＯＳ応用に理想的に適したものにする。他のＩＩＩ−Ｖ族材料も類似の特性を有することができ、あるいは、バンドアライメントがこれらの材料の価電子バンド端で生ずる場合、ｐＭＯＳに使用してもよい。
【００３９】
好ましい実施形態では、ＩＩＩ−Ｖ族材料およびソース／ドレイン材料は、実質的に同じ格子定数を有する。従って、理想の組合せは、図４のグラフから導出できるように、ＧａＡｓ／ＧｅまたはＡｌＡｓ／Ｇｅである。基板１０，１３は、バルク結晶のＧａＡｓ基板またはＳｉＧｅ基板とすることができ、あるいは、他の基板、例えば、シリコンウエハなどへの堆積(deposition)または層トランスファー技術によって成膜されたＧａＡｓ層またはＳｉＧｅ層とすることができる。
【００４０】
こうした基板は知られており、例えば、ゲルマニウム・オン・インシュレータ（ＧＯＩ）では、誘電体層の上にある結晶ゲルマニウム層がＩＩＩ−Ｖ族材料の層を成長するために存在しており、あるいは、シリコン・オン・インシュレータでは、誘電体層の上にある結晶シリコン層が、ＩＩＩ−Ｖ族材料の層が形成可能であるシリコン／ゲルマニウム層およびゲルマニウム層を成長するために存在している。
【００４１】
図５は、第１実施形態に係るＭＯＳＦＥＴの具体的な実施形態を示すものであり、Ｓｉウエハ１００の上に、下記の構成を備える。
・Ｓｉとの界面近くでは低いＧｅ濃度を有し、反対側へ進むにつれてＧｅ濃度が大きくなり、上部でほぼ１００％のＧｅになる組成傾斜Ｓｉ／Ｇｅ層１０１。
・選択エピタキシーによって成長したＧｅ層１０２。
・Ｇｅ上の選択ＭＯＣＶＤによって成長した、例えば、ＧａＡｓまたはＧａｘＩｎ１−ｘＡｓなどのＩＩＩ−Ｖ族層１０３。
【００４２】
そして、層１０３は、図１の基板１０と同等になる。この層１０３の上には、例えば、ＧａＡｓのエッチングおよびＧａＡｓ上のＧｅのエピタキシャル成長によって、Ｇｅのソースおよびドレイン４，５が形成される。図５の素子は、ＧｅＯＩ基板（ゲルマニウム・オン・インシュレータ）の上に構築することも可能であり、これにより層１０２は誘電体層の上に形成される。
【００４３】
本発明の第１実施形態に係る素子を製造する方法は、下記の工程を含む。
【００４４】
・ＩＩＩ−Ｖ族材料からなる上部層を有する基板を用意する工程。これは、ＩＩＩ−Ｖ族ウエハ１０または、ＩＩＩ−Ｖ族層１０３が堆積したＳｉウエハ１００とすることができ、例えば、図５に示すように、ＳｉとＩＩＩ−Ｖ族層との間に他の層（１０１，１０２）があってもよい。
【００４５】
・フォトリソグラフ技術によって、ＩＩＩ−Ｖ族層に２つの空洞をエッチバックで作成して、前記空洞間にチャネルエリア１を形成する工程。
【００４６】
・好ましくは、選択堆積技術、例えば、エピタキシャル成長によって、前記空洞をＳｉＧｅで充填して、チャネルエリア１と接触するソースエリアおよびドレインエリア４，５を形成する工程。前記空洞にＳｉＧｅを選択的に形成するための他の技術が適用でき、例えば、均等な成長および、先行技術で知られたフォトリソグラフのパターニングおよびエッチング工程を用いたＳｉＧｅの空洞外除去による。
【００４７】
本発明の第２実施形態に係る素子を製造する方法は、下記の工程を含む。
【００４８】
・ＳｉＧｅからなる上部層を有する基板を用意する工程。これは、ＳｉＧｅウエハ１３または、ＳｉＧｅ層が堆積したＳｉウエハとすることができ、ＳｉとＳｉＧｅとの間に他の層があってもよい。
【００４９】
・チャネルエリア１を形成するために、フォトリソグラフ技術によってＩＩＩ−Ｖ族層に空洞１４をエッチバックで作成する工程。
【００５０】
・好ましくは、選択堆積技術、例えば、エピタキシャル成長によって、前記空洞をＩＩＩ−Ｖ族材料で充填して、チャネルエリア１を形成する工程。
【００５１】
両方の実施形態に係る方法の工程は、先行技術で知られた方法によって、ＳｉＧｅのソース領域およびドレイン領域にドーピングを施す工程と、ソースコンタクト、ドレインコンタクトおよびゲートコンタクトを作製する工程とが続く。
【００５２】
上述のように、本発明は、ＭＯＳＦＥＴに限定されない。他のタイプのトランジスタにおいても、ソースエリアおよびドレインエリアをＳｉＧｅに作製し、例えば、ＧａＡｓを用いて、非水平ヘテロ接合を形成することが可能である。これは、例えば、ＨＥＭＴトランジスタ（高電子移動度トランジスタ）の場合とすることができる。上述したように、ＨＥＭＴトランジスタにおいて、ＩＩＩ−Ｖ族層の構造は、ＭＯＳＦＥＴの場合と異なることになり、ＩＩＩ−Ｖ族材料の多重層を含むことになる。
【００５３】
こうしたＨＥＭＴ構造の例は、図６に示している。アクティブ層７０，８０がゲート電極３の下に存在している。少なくともチャネル層８０は、ＩＩＩ−Ｖ族層、例えば、ＧａＮ層である。層７０もまた、先行技術で知られているように、ＩＩＩ−Ｖ族、例えば、ＡｌＧａＮ層である。チャネルは、層７０，８０の間にある界面に形成される。もし層７０に対向した層８０に近接して第３の層が存在している場合、２次元キャリアガスがチャネル層８０に作成され、これによりソース４とドレイン５の間の導電経路を形成する。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施形態に係る素子を示す。
【図２】本発明の第２実施形態に係る素子を示す。
【図３】本発明の素子を示し、ソースエリアおよびドレインエリアは、ゲルマニウム化(germanidation)されている。
【図４】本発明の好ましい範囲に含まれるＩＩＩ−Ｖ族材料を表すグラフを示し、先行技術文献から引用している。
【図５】第１実施形態に係る素子の具体例を示す。
【図６】本発明に係るＨＥＭＴ素子の例を示す。
【特許請求の範囲】
【請求項１】
トランジスタがオンしたとき、電流をトランジスタに通すために、キャリアが移動できるチャネル層を含むチャネルエリア（１）と、
チャネル層に対して電流を供給するために、チャネル層と接触したソースエリア（４）およびドレインエリア（５）と、
ゲート電極（３）とを備え、好ましくは、ゲート電極とチャネル層との間にゲート誘電体（２）が設けられ、
前記チャネル層はＩＩＩ−Ｖ族材料からなり、前記ソースエリアおよびドレインエリアはＳｉＧｅ（ＳｉｘＧｅ１−ｘ、ｘは０と１００％の間）を含み、
ヘテロ接合（３０，３１）がＩＩＩ−Ｖ族材料とＳｉＧｅの間に存在し、前記ヘテロ接合は、前記電流が前記ヘテロ接合を通過するように配置されており、
前記ヘテロ接合（３０，３１）は、前記ゲート誘電体（２）または前記ゲート電極と交差するように配向している半導体トランジスタ素子。
【請求項２】
前記基板は、前記ＩＩＩ−Ｖ族材料の上部層（１０）を備え、２つの開口（１１，１２）が前記上部層に存在しており、前記開口は、ＳｉＧｅで充填されて、前記ソースエリアおよびドレインエリア（４，５）を形成するようにした請求項１記載の素子。
【請求項３】
前記基板は、ＳｉＧｅの上部層（１３）を備え、開口（１４）が前記上部層に存在しており、前記開口は、ＩＩＩ−Ｖ族材料で充填されて、前記チャネルエリア（１）を形成するようにした請求項１記載の素子。
【請求項４】
前記ＩＩＩ−Ｖ族材料は、ＧａＡｓ，ＡｌＰ，ＧａＰ，ＡｌＡｓ，ＩｎＧａＮＡｓ，ＩｎＧａＡｓ，ＩｎＰおよびＡｌＳｂからなるグループから選択される請求項１〜３のいずれかに記載の素子。
【請求項５】
前記ソースエリア及び／又はドレインエリアは、金属ゲルマニウム化物及び／又は金属シリサイドからなるコンタクト部（２０，２１）が設けられた請求項１〜４のいずれかに記載の素子。
【請求項６】
前記素子は、ＭＯＳＦＥＴである請求項１〜５のいずれかに記載の素子。
【請求項７】
前記素子は、ＨＥＭＴである請求項１〜５のいずれかに記載の素子。
【請求項８】
請求項２記載の素子を製造する方法であって、
ＩＩＩ−Ｖ族材料からなる上部層（１０）を有する基板を用意する工程と、
フォトリソグラフ技術によって、ＩＩＩ−Ｖ族層に２つの空洞（１１，１２）をエッチバックで作成して、前記空洞間にチャネルエリア（１）を形成する工程と、
前記空洞をＳｉＧｅで充填して、チャネルエリア（１）と接触するソースエリアおよびドレインエリア（４，５）を形成する工程とを含む方法。
【請求項９】
請求項３記載の素子を製造する方法であって、
ＳｉＧｅからなる上部層を有する基板（１３）を用意する工程と、
チャネルエリア（１）を形成するために、フォトリソグラフ技術によってＳｉＧｅ層に空洞（１４）をエッチバックで作成する工程と、
前記空洞（１４）をＩＩＩ−Ｖ族材料で充填して、チャネルエリア（１）を形成する工程とを含む方法。
【請求項１０】
ｘは、１００％より小さい請求項１記載の素子。
【請求項１１】
ｘは、９０％より小さい請求項１記載の素子。
【請求項１２】
ｘは、８０％より小さい請求項１記載の素子。
【請求項１３】
ｘは、７０％より小さい請求項１記載の素子。
【請求項１】
トランジスタがオンしたとき、電流をトランジスタに通すために、キャリアが移動できるチャネル層を含むチャネルエリア（１）と、
チャネル層に対して電流を供給するために、チャネル層と接触したソースエリア（４）およびドレインエリア（５）と、
ゲート電極（３）とを備え、好ましくは、ゲート電極とチャネル層との間にゲート誘電体（２）が設けられ、
前記チャネル層はＩＩＩ−Ｖ族材料からなり、前記ソースエリアおよびドレインエリアはＳｉＧｅ（ＳｉｘＧｅ１−ｘ、ｘは０と１００％の間）を含み、
ヘテロ接合（３０，３１）がＩＩＩ−Ｖ族材料とＳｉＧｅの間に存在し、前記ヘテロ接合は、前記電流が前記ヘテロ接合を通過するように配置されており、
前記ヘテロ接合（３０，３１）は、前記ゲート誘電体（２）または前記ゲート電極と交差するように配向している半導体トランジスタ素子。
【請求項２】
前記基板は、前記ＩＩＩ−Ｖ族材料の上部層（１０）を備え、２つの開口（１１，１２）が前記上部層に存在しており、前記開口は、ＳｉＧｅで充填されて、前記ソースエリアおよびドレインエリア（４，５）を形成するようにした請求項１記載の素子。
【請求項３】
前記基板は、ＳｉＧｅの上部層（１３）を備え、開口（１４）が前記上部層に存在しており、前記開口は、ＩＩＩ−Ｖ族材料で充填されて、前記チャネルエリア（１）を形成するようにした請求項１記載の素子。
【請求項４】
前記ＩＩＩ−Ｖ族材料は、ＧａＡｓ，ＡｌＰ，ＧａＰ，ＡｌＡｓ，ＩｎＧａＮＡｓ，ＩｎＧａＡｓ，ＩｎＰおよびＡｌＳｂからなるグループから選択される請求項１〜３のいずれかに記載の素子。
【請求項５】
前記ソースエリア及び／又はドレインエリアは、金属ゲルマニウム化物及び／又は金属シリサイドからなるコンタクト部（２０，２１）が設けられた請求項１〜４のいずれかに記載の素子。
【請求項６】
前記素子は、ＭＯＳＦＥＴである請求項１〜５のいずれかに記載の素子。
【請求項７】
前記素子は、ＨＥＭＴである請求項１〜５のいずれかに記載の素子。
【請求項８】
請求項２記載の素子を製造する方法であって、
ＩＩＩ−Ｖ族材料からなる上部層（１０）を有する基板を用意する工程と、
フォトリソグラフ技術によって、ＩＩＩ−Ｖ族層に２つの空洞（１１，１２）をエッチバックで作成して、前記空洞間にチャネルエリア（１）を形成する工程と、
前記空洞をＳｉＧｅで充填して、チャネルエリア（１）と接触するソースエリアおよびドレインエリア（４，５）を形成する工程とを含む方法。
【請求項９】
請求項３記載の素子を製造する方法であって、
ＳｉＧｅからなる上部層を有する基板（１３）を用意する工程と、
チャネルエリア（１）を形成するために、フォトリソグラフ技術によってＳｉＧｅ層に空洞（１４）をエッチバックで作成する工程と、
前記空洞（１４）をＩＩＩ−Ｖ族材料で充填して、チャネルエリア（１）を形成する工程とを含む方法。
【請求項１０】
ｘは、１００％より小さい請求項１記載の素子。
【請求項１１】
ｘは、９０％より小さい請求項１記載の素子。
【請求項１２】
ｘは、８０％より小さい請求項１記載の素子。
【請求項１３】
ｘは、７０％より小さい請求項１記載の素子。
【図１】
【図２】
【図３】
【図６】
【図４】
【図５】
【図２】
【図３】
【図６】
【図４】
【図５】
【公開番号】特開２００８−１６０１３１（Ｐ２００８−１６０１３１Ａ）
【公開日】平成２０年７月１０日（２００８．７．１０）
【国際特許分類】
【外国語出願】
【出願番号】特願２００７−３３０４７７（Ｐ２００７−３３０４７７）
【出願日】平成１９年１２月２１日（２００７．１２．２１）
【出願人】（５９１０６０８９８）アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ (302)
【氏名又は名称原語表記】ＩＮＴＥＲＵＮＩＶＥＲＳＩＴＡＩＲ ＭＩＣＲＯ−ＥＬＥＫＴＲＯＮＩＣＡ ＣＥＮＴＲＵＭ ＶＺＷ
【Ｆターム（参考）】
【公開日】平成２０年７月１０日（２００８．７．１０）
【国際特許分類】
【出願番号】特願２００７−３３０４７７（Ｐ２００７−３３０４７７）
【出願日】平成１９年１２月２１日（２００７．１２．２１）
【出願人】（５９１０６０８９８）アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ (302)
【氏名又は名称原語表記】ＩＮＴＥＲＵＮＩＶＥＲＳＩＴＡＩＲ ＭＩＣＲＯ−ＥＬＥＫＴＲＯＮＩＣＡ ＣＥＮＴＲＵＭ ＶＺＷ
【Ｆターム（参考）】
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