渦巻状に巻かれた回路デバイスおよびその製造方法
基板上に回路層を形成することにより、渦巻状に巻かれた回路が生成される。この回路層の上および下に、任意の絶縁体層を配置することができる。この回路層は、メモリ、制御、または他の回路素子であることが考えられ、この回路層は、渦巻状に巻いて、高密度の渦巻状に巻かれたデバイスとなるように基板から解放される。回路層が解放される際に渦巻状に巻く動作を行なう、応力をかけた、渦巻状に巻く層が含まれ得る。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願のデータ
この出願は、米国特許法第１１９条（ｅ）に基づき、２００３年６月６日に出願された米国仮出願第６０／４７６，２００号（「’２００出願」）、および２００３年１２月２４日に出願された米国仮出願第６０／５３２，１７５号（「’１７５出願」）の優先権を主張する。これらの仮出願はいずれも、その全体が、ここに引用により援用される。
【０００２】
発明の背景
発明の分野
この発明は一般に、集積回路およびメモリ回路に向けられる。より特定的には、この発明は、渦巻状に巻かれた新規の回路デバイスおよびそれを製造するための方法に向けられる。
【背景技術】
【０００３】
関連技術の説明
情報時代の到来により、電子データ記憶装置に対する必要性が著しく高まっている。携帯型電子デバイス、たとえばデジタルカメラ、デジタルカムコーダ、ラップトップ、および他の同様の製品が広く普及している。このようなデバイスは、大きな記憶容量を有することが望まれることに加え、携帯がより容易であること、すなわち、可能な限り小型かつ軽量であることも望まれる。このようなデバイスは、高品質の画像、アプリケーション等を記憶するために、コンパクトで携帯可能でありかつ低電力のメモリを大量に必要とする。その結果、現行のメモリデバイスよりも多機能で小型かつ安価な改良型メモリデバイスが、実際に必要とされる。
【０００４】
加えて、航空宇宙技術等の先駆的な業界では、同じく小型かつ軽量の、より一層多機能な電子デバイスが必要とされる。さらに、航空および他の用途は、シールディングの増設を要することが考えられ、このことは、全体重量を実質的に増大させる。従来のメモリ回路は、このような用途には大きすぎて嵩が高いおそれがある。したがって、サイズ、速度、および機能の限度に挑む高密度メモリの技術が考案されている。したがって、新規の改良されたメモリデバイスが引続き必要とされ、サイズ、速度、および機能が改良された新規の回路デバイスが同様に必要とされる。
【発明の開示】
【課題を解決するための手段】
【０００５】
発明の概要
この発明は、先行技術に優る画期的な改良である。この発明の実施例によると、体積当りのデバイスの活性面積（active area）として規定される情報密度が、先行技術よりも約１０００〜１０，０００倍向上し得る。
【０００６】
この発明は、円筒形になるよう渦巻状に巻かれた（または「丸められた」）回路層と、それを製造するための方法とを含む。渦巻状に巻かれた回路は、従来の回路に比べ、極めて優れた体積特性および重量特性を有する。渦巻状に巻かれたデバイスおよびそれを作製するための方法の例示的な好ましい多数の実施例を以下に開示する。
【０００７】
この発明の一実施例に従い、渦巻状に巻かれた回路デバイスは、基板上に回路層を形成するステップと、回路層が渦巻状に巻くように回路層を解放するステップとを含むプロセスにより、生産される。
【０００８】
この発明の一実施例に従い、渦巻状に巻かれた回路デバイスを作製する方法を提供する。この方法は、基板上に回路層を形成するステップを含み、回路層は少なくとも１つの回路を含み、この方法はさらに、回路層が渦巻状に巻くように回路層を解放するステップを含む。
【０００９】
この発明の一実施例に従い、渦巻状に巻かれたメモリデバイスは、渦巻状に巻かれたメモリのシートを含み得る。このシートは、メモリ回路層、絶縁体層、渦巻状に巻く層、および外側接地絶縁体層を含み得る。
【００１０】
メモリ回路層は、従来のシリコン・オン・インシュレータ（ＳＯＩ）メモリであり得る。好ましくは、メモリ回路は薄型ＣＭＯＳのＳＯＩメモリである。さらに、メモリ回路層は、関連する回路素子、たとえば読出／書込アクセス回路素子（ドライバ等）を含み得る。絶縁体層は、好ましくはシリコン酸化物である。渦巻状に巻く層は、丸める動作／渦巻状に巻く動作を作製中に行なうように選択され、好ましくは、回路層と異なる温度−体積特性（すなわち、熱膨張係数（Coefficient of Thermal Expansion）（ＣＴＥ））を有する材料から選択される。好ましくは、応力をかけたシリコン窒化物が、渦巻状に巻く層としてシート内に含まれ得る。
【００１１】
シートのメモリ回路層は、シートのサイズに依存して、多数の単体のメモリ回路を含み得る。回路またはシートの縁端部上に電気コンタクトを形成して、メモリ回路のデータ検索、指令、および／または制御を提供することができる。電気コンタクトは、パッド、延長部、めっきを施した貫通コンタクト、または他の適切なコンタクトであり得る。延長部型の電気コンタクトは、より良好な接続性を提供するために、様々な長さを有し（すなわち、メモリ回路から様々な長さだけ延び）得る。一実施例によると、コンタクトがシートの一方端から他方端まで周辺部に沿って配置されるのに伴い、長さが徐々に大きくなるコンタクトが設けられ、それにより、シートが渦巻状に巻かれた時点でコンタクトがコイルの一方端または両端においてコンタクトグループのような同軸の角錐を形成するようにする。
【００１２】
この発明の好ましい一実施例に従い、シートは、金等の第１の接地絶縁体と、渦巻状に巻く窒化物層と、第１の酸化物層と、メモリ層と、第２の酸化物層と、第２の接地絶縁体層とを含む。好ましくは、シートは長さが約１０ｃｍであり、幅が５ｍｍであり、厚さが１０００〜１５００オングストロームである。所望の厚さを得るために、好ましくは薄型ＣＭＯＳ技術を用いてＳＯＩメモリ層を作製する。好ましくは、接地層は、厚さが７５オングストロームであり、酸化物層は、厚さが約１００オングストロームであり、窒化物層は、厚さが約３００オングストロームである。この好ましい構成により、睫毛または毛髪のサイズに近いデバイスにおいて、１ギガバイト以上のメモリ容量を提供することができる。
【００１３】
薄型のＸ−Ｙアドレス導体を用いること、および、金属（２５オングストロームの金等）で薄型のＸ−Ｙアドレス導体をさらに作製してＸ−Ｙ線の抵抗を容認可能な態様で低く保つことにより、従来のメモリの書込および読出の速度を維持することができる。
【００１４】
この発明の別の実施例に従い、渦巻状に巻かれたメモリデバイスを作製するための方法を提供する。この方法は、好ましくは、たとえば従来の方法により、メモリ回路、好ましくはＳＯＩメモリ回路をウェハ上に作製するステップを含む。メモリ回路上に多数の層が堆積され、これらの多数の層は、酸化物層、窒化物層、薄い金の層、犠牲層、およびボンディング酸化物層を含み得る。ウェハの上下を反転させて、同様にボンディング酸化物層を含み得る第２のウェハ上に接着する。組合せたウェハは、上面から酸化物絶縁層（現時
点ではメモリ回路層の上方に位置する）までエッチングおよび／または研削（すなわち平坦化）され得る。ＳＯＩメモリ回路の絶縁層上に、第２の薄い金の層が堆積され得る。次に、犠牲層が好ましくは一方端からアンダーカットされて、犠牲層よりも上方の層が渦巻状に巻き得るようにする。犠牲層は、任意の適切な手段によりアンダーカットされ得る。たとえば、デバイスが渦巻状に巻くことを可能にする速度で、ウェハをエッチング溶液に浸すことができる。
【００１５】
この発明の別の実施例に従い、１×１０２０ビット／（立方センチメートル×秒）以上の密度−速度の積を有する、渦巻状に巻かれたシリコン回路デバイスを提供する。
【００１６】
この発明のさまざまな実施例のさらに別の用途および利点を、図面を参照して以下に論じる。
【発明を実施するための最良の形態】
【００１７】
好ましい実施例の詳細な説明
標準的な平面の半導体処理技術では、トランジスタのゲート長、したがってデバイスの底面積を縮小することにより、情報密度が得られる。これにより、デバイスは、１００ｃｍ-1以下の活性面積／体積（表面積−体積比）のデバイス密度まで実装され得る。しかしながら、標準的な処理を用いると、デバイスの活性領域の深さが僅か数千オングストロームであるために、機械的な支持に必要とされる約１００μｍの基板厚が、ほぼ無駄な体積となってしまう。
【００１８】
この発明により、体積当りのデバイスの活性面積として規定される情報密度の約１０００〜１０，０００倍の情報密度が達成され得る。これは、ウェハの表面から活性領域の上層を除去すること、および、組込んで応力をかけた層に、数百回にわたってデバイスを自動的に渦巻状に巻かせて能動デバイスの体積密度を最大化することによって得られる。さらに、デバイスの実装は従来の平面デバイスとは実質的に異なるものの、デバイスを作製するための基本的な半導体プロセスおよび物理的な動作機構は同じである。したがって、デバイスの読出周波数の著しい損失を伴わずに、１０，０００倍の密度を達成することができる。先駆的なナノコイル（NanoCoil）技術により、０．１〜１μｓの読出周波数を得たままで、今日の１ＧＢに比べて１０ＴＢのメモリ容量が可能な、約２〜３ｃｍ3の、フラッシュメモリサイズの未来のカードを計画することが可能になるであろう。
【００１９】
図１は、この発明に従った、渦巻状に巻かれ得る（図２〜図３等を参照）例示的なメモリデバイスの側面図である。デバイス１００は、メモリ回路層１０２、渦巻状に巻く層１０４、および外側接地層１０６を含む。メモリ回路層１０２は、従来のメモリ回路素子を含み得、好ましくは薄型ＳＯＩのＭＯＳ技術である。渦巻状に巻く層１０４はデバイス内に含まれて、デバイスが渦巻状に巻くことを容易にし、好ましくは圧縮性のシリコン窒化物で構成される。接地層は、渦巻状に巻いた後の、層間のクロストークを防止し、好ましくは良好な導体、たとえば銅、金、またはアルミニウムを含む。接地層が用いられる場合、回路層と接地層との間に誘電性材料のバリア層を形成すべきである。さらに、窒化物が電荷を捕獲することが認識されているため、絶縁体は、窒化物層が回路層に与え得る影響を減じるのに有用であると考えられる。
【００２０】
例示的な薄型ＭＯＳメモリ回路技術は、その全内容がこの明細書において引用により援用される、「超低電力−遅延積ＮＮＮ／ＰＰＰ論理デバイス（Ultra-low Power-Delay Product NNN/PPP Logic Devices）」と題された、共有されかつ共著の米国特許第５，９６９，３８５号に記載されている。薄型ＭＯＳ技術の非限定的ないくつかの特徴には、最小のサブしきい値電流および最大の相互コンダクタンスのための１００＋オングストロームのＳｉ ＳＯＩ、予測可能な低しきい値および最小のゲートトンネリングのための蓄積モ
ード（Accumulation Mode）、最大の相互コンダクタンスのための１０〜１５オングストロームのゲート酸化物、および、最小のソース−ドレイン抵抗のためのＳｉＧｅアモルファス化抵抗(amorphization ohmics)が含まれ得る。
【００２１】
図１にデバイス１００の一部のみを示しているが、以下により詳細に述べるように、シートまたはストリップの形でウェハ上に回路素子を作製することができ（たとえば図２〜図３を参照）、その後、多数の様々な丸めるプロセスにより、この回路素子を渦巻状に巻くか、または丸める。したがって、この文書全体にわたり、「シート」としてデバイス１００を参照する。薄型ＭＯＳ技術により、この発明にとって実現可能な形状寸法と、適切なメモリシートの作製とが可能になる。しかしながら、この発明は、薄型ＭＯＳ技術に限定されるように意図されず、他の回路の設計が、この発明に従って渦巻状に巻かれ得ることを当業者は理解するであろう。さらに、この文書全体にわたってメモリ回路およびメモリシートを参照するが、この発明は単にメモリに限定されない。しかしながら、メモリ設計が単純かつ周知であることから、例示には有用である。
【００２２】
従来のメモリの書込および読出の速度は、薄型Ｘ−Ｙアドレス導体を用いることによって維持され得る。金属（２５オングストロームの金等）で薄型Ｘ−Ｙアドレス導体をさらに作製することにより、Ｘ−Ｙ線の抵抗を容認可能な態様で低く保つことができる。デバイスの極めて小さな体積を達成するために、緊密なコイルが望まれる。その結果、緊密な丸まりを得るために、極めて薄い絶縁体層が好ましくは使用され、このことは、低抵抗の必要性を一段と高める。薄い酸化物および薄い金属線は、従来の高速メモリとほとんど変わらないＲＣ読出／書込時定数を提供しつつも、メモリデバイスを巻いて緊密なコイルにする機能も実現する。
【００２３】
シート１００の層の各々は、シート１００の全体厚さが好ましくは約１０００オングストローム（Ａ）と１５００オングストローム（Ａ）との間であるように作製される。当然ながら、渦巻状に巻かれるメモリデバイスを、より大きくまたはより小さく製造して、所望の体積、速度、および機能を得ることができる。
【００２４】
図２は、この発明の一実施例に従った、メモリシート１００を渦巻状に巻く動作を示す。シート１００は、ウェハまたは基板２００上、および犠牲層２０２の上面上に作製される。図示されるように、犠牲層２０２が徐々に除去され、その間に、渦巻状に巻く層１０４は、メモリシート１００が渦巻状に巻くように強制する。好ましくは、渦巻状に巻く層１０４は圧縮状態にあり、メモリ層１０２は引張状態にある。シリコンＭＯＳ層１０２は、本来の渦巻状に巻く層の堆積温度から室温に至るまで、渦巻状に巻く層１０４とは異なる速度で冷却中に収縮して、シート１００が渦巻状に巻くように強制する。シート１００が完全に渦巻状に巻かれて実質的に円筒形になるまで、犠牲層２０２は徐々に除去され得る。以下により詳細に論じるように、デバイスはコイルの半径を調節するように作製され得る。
【００２５】
図３は、シート１００の上面図であり、シート１００は、各メモリ回路に取付けられた電気コンタクト（１００Ａ〜Ｅ）を含み得る。図示されるように、シート１００は、或る数（ｎ）の単体のメモリ回路を含み得、これらのメモリ回路の各々は、所望のメモリ性能に応じて適宜設計および作製される。各回路は、メモリ回路のデータ検索および指令／制御用に、ｎ個の電気コンタクト回路１００Ａ〜Ｅ（ｎ）を有し得る。ドライバ回路がシート１００上に含まれ得るか、または別個に作製され得る。
【００２６】
コンタクト回路１００Ａ〜Ｅ（この明細書では一般に「コンタクト」とも称する）が従来の態様で作製され得、異なる長さおよび幅を有し得、それにより、シート１００が渦巻状に巻かれたときに、より容易にアクセス可能となる。したがって、図示されるように、
上部のコンタクト回路Ａ〜Ｅはそれぞれ、徐々に短くかつ幅広くなっていく。その結果、シート１００が渦巻状に巻かれると、コンタクト回路Ａ〜Ｅは、便利な角錐型のコンタクト部３００を形成する。物理的なコンタクト（接触器）が各コンタクト回路から突出して示されるように側方コンタクトであってよく、または、他の物理的なコンタクト手段を用いてよいことに注目されたい。コンタクトは、接続のための公知の基準、たとえばＰＣＩ／ＣＩＡカードに対する基準に従って、間隔をあけて配置され得る。
【００２７】
図４は、図３に示す方式等のコンタクト方式を有する、渦巻状に巻かれた回路が、或る用途で使用されるために層状の回路基板４００内に挿入されることを示す。図３の例を用いると、層状の回路基板４００は、シート１００内の単体の各メモリ回路または複数のメモリ回路に対し、別個の回路層４００Ａ〜Ｅ（ｎ）（Ｅは図示せず）を含み得る。金のヒューズコンタクト４０２（分解組立図を参照）を用いて、各コンタクト回路３００Ａ〜Ｅに対して適切な電気コンタクトを設けることができる。他のコンタクト手段もまた企図される。
【００２８】
図５ａは、この発明の一実施例に従った、渦巻状に巻かれたメモリ回路を作製するための方法のフロー図である。この方法の各ステップを、図５ｂ〜図５ｇに示す。個々の層は、異なるパターンを用いて図示されており、これらのパターンは、図５ｈの凡例によっても識別される。この凡例は、この発明を限定するようには意図されず、例示的な材料を単に明示しているに過ぎない。まず（図５ｂ）ステップＳ５−１において、所望の通り、シリコンウェハ上にＳＯＩメモリ回路（５０４）が作製され、このＳＯＩメモリ回路は電気コンタクト（図示せず）を含み得る。ＳＯＩメモリ回路層（５０４）は、好ましくは、（約）１００オングストロームのシリコン酸化物層（５０２）上に（約）３５０オングストロームのシリコンメモリ回路を含む薄型ＭＯＳ技術である。ステップＳ５−２では、メモリ層５０４上に（約）１００オングストロームのシリコン酸化物層５０６が堆積されてから、（約）３００オングストロームの厚い窒化物の層（５０８）が渦巻状に巻く層として働くように高温で堆積され、この渦巻状に巻く層の上に、（約）７５オングストロームの厚さの薄い金の層（５１０）が堆積され、この薄い金の層の上に、（約）５００から１０００オングストロームの厚さの犠牲層（５１２）が堆積され、この犠牲層の上に、ボンディング酸化物層（５１４）が堆積される。結果的に得られるウェハを図５ｃに示す。
【００２９】
ステップＳ５−３では、図５ｄに示すようにウェハの上下を反転し、好ましくは、酸化物−酸化物接合によって別のウェハに接合する。ステップＳ５−４では、シリコン基板の上層が（たとえば機械的に）研磨され、図５ｅに示すように、メモリデバイスの酸化物層（５０２）までエッチングされる。ステップＳ５−５では、図５ｆに示すように、第１の薄い金の層と同じ厚さを有する第２の薄い金の層（５１６）が酸化物層（５０２）の表面上に堆積される。
【００３０】
渦巻状に巻く層の高い堆積温度と窒化物／シリコン層の最終的な動作温度との間の差により、渦巻状に巻く動作が生じると考えられる。なぜなら、窒化物層とデバイス／回路層との間に熱膨張係数（ＣＴＥ）の差が存在するためである（以下により詳細に論じる）。したがって、図５ｇに示すように、犠牲層がステップＳ５−６において一方端からアンダーカットされ、メモリデバイスが丸まるようにする。その結果、図５ｈに示すように、体積当りの高メモリ密度を有する、渦巻状に巻かれたメモリデバイスを提供することができる。
【００３１】
この明細書では、デバイスを渦巻状に巻くか、または丸める動作が、渦巻状に巻かれ、かつ、円筒形を取り得るデバイスを結果的に生じるものとして図示および説明されているが、この発明は、円筒型の形状に限定されるように意図されていない。渦巻状に巻くプロセスから他の形状寸法、たとえば矩形または八角形の形状寸法が生じ得ることが理解され
るであろう。したがって、この文書の全体に及ぶ、「渦巻状に巻く」または「渦巻状に巻かれる」ことに対する言及は、円筒形以外の形状寸法も包含するように意図される。
【００３２】
図５ｆにおいて、シートは約１０００オングストロームの厚さを有する。その結果、１ギガバイト（ＧＢ）のメモリデバイスが渦巻状に巻かれて、たとえば〜０．００００５立方センチメートルのメモリコイルとなり得る（図５ｉ参照）。渦巻状に巻かれたデバイスは、結果的に得られるその形状および体積により、先行技術に優る素晴らしい利点を有する。以下にさらに詳細に説明するように、さまざまな構成および技術を用いて、渦巻状に巻かれた複数のデバイスを組合せて１つのデバイスにし、超高密度メモリデバイスまたは集積回路を作製することができる。
【００３３】
犠牲層をアンダーカットして緊密なコイルを得るための多くの技術が企図される。犠牲層を除去して回路シート１００を渦巻状に巻くプロセスの一実施例は、一時的なテーパ状のエッチングシールドを追加して、一方端からの漸進的な犠牲エッチングを促すステップを含む。図６は、右から左にテーパされたエッチングシールド６００を有する２０ｃｍのメモリ回路シート１００を示す。犠牲層がアンダーカットされるのに伴い、エッチングシールド６００はシート１００の巻上げを制御して、狭い方の端部（右側端部）から厚い方の端部（左側端部）への渦巻状に巻く動作を生じ、回路シート１００の角部が丸まることを防止する。エッチングは、たとえば湿式エッチングまたは乾式エッチングであり得る。
【００３４】
エッチングシールドは、所望の効果を得るためにサイズおよび形状が調節され得る。たとえば、エッチングシールドは、或る一定の地点において丸まることを完全に防止するように設計され得、渦巻状に巻かれたメモリデバイスをウェハに保持する
実際に、犠牲層が必要とされないことが考えられ、回路層は他の手段によって解放され得る。たとえば、打込プロセスを用いて、回路層を剥離することができる。図３６を参照して、例示的な乾式の解放プロセスをより詳細に説明する。
【００３５】
また、図６の上部に示すように、複数のシート１００を１つのウェハ上に作製することができる。
【００３６】
図７を参照して、コイルの内側の巻きの半径は、以下の式から計算され得る。
【００３７】
【数１】
【００３８】
ここで、αおよびβはそれぞれ、シリコンおよび窒化物の熱膨張係数であり、Ｔは渦巻状に巻かれた層の作製中の温度であり、Ｔ0はデバイスの動作温度の近似値である。
【００３９】
シリコンおよび窒化物の厚さおよびヤング率（Young's Modulus）が等しいと想定すると、計算は以下のように単純化される。
【００４０】
【数２】
【００４１】
したがって、たとえばメモリシートの全体厚さｔtotal＝１０００Ａであり、（αsilicon−βnitride）〜１０ｐｐｍ／Ｃおよび温度変化Δ（Ｔfab−Ｔoperating）＝２００℃である場合、Ｒ＝３３ミクロンである。
【００４２】
【数３】
【００４３】
図９において、渦巻状に巻かれたデバイス内の応力を図で示すためにコンピュータによるシミュレーションを行なった。ここでは、シリコンのメモリデバイスが安定性を有し、ＣＭＯＳ層の長さに沿って均一な応力を有することが示される。好ましい実施例の使用中における温度の放散もまた、容認可能なものになるはずである。
【００４４】
想定される最悪の場合により制限される輻射熱伝導、および、各巻線間におけるＫＥＦＦ＝０．０００５ワット／ｃｍ−Ｋの２０オングストロームのエアギャップを想定すると、渦巻状に巻かれた作動中のメモリデバイスの温度上昇は、以下により予想され得る。
【００４５】
Ｔrise＝電力＊ＺTHERMAL；ＺTHERMAL
〜０．０５℃／ワット／層または５００層の構造に対して２５℃／ワット
ＶWRITE＝１０ボルトに対し、電力〜０．５×ＣLINE＊ＶWRITE２＊ＦWRITE
＝０．６ミリワット／Ｍｈｚ書込。
１Ｍｈｚにおいて１００本の線の書込に対して〜０．０６ワット、または
２Ｍｈｚにおいて１００本の線の書込に対して〜０．１２ワット。したがって、
Ｔrise＠２Ｍｈｚ＝外側の金の表面から〜０．１２ワット×２５℃／ワット〜３℃の上昇。
【００４６】
この開示内容に基づいて理解されるはずであるが、メモリ回路の読出／書込速度は、デバイスのさまざまな構成要素（すなわち線等）の厚さに依存し得る。デバイスの読出／書込速度は、細いアドレス線および金の絶縁体によるＲＣ限界によっても影響を受ける。図１０を参照して、読出／書込速度は以下のように計算され得る。
【００４７】
【数４】
【００４８】
したがって、金の厚さをたとえば２５０オングストロームに設定すると、８０ナノ秒の読出／書込時間が達成され得る。７５オングストロームにおいて、２４０ｎｓの読出書込時間が予測される。したがって、サイズおよび速度を最適化すること、すなわち、最小のサイズを得るために速度が犠牲にされ得、また、その逆もあり得ることを当業者は理解するであろう。当然ながら、同じ原理を非メモリ回路にも適用可能であることが理解されるであろう。
【００４９】
コイルをスライド式に伸ばさないための応力隆起
今日利用可能な、上面が平坦な技術よりも、デバイスの体積密度の著しい改善（たとえば１０００倍）を得るためには、これらのデバイスが螺旋状またはスライド式に伸びた態様で渦巻状に巻かれることなく、緊密に渦巻状に巻かれなければならない。好ましくは、後続の各コイルは先行のコイルの上に完全に重複する。
【００５０】
図１１は、シリコン回路素子層（デバイスのない状態で図示）および応力をかけた窒化物層を有する解放されたコイルの実験から得られたＳＥＭ画像である。この画像では、シリコン回路素子層の厚さは５００Ａであり、窒化物応力層の厚さは５００Ａであった。渦巻状に巻く動作を試みることにより、極めて小さな７ｕｍの巻き半径が表示されているが、このコイルが著しくスライド式に伸びていることが示されているため、デバイスの記憶領域当りの体積が実質的に増大している。
【００５１】
図１２のＳＥＭ画像に示すように、膜の応力が二軸方向であることから、渦巻状に巻く応力により、膜が複数の軸に沿って渦巻状に巻き得ることが確認された。この試験構造は、主方向に（ストリップ１２００の長さに沿って）渦巻状に巻き始めているが、側方タブ１２０２が、この主方向に対して横方向に丸まっている。大きな領域が渦巻状に巻かれるメモリデバイスを得るためには、横方向における渦巻状の巻き動作を排除しなければならない。
【００５２】
以下にさらに詳細に説明するように、応力隆起（図１３に図示）をコイルに組込んで、渦巻状に巻く方向を制御することができる。これらの隆起または波形は、シリコン回路素子および／または応力をかけた窒化物層内に作製されると、コイルを効果的に補強して、横方向の丸まりを防止する。したがって、応力は主方向にのみ作用し、デバイスは適切な態様で渦巻状に巻く。シリコン回路素子および／または応力をかけた窒化物層に隆起をさらに設けることにより、スライド式の伸びを伴わない、ほぼ完全に重複したコイルが容易に得られる。
【００５３】
図１４は、隆起を有する７層のコイルのＳＥＭ画像の斜視図（左）および上面図を示す。図１４に示す波形のコイルは、内部半径が７ｕｍであり、外部半径が１４ｕｍであり、
巻いていない長さが３００ｕｍであり、線形に変化する幅を有する。この幅は、渦巻状に巻くアームの、取り付けられていない先端における１４ｕｍから、アームの、取り付けられた先端における１０ｕｍまで変化する。その結果、これらの波形は、渦巻状に巻く動作中にスライド式の伸びが生じることを防止する。
【００５４】
図１５Ａ〜図１５Ｄを参照して、デバイスに隆起を形成するための例示的なプロセスを説明することができる。この実施例では、予め隆起を形成した、好ましくはシリコン酸化物の犠牲層がまず、ウェハ上に作製される。図１５Ａまたは図１５Ｂに示すように、鋭い角部または滑らかな角部、好ましくは滑らかな角部を有する隆起が堆積され得る。滑らかな角部を有して形成された隆起は、鋭い角部においては隆起を脆化させ得る、膜の角部の弱点を緩和する。濃くドープされたボロフォスフォシリケートガラス（ＢＰＳＧ）を堆積することができ、シリコンウェハ基板までスロットがエッチングされる。ＢＰＳＧを９００℃で３０分間堆積して鋭い角部を除去することができ、その後、滑らかにした隆起の上に酸化物の第２の被覆を堆積して（図１５Ｃ）、隆起を有する連続した犠牲層を得ることができる。次に、この明細書で既に説明したように、隆起を形成した犠牲層上に、回路素子層および応力層を堆積する（図１５Ｄ）。デバイス１００は、酸化物解放層の溶解、たとえばフッ化水素による溶解によって解放される。
【００５５】
回路素子層がポリシリコンで構成されており、好ましくはシリコン酸化物の解放層上に堆積され得ると、上述の方法は、渦巻状に巻く層に隆起を形成する。特定の種類のデバイス（たとえば薄膜トランジスタ（Thin Film Transistor）ＴＦＴ等）にはポリシリコンの回路素子層が使用され得るが、メモリデバイスの大多数は、単結晶シリコンの回路素子層を必要とする。単結晶シリコン層は、ポリシリコン層のように堆積することができないため、異なる隆起形成および解放のプロセスの手順を必要とする。
【００５６】
図１５Ｅに示す隆起は、山から谷までが１μｍであり、隆起間の間隔が３μｍである。スライド式に伸びる態様に丸まる応力を除去する際に、このように険しい波形状の隆起が効果的であるが、このように険しい隆起形成を必ずしも用いる必要はない。隆起の高さは、スライド式に伸びることを阻止するのに必要な最小高さを用いるように容易に調節され得る。より小さな隆起の高さを用いることに基づいた設計もまた企図される。実際に、図１５Ｅに示す隆起よりも小さな隆起が好ましい。なぜなら、隆起が層の実効厚さを減じ、メモリデバイスに対し、より大きな体積密度を与えるためである。
【００５７】
隆起は、デバイスの一方端から他方端に向けて、徐々に小さなサイズを有して形成され得、それによって隆起は、渦巻状に巻かれたときに一直線上に並ぶ。
【００５８】
さらに、渦巻状に巻く構造の非取付け端部において開始部のいくつかの隆起を用い、デバイス領域の大半に対して平坦な膜を用いることが可能である。すなわち、シート１００の一方端は固定され得、および／または、シート全体にわたる隆起の代わりに、適切な丸め動作を生じるのに十分な隆起のみが使用される。開始部の隆起により、膜は主方向に沿って渦巻状に巻き始めることが可能となり、隆起が存在しなくなった後も、主方向における渦巻状の巻き動作が継続する。
【００５９】
隆起による補強によって横方向の応力を阻止することが、単一方向への渦巻状の巻き動作を達成する唯一の方法ではない。たとえば、横方向の応力の効果をなくすことによる、他の技術が企図される。
【００６０】
図１６を参照すると、シート１００にストリップをさらに設けることにより、横方向の応力が防止される。応力（渦巻状に巻く）層（１０４）は、反応性イオンエッチング（Reactive Ion Etching）（ＲＩＥ）、または、好ましくはアルゴンによるイオン打込により
、渦巻状に巻く主方向に沿って細長いストリップ１６００に切断され得る。これにより、主方向における丸まりが若干弱まり得るものの、横方向の応力のすべてを完全に除去し、シート１００が渦巻状に巻く主方向にのみ丸まることを可能にする。
【００６１】
この実施例の１つの潜在的な利点は、回路素子層に隆起を形成する代わりに、回路素子層を平坦にすることが可能な点である。平坦な回路素子層は、デバイスの製造中に実施されるべき、より単純なデバイスの処理技術を容易にする。
【００６２】
渦巻状に巻かれた高密度メモリを得るための、内部応力で渦巻状に巻くモード
超高密度メモリに必要とされるサブ１００μｍの巻き直径を達成するために、デバイス層の膜および応力層の膜が相互作用して、究極の丸め効果を生じるべきである。上述のように、シート１００の層間のＣＴＥ差が、バイメタルの丸め効果を達成して、丸める力を生じる。冷却により、より高いＣＴＥの膜に比べ、より低いＣＴＥの膜に圧縮応力が生じる。
【００６３】
デバイスを渦巻状に巻く動作を容易にする別の技術が、膜の成長中に生じる膜の内部応力を使用するものである。内部応力は、固有の成長過程に依存して引張性または圧縮性であり得、場合によってはＣＴＥ差による応力を圧倒することが示されてきた。加えて、内部応力は膜の成長中に生じるため、成長の条件が、応力のレベルおよび痕跡／方向を制御するのに極めて重要である。
【００６４】
渦巻状に巻く層が回路に対してどこに（すなわち上または下に）存在するかに依存して、正しい方向に回路層の渦巻状の巻きを生じるために、引張応力または圧縮応力のいずれかが所望されることが理解されるであろう。
【００６５】
図１７を参照すると、５００Ａの低圧化学気相成長（Low Pressure Chemical Vapor Deposition）（ＬＰＣＶＤ）によるシリコン窒化物層の堆積の前後において、６インチＳｉウェハの、ウェハ反り測定値を取った。これらの測定値は、窒化物層において大きな１．４ＧＰａの内部引張応力を示す。ポリシリコンに対する同様の実験は、Ｓｉ基板に比べ、より小さな０．３ＧＰａの内部圧縮応力を示す。応力−曲率モデル（図１８参照）を用いると、窒化物膜とポリシリコン膜との間の内部応力の正味差〜１．７ＧＰａは、約７μｍの極めて緊密な半径を有するコイルを生じるはずであり、窒化物膜が２層コイルの内側に存在するような、渦巻状の巻き方向を生じるはずである。したがって、２層の窒化物／ポリシリコン膜は、ＣＴＥベースのモデルのみで予測したものよりも緊密に、かつ、反対方向に丸まるはずである。解放された、５００Ａの窒化物／５００Ａのポリシリコンの２層膜の実験は、内部応力モデルとの密接な呼応を示し、結果的に、７．５ｕｍの半径を有する回路コイルおよび渦巻状の正しい巻き方向を生じる。
【００６６】
内部応力が膜の正味応力の主要因、多くの場合は最も強い要因であることが多いため、ナノコイル化された膜を作製する際に、内部応力の使用について考慮することが重要である。
【００６７】
さらに、内部応力は、成長中の膜の堆積パラメータに強く関連し得るため、結果的に得られる膜内応力を制御して、他の所望の特性を有するコイルを作成することができる。これらの結果に照らして、（ＣＶＤの）プロセスパラメータの制御により内部応力を操作して、ナノコイルメモリデバイスを所望の態様で渦巻状に巻くために必要とされる膜の応力を生じ得ることが確認された。
【００６８】
コンタクト機構
図１９を参照すると、「角錐型の」コンタクト機構が示される。この機構は、図３に示
すものと実質的に同一である。図１９の左側は、渦巻状に巻かれた実際の回路デバイス１００の画像を示し、右側は、渦巻状に巻く前のメモリシート１００を示し、分解組立図は、渦巻状に巻いた後の角錐型のコンタクト機構１９００を示す。
【００６９】
パターン成形された、渦巻状に巻くアームの幅を変化させることにより、角錐型の端部コンタクト機構が作製される。最も内側の巻きが、後続の巻きの各々よりも側方にさらに突出することにより、拡大図に示すように、巻きの１つ１つが、渦巻状に巻いた構造の端部からアドレス指定され得るようにする。右に示すように、このことは、各巻き（または単体の回路）に対して別個のコンタクト延長部１００Ａ〜Ｅを設けることにより達成され得、または、回路自体の幅を変化させることができる。後続の層が重複する量は、渦巻状に巻く構造の幅に変化を持たせることによって容易に制御することができ、好ましくは、１つの層につき最適なコンタクト領域を得るように調整される。さらに、コンタクト延長部１００Ａ〜Ｅは、４６ピンのＰＣＩ／ＣＩＡ等の任意の標準に適合するように形成され得る。
【００７０】
別のコンタクト機構は、「側方延長部」のコンタクトを用いる。図２０を参照すると、従来のコンタクト２０００が各回路に対して形成され、これらのコンタクトは、コイル１００から延びて、他の構成要素との相互接続を容易にする。たとえば、図示するように、側方延長部のコンタクト２０００は、デバイス１００の縁端部に沿って存在することが考えられ、それにより、デバイス１００が渦巻状に巻かれた後に、コンタクト２０００は間隔をあけて配置され、メモリコイルがデバイス２００２、たとえば入力／出力制御回路と垂直方向に結合されることを可能にし、ビア２００６および埋込リード２００４を介した複数のコイルの高密度実装が行なわれる。
【００７１】
側方延長部のコンタクト２０００は、異方性ＲＩＥプロセスによって形成され得る。図２１ａ〜図２１ｂに示すように、隆起を有するこの発明の実施例に関し、犠牲層上に堆積された窒化物／ポリシリコン層は、デバイスを超えて延び得る。図２１ｂに示すように、異方性ＲＩＥプロセスは、窒化物／ポリシリコン層の部分２１０４を除去しない。この部分２１０４は、残存してワイヤ状の側方コンタクト２０００を形成し、これらのコンタクトは、抵抗を下げるために金属被覆され得る。側方コンタクト２０００は、公知の手段によりデバイスの回路に接続され得る。
【００７２】
図２１ｃ〜図２１ｄを参照すると、２つのＳＥＭ画像は、渦巻状に巻く膜上に、異方性ＲＩＥプロセスによって作製された側方延長部のコンタクト２０００を示す。これらのコンタクト２０００は、鋭い垂直方向の縁端部を有する。これらの例において、側方コンタクト２０００は、窒化物およびシリコンの層に作製されるが、上述のように、これらのコンタクトは、抵抗を下げるように金属被覆され得る。さらに、側方延長部のコンタクトは、渦巻状に巻くプロセスを妨げないことから、制御ウェハ上の規定されたビアパターンに対して渦巻状に巻いたデバイスをプラグ接続するのに必要とされる、再現可能な渦巻状の巻き動作を可能にするはずである。
【００７３】
パッドコンタクト型を図２９ａ〜図２９ｂに示す。ここでは、コンタクトパッド領域２９００が、メモリ回路１００の一方端または両端に形成され得る。コンタクト領域２９００は、犠牲層がその下に位置しない状態で、デバイス１００と同じウェハ上に形成され得る。その結果、コンタクトパッドは、渦巻状に巻く間に、デバイス１００に対する固定領域として働き得る。
【００７４】
固定領域２９００は、好ましくは、剛性の誘電性材料（サファイア結晶等）を含む。固定領域２９００は、好ましくは、犠牲層がその下にない状態で基板上に作製され、それにより、正しい方向における渦巻状の巻きを容易にする（図２９Ｂ参照）。入力出力（Ｉ／
Ｏ）接続２９０２が固定領域２９００上に配置され、固定領域２９００は、渦巻状に巻かれたデバイスの回路からのリードに接続し得る。この機構の１つの利点は、各ナノチューブデバイス１００が個々に使用され得ること、または、他のナノコイルとともにグループ化されてより大きなデバイスになり得ることである。
【００７５】
図３０ａを参照すると、多数のデバイス１００が１つのウェハ３０００上に作製され得る。各デバイス１００は、固定Ｉ／Ｏ領域２９００を含み得、Ｉ／Ｏ領域２９００が隣接するように対にされ得るか、または、共有も行なわれ得るようにする。犠牲層が除去されてデバイス１００が渦巻状に巻かれると、多数の隣接するデバイス１００が対３００４に形成され、それにより、デバイスの各対３００４の各対のＩ／Ｏパッド２９００が連続するようにする。一連のデバイスの対３００４が並列に形成されて、セクション３００２を形成する。セクション３００２はウェハから切断されて、１つのメモリスティック３０１０（図３０ｂ）を形成し得る。メモリスティック３０１０上に、ドライバ３０１２（ここではナノコイルとして図示）等の他のデバイスを形成してよく、または、Ｉ／Ｏおよび処理回路が各ナノコイル１００に完全に含まれてよい。スティック３０１０は、Ｉ／Ｏ用の別個のパッド領域３００６を有し得る。
【００７６】
図３０ａに示すように、ナノコイル１００は、２つの連続するコイルの組のそれぞれの固定領域が隣接するように配置され得る。そうすると、渦巻状に巻くステップの間に、２つのナノコイルの組が、互いに向かって渦巻状に巻く。なぜなら、固定領域がアンダーカットされないためである。各組は、基板から切断され得る。はんだパッドまたはバンプ（図３１に図示）３１０４をＩ／Ｏコネクタにさらに設け、他の構成要素との集積を容易にすることができる。
【００７７】
図３１を参照すると、１つの相互接続層３１００に複数のナノコイルスティック３０１０が接続される。相互接続層３１００は、パッド３１０２を有し得る。これらのパッド３１０２は、各ナノコイル用の固定層のはんだパッド３１０４に接触する。このようにして、任意の数のナノコイル回路を組合せて１つのデバイスを形成することができる。当業者は、さまざまな接続機構が任意の所望のデバイスの形状寸法を達成することを容易に理解するであろう。たとえば、図３２を参照すると、複数のメモリスティックが１つの層３２００に接続されていることが示される。各メモリスティック３０１０の長さが５ｃｍであり、幅が４００μｍである場合、１００個のメモリスティック３０１０が、僅か２０平方センチメートルの１枚の基板上に接続され得る。基板３２００の厚さが僅か３００μｍである場合、１０枚の基板３２００を積重ねて、１０ＴＢのメモリカードを形成することができる。同様に、任意の数の構造を接続して積重ね、従来の形状、たとえばＳＲＡＭカードを形成することができる。
【００７８】
図３３において、図３０Ａ〜図３０Ｂのメモリストリップで使用されるコンタクト機構のさらなる詳細を示す。ここでは、１０個のナノコイル１００のグループに対して１つのバスバー３３００が用いられる。コンタクト線（図示せず）がバスバー３３００に接続され、その中のビアにはんだ付けされ得る。バスバー３３００は、回路層の金属被覆中に、ウェハ基板上に形成され得る。各ナノコイルが渦巻状に巻かれた後に、ウェハからバスバー３３００が切断されて、１つのスティック３０１０を形成する。したがって、１つのスティックは、１つのバスバー接続３３００を有する１０個のナノコイルデバイスで形成され得る。
【００７９】
図３４では、図３３に示す多数のナノコイルのグループが、１枚のウェハ上に示される。各バスバー３３００がウェハ３４０２に固定されている場合、複数のデバイススティックが１つのウェハ３４０２から作製され得る。結果的に得られるこれらのスティックは、次に、図３１に示す組立機構で使用され得る。ここでは、各メモリスティックが上下を反
転されて、図中の隆起した部分３１０２にボール接合される。
【００８０】
図３５ａは、垂直方向の層と層とのコンタクトを有する、渦巻状に巻かれたデバイスを示す。図３５ｂに示すように、パッド型またはバスバーの外部コンタクト（Ａ）に接続されたデバイスシート上に、プレート貫通コンタクト３５０２が形成され得る。コンタクト３５０２は、中心からの距離が徐々に大きくなるよう配置されて、コイルの直径の増大を補償する。図示されるように、コンタクトの組３５０２間の距離は、内周で始まるが、その後、１回転につき量Ｓ（１−Ｎ）だけ増加する。その結果、渦巻状に巻く間に、コンタクト３５０２は一直線上に並び、層を通る垂直方向のアドレス線３５０４を形成する。この例において、垂線は半径の長さシータであり、これは、所望の垂直方向のコンタクト本体を表わす。Ｔはデバイス層の厚さである。
【００８１】
これらの垂線は、回路内の線の距離を著しく縮小し、１つの層の厚さのみで１回転の距離をカバーする。また、図３５ｂには１つの層につき３つのバンプのみを示している。しかしながら、形状寸法が大変小さいため、極めて多数のコンタクトを形成することができる。たとえば、４６ピンのＢＣＩ／ＣＩＡと互換性を有する構造を形成することができる。
【００８２】
プレート貫通コンタクト３５０２を作製するために、フライス削りおよびエッチング技術を用いてよい。クロストークまたは短絡を防ぐために、コンタクト３５０２と絶縁体層との間にバリアが必要であることが考えられる。渦巻状に巻いたときにコンタクト３５０４が完全に一直線上に並ばない場合、急速熱アニールのステップを実施して、コンタクトを合着させることができる。
【００８３】
コイル状に巻かれた回路デバイスのコイル内部までの経路の長さを、コイル外部までの経路と同じ程度短くするか、またはそれよりも短くすることにより、読出／書込速度が著しく上昇することは明らかである。しかしながら、これらの貫通コンタクトは、他の種類の回路における処理も増大させることができる。なぜなら、システム速度を高めるために、処理回路の部分を互いにより近接させて配置する（たとえば、メモリキャッシュを演算ユニットまたは他のデータ処理ユニットにより近接して配置する）ことができるためである。このコンタクト機構をヒートシンクとして用いて、内部コイルから熱を除去することもできる。
【００８４】
解放技術
上述の解放技術に加え、この発明のデバイスを解放して渦巻状に巻くためのさらなる技術が企図される。たとえば、コイルの大きな部分を解放するために、渦巻状に巻く層内までスロットをエッチングすることが考えられる。スロットは、より多くの犠牲層を露出するため、犠牲層のより効率のよい除去を可能にする。図２２を参照すると、スロット２２００が、渦巻状に巻く方向にエッチングされる。図示されるように、７５００Ａ×１０μｍのスロット２２００が、コイル内までエッチングされ、均等に間隔をあけて配置され、デバイスの表面の領域全体にわたって分散する。渦巻状に巻く方向において、スロットの各組と各組との間に隆起２２０２をさらに設けて、渦巻状に巻く動作をさらに容易にすることができる。
【００８５】
スロット２２００は、犠牲層の除去を改善し、それにより、より大きな幅を有するデバイスが解放され得るようにするが、デバイスの面積は、同じ幅の連続した膜よりも縮小される。なぜなら、デバイスがスロット上で処理され得ないためである。この技術は、サイドエッチングのみを必要とする連続した膜に比べ、可能性として、渦巻状に巻く速度の高速化も容易にし得る。
【００８６】
図５Ａ〜図５Ｇを参照して上で述べた、ウェハを上下反転させて接合する処理技術は、熱膨張応力によって誘発される渦巻状の巻きによる、渦巻状の巻き動作に対しても適用可能である。しかしながら、内部応力による渦巻状の巻きについては、好ましくは、異なる処理技術が企図される。
【００８７】
好ましくは窒化物を含む、渦巻状に巻く層が、シリコンデバイス層に比べて引張状態にある場合、解放された膜は、ＣＴＥモデルにより予測された方向とは逆の方向に渦巻状に巻く。基板から離れる方向において本質的に渦巻状に巻くことにより、ウェハの上下を反転させて接合するプロセスの必要性をなくし、コイルの解放動作の全体を単純化する。
【００８８】
図２３ａ〜図２３ｄを参照すると、まず、犠牲層の上か、または犠牲層上の酸化物層の上に、隆起が形成される（２３ａ）。次に、シリコンウェハ１３００を含むシリコン・オン・インシュレータ（ＳＯＩ）デバイス上に、デバイス層（メモリ、集積回路等）が形成される。シリコンウェハ１３００は、その上の埋込まれた酸化物１３０２上に、単結晶回路素子層１３０４を有する。隆起１３０４は、渦巻状に巻く構造の端部において、または、その長さに沿って、シリコン回路素子層まで直接エッチングされ得、それにより、主方向に渦巻状に巻く動作が誘発される。隆起構造を形成した後に、渦巻状に巻く層内まで解放スロットをエッチングして、その下の犠牲層を露出することができる。
【００８９】
次に、標準的なデバイス処理技術により、５００Ａの厚さの回路素子層内にデバイスを作製する（図２３ｂ）。処理後、デバイスの上面上に、好ましくは引張応力をかけた５００Ａの窒化物層を、二重目的の応力（渦巻状に巻く）および絶縁層として堆積する。次に、この応力層上に、好ましくは薄い７５ＡのＡｕのシールド層を堆積する。次に、ＲＩＥエッチングを行なって、既に上で説明したもの等の、渦巻状に巻く部分および側方延長コンタクトを規定する。渦巻状に巻く層は、好ましくは、埋込まれた酸化物層をＨＦで融解することによって解放される（図２４）。
【００９０】
上で説明したように、乾式の解放プロセスが用いられる場合、犠牲層は必要ではない。「選択的スマートカット（Selective Smart Cut）」は、ナノコイルを作製するための新規の乾式解放技術である。公知のスマートカット（登録商標）プロセス（Ｊ．アプライド・フィジックス（J. Applied Physics）第９３巻、第９号、２００３年５月、Ｇ．Ｋ．セラー（G.K.Celler）およびＳ クリストロベアニュ（S Cristoloveanu）による、「シリコン・オン・インシュレータの最前線（Frontiers of Silicon-on-Insulator）」、（この内容は、ここに援用される））が存在する。このプロセスは、標準的なシリコン・オン・インシュレータのウェハ作製に使用されるが、回路素子には適用されていない。
【００９１】
スマートカット（登録商標）は、注入エネルギによって厳密に制御された特定の深さまで、原子量の小さい気体原子（ＨまたはＨｅ）を打込むステップを含む。ハンドルウェハへのウェハの接合および熱処理の後に、打込まれたウェハの薄い表面層は、打込まれた気体の蓄積によって生じたひび割れにより、表面に平行な面に沿って均一に剥離する。剥離の後に、薄く均一な表面のスライスを、効果的な態様でハンドルウェハに移動する。
【００９２】
図３６に示した選択的スマートカットのプロセスもまた、原子量の小さい気体の打込によって形成される劈開面を用いる。しかしながら、選択的スマートカットにおいて、ウェハは、マスキングフォトレジストを用いてパターニングされ、これにより、劈開面が、ウェハ上の選択された領域に形成され得る。図面では、応力をかけた７００Ａの窒化物層がまず、堆積およびエッチングされて、メサ構造を形成する。このメサ構造は重要である。なぜなら、この構造により、横方向のひび割れに対して、ひびがその上で終端をなすべき自由表面が設けられ、かつ、打込まれた気体の逃げ道を設け、潜在的に表面のブリスタを減少させるためである。次に、窒化物／Ｓｉの界面よりも下の７００Ａの深さまで、表面
経由で原子量の小さい気体を打込む。この打込は、メサ構造の渦巻状に巻くアーム領域にのみ生じるようにパターン化される。
【００９３】
熱アニールの後にシリコンは均一に剥離し、応力を受けた窒化物が、解放されたＳｉ層に作用して、渦巻状に巻く作用を生じる。解放された２層構造は、打込を受けていないコンタクトパッドにおいて渦巻状に巻く動作を停止する。なぜなら、この領域に劈開面が形成されていないためである。この選択的スマートカット技術は、ナノコイル構造の効率のよい作製に極めて有用である。なぜなら、大きな寸法を横方向にアンダーカットするために、湿式のエッチング、すなわち、面積の大きなデバイスにとっては極めて低速となり得るプロセスの必要性なしに、この技術によって大きな面積の解放が可能になるためである。さらに、この解放は、相対的に低い温度（２００〜５００℃）で実施することができ、このことは、コンタクトの多くの金属被覆方式と整合する。
【００９４】
渦巻状に巻かれたメモリを作製する際に、可能性として別個の制御ウェハ上に、または同一のウェハ上にメモリ回路とともに、論理デバイスが作製されて、メモリ回路からの入力および読出を制御することができる。側方延長部のコンタクトが使用される場合、螺旋状のビアパターンを制御ウェハ内までエッチングすることができ、各ビアは、渦巻状に巻かれたメモリデバイスの側方延長部のコンタクトの一部に対応する。標準的な半導体金属線を用いて、ビアを制御論理回路素子に相互接続することができる。
【００９５】
この発明の実施例は、新規のさまざまな用途に適合させることができる。たとえば、この発明は、耐放射線回路（Rad-Hard等）に対して、より良好かつより高効率の設計を提供することができる。一般に、金属シールディングを回路にさらに設け、大気圏外空間の用途等において、放射線からの保護を提供する。
【００９６】
図２５ａ〜図２５ｄに示すように、好ましい実施例は、放射線を多く受ける用途に対し、より低重量であってかつより低コストの回路素子を提供することができる。図２５ａおよび図２５ｂでは、この発明の形状寸法が、このような用途に対してどの程度少ないシールディングを必要としているかが示される。特に、従来の立方体または箱型の技術では、円筒形の回路に比べ、より多くのシールディングを用いなければならない。したがって、この発明は、航空宇宙の用途に対し、より小型かつ低重量の回路の解決策を提供する。
【００９７】
図２５ｃおよび図２５ｄでは、金の高コストを考慮しても、コストの削減が著しいことが認識できる。たとえば、１０年間にわたって宇宙の１０５０ｋｍ地点の軌道内で使用するために設計されたメモリデバイスは、一般に、０．０９インチの金のシールディングを必要とする。好ましい実施例の形状寸法は、従来の設計よりも、必要とし得る金のシールディングが全体としてはるかに少ない。この例において、金の現時点でのコストを考慮した場合、デバイスは、この場合、従来のメモリデバイスの費用＄１０５０に比べ、約＄１８の金の被覆内に収容され得る。
【００９８】
おそらくより重要なことに、金のシールディングの重量が、５０分の１から２００分の１となり得、このことは、宇宙衛星において重要である。図２５ｄに示す例では、同一量のメモリ（平坦な１０平方センチメートルの回路領域）に関し、１０年間にわたる１０５０ｋｍ軌道について、従来のメモリデバイスが２ｏｚの金のシールディングを必要とするの対し、この発明のデバイスは、わずか０．０４ｏｚの金しか必要としない。すなわち、宇宙において５０：１の重量削減となる。このことは極めて重要である。なぜなら、宇宙の用途の場合、重量にまつわるコストの削減が、デバイス自体の製造にまつわるコストの削減を上回るためである。
【００９９】
高密度のメモリキューブは、渦巻状に巻かれた任意の数のメモリデバイスを組付けるこ
とによって作製され得る。図２６ａおよび図２６ｂに示すように、角錐形のコンタクト機構３００を有するデバイス１００を用い、２０テラバイトのメモリキューブ２６００を組付けて、１．２５センチメートル立方の箱にすることができる。マルチプレクサ（図示せず）を用いて、渦巻状に巻かれた多数のメモリデバイスの集積を簡略化することができる。渦巻状に巻かれた各メモリデバイス１００は、所望の回路基板の任意の設計に適合するように間隔をあけて配置され得る。たとえば、図４に示すものと同様のコンタクト設計を用いて、上面および底面が層状の回路基板を用いることができる。
【０１００】
好ましい実施例の渦巻状に巻かれたメモリデバイスの小さなサイズおよび形状は、小さな電子デバイスまたは極めて軽量の用途で使用するのに、特に適合可能である。たとえば、ペン型投影機を図２７に示す。これまで、数テラバイトのメモリを含み得るポケットサイズのペン型デバイスを提供することは実現不可能であった。この発明を使用するこのようなデバイスでは、極めて多くの数の（可能性として１００万を超える）ウェブサイト（Web Site）をメモリに記憶することができ、また、適切なサーチエンジン（Search Engine）も含み、それにより、ペン型投影機が「無線ウェブサーチャ（Wireless Web Searcher）」として作動し得るようにして、ワイヤベースの通信に頼らなくても１００万を超えるウェブサイトを探し出すことを可能にする。
【０１０１】
図２８では、隠されたメモリが、日常生活の必需品、たとえば新聞に、どのように埋込まれ得るかを示す。好ましい実施例の渦巻状に巻かれたメモリデバイスは、極めて小さいことが考えられるため、新聞の印字内に埋込むか、または織込むことが可能である。図示されるように、１つのコイル１００が新聞の文字「Ｐ」に隠されている。
【０１０２】
認識されるように、この発明は、先行技術に優る極めて大きな改良を可能にする。図３７を参照して、密度−速度の積の測定基準を用いると、この発明の実施例は、先行技術の磁気ディスクデバイスよりも約５６００万倍の改良が可能となり、最先端のフラッシュメモリよりも１０００倍の改良を可能にする。図に示す、ナノコイルデバイスについての数字は、デバイスの長さに沿った平均的なアドレス線の長さを想定している。しかしながら、上で説明したこの発明の実施例の多くは、線の長さを縮小することができるため、ここに示すものをはるかに上回る読出／書込速度（すなわち、密度−速度の積もまた）得ることができる。当然ながら、図３７の表に包含される内容は、限定するように意図されておらず、渦巻状に巻かれたメモリデバイスは、表に挙げているよりも高速または低速に、および大型にまたは小型に、作製され得る。
【０１０３】
このようにして、図面を参照して多数の好ましい実施例を上で完全に説明してきた。この発明は、これらの好ましい実施例に基づいて説明されてきたが、この発明の精神および範囲内に留まったままで、或る一定の変形例、変更例、および代替的な構成が明らかなことは当業者に理解されるであろう。
【０１０４】
たとえば、渦巻状に巻く層は、犠牲層が除去される間にその特性により渦巻状に巻く動作を生じ得る他の材料から選択され得る。加えて、この発明をメモリデバイスに関して説明してきたが、この発明が、他の多くの種類の回路を渦巻状に巻く動作にも適合可能であることは確かである。さらに、シリコン（ＭＯＳ）メモリ回路を説明してきたが、他の種類の渦巻状に巻かれた回路、たとえば無線周波数（ＲＦ）デバイス、ＧａＡｓおよびＧａＡｓ回路、シリコンマイクロプロセッサ、ならびに他のアナログおよびデジタル回路素子が企図される。
【図面の簡単な説明】
【０１０５】
【図１】この発明の一実施例に従った、丸められて渦巻状に巻かれたメモリとなり得るメモリシートの側面図である。
【図２】この発明の一実施例に従った、渦巻状に巻かれたメモリデバイスのためのメモリシートの斜視図である。
【図３】この発明の一実施例に従ったメモリシートの上面図である。
【図４ａ】この発明の一実施例に従って、渦巻状に巻かれた回路デバイスが、層状の回路基板内に挿入されていることを示す図である。
【図４ｂ】この発明の一実施例に従って、渦巻状に巻かれた回路デバイスが、層状の回路基板内に挿入されていることを示す図である。
【図５ａ】この発明の好ましい実施例に従った、渦巻状に巻かれた回路デバイスを製造する方法のフロー図である。
【図５ｂ】図５ａの方法のステップを示す図である。
【図５ｃ】図５ａの方法のステップを示す図である。
【図５ｄ】図５ａの方法のステップを示す図である。
【図５ｅ】図５ａの方法のステップを示す図である。
【図５ｆ】図５ａの方法のステップを示す図である。
【図５ｇ】図５ａの方法のステップを示す図である。
【図５ｈ】図５ａの方法のステップを示す図である。
【図５ｉ】図５ａの方法のステップを示す図である。
【図６】この発明の一実施例に従った、エッチングシールドが上に堆積されたメモリシートを示す図である。
【図７】この発明の一実施例に従った、渦巻状に巻かれたメモリデバイスの断面図である。
【図８ａ】この発明の一実施例に従った、渦巻状に巻かれたメモリデバイスの断面図である。
【図８ｂ】この発明の一実施例に従った、渦巻状に巻かれたメモリデバイスの断面図である。
【図９】この発明の一実施例に従った、渦巻状に巻かれたメモリシートの応力レベルのシミュレーションを示すグラフである。
【図１０】回路のアドレスキャパシタンスおよびアドレス抵抗を示すワード線の回路図を備えたメモリシートの図である。
【図１１】渦巻状に巻く動作中にスライド式に伸びる、渦巻状に巻かれたメモリデバイスの画像である。
【図１２】横方向の丸まりが生じたメモリシートの画像である。
【図１３】回路において渦巻状に巻く動作を容易にする隆起を示す図である。
【図１４ａ】この発明の一実施例に従った、隆起を有する渦巻状に巻かれた回路デバイスの斜視図である。
【図１４ｂ】この発明の一実施例に従った、隆起を有する渦巻状に巻かれた回路デバイスの正面図である。
【図１５ａ】この発明の一実施例に従った、隆起を有する回路シートを作製するためのステップを示す図である。
【図１５ｂ】この発明の一実施例に従った、隆起を有する回路シートを作製するためのステップを示す図である。
【図１５ｃ】この発明の一実施例に従った、隆起を有する回路シートを作製するためのステップを示す図である。
【図１５ｄ】この発明の一実施例に従った、隆起を有する回路シートを作製するためのステップを示す図である。
【図１５ｅ】この発明の一実施例に従った、隆起を有する回路シートを作製するためのステップを示す図である。
【図１６ａ】この発明の一実施例に従った、正しい方向での渦巻状に巻く動作を容易にする渦巻状に巻くストリップを有する回路デバイスを示す図である。
【図１６ｂ】この発明の一実施例に従った、正しい方向での渦巻状に巻く動作を容易にする渦巻状に巻くストリップを有する回路デバイスを示す図である。
【図１７ａ】ウェハの反り測定値のグラフである。
【図１７ｂ】ウェハの反り測定値のグラフである。
【図１８】応力−曲率モデルおよび内部応力の正味差を示す図である。
【図１９ａ】ナノコイルの正面から見た画像である。
【図１９ｂ】ナノコイルの正面から見た画像である。
【図２０】側方延長部のコンタクトを使用する例示的なコンタクト機構を示す図である。
【図２１ａ】側方延長部の作製を示す図である。
【図２１ｂ】側方延長部の作製を示す図である。
【図２１ｃ】例示的な側方延長部のコンタクトの画像である。
【図２１ｄ】例示的な側方延長部のコンタクトの画像である。
【図２２】渦巻状に巻く層内までスロットをエッチングして丸めるプロセスを改善することのできる技術を示す図である。
【図２３ａ】この発明の一実施例に従った、コイルの開始部分において隆起を用いるナノコイルデバイスを作製するためのプロセスを示す図である。
【図２３ｂ】この発明の一実施例に従った、コイルの開始部分において隆起を用いるナノコイルデバイスを作製するためのプロセスを示す図である。
【図２３ｃ】この発明の一実施例に従った、コイルの開始部分において隆起を用いるナノコイルデバイスを作製するためのプロセスを示す図である。
【図２３ｄ】この発明の一実施例に従った、コイルの開始部分において隆起を用いるナノコイルデバイスを作製するためのプロセスを示す図である。
【図２３ｅ】この発明の一実施例に従った、コイルの開始部分において隆起を用いるナノコイルデバイスを作製するためのプロセスを示す図である。
【図２４ａ】この発明の一実施例に従った、コイルの開始部分において隆起を用いるナノコイルデバイスを作製するためのプロセスを示す図である。
【図２４ｂ】この発明の一実施例に従った、コイルの開始部分において隆起を用いるナノコイルデバイスを作製するためのプロセスを示す図である。
【図２５ａ】シールディングを含むこの発明の高放射用途を示す図である。
【図２５ｂ】シールディングを含むこの発明の高放射用途を示す図である。
【図２５ｃ】さまざまなメモリデバイスについての放射能シールディングのコストおよび重量を示すグラフである。
【図２５ｄ】さまざまなメモリデバイスについての放射能シールディングのコストおよび重量を示すグラフである。
【図２６ａ】渦巻状に巻かれた複数のメモリデバイスから構築されるメモリキューブを示す図である。
【図２６ｂ】渦巻状に巻かれた複数のメモリデバイスから構築されるメモリキューブを示す図である。
【図２７】ペン型投影機で使用されるメモリキューブを示す図である。
【図２８】新聞に埋込まれた、渦巻状に巻かれたメモリデバイスを示す図である。
【図２９ａ】この発明の一実施例に従った、パッド型のコンタクトを有するデバイスの、渦巻状に巻く動作前を示す図である。
【図２９ｂ】この発明の一実施例に従った、パッド型のコンタクトを有するデバイスの、渦巻状に巻く動作後を示す図である。
【図３０ａ】複数のナノコイルデバイスが上に作製されたウェハを示す図である。
【図３０ｂ】渦巻状に巻いた後の、対応するデバイスのスティックを示す図である。
【図３１】相互接続層に接続されている複数のデバイススティックを示す図である。
【図３２】この発明の一実施例に従ったメモリカードを示す図である。
【図３３ａ】この発明の一実施例に従った、１つのバスバーを共有するように作製される複数のデバイスを示す図である。
【図３３ｂ】この発明の一実施例に従った、１つのバスバーを共有するように作製される複数のデバイスを示す図である。
【図３４】図３３に示すデバイスの複数のグループが１枚のウェハ上に作製されていることを示す図である。
【図３５ａ】この発明の一実施例に従った、渦巻状に巻く間に一直線上に並び、コイルの直径を介して直接のアドレス線を設けるはんだバンプがデバイス内に形成されたコンタクト機構を示す図である。
【図３５ｂ】この発明の一実施例に従った、渦巻状に巻く間に一直線上に並び、コイルの直径を介して直接のアドレス線を設けるはんだバンプがデバイス内に形成されたコンタクト機構を示す図である。
【図３６】この発明の例示的な乾式解放技術を示す図である。
【図３７】デバイスの速度および密度に関し、さまざまな技術とこの発明とを比較した表である。
【技術分野】
【０００１】
関連出願のデータ
この出願は、米国特許法第１１９条（ｅ）に基づき、２００３年６月６日に出願された米国仮出願第６０／４７６，２００号（「’２００出願」）、および２００３年１２月２４日に出願された米国仮出願第６０／５３２，１７５号（「’１７５出願」）の優先権を主張する。これらの仮出願はいずれも、その全体が、ここに引用により援用される。
【０００２】
発明の背景
発明の分野
この発明は一般に、集積回路およびメモリ回路に向けられる。より特定的には、この発明は、渦巻状に巻かれた新規の回路デバイスおよびそれを製造するための方法に向けられる。
【背景技術】
【０００３】
関連技術の説明
情報時代の到来により、電子データ記憶装置に対する必要性が著しく高まっている。携帯型電子デバイス、たとえばデジタルカメラ、デジタルカムコーダ、ラップトップ、および他の同様の製品が広く普及している。このようなデバイスは、大きな記憶容量を有することが望まれることに加え、携帯がより容易であること、すなわち、可能な限り小型かつ軽量であることも望まれる。このようなデバイスは、高品質の画像、アプリケーション等を記憶するために、コンパクトで携帯可能でありかつ低電力のメモリを大量に必要とする。その結果、現行のメモリデバイスよりも多機能で小型かつ安価な改良型メモリデバイスが、実際に必要とされる。
【０００４】
加えて、航空宇宙技術等の先駆的な業界では、同じく小型かつ軽量の、より一層多機能な電子デバイスが必要とされる。さらに、航空および他の用途は、シールディングの増設を要することが考えられ、このことは、全体重量を実質的に増大させる。従来のメモリ回路は、このような用途には大きすぎて嵩が高いおそれがある。したがって、サイズ、速度、および機能の限度に挑む高密度メモリの技術が考案されている。したがって、新規の改良されたメモリデバイスが引続き必要とされ、サイズ、速度、および機能が改良された新規の回路デバイスが同様に必要とされる。
【発明の開示】
【課題を解決するための手段】
【０００５】
発明の概要
この発明は、先行技術に優る画期的な改良である。この発明の実施例によると、体積当りのデバイスの活性面積（active area）として規定される情報密度が、先行技術よりも約１０００〜１０，０００倍向上し得る。
【０００６】
この発明は、円筒形になるよう渦巻状に巻かれた（または「丸められた」）回路層と、それを製造するための方法とを含む。渦巻状に巻かれた回路は、従来の回路に比べ、極めて優れた体積特性および重量特性を有する。渦巻状に巻かれたデバイスおよびそれを作製するための方法の例示的な好ましい多数の実施例を以下に開示する。
【０００７】
この発明の一実施例に従い、渦巻状に巻かれた回路デバイスは、基板上に回路層を形成するステップと、回路層が渦巻状に巻くように回路層を解放するステップとを含むプロセスにより、生産される。
【０００８】
この発明の一実施例に従い、渦巻状に巻かれた回路デバイスを作製する方法を提供する。この方法は、基板上に回路層を形成するステップを含み、回路層は少なくとも１つの回路を含み、この方法はさらに、回路層が渦巻状に巻くように回路層を解放するステップを含む。
【０００９】
この発明の一実施例に従い、渦巻状に巻かれたメモリデバイスは、渦巻状に巻かれたメモリのシートを含み得る。このシートは、メモリ回路層、絶縁体層、渦巻状に巻く層、および外側接地絶縁体層を含み得る。
【００１０】
メモリ回路層は、従来のシリコン・オン・インシュレータ（ＳＯＩ）メモリであり得る。好ましくは、メモリ回路は薄型ＣＭＯＳのＳＯＩメモリである。さらに、メモリ回路層は、関連する回路素子、たとえば読出／書込アクセス回路素子（ドライバ等）を含み得る。絶縁体層は、好ましくはシリコン酸化物である。渦巻状に巻く層は、丸める動作／渦巻状に巻く動作を作製中に行なうように選択され、好ましくは、回路層と異なる温度−体積特性（すなわち、熱膨張係数（Coefficient of Thermal Expansion）（ＣＴＥ））を有する材料から選択される。好ましくは、応力をかけたシリコン窒化物が、渦巻状に巻く層としてシート内に含まれ得る。
【００１１】
シートのメモリ回路層は、シートのサイズに依存して、多数の単体のメモリ回路を含み得る。回路またはシートの縁端部上に電気コンタクトを形成して、メモリ回路のデータ検索、指令、および／または制御を提供することができる。電気コンタクトは、パッド、延長部、めっきを施した貫通コンタクト、または他の適切なコンタクトであり得る。延長部型の電気コンタクトは、より良好な接続性を提供するために、様々な長さを有し（すなわち、メモリ回路から様々な長さだけ延び）得る。一実施例によると、コンタクトがシートの一方端から他方端まで周辺部に沿って配置されるのに伴い、長さが徐々に大きくなるコンタクトが設けられ、それにより、シートが渦巻状に巻かれた時点でコンタクトがコイルの一方端または両端においてコンタクトグループのような同軸の角錐を形成するようにする。
【００１２】
この発明の好ましい一実施例に従い、シートは、金等の第１の接地絶縁体と、渦巻状に巻く窒化物層と、第１の酸化物層と、メモリ層と、第２の酸化物層と、第２の接地絶縁体層とを含む。好ましくは、シートは長さが約１０ｃｍであり、幅が５ｍｍであり、厚さが１０００〜１５００オングストロームである。所望の厚さを得るために、好ましくは薄型ＣＭＯＳ技術を用いてＳＯＩメモリ層を作製する。好ましくは、接地層は、厚さが７５オングストロームであり、酸化物層は、厚さが約１００オングストロームであり、窒化物層は、厚さが約３００オングストロームである。この好ましい構成により、睫毛または毛髪のサイズに近いデバイスにおいて、１ギガバイト以上のメモリ容量を提供することができる。
【００１３】
薄型のＸ−Ｙアドレス導体を用いること、および、金属（２５オングストロームの金等）で薄型のＸ−Ｙアドレス導体をさらに作製してＸ−Ｙ線の抵抗を容認可能な態様で低く保つことにより、従来のメモリの書込および読出の速度を維持することができる。
【００１４】
この発明の別の実施例に従い、渦巻状に巻かれたメモリデバイスを作製するための方法を提供する。この方法は、好ましくは、たとえば従来の方法により、メモリ回路、好ましくはＳＯＩメモリ回路をウェハ上に作製するステップを含む。メモリ回路上に多数の層が堆積され、これらの多数の層は、酸化物層、窒化物層、薄い金の層、犠牲層、およびボンディング酸化物層を含み得る。ウェハの上下を反転させて、同様にボンディング酸化物層を含み得る第２のウェハ上に接着する。組合せたウェハは、上面から酸化物絶縁層（現時
点ではメモリ回路層の上方に位置する）までエッチングおよび／または研削（すなわち平坦化）され得る。ＳＯＩメモリ回路の絶縁層上に、第２の薄い金の層が堆積され得る。次に、犠牲層が好ましくは一方端からアンダーカットされて、犠牲層よりも上方の層が渦巻状に巻き得るようにする。犠牲層は、任意の適切な手段によりアンダーカットされ得る。たとえば、デバイスが渦巻状に巻くことを可能にする速度で、ウェハをエッチング溶液に浸すことができる。
【００１５】
この発明の別の実施例に従い、１×１０２０ビット／（立方センチメートル×秒）以上の密度−速度の積を有する、渦巻状に巻かれたシリコン回路デバイスを提供する。
【００１６】
この発明のさまざまな実施例のさらに別の用途および利点を、図面を参照して以下に論じる。
【発明を実施するための最良の形態】
【００１７】
好ましい実施例の詳細な説明
標準的な平面の半導体処理技術では、トランジスタのゲート長、したがってデバイスの底面積を縮小することにより、情報密度が得られる。これにより、デバイスは、１００ｃｍ-1以下の活性面積／体積（表面積−体積比）のデバイス密度まで実装され得る。しかしながら、標準的な処理を用いると、デバイスの活性領域の深さが僅か数千オングストロームであるために、機械的な支持に必要とされる約１００μｍの基板厚が、ほぼ無駄な体積となってしまう。
【００１８】
この発明により、体積当りのデバイスの活性面積として規定される情報密度の約１０００〜１０，０００倍の情報密度が達成され得る。これは、ウェハの表面から活性領域の上層を除去すること、および、組込んで応力をかけた層に、数百回にわたってデバイスを自動的に渦巻状に巻かせて能動デバイスの体積密度を最大化することによって得られる。さらに、デバイスの実装は従来の平面デバイスとは実質的に異なるものの、デバイスを作製するための基本的な半導体プロセスおよび物理的な動作機構は同じである。したがって、デバイスの読出周波数の著しい損失を伴わずに、１０，０００倍の密度を達成することができる。先駆的なナノコイル（NanoCoil）技術により、０．１〜１μｓの読出周波数を得たままで、今日の１ＧＢに比べて１０ＴＢのメモリ容量が可能な、約２〜３ｃｍ3の、フラッシュメモリサイズの未来のカードを計画することが可能になるであろう。
【００１９】
図１は、この発明に従った、渦巻状に巻かれ得る（図２〜図３等を参照）例示的なメモリデバイスの側面図である。デバイス１００は、メモリ回路層１０２、渦巻状に巻く層１０４、および外側接地層１０６を含む。メモリ回路層１０２は、従来のメモリ回路素子を含み得、好ましくは薄型ＳＯＩのＭＯＳ技術である。渦巻状に巻く層１０４はデバイス内に含まれて、デバイスが渦巻状に巻くことを容易にし、好ましくは圧縮性のシリコン窒化物で構成される。接地層は、渦巻状に巻いた後の、層間のクロストークを防止し、好ましくは良好な導体、たとえば銅、金、またはアルミニウムを含む。接地層が用いられる場合、回路層と接地層との間に誘電性材料のバリア層を形成すべきである。さらに、窒化物が電荷を捕獲することが認識されているため、絶縁体は、窒化物層が回路層に与え得る影響を減じるのに有用であると考えられる。
【００２０】
例示的な薄型ＭＯＳメモリ回路技術は、その全内容がこの明細書において引用により援用される、「超低電力−遅延積ＮＮＮ／ＰＰＰ論理デバイス（Ultra-low Power-Delay Product NNN/PPP Logic Devices）」と題された、共有されかつ共著の米国特許第５，９６９，３８５号に記載されている。薄型ＭＯＳ技術の非限定的ないくつかの特徴には、最小のサブしきい値電流および最大の相互コンダクタンスのための１００＋オングストロームのＳｉ ＳＯＩ、予測可能な低しきい値および最小のゲートトンネリングのための蓄積モ
ード（Accumulation Mode）、最大の相互コンダクタンスのための１０〜１５オングストロームのゲート酸化物、および、最小のソース−ドレイン抵抗のためのＳｉＧｅアモルファス化抵抗(amorphization ohmics)が含まれ得る。
【００２１】
図１にデバイス１００の一部のみを示しているが、以下により詳細に述べるように、シートまたはストリップの形でウェハ上に回路素子を作製することができ（たとえば図２〜図３を参照）、その後、多数の様々な丸めるプロセスにより、この回路素子を渦巻状に巻くか、または丸める。したがって、この文書全体にわたり、「シート」としてデバイス１００を参照する。薄型ＭＯＳ技術により、この発明にとって実現可能な形状寸法と、適切なメモリシートの作製とが可能になる。しかしながら、この発明は、薄型ＭＯＳ技術に限定されるように意図されず、他の回路の設計が、この発明に従って渦巻状に巻かれ得ることを当業者は理解するであろう。さらに、この文書全体にわたってメモリ回路およびメモリシートを参照するが、この発明は単にメモリに限定されない。しかしながら、メモリ設計が単純かつ周知であることから、例示には有用である。
【００２２】
従来のメモリの書込および読出の速度は、薄型Ｘ−Ｙアドレス導体を用いることによって維持され得る。金属（２５オングストロームの金等）で薄型Ｘ−Ｙアドレス導体をさらに作製することにより、Ｘ−Ｙ線の抵抗を容認可能な態様で低く保つことができる。デバイスの極めて小さな体積を達成するために、緊密なコイルが望まれる。その結果、緊密な丸まりを得るために、極めて薄い絶縁体層が好ましくは使用され、このことは、低抵抗の必要性を一段と高める。薄い酸化物および薄い金属線は、従来の高速メモリとほとんど変わらないＲＣ読出／書込時定数を提供しつつも、メモリデバイスを巻いて緊密なコイルにする機能も実現する。
【００２３】
シート１００の層の各々は、シート１００の全体厚さが好ましくは約１０００オングストローム（Ａ）と１５００オングストローム（Ａ）との間であるように作製される。当然ながら、渦巻状に巻かれるメモリデバイスを、より大きくまたはより小さく製造して、所望の体積、速度、および機能を得ることができる。
【００２４】
図２は、この発明の一実施例に従った、メモリシート１００を渦巻状に巻く動作を示す。シート１００は、ウェハまたは基板２００上、および犠牲層２０２の上面上に作製される。図示されるように、犠牲層２０２が徐々に除去され、その間に、渦巻状に巻く層１０４は、メモリシート１００が渦巻状に巻くように強制する。好ましくは、渦巻状に巻く層１０４は圧縮状態にあり、メモリ層１０２は引張状態にある。シリコンＭＯＳ層１０２は、本来の渦巻状に巻く層の堆積温度から室温に至るまで、渦巻状に巻く層１０４とは異なる速度で冷却中に収縮して、シート１００が渦巻状に巻くように強制する。シート１００が完全に渦巻状に巻かれて実質的に円筒形になるまで、犠牲層２０２は徐々に除去され得る。以下により詳細に論じるように、デバイスはコイルの半径を調節するように作製され得る。
【００２５】
図３は、シート１００の上面図であり、シート１００は、各メモリ回路に取付けられた電気コンタクト（１００Ａ〜Ｅ）を含み得る。図示されるように、シート１００は、或る数（ｎ）の単体のメモリ回路を含み得、これらのメモリ回路の各々は、所望のメモリ性能に応じて適宜設計および作製される。各回路は、メモリ回路のデータ検索および指令／制御用に、ｎ個の電気コンタクト回路１００Ａ〜Ｅ（ｎ）を有し得る。ドライバ回路がシート１００上に含まれ得るか、または別個に作製され得る。
【００２６】
コンタクト回路１００Ａ〜Ｅ（この明細書では一般に「コンタクト」とも称する）が従来の態様で作製され得、異なる長さおよび幅を有し得、それにより、シート１００が渦巻状に巻かれたときに、より容易にアクセス可能となる。したがって、図示されるように、
上部のコンタクト回路Ａ〜Ｅはそれぞれ、徐々に短くかつ幅広くなっていく。その結果、シート１００が渦巻状に巻かれると、コンタクト回路Ａ〜Ｅは、便利な角錐型のコンタクト部３００を形成する。物理的なコンタクト（接触器）が各コンタクト回路から突出して示されるように側方コンタクトであってよく、または、他の物理的なコンタクト手段を用いてよいことに注目されたい。コンタクトは、接続のための公知の基準、たとえばＰＣＩ／ＣＩＡカードに対する基準に従って、間隔をあけて配置され得る。
【００２７】
図４は、図３に示す方式等のコンタクト方式を有する、渦巻状に巻かれた回路が、或る用途で使用されるために層状の回路基板４００内に挿入されることを示す。図３の例を用いると、層状の回路基板４００は、シート１００内の単体の各メモリ回路または複数のメモリ回路に対し、別個の回路層４００Ａ〜Ｅ（ｎ）（Ｅは図示せず）を含み得る。金のヒューズコンタクト４０２（分解組立図を参照）を用いて、各コンタクト回路３００Ａ〜Ｅに対して適切な電気コンタクトを設けることができる。他のコンタクト手段もまた企図される。
【００２８】
図５ａは、この発明の一実施例に従った、渦巻状に巻かれたメモリ回路を作製するための方法のフロー図である。この方法の各ステップを、図５ｂ〜図５ｇに示す。個々の層は、異なるパターンを用いて図示されており、これらのパターンは、図５ｈの凡例によっても識別される。この凡例は、この発明を限定するようには意図されず、例示的な材料を単に明示しているに過ぎない。まず（図５ｂ）ステップＳ５−１において、所望の通り、シリコンウェハ上にＳＯＩメモリ回路（５０４）が作製され、このＳＯＩメモリ回路は電気コンタクト（図示せず）を含み得る。ＳＯＩメモリ回路層（５０４）は、好ましくは、（約）１００オングストロームのシリコン酸化物層（５０２）上に（約）３５０オングストロームのシリコンメモリ回路を含む薄型ＭＯＳ技術である。ステップＳ５−２では、メモリ層５０４上に（約）１００オングストロームのシリコン酸化物層５０６が堆積されてから、（約）３００オングストロームの厚い窒化物の層（５０８）が渦巻状に巻く層として働くように高温で堆積され、この渦巻状に巻く層の上に、（約）７５オングストロームの厚さの薄い金の層（５１０）が堆積され、この薄い金の層の上に、（約）５００から１０００オングストロームの厚さの犠牲層（５１２）が堆積され、この犠牲層の上に、ボンディング酸化物層（５１４）が堆積される。結果的に得られるウェハを図５ｃに示す。
【００２９】
ステップＳ５−３では、図５ｄに示すようにウェハの上下を反転し、好ましくは、酸化物−酸化物接合によって別のウェハに接合する。ステップＳ５−４では、シリコン基板の上層が（たとえば機械的に）研磨され、図５ｅに示すように、メモリデバイスの酸化物層（５０２）までエッチングされる。ステップＳ５−５では、図５ｆに示すように、第１の薄い金の層と同じ厚さを有する第２の薄い金の層（５１６）が酸化物層（５０２）の表面上に堆積される。
【００３０】
渦巻状に巻く層の高い堆積温度と窒化物／シリコン層の最終的な動作温度との間の差により、渦巻状に巻く動作が生じると考えられる。なぜなら、窒化物層とデバイス／回路層との間に熱膨張係数（ＣＴＥ）の差が存在するためである（以下により詳細に論じる）。したがって、図５ｇに示すように、犠牲層がステップＳ５−６において一方端からアンダーカットされ、メモリデバイスが丸まるようにする。その結果、図５ｈに示すように、体積当りの高メモリ密度を有する、渦巻状に巻かれたメモリデバイスを提供することができる。
【００３１】
この明細書では、デバイスを渦巻状に巻くか、または丸める動作が、渦巻状に巻かれ、かつ、円筒形を取り得るデバイスを結果的に生じるものとして図示および説明されているが、この発明は、円筒型の形状に限定されるように意図されていない。渦巻状に巻くプロセスから他の形状寸法、たとえば矩形または八角形の形状寸法が生じ得ることが理解され
るであろう。したがって、この文書の全体に及ぶ、「渦巻状に巻く」または「渦巻状に巻かれる」ことに対する言及は、円筒形以外の形状寸法も包含するように意図される。
【００３２】
図５ｆにおいて、シートは約１０００オングストロームの厚さを有する。その結果、１ギガバイト（ＧＢ）のメモリデバイスが渦巻状に巻かれて、たとえば〜０．００００５立方センチメートルのメモリコイルとなり得る（図５ｉ参照）。渦巻状に巻かれたデバイスは、結果的に得られるその形状および体積により、先行技術に優る素晴らしい利点を有する。以下にさらに詳細に説明するように、さまざまな構成および技術を用いて、渦巻状に巻かれた複数のデバイスを組合せて１つのデバイスにし、超高密度メモリデバイスまたは集積回路を作製することができる。
【００３３】
犠牲層をアンダーカットして緊密なコイルを得るための多くの技術が企図される。犠牲層を除去して回路シート１００を渦巻状に巻くプロセスの一実施例は、一時的なテーパ状のエッチングシールドを追加して、一方端からの漸進的な犠牲エッチングを促すステップを含む。図６は、右から左にテーパされたエッチングシールド６００を有する２０ｃｍのメモリ回路シート１００を示す。犠牲層がアンダーカットされるのに伴い、エッチングシールド６００はシート１００の巻上げを制御して、狭い方の端部（右側端部）から厚い方の端部（左側端部）への渦巻状に巻く動作を生じ、回路シート１００の角部が丸まることを防止する。エッチングは、たとえば湿式エッチングまたは乾式エッチングであり得る。
【００３４】
エッチングシールドは、所望の効果を得るためにサイズおよび形状が調節され得る。たとえば、エッチングシールドは、或る一定の地点において丸まることを完全に防止するように設計され得、渦巻状に巻かれたメモリデバイスをウェハに保持する
実際に、犠牲層が必要とされないことが考えられ、回路層は他の手段によって解放され得る。たとえば、打込プロセスを用いて、回路層を剥離することができる。図３６を参照して、例示的な乾式の解放プロセスをより詳細に説明する。
【００３５】
また、図６の上部に示すように、複数のシート１００を１つのウェハ上に作製することができる。
【００３６】
図７を参照して、コイルの内側の巻きの半径は、以下の式から計算され得る。
【００３７】
【数１】
【００３８】
ここで、αおよびβはそれぞれ、シリコンおよび窒化物の熱膨張係数であり、Ｔは渦巻状に巻かれた層の作製中の温度であり、Ｔ0はデバイスの動作温度の近似値である。
【００３９】
シリコンおよび窒化物の厚さおよびヤング率（Young's Modulus）が等しいと想定すると、計算は以下のように単純化される。
【００４０】
【数２】
【００４１】
したがって、たとえばメモリシートの全体厚さｔtotal＝１０００Ａであり、（αsilicon−βnitride）〜１０ｐｐｍ／Ｃおよび温度変化Δ（Ｔfab−Ｔoperating）＝２００℃である場合、Ｒ＝３３ミクロンである。
【００４２】
【数３】
【００４３】
図９において、渦巻状に巻かれたデバイス内の応力を図で示すためにコンピュータによるシミュレーションを行なった。ここでは、シリコンのメモリデバイスが安定性を有し、ＣＭＯＳ層の長さに沿って均一な応力を有することが示される。好ましい実施例の使用中における温度の放散もまた、容認可能なものになるはずである。
【００４４】
想定される最悪の場合により制限される輻射熱伝導、および、各巻線間におけるＫＥＦＦ＝０．０００５ワット／ｃｍ−Ｋの２０オングストロームのエアギャップを想定すると、渦巻状に巻かれた作動中のメモリデバイスの温度上昇は、以下により予想され得る。
【００４５】
Ｔrise＝電力＊ＺTHERMAL；ＺTHERMAL
〜０．０５℃／ワット／層または５００層の構造に対して２５℃／ワット
ＶWRITE＝１０ボルトに対し、電力〜０．５×ＣLINE＊ＶWRITE２＊ＦWRITE
＝０．６ミリワット／Ｍｈｚ書込。
１Ｍｈｚにおいて１００本の線の書込に対して〜０．０６ワット、または
２Ｍｈｚにおいて１００本の線の書込に対して〜０．１２ワット。したがって、
Ｔrise＠２Ｍｈｚ＝外側の金の表面から〜０．１２ワット×２５℃／ワット〜３℃の上昇。
【００４６】
この開示内容に基づいて理解されるはずであるが、メモリ回路の読出／書込速度は、デバイスのさまざまな構成要素（すなわち線等）の厚さに依存し得る。デバイスの読出／書込速度は、細いアドレス線および金の絶縁体によるＲＣ限界によっても影響を受ける。図１０を参照して、読出／書込速度は以下のように計算され得る。
【００４７】
【数４】
【００４８】
したがって、金の厚さをたとえば２５０オングストロームに設定すると、８０ナノ秒の読出／書込時間が達成され得る。７５オングストロームにおいて、２４０ｎｓの読出書込時間が予測される。したがって、サイズおよび速度を最適化すること、すなわち、最小のサイズを得るために速度が犠牲にされ得、また、その逆もあり得ることを当業者は理解するであろう。当然ながら、同じ原理を非メモリ回路にも適用可能であることが理解されるであろう。
【００４９】
コイルをスライド式に伸ばさないための応力隆起
今日利用可能な、上面が平坦な技術よりも、デバイスの体積密度の著しい改善（たとえば１０００倍）を得るためには、これらのデバイスが螺旋状またはスライド式に伸びた態様で渦巻状に巻かれることなく、緊密に渦巻状に巻かれなければならない。好ましくは、後続の各コイルは先行のコイルの上に完全に重複する。
【００５０】
図１１は、シリコン回路素子層（デバイスのない状態で図示）および応力をかけた窒化物層を有する解放されたコイルの実験から得られたＳＥＭ画像である。この画像では、シリコン回路素子層の厚さは５００Ａであり、窒化物応力層の厚さは５００Ａであった。渦巻状に巻く動作を試みることにより、極めて小さな７ｕｍの巻き半径が表示されているが、このコイルが著しくスライド式に伸びていることが示されているため、デバイスの記憶領域当りの体積が実質的に増大している。
【００５１】
図１２のＳＥＭ画像に示すように、膜の応力が二軸方向であることから、渦巻状に巻く応力により、膜が複数の軸に沿って渦巻状に巻き得ることが確認された。この試験構造は、主方向に（ストリップ１２００の長さに沿って）渦巻状に巻き始めているが、側方タブ１２０２が、この主方向に対して横方向に丸まっている。大きな領域が渦巻状に巻かれるメモリデバイスを得るためには、横方向における渦巻状の巻き動作を排除しなければならない。
【００５２】
以下にさらに詳細に説明するように、応力隆起（図１３に図示）をコイルに組込んで、渦巻状に巻く方向を制御することができる。これらの隆起または波形は、シリコン回路素子および／または応力をかけた窒化物層内に作製されると、コイルを効果的に補強して、横方向の丸まりを防止する。したがって、応力は主方向にのみ作用し、デバイスは適切な態様で渦巻状に巻く。シリコン回路素子および／または応力をかけた窒化物層に隆起をさらに設けることにより、スライド式の伸びを伴わない、ほぼ完全に重複したコイルが容易に得られる。
【００５３】
図１４は、隆起を有する７層のコイルのＳＥＭ画像の斜視図（左）および上面図を示す。図１４に示す波形のコイルは、内部半径が７ｕｍであり、外部半径が１４ｕｍであり、
巻いていない長さが３００ｕｍであり、線形に変化する幅を有する。この幅は、渦巻状に巻くアームの、取り付けられていない先端における１４ｕｍから、アームの、取り付けられた先端における１０ｕｍまで変化する。その結果、これらの波形は、渦巻状に巻く動作中にスライド式の伸びが生じることを防止する。
【００５４】
図１５Ａ〜図１５Ｄを参照して、デバイスに隆起を形成するための例示的なプロセスを説明することができる。この実施例では、予め隆起を形成した、好ましくはシリコン酸化物の犠牲層がまず、ウェハ上に作製される。図１５Ａまたは図１５Ｂに示すように、鋭い角部または滑らかな角部、好ましくは滑らかな角部を有する隆起が堆積され得る。滑らかな角部を有して形成された隆起は、鋭い角部においては隆起を脆化させ得る、膜の角部の弱点を緩和する。濃くドープされたボロフォスフォシリケートガラス（ＢＰＳＧ）を堆積することができ、シリコンウェハ基板までスロットがエッチングされる。ＢＰＳＧを９００℃で３０分間堆積して鋭い角部を除去することができ、その後、滑らかにした隆起の上に酸化物の第２の被覆を堆積して（図１５Ｃ）、隆起を有する連続した犠牲層を得ることができる。次に、この明細書で既に説明したように、隆起を形成した犠牲層上に、回路素子層および応力層を堆積する（図１５Ｄ）。デバイス１００は、酸化物解放層の溶解、たとえばフッ化水素による溶解によって解放される。
【００５５】
回路素子層がポリシリコンで構成されており、好ましくはシリコン酸化物の解放層上に堆積され得ると、上述の方法は、渦巻状に巻く層に隆起を形成する。特定の種類のデバイス（たとえば薄膜トランジスタ（Thin Film Transistor）ＴＦＴ等）にはポリシリコンの回路素子層が使用され得るが、メモリデバイスの大多数は、単結晶シリコンの回路素子層を必要とする。単結晶シリコン層は、ポリシリコン層のように堆積することができないため、異なる隆起形成および解放のプロセスの手順を必要とする。
【００５６】
図１５Ｅに示す隆起は、山から谷までが１μｍであり、隆起間の間隔が３μｍである。スライド式に伸びる態様に丸まる応力を除去する際に、このように険しい波形状の隆起が効果的であるが、このように険しい隆起形成を必ずしも用いる必要はない。隆起の高さは、スライド式に伸びることを阻止するのに必要な最小高さを用いるように容易に調節され得る。より小さな隆起の高さを用いることに基づいた設計もまた企図される。実際に、図１５Ｅに示す隆起よりも小さな隆起が好ましい。なぜなら、隆起が層の実効厚さを減じ、メモリデバイスに対し、より大きな体積密度を与えるためである。
【００５７】
隆起は、デバイスの一方端から他方端に向けて、徐々に小さなサイズを有して形成され得、それによって隆起は、渦巻状に巻かれたときに一直線上に並ぶ。
【００５８】
さらに、渦巻状に巻く構造の非取付け端部において開始部のいくつかの隆起を用い、デバイス領域の大半に対して平坦な膜を用いることが可能である。すなわち、シート１００の一方端は固定され得、および／または、シート全体にわたる隆起の代わりに、適切な丸め動作を生じるのに十分な隆起のみが使用される。開始部の隆起により、膜は主方向に沿って渦巻状に巻き始めることが可能となり、隆起が存在しなくなった後も、主方向における渦巻状の巻き動作が継続する。
【００５９】
隆起による補強によって横方向の応力を阻止することが、単一方向への渦巻状の巻き動作を達成する唯一の方法ではない。たとえば、横方向の応力の効果をなくすことによる、他の技術が企図される。
【００６０】
図１６を参照すると、シート１００にストリップをさらに設けることにより、横方向の応力が防止される。応力（渦巻状に巻く）層（１０４）は、反応性イオンエッチング（Reactive Ion Etching）（ＲＩＥ）、または、好ましくはアルゴンによるイオン打込により
、渦巻状に巻く主方向に沿って細長いストリップ１６００に切断され得る。これにより、主方向における丸まりが若干弱まり得るものの、横方向の応力のすべてを完全に除去し、シート１００が渦巻状に巻く主方向にのみ丸まることを可能にする。
【００６１】
この実施例の１つの潜在的な利点は、回路素子層に隆起を形成する代わりに、回路素子層を平坦にすることが可能な点である。平坦な回路素子層は、デバイスの製造中に実施されるべき、より単純なデバイスの処理技術を容易にする。
【００６２】
渦巻状に巻かれた高密度メモリを得るための、内部応力で渦巻状に巻くモード
超高密度メモリに必要とされるサブ１００μｍの巻き直径を達成するために、デバイス層の膜および応力層の膜が相互作用して、究極の丸め効果を生じるべきである。上述のように、シート１００の層間のＣＴＥ差が、バイメタルの丸め効果を達成して、丸める力を生じる。冷却により、より高いＣＴＥの膜に比べ、より低いＣＴＥの膜に圧縮応力が生じる。
【００６３】
デバイスを渦巻状に巻く動作を容易にする別の技術が、膜の成長中に生じる膜の内部応力を使用するものである。内部応力は、固有の成長過程に依存して引張性または圧縮性であり得、場合によってはＣＴＥ差による応力を圧倒することが示されてきた。加えて、内部応力は膜の成長中に生じるため、成長の条件が、応力のレベルおよび痕跡／方向を制御するのに極めて重要である。
【００６４】
渦巻状に巻く層が回路に対してどこに（すなわち上または下に）存在するかに依存して、正しい方向に回路層の渦巻状の巻きを生じるために、引張応力または圧縮応力のいずれかが所望されることが理解されるであろう。
【００６５】
図１７を参照すると、５００Ａの低圧化学気相成長（Low Pressure Chemical Vapor Deposition）（ＬＰＣＶＤ）によるシリコン窒化物層の堆積の前後において、６インチＳｉウェハの、ウェハ反り測定値を取った。これらの測定値は、窒化物層において大きな１．４ＧＰａの内部引張応力を示す。ポリシリコンに対する同様の実験は、Ｓｉ基板に比べ、より小さな０．３ＧＰａの内部圧縮応力を示す。応力−曲率モデル（図１８参照）を用いると、窒化物膜とポリシリコン膜との間の内部応力の正味差〜１．７ＧＰａは、約７μｍの極めて緊密な半径を有するコイルを生じるはずであり、窒化物膜が２層コイルの内側に存在するような、渦巻状の巻き方向を生じるはずである。したがって、２層の窒化物／ポリシリコン膜は、ＣＴＥベースのモデルのみで予測したものよりも緊密に、かつ、反対方向に丸まるはずである。解放された、５００Ａの窒化物／５００Ａのポリシリコンの２層膜の実験は、内部応力モデルとの密接な呼応を示し、結果的に、７．５ｕｍの半径を有する回路コイルおよび渦巻状の正しい巻き方向を生じる。
【００６６】
内部応力が膜の正味応力の主要因、多くの場合は最も強い要因であることが多いため、ナノコイル化された膜を作製する際に、内部応力の使用について考慮することが重要である。
【００６７】
さらに、内部応力は、成長中の膜の堆積パラメータに強く関連し得るため、結果的に得られる膜内応力を制御して、他の所望の特性を有するコイルを作成することができる。これらの結果に照らして、（ＣＶＤの）プロセスパラメータの制御により内部応力を操作して、ナノコイルメモリデバイスを所望の態様で渦巻状に巻くために必要とされる膜の応力を生じ得ることが確認された。
【００６８】
コンタクト機構
図１９を参照すると、「角錐型の」コンタクト機構が示される。この機構は、図３に示
すものと実質的に同一である。図１９の左側は、渦巻状に巻かれた実際の回路デバイス１００の画像を示し、右側は、渦巻状に巻く前のメモリシート１００を示し、分解組立図は、渦巻状に巻いた後の角錐型のコンタクト機構１９００を示す。
【００６９】
パターン成形された、渦巻状に巻くアームの幅を変化させることにより、角錐型の端部コンタクト機構が作製される。最も内側の巻きが、後続の巻きの各々よりも側方にさらに突出することにより、拡大図に示すように、巻きの１つ１つが、渦巻状に巻いた構造の端部からアドレス指定され得るようにする。右に示すように、このことは、各巻き（または単体の回路）に対して別個のコンタクト延長部１００Ａ〜Ｅを設けることにより達成され得、または、回路自体の幅を変化させることができる。後続の層が重複する量は、渦巻状に巻く構造の幅に変化を持たせることによって容易に制御することができ、好ましくは、１つの層につき最適なコンタクト領域を得るように調整される。さらに、コンタクト延長部１００Ａ〜Ｅは、４６ピンのＰＣＩ／ＣＩＡ等の任意の標準に適合するように形成され得る。
【００７０】
別のコンタクト機構は、「側方延長部」のコンタクトを用いる。図２０を参照すると、従来のコンタクト２０００が各回路に対して形成され、これらのコンタクトは、コイル１００から延びて、他の構成要素との相互接続を容易にする。たとえば、図示するように、側方延長部のコンタクト２０００は、デバイス１００の縁端部に沿って存在することが考えられ、それにより、デバイス１００が渦巻状に巻かれた後に、コンタクト２０００は間隔をあけて配置され、メモリコイルがデバイス２００２、たとえば入力／出力制御回路と垂直方向に結合されることを可能にし、ビア２００６および埋込リード２００４を介した複数のコイルの高密度実装が行なわれる。
【００７１】
側方延長部のコンタクト２０００は、異方性ＲＩＥプロセスによって形成され得る。図２１ａ〜図２１ｂに示すように、隆起を有するこの発明の実施例に関し、犠牲層上に堆積された窒化物／ポリシリコン層は、デバイスを超えて延び得る。図２１ｂに示すように、異方性ＲＩＥプロセスは、窒化物／ポリシリコン層の部分２１０４を除去しない。この部分２１０４は、残存してワイヤ状の側方コンタクト２０００を形成し、これらのコンタクトは、抵抗を下げるために金属被覆され得る。側方コンタクト２０００は、公知の手段によりデバイスの回路に接続され得る。
【００７２】
図２１ｃ〜図２１ｄを参照すると、２つのＳＥＭ画像は、渦巻状に巻く膜上に、異方性ＲＩＥプロセスによって作製された側方延長部のコンタクト２０００を示す。これらのコンタクト２０００は、鋭い垂直方向の縁端部を有する。これらの例において、側方コンタクト２０００は、窒化物およびシリコンの層に作製されるが、上述のように、これらのコンタクトは、抵抗を下げるように金属被覆され得る。さらに、側方延長部のコンタクトは、渦巻状に巻くプロセスを妨げないことから、制御ウェハ上の規定されたビアパターンに対して渦巻状に巻いたデバイスをプラグ接続するのに必要とされる、再現可能な渦巻状の巻き動作を可能にするはずである。
【００７３】
パッドコンタクト型を図２９ａ〜図２９ｂに示す。ここでは、コンタクトパッド領域２９００が、メモリ回路１００の一方端または両端に形成され得る。コンタクト領域２９００は、犠牲層がその下に位置しない状態で、デバイス１００と同じウェハ上に形成され得る。その結果、コンタクトパッドは、渦巻状に巻く間に、デバイス１００に対する固定領域として働き得る。
【００７４】
固定領域２９００は、好ましくは、剛性の誘電性材料（サファイア結晶等）を含む。固定領域２９００は、好ましくは、犠牲層がその下にない状態で基板上に作製され、それにより、正しい方向における渦巻状の巻きを容易にする（図２９Ｂ参照）。入力出力（Ｉ／
Ｏ）接続２９０２が固定領域２９００上に配置され、固定領域２９００は、渦巻状に巻かれたデバイスの回路からのリードに接続し得る。この機構の１つの利点は、各ナノチューブデバイス１００が個々に使用され得ること、または、他のナノコイルとともにグループ化されてより大きなデバイスになり得ることである。
【００７５】
図３０ａを参照すると、多数のデバイス１００が１つのウェハ３０００上に作製され得る。各デバイス１００は、固定Ｉ／Ｏ領域２９００を含み得、Ｉ／Ｏ領域２９００が隣接するように対にされ得るか、または、共有も行なわれ得るようにする。犠牲層が除去されてデバイス１００が渦巻状に巻かれると、多数の隣接するデバイス１００が対３００４に形成され、それにより、デバイスの各対３００４の各対のＩ／Ｏパッド２９００が連続するようにする。一連のデバイスの対３００４が並列に形成されて、セクション３００２を形成する。セクション３００２はウェハから切断されて、１つのメモリスティック３０１０（図３０ｂ）を形成し得る。メモリスティック３０１０上に、ドライバ３０１２（ここではナノコイルとして図示）等の他のデバイスを形成してよく、または、Ｉ／Ｏおよび処理回路が各ナノコイル１００に完全に含まれてよい。スティック３０１０は、Ｉ／Ｏ用の別個のパッド領域３００６を有し得る。
【００７６】
図３０ａに示すように、ナノコイル１００は、２つの連続するコイルの組のそれぞれの固定領域が隣接するように配置され得る。そうすると、渦巻状に巻くステップの間に、２つのナノコイルの組が、互いに向かって渦巻状に巻く。なぜなら、固定領域がアンダーカットされないためである。各組は、基板から切断され得る。はんだパッドまたはバンプ（図３１に図示）３１０４をＩ／Ｏコネクタにさらに設け、他の構成要素との集積を容易にすることができる。
【００７７】
図３１を参照すると、１つの相互接続層３１００に複数のナノコイルスティック３０１０が接続される。相互接続層３１００は、パッド３１０２を有し得る。これらのパッド３１０２は、各ナノコイル用の固定層のはんだパッド３１０４に接触する。このようにして、任意の数のナノコイル回路を組合せて１つのデバイスを形成することができる。当業者は、さまざまな接続機構が任意の所望のデバイスの形状寸法を達成することを容易に理解するであろう。たとえば、図３２を参照すると、複数のメモリスティックが１つの層３２００に接続されていることが示される。各メモリスティック３０１０の長さが５ｃｍであり、幅が４００μｍである場合、１００個のメモリスティック３０１０が、僅か２０平方センチメートルの１枚の基板上に接続され得る。基板３２００の厚さが僅か３００μｍである場合、１０枚の基板３２００を積重ねて、１０ＴＢのメモリカードを形成することができる。同様に、任意の数の構造を接続して積重ね、従来の形状、たとえばＳＲＡＭカードを形成することができる。
【００７８】
図３３において、図３０Ａ〜図３０Ｂのメモリストリップで使用されるコンタクト機構のさらなる詳細を示す。ここでは、１０個のナノコイル１００のグループに対して１つのバスバー３３００が用いられる。コンタクト線（図示せず）がバスバー３３００に接続され、その中のビアにはんだ付けされ得る。バスバー３３００は、回路層の金属被覆中に、ウェハ基板上に形成され得る。各ナノコイルが渦巻状に巻かれた後に、ウェハからバスバー３３００が切断されて、１つのスティック３０１０を形成する。したがって、１つのスティックは、１つのバスバー接続３３００を有する１０個のナノコイルデバイスで形成され得る。
【００７９】
図３４では、図３３に示す多数のナノコイルのグループが、１枚のウェハ上に示される。各バスバー３３００がウェハ３４０２に固定されている場合、複数のデバイススティックが１つのウェハ３４０２から作製され得る。結果的に得られるこれらのスティックは、次に、図３１に示す組立機構で使用され得る。ここでは、各メモリスティックが上下を反
転されて、図中の隆起した部分３１０２にボール接合される。
【００８０】
図３５ａは、垂直方向の層と層とのコンタクトを有する、渦巻状に巻かれたデバイスを示す。図３５ｂに示すように、パッド型またはバスバーの外部コンタクト（Ａ）に接続されたデバイスシート上に、プレート貫通コンタクト３５０２が形成され得る。コンタクト３５０２は、中心からの距離が徐々に大きくなるよう配置されて、コイルの直径の増大を補償する。図示されるように、コンタクトの組３５０２間の距離は、内周で始まるが、その後、１回転につき量Ｓ（１−Ｎ）だけ増加する。その結果、渦巻状に巻く間に、コンタクト３５０２は一直線上に並び、層を通る垂直方向のアドレス線３５０４を形成する。この例において、垂線は半径の長さシータであり、これは、所望の垂直方向のコンタクト本体を表わす。Ｔはデバイス層の厚さである。
【００８１】
これらの垂線は、回路内の線の距離を著しく縮小し、１つの層の厚さのみで１回転の距離をカバーする。また、図３５ｂには１つの層につき３つのバンプのみを示している。しかしながら、形状寸法が大変小さいため、極めて多数のコンタクトを形成することができる。たとえば、４６ピンのＢＣＩ／ＣＩＡと互換性を有する構造を形成することができる。
【００８２】
プレート貫通コンタクト３５０２を作製するために、フライス削りおよびエッチング技術を用いてよい。クロストークまたは短絡を防ぐために、コンタクト３５０２と絶縁体層との間にバリアが必要であることが考えられる。渦巻状に巻いたときにコンタクト３５０４が完全に一直線上に並ばない場合、急速熱アニールのステップを実施して、コンタクトを合着させることができる。
【００８３】
コイル状に巻かれた回路デバイスのコイル内部までの経路の長さを、コイル外部までの経路と同じ程度短くするか、またはそれよりも短くすることにより、読出／書込速度が著しく上昇することは明らかである。しかしながら、これらの貫通コンタクトは、他の種類の回路における処理も増大させることができる。なぜなら、システム速度を高めるために、処理回路の部分を互いにより近接させて配置する（たとえば、メモリキャッシュを演算ユニットまたは他のデータ処理ユニットにより近接して配置する）ことができるためである。このコンタクト機構をヒートシンクとして用いて、内部コイルから熱を除去することもできる。
【００８４】
解放技術
上述の解放技術に加え、この発明のデバイスを解放して渦巻状に巻くためのさらなる技術が企図される。たとえば、コイルの大きな部分を解放するために、渦巻状に巻く層内までスロットをエッチングすることが考えられる。スロットは、より多くの犠牲層を露出するため、犠牲層のより効率のよい除去を可能にする。図２２を参照すると、スロット２２００が、渦巻状に巻く方向にエッチングされる。図示されるように、７５００Ａ×１０μｍのスロット２２００が、コイル内までエッチングされ、均等に間隔をあけて配置され、デバイスの表面の領域全体にわたって分散する。渦巻状に巻く方向において、スロットの各組と各組との間に隆起２２０２をさらに設けて、渦巻状に巻く動作をさらに容易にすることができる。
【００８５】
スロット２２００は、犠牲層の除去を改善し、それにより、より大きな幅を有するデバイスが解放され得るようにするが、デバイスの面積は、同じ幅の連続した膜よりも縮小される。なぜなら、デバイスがスロット上で処理され得ないためである。この技術は、サイドエッチングのみを必要とする連続した膜に比べ、可能性として、渦巻状に巻く速度の高速化も容易にし得る。
【００８６】
図５Ａ〜図５Ｇを参照して上で述べた、ウェハを上下反転させて接合する処理技術は、熱膨張応力によって誘発される渦巻状の巻きによる、渦巻状の巻き動作に対しても適用可能である。しかしながら、内部応力による渦巻状の巻きについては、好ましくは、異なる処理技術が企図される。
【００８７】
好ましくは窒化物を含む、渦巻状に巻く層が、シリコンデバイス層に比べて引張状態にある場合、解放された膜は、ＣＴＥモデルにより予測された方向とは逆の方向に渦巻状に巻く。基板から離れる方向において本質的に渦巻状に巻くことにより、ウェハの上下を反転させて接合するプロセスの必要性をなくし、コイルの解放動作の全体を単純化する。
【００８８】
図２３ａ〜図２３ｄを参照すると、まず、犠牲層の上か、または犠牲層上の酸化物層の上に、隆起が形成される（２３ａ）。次に、シリコンウェハ１３００を含むシリコン・オン・インシュレータ（ＳＯＩ）デバイス上に、デバイス層（メモリ、集積回路等）が形成される。シリコンウェハ１３００は、その上の埋込まれた酸化物１３０２上に、単結晶回路素子層１３０４を有する。隆起１３０４は、渦巻状に巻く構造の端部において、または、その長さに沿って、シリコン回路素子層まで直接エッチングされ得、それにより、主方向に渦巻状に巻く動作が誘発される。隆起構造を形成した後に、渦巻状に巻く層内まで解放スロットをエッチングして、その下の犠牲層を露出することができる。
【００８９】
次に、標準的なデバイス処理技術により、５００Ａの厚さの回路素子層内にデバイスを作製する（図２３ｂ）。処理後、デバイスの上面上に、好ましくは引張応力をかけた５００Ａの窒化物層を、二重目的の応力（渦巻状に巻く）および絶縁層として堆積する。次に、この応力層上に、好ましくは薄い７５ＡのＡｕのシールド層を堆積する。次に、ＲＩＥエッチングを行なって、既に上で説明したもの等の、渦巻状に巻く部分および側方延長コンタクトを規定する。渦巻状に巻く層は、好ましくは、埋込まれた酸化物層をＨＦで融解することによって解放される（図２４）。
【００９０】
上で説明したように、乾式の解放プロセスが用いられる場合、犠牲層は必要ではない。「選択的スマートカット（Selective Smart Cut）」は、ナノコイルを作製するための新規の乾式解放技術である。公知のスマートカット（登録商標）プロセス（Ｊ．アプライド・フィジックス（J. Applied Physics）第９３巻、第９号、２００３年５月、Ｇ．Ｋ．セラー（G.K.Celler）およびＳ クリストロベアニュ（S Cristoloveanu）による、「シリコン・オン・インシュレータの最前線（Frontiers of Silicon-on-Insulator）」、（この内容は、ここに援用される））が存在する。このプロセスは、標準的なシリコン・オン・インシュレータのウェハ作製に使用されるが、回路素子には適用されていない。
【００９１】
スマートカット（登録商標）は、注入エネルギによって厳密に制御された特定の深さまで、原子量の小さい気体原子（ＨまたはＨｅ）を打込むステップを含む。ハンドルウェハへのウェハの接合および熱処理の後に、打込まれたウェハの薄い表面層は、打込まれた気体の蓄積によって生じたひび割れにより、表面に平行な面に沿って均一に剥離する。剥離の後に、薄く均一な表面のスライスを、効果的な態様でハンドルウェハに移動する。
【００９２】
図３６に示した選択的スマートカットのプロセスもまた、原子量の小さい気体の打込によって形成される劈開面を用いる。しかしながら、選択的スマートカットにおいて、ウェハは、マスキングフォトレジストを用いてパターニングされ、これにより、劈開面が、ウェハ上の選択された領域に形成され得る。図面では、応力をかけた７００Ａの窒化物層がまず、堆積およびエッチングされて、メサ構造を形成する。このメサ構造は重要である。なぜなら、この構造により、横方向のひび割れに対して、ひびがその上で終端をなすべき自由表面が設けられ、かつ、打込まれた気体の逃げ道を設け、潜在的に表面のブリスタを減少させるためである。次に、窒化物／Ｓｉの界面よりも下の７００Ａの深さまで、表面
経由で原子量の小さい気体を打込む。この打込は、メサ構造の渦巻状に巻くアーム領域にのみ生じるようにパターン化される。
【００９３】
熱アニールの後にシリコンは均一に剥離し、応力を受けた窒化物が、解放されたＳｉ層に作用して、渦巻状に巻く作用を生じる。解放された２層構造は、打込を受けていないコンタクトパッドにおいて渦巻状に巻く動作を停止する。なぜなら、この領域に劈開面が形成されていないためである。この選択的スマートカット技術は、ナノコイル構造の効率のよい作製に極めて有用である。なぜなら、大きな寸法を横方向にアンダーカットするために、湿式のエッチング、すなわち、面積の大きなデバイスにとっては極めて低速となり得るプロセスの必要性なしに、この技術によって大きな面積の解放が可能になるためである。さらに、この解放は、相対的に低い温度（２００〜５００℃）で実施することができ、このことは、コンタクトの多くの金属被覆方式と整合する。
【００９４】
渦巻状に巻かれたメモリを作製する際に、可能性として別個の制御ウェハ上に、または同一のウェハ上にメモリ回路とともに、論理デバイスが作製されて、メモリ回路からの入力および読出を制御することができる。側方延長部のコンタクトが使用される場合、螺旋状のビアパターンを制御ウェハ内までエッチングすることができ、各ビアは、渦巻状に巻かれたメモリデバイスの側方延長部のコンタクトの一部に対応する。標準的な半導体金属線を用いて、ビアを制御論理回路素子に相互接続することができる。
【００９５】
この発明の実施例は、新規のさまざまな用途に適合させることができる。たとえば、この発明は、耐放射線回路（Rad-Hard等）に対して、より良好かつより高効率の設計を提供することができる。一般に、金属シールディングを回路にさらに設け、大気圏外空間の用途等において、放射線からの保護を提供する。
【００９６】
図２５ａ〜図２５ｄに示すように、好ましい実施例は、放射線を多く受ける用途に対し、より低重量であってかつより低コストの回路素子を提供することができる。図２５ａおよび図２５ｂでは、この発明の形状寸法が、このような用途に対してどの程度少ないシールディングを必要としているかが示される。特に、従来の立方体または箱型の技術では、円筒形の回路に比べ、より多くのシールディングを用いなければならない。したがって、この発明は、航空宇宙の用途に対し、より小型かつ低重量の回路の解決策を提供する。
【００９７】
図２５ｃおよび図２５ｄでは、金の高コストを考慮しても、コストの削減が著しいことが認識できる。たとえば、１０年間にわたって宇宙の１０５０ｋｍ地点の軌道内で使用するために設計されたメモリデバイスは、一般に、０．０９インチの金のシールディングを必要とする。好ましい実施例の形状寸法は、従来の設計よりも、必要とし得る金のシールディングが全体としてはるかに少ない。この例において、金の現時点でのコストを考慮した場合、デバイスは、この場合、従来のメモリデバイスの費用＄１０５０に比べ、約＄１８の金の被覆内に収容され得る。
【００９８】
おそらくより重要なことに、金のシールディングの重量が、５０分の１から２００分の１となり得、このことは、宇宙衛星において重要である。図２５ｄに示す例では、同一量のメモリ（平坦な１０平方センチメートルの回路領域）に関し、１０年間にわたる１０５０ｋｍ軌道について、従来のメモリデバイスが２ｏｚの金のシールディングを必要とするの対し、この発明のデバイスは、わずか０．０４ｏｚの金しか必要としない。すなわち、宇宙において５０：１の重量削減となる。このことは極めて重要である。なぜなら、宇宙の用途の場合、重量にまつわるコストの削減が、デバイス自体の製造にまつわるコストの削減を上回るためである。
【００９９】
高密度のメモリキューブは、渦巻状に巻かれた任意の数のメモリデバイスを組付けるこ
とによって作製され得る。図２６ａおよび図２６ｂに示すように、角錐形のコンタクト機構３００を有するデバイス１００を用い、２０テラバイトのメモリキューブ２６００を組付けて、１．２５センチメートル立方の箱にすることができる。マルチプレクサ（図示せず）を用いて、渦巻状に巻かれた多数のメモリデバイスの集積を簡略化することができる。渦巻状に巻かれた各メモリデバイス１００は、所望の回路基板の任意の設計に適合するように間隔をあけて配置され得る。たとえば、図４に示すものと同様のコンタクト設計を用いて、上面および底面が層状の回路基板を用いることができる。
【０１００】
好ましい実施例の渦巻状に巻かれたメモリデバイスの小さなサイズおよび形状は、小さな電子デバイスまたは極めて軽量の用途で使用するのに、特に適合可能である。たとえば、ペン型投影機を図２７に示す。これまで、数テラバイトのメモリを含み得るポケットサイズのペン型デバイスを提供することは実現不可能であった。この発明を使用するこのようなデバイスでは、極めて多くの数の（可能性として１００万を超える）ウェブサイト（Web Site）をメモリに記憶することができ、また、適切なサーチエンジン（Search Engine）も含み、それにより、ペン型投影機が「無線ウェブサーチャ（Wireless Web Searcher）」として作動し得るようにして、ワイヤベースの通信に頼らなくても１００万を超えるウェブサイトを探し出すことを可能にする。
【０１０１】
図２８では、隠されたメモリが、日常生活の必需品、たとえば新聞に、どのように埋込まれ得るかを示す。好ましい実施例の渦巻状に巻かれたメモリデバイスは、極めて小さいことが考えられるため、新聞の印字内に埋込むか、または織込むことが可能である。図示されるように、１つのコイル１００が新聞の文字「Ｐ」に隠されている。
【０１０２】
認識されるように、この発明は、先行技術に優る極めて大きな改良を可能にする。図３７を参照して、密度−速度の積の測定基準を用いると、この発明の実施例は、先行技術の磁気ディスクデバイスよりも約５６００万倍の改良が可能となり、最先端のフラッシュメモリよりも１０００倍の改良を可能にする。図に示す、ナノコイルデバイスについての数字は、デバイスの長さに沿った平均的なアドレス線の長さを想定している。しかしながら、上で説明したこの発明の実施例の多くは、線の長さを縮小することができるため、ここに示すものをはるかに上回る読出／書込速度（すなわち、密度−速度の積もまた）得ることができる。当然ながら、図３７の表に包含される内容は、限定するように意図されておらず、渦巻状に巻かれたメモリデバイスは、表に挙げているよりも高速または低速に、および大型にまたは小型に、作製され得る。
【０１０３】
このようにして、図面を参照して多数の好ましい実施例を上で完全に説明してきた。この発明は、これらの好ましい実施例に基づいて説明されてきたが、この発明の精神および範囲内に留まったままで、或る一定の変形例、変更例、および代替的な構成が明らかなことは当業者に理解されるであろう。
【０１０４】
たとえば、渦巻状に巻く層は、犠牲層が除去される間にその特性により渦巻状に巻く動作を生じ得る他の材料から選択され得る。加えて、この発明をメモリデバイスに関して説明してきたが、この発明が、他の多くの種類の回路を渦巻状に巻く動作にも適合可能であることは確かである。さらに、シリコン（ＭＯＳ）メモリ回路を説明してきたが、他の種類の渦巻状に巻かれた回路、たとえば無線周波数（ＲＦ）デバイス、ＧａＡｓおよびＧａＡｓ回路、シリコンマイクロプロセッサ、ならびに他のアナログおよびデジタル回路素子が企図される。
【図面の簡単な説明】
【０１０５】
【図１】この発明の一実施例に従った、丸められて渦巻状に巻かれたメモリとなり得るメモリシートの側面図である。
【図２】この発明の一実施例に従った、渦巻状に巻かれたメモリデバイスのためのメモリシートの斜視図である。
【図３】この発明の一実施例に従ったメモリシートの上面図である。
【図４ａ】この発明の一実施例に従って、渦巻状に巻かれた回路デバイスが、層状の回路基板内に挿入されていることを示す図である。
【図４ｂ】この発明の一実施例に従って、渦巻状に巻かれた回路デバイスが、層状の回路基板内に挿入されていることを示す図である。
【図５ａ】この発明の好ましい実施例に従った、渦巻状に巻かれた回路デバイスを製造する方法のフロー図である。
【図５ｂ】図５ａの方法のステップを示す図である。
【図５ｃ】図５ａの方法のステップを示す図である。
【図５ｄ】図５ａの方法のステップを示す図である。
【図５ｅ】図５ａの方法のステップを示す図である。
【図５ｆ】図５ａの方法のステップを示す図である。
【図５ｇ】図５ａの方法のステップを示す図である。
【図５ｈ】図５ａの方法のステップを示す図である。
【図５ｉ】図５ａの方法のステップを示す図である。
【図６】この発明の一実施例に従った、エッチングシールドが上に堆積されたメモリシートを示す図である。
【図７】この発明の一実施例に従った、渦巻状に巻かれたメモリデバイスの断面図である。
【図８ａ】この発明の一実施例に従った、渦巻状に巻かれたメモリデバイスの断面図である。
【図８ｂ】この発明の一実施例に従った、渦巻状に巻かれたメモリデバイスの断面図である。
【図９】この発明の一実施例に従った、渦巻状に巻かれたメモリシートの応力レベルのシミュレーションを示すグラフである。
【図１０】回路のアドレスキャパシタンスおよびアドレス抵抗を示すワード線の回路図を備えたメモリシートの図である。
【図１１】渦巻状に巻く動作中にスライド式に伸びる、渦巻状に巻かれたメモリデバイスの画像である。
【図１２】横方向の丸まりが生じたメモリシートの画像である。
【図１３】回路において渦巻状に巻く動作を容易にする隆起を示す図である。
【図１４ａ】この発明の一実施例に従った、隆起を有する渦巻状に巻かれた回路デバイスの斜視図である。
【図１４ｂ】この発明の一実施例に従った、隆起を有する渦巻状に巻かれた回路デバイスの正面図である。
【図１５ａ】この発明の一実施例に従った、隆起を有する回路シートを作製するためのステップを示す図である。
【図１５ｂ】この発明の一実施例に従った、隆起を有する回路シートを作製するためのステップを示す図である。
【図１５ｃ】この発明の一実施例に従った、隆起を有する回路シートを作製するためのステップを示す図である。
【図１５ｄ】この発明の一実施例に従った、隆起を有する回路シートを作製するためのステップを示す図である。
【図１５ｅ】この発明の一実施例に従った、隆起を有する回路シートを作製するためのステップを示す図である。
【図１６ａ】この発明の一実施例に従った、正しい方向での渦巻状に巻く動作を容易にする渦巻状に巻くストリップを有する回路デバイスを示す図である。
【図１６ｂ】この発明の一実施例に従った、正しい方向での渦巻状に巻く動作を容易にする渦巻状に巻くストリップを有する回路デバイスを示す図である。
【図１７ａ】ウェハの反り測定値のグラフである。
【図１７ｂ】ウェハの反り測定値のグラフである。
【図１８】応力−曲率モデルおよび内部応力の正味差を示す図である。
【図１９ａ】ナノコイルの正面から見た画像である。
【図１９ｂ】ナノコイルの正面から見た画像である。
【図２０】側方延長部のコンタクトを使用する例示的なコンタクト機構を示す図である。
【図２１ａ】側方延長部の作製を示す図である。
【図２１ｂ】側方延長部の作製を示す図である。
【図２１ｃ】例示的な側方延長部のコンタクトの画像である。
【図２１ｄ】例示的な側方延長部のコンタクトの画像である。
【図２２】渦巻状に巻く層内までスロットをエッチングして丸めるプロセスを改善することのできる技術を示す図である。
【図２３ａ】この発明の一実施例に従った、コイルの開始部分において隆起を用いるナノコイルデバイスを作製するためのプロセスを示す図である。
【図２３ｂ】この発明の一実施例に従った、コイルの開始部分において隆起を用いるナノコイルデバイスを作製するためのプロセスを示す図である。
【図２３ｃ】この発明の一実施例に従った、コイルの開始部分において隆起を用いるナノコイルデバイスを作製するためのプロセスを示す図である。
【図２３ｄ】この発明の一実施例に従った、コイルの開始部分において隆起を用いるナノコイルデバイスを作製するためのプロセスを示す図である。
【図２３ｅ】この発明の一実施例に従った、コイルの開始部分において隆起を用いるナノコイルデバイスを作製するためのプロセスを示す図である。
【図２４ａ】この発明の一実施例に従った、コイルの開始部分において隆起を用いるナノコイルデバイスを作製するためのプロセスを示す図である。
【図２４ｂ】この発明の一実施例に従った、コイルの開始部分において隆起を用いるナノコイルデバイスを作製するためのプロセスを示す図である。
【図２５ａ】シールディングを含むこの発明の高放射用途を示す図である。
【図２５ｂ】シールディングを含むこの発明の高放射用途を示す図である。
【図２５ｃ】さまざまなメモリデバイスについての放射能シールディングのコストおよび重量を示すグラフである。
【図２５ｄ】さまざまなメモリデバイスについての放射能シールディングのコストおよび重量を示すグラフである。
【図２６ａ】渦巻状に巻かれた複数のメモリデバイスから構築されるメモリキューブを示す図である。
【図２６ｂ】渦巻状に巻かれた複数のメモリデバイスから構築されるメモリキューブを示す図である。
【図２７】ペン型投影機で使用されるメモリキューブを示す図である。
【図２８】新聞に埋込まれた、渦巻状に巻かれたメモリデバイスを示す図である。
【図２９ａ】この発明の一実施例に従った、パッド型のコンタクトを有するデバイスの、渦巻状に巻く動作前を示す図である。
【図２９ｂ】この発明の一実施例に従った、パッド型のコンタクトを有するデバイスの、渦巻状に巻く動作後を示す図である。
【図３０ａ】複数のナノコイルデバイスが上に作製されたウェハを示す図である。
【図３０ｂ】渦巻状に巻いた後の、対応するデバイスのスティックを示す図である。
【図３１】相互接続層に接続されている複数のデバイススティックを示す図である。
【図３２】この発明の一実施例に従ったメモリカードを示す図である。
【図３３ａ】この発明の一実施例に従った、１つのバスバーを共有するように作製される複数のデバイスを示す図である。
【図３３ｂ】この発明の一実施例に従った、１つのバスバーを共有するように作製される複数のデバイスを示す図である。
【図３４】図３３に示すデバイスの複数のグループが１枚のウェハ上に作製されていることを示す図である。
【図３５ａ】この発明の一実施例に従った、渦巻状に巻く間に一直線上に並び、コイルの直径を介して直接のアドレス線を設けるはんだバンプがデバイス内に形成されたコンタクト機構を示す図である。
【図３５ｂ】この発明の一実施例に従った、渦巻状に巻く間に一直線上に並び、コイルの直径を介して直接のアドレス線を設けるはんだバンプがデバイス内に形成されたコンタクト機構を示す図である。
【図３６】この発明の例示的な乾式解放技術を示す図である。
【図３７】デバイスの速度および密度に関し、さまざまな技術とこの発明とを比較した表である。
【特許請求の範囲】
【請求項１】
渦巻状に巻かれた回路デバイスであって、シート材料上に形成された回路層を備え、前記回路層は少なくとも１つの回路を含み、前記シート材料は渦巻状に巻かれる、デバイス。
【請求項２】
前記回路層に接続される外部コネクタをさらに備える、請求項１に記載のデバイス。
【請求項３】
前記回路層はＭＯＳメモリ層を含む、請求項１に記載のデバイス。
【請求項４】
前記回路層上に堆積された絶縁層をさらに備える、請求項１に記載のデバイス。
【請求項５】
前記シート材料上に堆積された波状の層をさらに備える、請求項１に記載のデバイス。
【請求項６】
前記シート材料上に堆積された波状の層をさらに備える、請求項３に記載のデバイス。
【請求項７】
前記回路層は、前記メモリ回路層への読出および書込アクセス用のＩ／Ｏ回路素子をさらに含む、請求項３に記載の渦巻状に巻かれた回路デバイス。
【請求項８】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項７に記載の渦巻状に巻かれた回路デバイス。
【請求項９】
前記回路層の表面上に形成された渦巻状に巻く層をさらに備え、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項１に記載の渦巻状に巻かれた回路デバイス。
【請求項１０】
前記回路の層の表面上に形成された渦巻状に巻く層をさらに備え、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項８に記載の渦巻状に巻かれた回路デバイス。
【請求項１１】
少なくとも１つの外側絶縁体層および前記回路層と前記外側絶縁体層との間にバリア層をさらに備える、請求項１に記載の渦巻状に巻かれた回路デバイス。
【請求項１２】
少なくとも１枚の外側絶縁体層および前記回路層と前記外側絶縁体層との間にバリア層をさらに備える、請求項１０に記載の渦巻状に巻かれた回路デバイス。
【請求項１３】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項９に記載の渦巻状に巻かれた回路デバイス。
【請求項１４】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項１２に記載の渦巻状に巻かれた回路デバイス。
【請求項１５】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部に配置されたパッドを含む、請求項２に記載のデバイスシート。
【請求項１６】
前記電気コンタクトは、ワイヤ型の側方延長部を含む、請求項２に記載のデバイスシート。
【請求項１７】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されたバスバーを含む、請求項２に記載のデバイスシート。
【請求項１８】
前記電気コンタクトは、前記渦巻状に巻かれたデバイスの外側層を、前記渦巻状に巻かれたデバイスの内側層に接続する垂直方向の貫通コンタクトを含む、請求項２に記載のデバイスシート。
【請求項１９】
基板上に、少なくとも１つの回路を含む回路層を形成するステップと、
前記回路層が渦巻状に巻くように前記回路層を解放するステップとを含むプロセスによって生成される、渦巻状に巻かれた回路デバイス。
【請求項２０】
前記回路層はメモリ回路層を含む、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項２１】
前記回路層は、前記メモリ回路層への読出および書込アクセス用のＩ／Ｏ回路素子をさらに含む、請求項２０に記載の渦巻状に巻かれた回路デバイス。
【請求項２２】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項２１に記載の渦巻状に巻かれた回路デバイス。
【請求項２３】
前記プロセスは、前記回路層上に渦巻状に巻く層を形成するステップをさらに含み、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項２４】
前記プロセスは、少なくとも１つの外側絶縁体層を形成するステップと、前記回路層と前記外側絶縁体層との間にバリア層を形成するステップとをさらに含む、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項２５】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項２３に記載の渦巻状に巻かれた回路デバイス。
【請求項２６】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項２４に記載の渦巻状に巻かれた回路デバイス。
【請求項２７】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されるパッドを含む、請求項２６に記載の渦巻状に巻かれた回路デバイス。
【請求項２８】
前記電気コンタクトは、ワイヤ型の側方延長部を含む、請求項２６に記載の渦巻状に巻かれた回路デバイス。
【請求項２９】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されるバスバーを含む、請求項２６に記載の渦巻状に巻かれた回路デバイス。
【請求項３０】
前記電気コンタクトは、前記渦巻状に巻かれたデバイスの外側層を、前記渦巻状に巻かれたデバイスの内側層に接続する垂直方向の貫通コンタクトを含む、請求項２６に記載の渦巻状に巻かれた回路デバイス。
【請求項３１】
渦巻状に巻かれた回路デバイスを作製する方法であって、前記方法は、
基板上に回路層を形成するステップを含み、前記回路層は少なくとも１つの回路を含み、前記方法はさらに、
前記回路層が渦巻状に巻くように前記回路層を解放するステップを含む、方法。
【請求項３２】
前記回路層を形成する前記ステップは、メモリ回路層を形成するステップを含む、請求項３１に記載の方法。
【請求項３３】
前記回路層を形成する前記ステップは、前記メモリ回路層への読出および書込アクセス用のＩ／Ｏ回路素子を形成するステップを含む、請求項３２に記載の方法。
【請求項３４】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器を形成するステップをさらに含む、請求項３３に記載の方法。
【請求項３５】
前記回路層上に渦巻状に巻く層を形成するステップをさらに含み、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項３１に記載の方法。
【請求項３６】
少なくとも１つの外側絶縁体層を形成するステップと、前記回路層と前記外側絶縁体層との間にバリア層を形成するステップとをさらに含む、請求項３１に記載の方法。
【請求項３７】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器を形成するステップをさらに含む、請求項３５に記載の方法。
【請求項３８】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器を形成するステップをさらに含む、請求項３５に記載の方法。
【請求項３９】
前記電気コンタクトは、前記第１のデバイス層の第１の縁端部上に配置されるパッドを含む、請求項３７に記載の方法。
【請求項４０】
前記電気コンタクトは、ワイヤ型の側方延長部を含む、請求項３７に記載の方法。
【請求項４１】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されるバスバーを含む、請求項３７に記載の方法。
【請求項４２】
前記電気コンタクトは、前記渦巻状に巻かれたデバイスの外側層を、前記渦巻状に巻かれたデバイスの内側層に接続する垂直方向の貫通コンタクトを含む、請求項３７に記載の方法。
【請求項４３】
コイル状に巻かれたメモリデバイスを生成するための方法であって、
基板上に犠牲層を形成するステップと、
前記犠牲層上に回路層を形成するステップと、
前記回路層が渦巻状に巻いて円筒形になるように前記犠牲層を除去するステップとを含む、方法。
【請求項４４】
回路層は、シリコン・オン・インシュレータ（ＳＯＩ）メモリ回路層を含む、請求項４３に記載の方法。
【請求項４５】
回路層は、薄型ＣＭＯＳのＳＯＩメモリ回路層を含む、請求項４３に記載の方法。
【請求項４６】
波形の層をさらに備える、請求項４３に記載の方法。
【請求項４７】
前記波形の層は、前記基板の表面積よりも小さな面積を被覆する、請求項４６に記載の方法。
【請求項４８】
犠牲層を形成するステップは、前記回路層が渦巻状に巻いて円筒形になる方向に対して横方向に形成される隆起を有する犠牲層を形成するステップを含む、請求項４３に記載の方法。
【請求項４９】
前記犠牲層に形成される前記隆起は、渦巻状に巻く動作が開始する、前記ウェハの側方においてのみ形成される、請求項４８に記載の方法。
【請求項５０】
前記犠牲層上に絶縁体層を形成するステップをさらに含み、前記回路層は、前記絶縁体層上に形成され、前記絶縁体層および回路層が渦巻状に巻いて円筒形になるように前記犠牲層を除去する、請求項４３に記載の方法。
【請求項５１】
前記回路層の第１の端部において前記ウェハ上にパッドを形成するステップをさらに含み、前記パッドは前記回路層に結合される電気接触器を含む、請求項４３に記載の方法。
【請求項５２】
前記パッドの少なくとも一部は、前記パッド下に犠牲層を有さず、それにより、渦巻状に巻く動作中に前記パッドが前記回路層の一方側を固定するよう働くようにする、請求項５１に記載の方法。
【請求項５３】
前記回路層内にスロットをエッチングするステップをさらに含み、前記スロットは前記犠牲層の一部を露出する、請求項４３に記載の方法。
【請求項５４】
前記スロットは、前記回路層の表面領域の全体にわたって前記スロットが均等に間隔をあけて配置されるようにエッチングされる、請求項５３に記載の方法。
【請求項５５】
前記回路層は、複数の単体のメモリ回路および複数のドライバ回路を含み、前記ドライバ回路の各々は、前記複数の単体のメモリ回路の対応する単体のメモリ回路への読出および書込アクセスを提供する、請求項４３に記載の方法。
【請求項５６】
渦巻状に巻く層を形成するステップをさらに含み、前記渦巻状に巻く層は、前記犠牲層が除去される際に渦巻状に巻く動作が行なわれるように、前記回路層の内部応力とは異なる内部応力を有する、請求項４３に記載の方法。
【請求項５７】
渦巻状に巻かれたメモリデバイスを作製するための方法であって、前記方法は、
第１のシリコンウェハ上にメモリ回路を作製するステップと、
その上に酸化物層を堆積するステップと、
前記酸化物層上に渦巻状に巻く層を堆積するステップと、
前記窒化物層上に金の層を堆積するステップと、
前記金の層上に犠牲層を堆積するステップと、
前記金の層上にボンディング層を堆積するステップと、
第２のシリコンウェハに前記ボンディング層を接合するステップと、
前記メモリ回路を露出させるために前記第１のシリコンウェハを除去するステップと、
前記メモリ回路上に金の層を堆積するステップと、
前記犠牲層上の前記層が渦巻状に巻いて円筒形の物体になるように前記犠牲層を除去するステップとを含む、方法。
【請求項５８】
前記メモリ回路を作製する前記ステップは、複数のメモリ回路および複数のコンタクトを作製するステップを含み、少なくとも２つのコンタクトは、前記複数のメモリ回路の各メモリ回路に対応し、各コンタクトは、渦巻状に巻く動作が生じる方向に対して直交する方向に延びる、請求項５７に記載の方法。
【請求項５９】
前記メモリ回路はＳＯＩのＭＯＳメモリ回路である、請求項５７に記載の方法。
【請求項６０】
除去するステップは、一方端から犠牲層をアンダーカットして、それにより、前記犠牲層上の層が前記アンダーカットの方向において渦巻状に巻くようにするステップを含む、請求項５９に記載の方法。
【請求項６１】
前記渦巻状に巻く層は、応力をかけた窒化物を含む、請求項５７に記載の方法。
【請求項６２】
前記渦巻状に巻く層は、シリコン酸化物とは異なる熱膨張係数を有する材料から選択される、請求項５７に記載の方法。
【請求項６３】
前記渦巻状に巻く層は、前記犠牲層の除去中に渦巻状に巻く動作を行なうように選択された材料を含む、請求項５７に記載の方法。
【請求項６４】
前記渦巻状に巻く層は、応力をかけたシリコン窒化物を含む、請求項５７に記載の方法。
【請求項６５】
前記電気コンタクトは前記メモリ回路に対するデータ検索を行なう、請求項５７に記載の方法。
【請求項６６】
電気コンタクトは、前記メモリ回路層の第１の側方から前記メモリ回路層の第２の側方に向けて徐々に大きな長さを有するように作製され、前記第１の側方は、巻く動作が完了する側方である、請求項５７に記載の方法。
【請求項６７】
窒化物の、渦巻状に巻く層と、
回路デバイス層とを備える、デバイスシート。
【請求項６８】
前記デバイスシートは、渦巻状に巻く方向において軸に沿って繰返し変化する断面を有する、請求項６７に記載のデバイスシート。
【請求項６９】
前記シートは１０００オングストローム未満の厚さである、請求項６７に記載のデバイス。
【請求項７０】
前記回路デバイス層は、薄型ＣＭＯＳ回路素子を含む、請求項６７に記載のデバイスシート。
【請求項７１】
上部および底部外側絶縁体層をさらに備える、請求項６７に記載のデバイスシート。
【請求項７２】
前記第１および第２の接地絶縁体層は、導電性金属を含む、請求項７１に記載のデバイスシート。
【請求項７３】
前記第１および第２の接地絶縁体層は、アルミニウム、銅、および金からなる群から選択される導電性金属を含む、請求項７１に記載のデバイスシート。
【請求項７４】
前記薄型ＣＭＯＳ回路は、２５オングストローム以下の厚さを有する金属を含むＸ−Ｙアドレス導体を含む、請求項７０に記載のデバイスシート。
【請求項７５】
前記デバイスシートは、渦巻状に巻く方向に対して直交する方向に隆起を含む、請求項６７に記載のデバイスシート。
【請求項７６】
前記回路デバイス層にＩ／Ｏを提供する電気コンタクトをさらに備える、請求項６７に記載のデバイスシート。
【請求項７７】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されるパッドを含む、請求項６７に記載のデバイスシート。
【請求項７８】
前記電気コンタクトは、ワイヤ型の側方延長部を含む、請求項６７に記載のデバイスシート。
【請求項７９】
前記デバイスシートは渦巻状に巻かれる、請求項６７〜７８のいずれかに記載のデバイスシート。
【請求項８０】
少なくとも１対の渦巻状に巻かれたメモリデバイスを備え、各対の渦巻状に巻かれたメモリは、入力／出力用に１つのバスを共有する、高密度メモリデバイス。
【請求項８１】
前記少なくとも１対は、少なくとも２つの対の渦巻状に巻かれたメモリデバイスを含み、前記渦巻状に巻かれたメモリデバイスの各々は、入力／出力用に１つの共通のバスを共有する、請求項８０に記載の高密度メモリデバイス。
【請求項８２】
前記少なくとも１対は、少なくとも５つの対の渦巻状に巻かれたメモリデバイスを含み、前記渦巻状に巻かれたメモリデバイスの各々は、入力／出力用に１つの共通のバスを共有する、請求項８０に記載の高密度メモリデバイス。
【請求項８３】
回路デバイスを作製する方法であって、
共通のウェハ上に複数の回路層を作製するステップと、
前記複数の回路層の各回路層に共通であり、かつ、前記複数の回路層の各回路層に結合されたバスバーを形成するステップと、
各回路層が渦巻状に巻くように前記複数の回路層の各々を解放するステップと、
前記共通のウェハから前記バスバーを切断するステップとを含む、方法。
【請求項８４】
前記バスバーは、前記回路層の金属被覆中に形成され、前記バスバーは、前記ウェハ上に形成された複数のバス線を含む、請求項８３に記載の方法。
【請求項８５】
前記回路層を形成する前記ステップは、メモリ回路層を形成するステップを含む、請求項８３に記載の方法。
【請求項８６】
前記回路層を形成する前記ステップは、前記メモリ回路層への読出および書込アクセス用のＩ／Ｏ回路素子を形成するステップを含む、請求項８５に記載の方法。
【請求項８７】
前記回路層の各々の上に渦巻状に巻く層を形成するステップをさらに含み、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項８２に記載の方法。
【請求項８８】
前記回路層の各々の上に少なくとも１つの外側絶縁体層を形成するステップと、前記回路層の各々と前記外側絶縁体層との間にバリア層を形成するステップとをさらに含む、請求項８２に記載の方法。
【請求項８９】
前記絶縁体層は導電性金属を含み、前記バリア層は酸化物を含む、請求項８８に記載の方法。
【請求項９０】
１×１０２０ビット／（立方センチメートル×秒）以上の密度−速度の積を有する、渦巻状に巻かれたシリコン回路デバイス。
【特許請求の範囲】
【請求項１】
渦巻状に巻かれた回路デバイスであって、シート材料上に形成された回路層を備え、前記回路層は少なくとも１つの回路を含み、前記シート材料は渦巻状に巻かれる、デバイス。
【請求項２】
前記回路層に接続される外部コネクタをさらに備える、請求項１に記載のデバイス。
【請求項３】
前記回路層はＭＯＳメモリ層を含む、請求項１に記載のデバイス。
【請求項４】
前記回路層上に堆積された絶縁層をさらに備える、請求項１に記載のデバイス。
【請求項５】
前記シート材料上に堆積された波状の層をさらに備える、請求項１に記載のデバイス。
【請求項６】
前記シート材料上に堆積された波状の層をさらに備える、請求項３に記載のデバイス。
【請求項７】
前記回路層は、前記メモリ回路層への読出および書込アクセス用のＩ／Ｏ回路素子をさらに含む、請求項３に記載の渦巻状に巻かれた回路デバイス。
【請求項８】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項７に記載の渦巻状に巻かれた回路デバイス。
【請求項９】
前記回路層の表面上に形成された渦巻状に巻く層をさらに備え、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項１に記載の渦巻状に巻かれた回路デバイス。
【請求項１０】
前記回路の層の表面上に形成された渦巻状に巻く層をさらに備え、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項８に記載の渦巻状に巻かれた回路デバイス。
【請求項１１】
少なくとも１つの外側絶縁体層および前記回路層と前記外側絶縁体層との間にバリア層をさらに備える、請求項１に記載の渦巻状に巻かれた回路デバイス。
【請求項１２】
少なくとも１枚の外側絶縁体層および前記回路層と前記外側絶縁体層との間にバリア層をさらに備える、請求項１０に記載の渦巻状に巻かれた回路デバイス。
【請求項１３】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項９に記載の渦巻状に巻かれた回路デバイス。
【請求項１４】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項１２に記載の渦巻状に巻かれた回路デバイス。
【請求項１５】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部に配置されたパッドを含む、請求項２に記載のデバイスシート。
【請求項１６】
前記電気コンタクトは、ワイヤ型の側方延長部を含む、請求項２に記載のデバイスシート。
【請求項１７】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されたバスバーを含む、請求項２に記載のデバイスシート。
【請求項１８】
前記電気コンタクトは、前記渦巻状に巻かれたデバイスの外側層を、前記渦巻状に巻かれたデバイスの内側層に接続する垂直方向の貫通コンタクトを含む、請求項２に記載のデバイスシート。
【請求項１９】
基板上に、少なくとも１つの回路を含む回路層を形成するステップと、
前記回路層が渦巻状に巻くように前記回路層を解放するステップとを含むプロセスによって生成される、渦巻状に巻かれた回路デバイス。
【請求項２０】
前記回路層はメモリ回路層を含む、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項２１】
前記回路層は、前記メモリ回路層への読出および書込アクセス用のＩ／Ｏ回路素子をさらに含む、請求項２０に記載の渦巻状に巻かれた回路デバイス。
【請求項２２】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項２１に記載の渦巻状に巻かれた回路デバイス。
【請求項２３】
前記プロセスは、前記回路層上に渦巻状に巻く層を形成するステップをさらに含み、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項２４】
前記プロセスは、少なくとも１つの外側絶縁体層を形成するステップと、前記回路層と前記外側絶縁体層との間にバリア層を形成するステップとをさらに含む、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項２５】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項２３に記載の渦巻状に巻かれた回路デバイス。
【請求項２６】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項２４に記載の渦巻状に巻かれた回路デバイス。
【請求項２７】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されるパッドを含む、請求項２６に記載の渦巻状に巻かれた回路デバイス。
【請求項２８】
前記電気コンタクトは、ワイヤ型の側方延長部を含む、請求項２６に記載の渦巻状に巻かれた回路デバイス。
【請求項２９】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されるバスバーを含む、請求項２６に記載の渦巻状に巻かれた回路デバイス。
【請求項３０】
前記電気コンタクトは、前記渦巻状に巻かれたデバイスの外側層を、前記渦巻状に巻かれたデバイスの内側層に接続する垂直方向の貫通コンタクトを含む、請求項２６に記載の渦巻状に巻かれた回路デバイス。
【請求項３１】
渦巻状に巻かれた回路デバイスを作製する方法であって、前記方法は、
基板上に回路層を形成するステップを含み、前記回路層は少なくとも１つの回路を含み、前記方法はさらに、
前記回路層が渦巻状に巻くように前記回路層を解放するステップを含む、方法。
【請求項３２】
前記回路層を形成する前記ステップは、メモリ回路層を形成するステップを含む、請求項３１に記載の方法。
【請求項３３】
前記回路層を形成する前記ステップは、前記メモリ回路層への読出および書込アクセス用のＩ／Ｏ回路素子を形成するステップを含む、請求項３２に記載の方法。
【請求項３４】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器を形成するステップをさらに含む、請求項３３に記載の方法。
【請求項３５】
前記回路層上に渦巻状に巻く層を形成するステップをさらに含み、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項３１に記載の方法。
【請求項３６】
少なくとも１つの外側絶縁体層を形成するステップと、前記回路層と前記外側絶縁体層との間にバリア層を形成するステップとをさらに含む、請求項３１に記載の方法。
【請求項３７】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器を形成するステップをさらに含む、請求項３５に記載の方法。
【請求項３８】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器を形成するステップをさらに含む、請求項３５に記載の方法。
【請求項３９】
前記電気コンタクトは、前記第１のデバイス層の第１の縁端部上に配置されるパッドを含む、請求項３７に記載の方法。
【請求項４０】
前記電気コンタクトは、ワイヤ型の側方延長部を含む、請求項３７に記載の方法。
【請求項４１】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されるバスバーを含む、請求項３７に記載の方法。
【請求項４２】
前記電気コンタクトは、前記渦巻状に巻かれたデバイスの外側層を、前記渦巻状に巻かれたデバイスの内側層に接続する垂直方向の貫通コンタクトを含む、請求項３７に記載の方法。
【請求項４３】
コイル状に巻かれたメモリデバイスを生成するための方法であって、
基板上に犠牲層を形成するステップと、
前記犠牲層上に回路層を形成するステップと、
前記回路層が渦巻状に巻いて円筒形になるように前記犠牲層を除去するステップとを含む、方法。
【請求項４４】
回路層は、シリコン・オン・インシュレータ（ＳＯＩ）メモリ回路層を含む、請求項４３に記載の方法。
【請求項４５】
回路層は、薄型ＣＭＯＳのＳＯＩメモリ回路層を含む、請求項４３に記載の方法。
【請求項４６】
波形の層をさらに備える、請求項４３に記載の方法。
【請求項４７】
前記波形の層は、前記基板の表面積よりも小さな面積を被覆する、請求項４６に記載の方法。
【請求項４８】
犠牲層を形成するステップは、前記回路層が渦巻状に巻いて円筒形になる方向に対して横方向に形成される隆起を有する犠牲層を形成するステップを含む、請求項４３に記載の方法。
【請求項４９】
前記犠牲層に形成される前記隆起は、渦巻状に巻く動作が開始する、前記ウェハの側方においてのみ形成される、請求項４８に記載の方法。
【請求項５０】
前記犠牲層上に絶縁体層を形成するステップをさらに含み、前記回路層は、前記絶縁体層上に形成され、前記絶縁体層および回路層が渦巻状に巻いて円筒形になるように前記犠牲層を除去する、請求項４３に記載の方法。
【請求項５１】
前記回路層の第１の端部において前記ウェハ上にパッドを形成するステップをさらに含み、前記パッドは前記回路層に結合される電気接触器を含む、請求項４３に記載の方法。
【請求項５２】
前記パッドの少なくとも一部は、前記パッド下に犠牲層を有さず、それにより、渦巻状に巻く動作中に前記パッドが前記回路層の一方側を固定するよう働くようにする、請求項５１に記載の方法。
【請求項５３】
前記回路層内にスロットをエッチングするステップをさらに含み、前記スロットは前記犠牲層の一部を露出する、請求項４３に記載の方法。
【請求項５４】
前記スロットは、前記回路層の表面領域の全体にわたって前記スロットが均等に間隔をあけて配置されるようにエッチングされる、請求項５３に記載の方法。
【請求項５５】
前記回路層は、複数の単体のメモリ回路および複数のドライバ回路を含み、前記ドライバ回路の各々は、前記複数の単体のメモリ回路の対応する単体のメモリ回路への読出および書込アクセスを提供する、請求項４３に記載の方法。
【請求項５６】
渦巻状に巻く層を形成するステップをさらに含み、前記渦巻状に巻く層は、前記犠牲層
が除去される際に渦巻状に巻く動作が行なわれるように、前記回路層の内部応力とは異なる内部応力を有する、請求項４３に記載の方法。
【請求項５７】
渦巻状に巻かれたメモリデバイスを作製するための方法であって、前記方法は、
第１のシリコンウェハ上にメモリ回路を作製するステップと、
その上に酸化物層を堆積するステップと、
前記酸化物層上に渦巻状に巻く層を堆積するステップと、
前記窒化物層上に金の層を堆積するステップと、
前記金の層上に犠牲層を堆積するステップと、
前記金の層上にボンディング層を堆積するステップと、
第２のシリコンウェハに前記ボンディング層を接合するステップと、
前記メモリ回路を露出させるために前記第１のシリコンウェハを除去するステップと、
前記メモリ回路上に金の層を堆積するステップと、
前記犠牲層上の前記層が渦巻状に巻いて円筒形の物体になるように前記犠牲層を除去するステップとを含む、方法。
【請求項５８】
前記メモリ回路を作製する前記ステップは、複数のメモリ回路および複数のコンタクトを作製するステップを含み、少なくとも２つのコンタクトは、前記複数のメモリ回路の各メモリ回路に対応し、各コンタクトは、渦巻状に巻く動作が生じる方向に対して直交する方向に延びる、請求項５７に記載の方法。
【請求項５９】
前記メモリ回路はＳＯＩのＭＯＳメモリ回路である、請求項５７に記載の方法。
【請求項６０】
除去するステップは、一方端から犠牲層をアンダーカットして、それにより、前記犠牲層上の層が前記アンダーカットの方向において渦巻状に巻くようにするステップを含む、請求項５９に記載の方法。
【請求項６１】
前記渦巻状に巻く層は、応力をかけた窒化物を含む、請求項５７に記載の方法。
【請求項６２】
前記渦巻状に巻く層は、シリコン酸化物とは異なる熱膨張係数を有する材料から選択される、請求項５７に記載の方法。
【請求項６３】
前記渦巻状に巻く層は、前記犠牲層の除去中に渦巻状に巻く動作を行なうように選択された材料を含む、請求項５７に記載の方法。
【請求項６４】
前記渦巻状に巻く層は、応力をかけたシリコン窒化物を含む、請求項５７に記載の方法。
【請求項６５】
前記電気コンタクトは前記メモリ回路に対するデータ検索を行なう、請求項５７に記載の方法。
【請求項６６】
電気コンタクトは、前記メモリ回路層の第１の側方から前記メモリ回路層の第２の側方に向けて徐々に大きな長さを有するように作製され、前記第１の側方は、巻く動作が完了する側方である、請求項５７に記載の方法。
【請求項６７】
窒化物の、渦巻状に巻く層と、
回路デバイス層とを備える、デバイスシート。
【請求項６８】
前記デバイスシートは、渦巻状に巻く方向において軸に沿って繰返し変化する断面を有する、請求項６７に記載のデバイスシート。
【請求項６９】
前記シートは１０００オングストローム未満の厚さである、請求項６７に記載のデバイス。
【請求項７０】
前記回路デバイス層は、薄型ＣＭＯＳ回路素子を含む、請求項６７に記載のデバイスシート。
【請求項７１】
上部および底部外側絶縁体層をさらに備える、請求項６７に記載のデバイスシート。
【請求項７２】
前記第１および第２の接地絶縁体層は、導電性金属を含む、請求項７１に記載のデバイスシート。
【請求項７３】
前記第１および第２の接地絶縁体層は、アルミニウム、銅、および金からなる群から選択される導電性金属を含む、請求項７１に記載のデバイスシート。
【請求項７４】
前記薄型ＣＭＯＳ回路は、２５オングストローム以下の厚さを有する金属を含むＸ−Ｙアドレス導体を含む、請求項７０に記載のデバイスシート。
【請求項７５】
前記デバイスシートは、渦巻状に巻く方向に対して直交する方向に隆起を含む、請求項６７に記載のデバイスシート。
【請求項７６】
前記回路デバイス層にＩ／Ｏを提供する電気コンタクトをさらに備える、請求項６７に記載のデバイスシート。
【請求項７７】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されるパッドを含む、請求項６７に記載のデバイスシート。
【請求項７８】
前記電気コンタクトは、ワイヤ型の側方延長部を含む、請求項６７に記載のデバイスシート。
【請求項７９】
前記デバイスシートは渦巻状に巻かれる、請求項６７〜７８のいずれかに記載のデバイスシート。
【請求項８０】
少なくとも１対の渦巻状に巻かれたメモリデバイスを備え、各対の渦巻状に巻かれたメモリは、入力／出力用に１つのバスを共有する、高密度メモリデバイス。
【請求項８１】
前記少なくとも１対は、少なくとも２つの対の渦巻状に巻かれたメモリデバイスを含み、前記渦巻状に巻かれたメモリデバイスの各々は、入力／出力用に１つの共通のバスを共有する、請求項８０に記載の高密度メモリデバイス。
【請求項８２】
前記少なくとも１対は、少なくとも５つの対の渦巻状に巻かれたメモリデバイスを含み、前記渦巻状に巻かれたメモリデバイスの各々は、入力／出力用に１つの共通のバスを共有する、請求項８０に記載の高密度メモリデバイス。
【請求項８３】
回路デバイスを作製する方法であって、
共通のウェハ上に複数の回路層を作製するステップと、
前記複数の回路層の各回路層に共通であり、かつ、前記複数の回路層の各回路層に結合されたバスバーを形成するステップと、
各回路層が渦巻状に巻くように前記複数の回路層の各々を解放するステップと、
前記共通のウェハから前記バスバーを切断するステップとを含む、方法。
【請求項８４】
前記バスバーは、前記回路層の金属被覆中に形成され、前記バスバーは、前記ウェハ上に形成された複数のバス線を含む、請求項８３に記載の方法。
【請求項８５】
前記回路層を形成する前記ステップは、メモリ回路層を形成するステップを含む、請求項８３に記載の方法。
【請求項８６】
前記回路層を形成する前記ステップは、前記メモリ回路層への読出および書込アクセス用のＩ／Ｏ回路素子を形成するステップを含む、請求項８５に記載の方法。
【請求項８７】
前記回路層の各々の上に渦巻状に巻く層を形成するステップをさらに含み、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項８２に記載の方法。
【請求項８８】
前記回路層の各々の上に少なくとも１つの外側絶縁体層を形成するステップと、前記回路層の各々と前記外側絶縁体層との間にバリア層を形成するステップとをさらに含む、請求項８２に記載の方法。
【請求項８９】
前記絶縁体層は導電性金属を含み、前記バリア層は酸化物を含む、請求項８８に記載の方法。
【請求項９０】
１×１０２０ビット／（立方センチメートル×秒）以上の密度−速度の積を有する、渦巻状に巻かれたシリコン回路デバイス。
【請求項９１】
前記回路層内の少なくとも１つの回路に入力および出力を提供するための電気コンタクト手段をさらに備え、前記電気コンタクト手段は、前記デバイスが渦巻状に巻かれた後に前記デバイスの外側からアクセス可能である、請求項１に記載の渦巻状に巻かれた回路デバイス。
【請求項９２】
渦巻状に巻く主方向にのみ渦巻状に巻く動作を行なうための手段をさらに備える、請求項１に記載のデバイス。
【請求項９３】
渦巻状に巻く動作中にスライド式に伸びることを防止するための手段をさらに備える、請求項１に記載のデバイス。
【請求項９４】
渦巻状に巻く動作を行なうための前記手段は、波状の層を含む、請求項９２に記載のデバイス。
【請求項９５】
前記渦巻状に巻く層は、応力をかけたシリコン窒化物を含む、請求項１０に記載の渦巻状に巻かれた回路デバイス。
【請求項９６】
前記渦巻状に巻く層は圧縮状態にあり、前記回路層は引張状態にある、請求項１０に記載の渦巻状に巻かれた回路デバイス。
【請求項９７】
前記回路層は、複数の単体のメモリ回路を含む、請求項１に記載の渦巻状に巻かれた回路デバイス。
【請求項９８】
前記バリア層は誘電性材料を含む、請求項１１に記載の渦巻状に巻かれた回路デバイス。
【請求項９９】
前記渦巻状に巻かれた回路層は、コイル内に複数の巻きを有する、請求項１に記載の渦巻状に巻かれた回路デバイス。
【請求項１００】
前記回路層は、少なくとも一方側に沿って形成される複数の電気コンタクトを含み、前記複数の電気コンタクトの各々は、前記メモリ回路層の第１の側方から始まって前記メモリ回路層の第２の側方まで徐々に大きくなる長さを有し、前記第１の側方は、丸める動作が完了する側方であり、それにより、前記回路層が渦巻状に巻かれる際に複数のコンタクトが角錐形の構造を形成するようにする、請求項１に記載の渦巻状に巻かれた回路デバイス。
【請求項１０１】
前記渦巻状に巻く層は、前記デバイスの渦巻状に巻く主方向に沿って細長い複数のストリップを含む、請求項１０に記載の渦巻状に巻かれた回路デバイス。
【請求項１０２】
前記渦巻状に巻く層は、渦巻状に巻く動作中にスライド式に伸びることを防止するように形成される、請求項２３に記載の渦巻状に巻かれた回路デバイス。
【請求項１０３】
前記回路層内の少なくとも１つの回路に入力および出力を提供するための電気コンタクト手段をさらに備え、前記電気コンタクト手段は、前記デバイスが渦巻状に巻かれた後に前記デバイスの外側からアクセス可能である、請求項２４に記載の渦巻状に巻かれた回路デバイス。
【請求項１０４】
前記渦巻状に巻く層は、応力をかけたシリコン窒化物を含む、請求項２３に記載の渦巻状に巻かれた回路デバイス。
【請求項１０５】
前記渦巻状に巻く層は、圧縮状態にあるように形成され、前記回路層は、引張状態にあるように形成される、請求項２３に記載の渦巻状に巻かれた回路デバイス。
【請求項１０６】
前記回路層は、複数の単体のメモリ回路を含む、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項１０７】
前記バリア層は誘電性材料を含む、請求項２４に記載の渦巻状に巻かれた回路デバイス。
【請求項１０８】
前記渦巻状に巻かれた回路層が渦巻状に巻いたときに、前記渦巻状に巻かれた回路層は複数の巻きを有する、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項１０９】
前記回路層は、少なくとも一方側に沿って形成される複数の電気コンタクトを含み、前記複数の電気コンタクトの各々は、前記メモリ回路層の第１の側方から前記メモリ回路層の第２の側方まで、徐々により大きな長さを有し、前記第１の側方は、丸める動作が完了する側方であり、それにより、前記回路層が渦巻状に巻かれたときに複数のコンタクトが角錐形の構造を形成するようにする、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項１１０】
前記デバイスの渦巻状に巻く主方向に沿って、複数の細長いストリップ内まで前記渦巻状に巻く層をエッチングするステップをさらに含む、請求項２３に記載の渦巻状に巻かれた回路デバイス。
【請求項１１１】
前記デバイスの渦巻状に巻く主方向に沿って、複数の細長いストリップ内まで前記渦巻状に巻く層をエッチングするステップをさらに含む、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項１１２】
前記回路層内の少なくとも１つの回路に入力および出力を提供するための電気コンタクト手段を形成するステップをさらに含み、前記電気コンタクト手段は、前記回路層が渦巻状に巻かれた後に前記デバイスの外側からアクセス可能である、請求項３１に記載の方法。
【請求項１１３】
前記回路層内の少なくとも１つの回路に入力および出力を提供するための電気コンタクト手段を形成するステップをさらに含み、前記電気コンタクト手段は、前記回路層が渦巻状に巻かれて円筒形になった後に前記回路層の外側からアクセス可能である、請求項４３に記載の方法。
【請求項１１４】
回路層内に間隔をあけて配置された貫通コンタクトを形成し、それにより、前記回路層が渦巻状に巻かれたときに、対応する貫通コンタクトが互いに接触して、前記コイルの外側から前記回路層内の内部回路に少なくとも１つのコンタクトを設けるようにするステップをさらに含む、請求項４８に記載の方法。
【請求項１１５】
前記回路層が渦巻状に巻かれて円筒形になった後に前記デバイスを熱アニールして、貫通コンタクトを合着させるステップをさらに含む、請求項１１４に記載の方法。
【請求項１１６】
渦巻状に巻かれたメモリデバイスを生成するための方法であって、
基板上に回路層を形成するためのステップを含み、前記回路層は少なくとも１つの単体の回路を含み、前記方法はさらに、
前記回路層が渦巻状に巻いて少なくとも２つの巻きを有する円筒形になるように前記回路層を解放するためのステップを含む、方法。
【請求項１１７】
前記回路層を解放するための前記ステップは、前記回路層の湿式解放または乾式解放の少なくとも１つのためのステップを含む、請求項１１６に記載の方法。
【請求項１１８】
スライド式に伸びることを防止するための前記手段は、波状の層またはストリップの層を含む、請求項９３に記載のデバイス。
【請求項１１９】
渦巻状に巻く動作を行なうための前記手段は、ストリップに切断された層を含む、請求項９２に記載のデバイス。
【請求項１】
渦巻状に巻かれた回路デバイスであって、シート材料上に形成された回路層を備え、前記回路層は少なくとも１つの回路を含み、前記シート材料は渦巻状に巻かれる、デバイス。
【請求項２】
前記回路層に接続される外部コネクタをさらに備える、請求項１に記載のデバイス。
【請求項３】
前記回路層はＭＯＳメモリ層を含む、請求項１に記載のデバイス。
【請求項４】
前記回路層上に堆積された絶縁層をさらに備える、請求項１に記載のデバイス。
【請求項５】
前記シート材料上に堆積された波状の層をさらに備える、請求項１に記載のデバイス。
【請求項６】
前記シート材料上に堆積された波状の層をさらに備える、請求項３に記載のデバイス。
【請求項７】
前記回路層は、前記メモリ回路層への読出および書込アクセス用のＩ／Ｏ回路素子をさらに含む、請求項３に記載の渦巻状に巻かれた回路デバイス。
【請求項８】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項７に記載の渦巻状に巻かれた回路デバイス。
【請求項９】
前記回路層の表面上に形成された渦巻状に巻く層をさらに備え、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項１に記載の渦巻状に巻かれた回路デバイス。
【請求項１０】
前記回路の層の表面上に形成された渦巻状に巻く層をさらに備え、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項８に記載の渦巻状に巻かれた回路デバイス。
【請求項１１】
少なくとも１つの外側絶縁体層および前記回路層と前記外側絶縁体層との間にバリア層をさらに備える、請求項１に記載の渦巻状に巻かれた回路デバイス。
【請求項１２】
少なくとも１枚の外側絶縁体層および前記回路層と前記外側絶縁体層との間にバリア層をさらに備える、請求項１０に記載の渦巻状に巻かれた回路デバイス。
【請求項１３】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項９に記載の渦巻状に巻かれた回路デバイス。
【請求項１４】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項１２に記載の渦巻状に巻かれた回路デバイス。
【請求項１５】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部に配置されたパッドを含む、請求項２に記載のデバイスシート。
【請求項１６】
前記電気コンタクトは、ワイヤ型の側方延長部を含む、請求項２に記載のデバイスシート。
【請求項１７】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されたバスバーを含む、請求項２に記載のデバイスシート。
【請求項１８】
前記電気コンタクトは、前記渦巻状に巻かれたデバイスの外側層を、前記渦巻状に巻かれたデバイスの内側層に接続する垂直方向の貫通コンタクトを含む、請求項２に記載のデバイスシート。
【請求項１９】
基板上に、少なくとも１つの回路を含む回路層を形成するステップと、
前記回路層が渦巻状に巻くように前記回路層を解放するステップとを含むプロセスによって生成される、渦巻状に巻かれた回路デバイス。
【請求項２０】
前記回路層はメモリ回路層を含む、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項２１】
前記回路層は、前記メモリ回路層への読出および書込アクセス用のＩ／Ｏ回路素子をさらに含む、請求項２０に記載の渦巻状に巻かれた回路デバイス。
【請求項２２】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項２１に記載の渦巻状に巻かれた回路デバイス。
【請求項２３】
前記プロセスは、前記回路層上に渦巻状に巻く層を形成するステップをさらに含み、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項２４】
前記プロセスは、少なくとも１つの外側絶縁体層を形成するステップと、前記回路層と前記外側絶縁体層との間にバリア層を形成するステップとをさらに含む、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項２５】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項２３に記載の渦巻状に巻かれた回路デバイス。
【請求項２６】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項２４に記載の渦巻状に巻かれた回路デバイス。
【請求項２７】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されるパッドを含む、請求項２６に記載の渦巻状に巻かれた回路デバイス。
【請求項２８】
前記電気コンタクトは、ワイヤ型の側方延長部を含む、請求項２６に記載の渦巻状に巻かれた回路デバイス。
【請求項２９】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されるバスバーを含む、請求項２６に記載の渦巻状に巻かれた回路デバイス。
【請求項３０】
前記電気コンタクトは、前記渦巻状に巻かれたデバイスの外側層を、前記渦巻状に巻かれたデバイスの内側層に接続する垂直方向の貫通コンタクトを含む、請求項２６に記載の渦巻状に巻かれた回路デバイス。
【請求項３１】
渦巻状に巻かれた回路デバイスを作製する方法であって、前記方法は、
基板上に回路層を形成するステップを含み、前記回路層は少なくとも１つの回路を含み、前記方法はさらに、
前記回路層が渦巻状に巻くように前記回路層を解放するステップを含む、方法。
【請求項３２】
前記回路層を形成する前記ステップは、メモリ回路層を形成するステップを含む、請求項３１に記載の方法。
【請求項３３】
前記回路層を形成する前記ステップは、前記メモリ回路層への読出および書込アクセス用のＩ／Ｏ回路素子を形成するステップを含む、請求項３２に記載の方法。
【請求項３４】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器を形成するステップをさらに含む、請求項３３に記載の方法。
【請求項３５】
前記回路層上に渦巻状に巻く層を形成するステップをさらに含み、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項３１に記載の方法。
【請求項３６】
少なくとも１つの外側絶縁体層を形成するステップと、前記回路層と前記外側絶縁体層との間にバリア層を形成するステップとをさらに含む、請求項３１に記載の方法。
【請求項３７】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器を形成するステップをさらに含む、請求項３５に記載の方法。
【請求項３８】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器を形成するステップをさらに含む、請求項３５に記載の方法。
【請求項３９】
前記電気コンタクトは、前記第１のデバイス層の第１の縁端部上に配置されるパッドを含む、請求項３７に記載の方法。
【請求項４０】
前記電気コンタクトは、ワイヤ型の側方延長部を含む、請求項３７に記載の方法。
【請求項４１】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されるバスバーを含む、請求項３７に記載の方法。
【請求項４２】
前記電気コンタクトは、前記渦巻状に巻かれたデバイスの外側層を、前記渦巻状に巻かれたデバイスの内側層に接続する垂直方向の貫通コンタクトを含む、請求項３７に記載の方法。
【請求項４３】
コイル状に巻かれたメモリデバイスを生成するための方法であって、
基板上に犠牲層を形成するステップと、
前記犠牲層上に回路層を形成するステップと、
前記回路層が渦巻状に巻いて円筒形になるように前記犠牲層を除去するステップとを含む、方法。
【請求項４４】
回路層は、シリコン・オン・インシュレータ（ＳＯＩ）メモリ回路層を含む、請求項４３に記載の方法。
【請求項４５】
回路層は、薄型ＣＭＯＳのＳＯＩメモリ回路層を含む、請求項４３に記載の方法。
【請求項４６】
波形の層をさらに備える、請求項４３に記載の方法。
【請求項４７】
前記波形の層は、前記基板の表面積よりも小さな面積を被覆する、請求項４６に記載の方法。
【請求項４８】
犠牲層を形成するステップは、前記回路層が渦巻状に巻いて円筒形になる方向に対して横方向に形成される隆起を有する犠牲層を形成するステップを含む、請求項４３に記載の方法。
【請求項４９】
前記犠牲層に形成される前記隆起は、渦巻状に巻く動作が開始する、前記ウェハの側方においてのみ形成される、請求項４８に記載の方法。
【請求項５０】
前記犠牲層上に絶縁体層を形成するステップをさらに含み、前記回路層は、前記絶縁体層上に形成され、前記絶縁体層および回路層が渦巻状に巻いて円筒形になるように前記犠牲層を除去する、請求項４３に記載の方法。
【請求項５１】
前記回路層の第１の端部において前記ウェハ上にパッドを形成するステップをさらに含み、前記パッドは前記回路層に結合される電気接触器を含む、請求項４３に記載の方法。
【請求項５２】
前記パッドの少なくとも一部は、前記パッド下に犠牲層を有さず、それにより、渦巻状に巻く動作中に前記パッドが前記回路層の一方側を固定するよう働くようにする、請求項５１に記載の方法。
【請求項５３】
前記回路層内にスロットをエッチングするステップをさらに含み、前記スロットは前記犠牲層の一部を露出する、請求項４３に記載の方法。
【請求項５４】
前記スロットは、前記回路層の表面領域の全体にわたって前記スロットが均等に間隔をあけて配置されるようにエッチングされる、請求項５３に記載の方法。
【請求項５５】
前記回路層は、複数の単体のメモリ回路および複数のドライバ回路を含み、前記ドライバ回路の各々は、前記複数の単体のメモリ回路の対応する単体のメモリ回路への読出および書込アクセスを提供する、請求項４３に記載の方法。
【請求項５６】
渦巻状に巻く層を形成するステップをさらに含み、前記渦巻状に巻く層は、前記犠牲層が除去される際に渦巻状に巻く動作が行なわれるように、前記回路層の内部応力とは異なる内部応力を有する、請求項４３に記載の方法。
【請求項５７】
渦巻状に巻かれたメモリデバイスを作製するための方法であって、前記方法は、
第１のシリコンウェハ上にメモリ回路を作製するステップと、
その上に酸化物層を堆積するステップと、
前記酸化物層上に渦巻状に巻く層を堆積するステップと、
前記窒化物層上に金の層を堆積するステップと、
前記金の層上に犠牲層を堆積するステップと、
前記金の層上にボンディング層を堆積するステップと、
第２のシリコンウェハに前記ボンディング層を接合するステップと、
前記メモリ回路を露出させるために前記第１のシリコンウェハを除去するステップと、
前記メモリ回路上に金の層を堆積するステップと、
前記犠牲層上の前記層が渦巻状に巻いて円筒形の物体になるように前記犠牲層を除去するステップとを含む、方法。
【請求項５８】
前記メモリ回路を作製する前記ステップは、複数のメモリ回路および複数のコンタクトを作製するステップを含み、少なくとも２つのコンタクトは、前記複数のメモリ回路の各メモリ回路に対応し、各コンタクトは、渦巻状に巻く動作が生じる方向に対して直交する方向に延びる、請求項５７に記載の方法。
【請求項５９】
前記メモリ回路はＳＯＩのＭＯＳメモリ回路である、請求項５７に記載の方法。
【請求項６０】
除去するステップは、一方端から犠牲層をアンダーカットして、それにより、前記犠牲層上の層が前記アンダーカットの方向において渦巻状に巻くようにするステップを含む、請求項５９に記載の方法。
【請求項６１】
前記渦巻状に巻く層は、応力をかけた窒化物を含む、請求項５７に記載の方法。
【請求項６２】
前記渦巻状に巻く層は、シリコン酸化物とは異なる熱膨張係数を有する材料から選択される、請求項５７に記載の方法。
【請求項６３】
前記渦巻状に巻く層は、前記犠牲層の除去中に渦巻状に巻く動作を行なうように選択された材料を含む、請求項５７に記載の方法。
【請求項６４】
前記渦巻状に巻く層は、応力をかけたシリコン窒化物を含む、請求項５７に記載の方法。
【請求項６５】
前記電気コンタクトは前記メモリ回路に対するデータ検索を行なう、請求項５７に記載の方法。
【請求項６６】
電気コンタクトは、前記メモリ回路層の第１の側方から前記メモリ回路層の第２の側方に向けて徐々に大きな長さを有するように作製され、前記第１の側方は、巻く動作が完了する側方である、請求項５７に記載の方法。
【請求項６７】
窒化物の、渦巻状に巻く層と、
回路デバイス層とを備える、デバイスシート。
【請求項６８】
前記デバイスシートは、渦巻状に巻く方向において軸に沿って繰返し変化する断面を有する、請求項６７に記載のデバイスシート。
【請求項６９】
前記シートは１０００オングストローム未満の厚さである、請求項６７に記載のデバイス。
【請求項７０】
前記回路デバイス層は、薄型ＣＭＯＳ回路素子を含む、請求項６７に記載のデバイスシート。
【請求項７１】
上部および底部外側絶縁体層をさらに備える、請求項６７に記載のデバイスシート。
【請求項７２】
前記第１および第２の接地絶縁体層は、導電性金属を含む、請求項７１に記載のデバイスシート。
【請求項７３】
前記第１および第２の接地絶縁体層は、アルミニウム、銅、および金からなる群から選択される導電性金属を含む、請求項７１に記載のデバイスシート。
【請求項７４】
前記薄型ＣＭＯＳ回路は、２５オングストローム以下の厚さを有する金属を含むＸ−Ｙアドレス導体を含む、請求項７０に記載のデバイスシート。
【請求項７５】
前記デバイスシートは、渦巻状に巻く方向に対して直交する方向に隆起を含む、請求項６７に記載のデバイスシート。
【請求項７６】
前記回路デバイス層にＩ／Ｏを提供する電気コンタクトをさらに備える、請求項６７に記載のデバイスシート。
【請求項７７】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されるパッドを含む、請求項６７に記載のデバイスシート。
【請求項７８】
前記電気コンタクトは、ワイヤ型の側方延長部を含む、請求項６７に記載のデバイスシート。
【請求項７９】
前記デバイスシートは渦巻状に巻かれる、請求項６７〜７８のいずれかに記載のデバイスシート。
【請求項８０】
少なくとも１対の渦巻状に巻かれたメモリデバイスを備え、各対の渦巻状に巻かれたメモリは、入力／出力用に１つのバスを共有する、高密度メモリデバイス。
【請求項８１】
前記少なくとも１対は、少なくとも２つの対の渦巻状に巻かれたメモリデバイスを含み、前記渦巻状に巻かれたメモリデバイスの各々は、入力／出力用に１つの共通のバスを共有する、請求項８０に記載の高密度メモリデバイス。
【請求項８２】
前記少なくとも１対は、少なくとも５つの対の渦巻状に巻かれたメモリデバイスを含み、前記渦巻状に巻かれたメモリデバイスの各々は、入力／出力用に１つの共通のバスを共有する、請求項８０に記載の高密度メモリデバイス。
【請求項８３】
回路デバイスを作製する方法であって、
共通のウェハ上に複数の回路層を作製するステップと、
前記複数の回路層の各回路層に共通であり、かつ、前記複数の回路層の各回路層に結合されたバスバーを形成するステップと、
各回路層が渦巻状に巻くように前記複数の回路層の各々を解放するステップと、
前記共通のウェハから前記バスバーを切断するステップとを含む、方法。
【請求項８４】
前記バスバーは、前記回路層の金属被覆中に形成され、前記バスバーは、前記ウェハ上に形成された複数のバス線を含む、請求項８３に記載の方法。
【請求項８５】
前記回路層を形成する前記ステップは、メモリ回路層を形成するステップを含む、請求項８３に記載の方法。
【請求項８６】
前記回路層を形成する前記ステップは、前記メモリ回路層への読出および書込アクセス用のＩ／Ｏ回路素子を形成するステップを含む、請求項８５に記載の方法。
【請求項８７】
前記回路層の各々の上に渦巻状に巻く層を形成するステップをさらに含み、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項８２に記載の方法。
【請求項８８】
前記回路層の各々の上に少なくとも１つの外側絶縁体層を形成するステップと、前記回路層の各々と前記外側絶縁体層との間にバリア層を形成するステップとをさらに含む、請求項８２に記載の方法。
【請求項８９】
前記絶縁体層は導電性金属を含み、前記バリア層は酸化物を含む、請求項８８に記載の方法。
【請求項９０】
１×１０２０ビット／（立方センチメートル×秒）以上の密度−速度の積を有する、渦巻状に巻かれたシリコン回路デバイス。
【特許請求の範囲】
【請求項１】
渦巻状に巻かれた回路デバイスであって、シート材料上に形成された回路層を備え、前記回路層は少なくとも１つの回路を含み、前記シート材料は渦巻状に巻かれる、デバイス。
【請求項２】
前記回路層に接続される外部コネクタをさらに備える、請求項１に記載のデバイス。
【請求項３】
前記回路層はＭＯＳメモリ層を含む、請求項１に記載のデバイス。
【請求項４】
前記回路層上に堆積された絶縁層をさらに備える、請求項１に記載のデバイス。
【請求項５】
前記シート材料上に堆積された波状の層をさらに備える、請求項１に記載のデバイス。
【請求項６】
前記シート材料上に堆積された波状の層をさらに備える、請求項３に記載のデバイス。
【請求項７】
前記回路層は、前記メモリ回路層への読出および書込アクセス用のＩ／Ｏ回路素子をさらに含む、請求項３に記載の渦巻状に巻かれた回路デバイス。
【請求項８】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項７に記載の渦巻状に巻かれた回路デバイス。
【請求項９】
前記回路層の表面上に形成された渦巻状に巻く層をさらに備え、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項１に記載の渦巻状に巻かれた回路デバイス。
【請求項１０】
前記回路の層の表面上に形成された渦巻状に巻く層をさらに備え、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項８に記載の渦巻状に巻かれた回路デバイス。
【請求項１１】
少なくとも１つの外側絶縁体層および前記回路層と前記外側絶縁体層との間にバリア層をさらに備える、請求項１に記載の渦巻状に巻かれた回路デバイス。
【請求項１２】
少なくとも１枚の外側絶縁体層および前記回路層と前記外側絶縁体層との間にバリア層をさらに備える、請求項１０に記載の渦巻状に巻かれた回路デバイス。
【請求項１３】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項９に記載の渦巻状に巻かれた回路デバイス。
【請求項１４】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項１２に記載の渦巻状に巻かれた回路デバイス。
【請求項１５】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部に配置されたパッドを含む、請求項２に記載のデバイスシート。
【請求項１６】
前記電気コンタクトは、ワイヤ型の側方延長部を含む、請求項２に記載のデバイスシート。
【請求項１７】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されたバスバーを含む、請求項２に記載のデバイスシート。
【請求項１８】
前記電気コンタクトは、前記渦巻状に巻かれたデバイスの外側層を、前記渦巻状に巻かれたデバイスの内側層に接続する垂直方向の貫通コンタクトを含む、請求項２に記載のデバイスシート。
【請求項１９】
基板上に、少なくとも１つの回路を含む回路層を形成するステップと、
前記回路層が渦巻状に巻くように前記回路層を解放するステップとを含むプロセスによって生成される、渦巻状に巻かれた回路デバイス。
【請求項２０】
前記回路層はメモリ回路層を含む、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項２１】
前記回路層は、前記メモリ回路層への読出および書込アクセス用のＩ／Ｏ回路素子をさらに含む、請求項２０に記載の渦巻状に巻かれた回路デバイス。
【請求項２２】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項２１に記載の渦巻状に巻かれた回路デバイス。
【請求項２３】
前記プロセスは、前記回路層上に渦巻状に巻く層を形成するステップをさらに含み、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項２４】
前記プロセスは、少なくとも１つの外側絶縁体層を形成するステップと、前記回路層と前記外側絶縁体層との間にバリア層を形成するステップとをさらに含む、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項２５】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項２３に記載の渦巻状に巻かれた回路デバイス。
【請求項２６】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器をさらに備える、請求項２４に記載の渦巻状に巻かれた回路デバイス。
【請求項２７】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されるパッドを含む、請求項２６に記載の渦巻状に巻かれた回路デバイス。
【請求項２８】
前記電気コンタクトは、ワイヤ型の側方延長部を含む、請求項２６に記載の渦巻状に巻かれた回路デバイス。
【請求項２９】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されるバスバーを含む、請求項２６に記載の渦巻状に巻かれた回路デバイス。
【請求項３０】
前記電気コンタクトは、前記渦巻状に巻かれたデバイスの外側層を、前記渦巻状に巻かれたデバイスの内側層に接続する垂直方向の貫通コンタクトを含む、請求項２６に記載の渦巻状に巻かれた回路デバイス。
【請求項３１】
渦巻状に巻かれた回路デバイスを作製する方法であって、前記方法は、
基板上に回路層を形成するステップを含み、前記回路層は少なくとも１つの回路を含み、前記方法はさらに、
前記回路層が渦巻状に巻くように前記回路層を解放するステップを含む、方法。
【請求項３２】
前記回路層を形成する前記ステップは、メモリ回路層を形成するステップを含む、請求項３１に記載の方法。
【請求項３３】
前記回路層を形成する前記ステップは、前記メモリ回路層への読出および書込アクセス用のＩ／Ｏ回路素子を形成するステップを含む、請求項３２に記載の方法。
【請求項３４】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器を形成するステップをさらに含む、請求項３３に記載の方法。
【請求項３５】
前記回路層上に渦巻状に巻く層を形成するステップをさらに含み、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項３１に記載の方法。
【請求項３６】
少なくとも１つの外側絶縁体層を形成するステップと、前記回路層と前記外側絶縁体層との間にバリア層を形成するステップとをさらに含む、請求項３１に記載の方法。
【請求項３７】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器を形成するステップをさらに含む、請求項３５に記載の方法。
【請求項３８】
前記回路層の少なくとも１つの周辺縁端部上に電気接触器を形成するステップをさらに含む、請求項３５に記載の方法。
【請求項３９】
前記電気コンタクトは、前記第１のデバイス層の第１の縁端部上に配置されるパッドを含む、請求項３７に記載の方法。
【請求項４０】
前記電気コンタクトは、ワイヤ型の側方延長部を含む、請求項３７に記載の方法。
【請求項４１】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されるバスバーを含む、請求項３７に記載の方法。
【請求項４２】
前記電気コンタクトは、前記渦巻状に巻かれたデバイスの外側層を、前記渦巻状に巻かれたデバイスの内側層に接続する垂直方向の貫通コンタクトを含む、請求項３７に記載の方法。
【請求項４３】
コイル状に巻かれたメモリデバイスを生成するための方法であって、
基板上に犠牲層を形成するステップと、
前記犠牲層上に回路層を形成するステップと、
前記回路層が渦巻状に巻いて円筒形になるように前記犠牲層を除去するステップとを含む、方法。
【請求項４４】
回路層は、シリコン・オン・インシュレータ（ＳＯＩ）メモリ回路層を含む、請求項４３に記載の方法。
【請求項４５】
回路層は、薄型ＣＭＯＳのＳＯＩメモリ回路層を含む、請求項４３に記載の方法。
【請求項４６】
波形の層をさらに備える、請求項４３に記載の方法。
【請求項４７】
前記波形の層は、前記基板の表面積よりも小さな面積を被覆する、請求項４６に記載の方法。
【請求項４８】
犠牲層を形成するステップは、前記回路層が渦巻状に巻いて円筒形になる方向に対して横方向に形成される隆起を有する犠牲層を形成するステップを含む、請求項４３に記載の方法。
【請求項４９】
前記犠牲層に形成される前記隆起は、渦巻状に巻く動作が開始する、前記ウェハの側方においてのみ形成される、請求項４８に記載の方法。
【請求項５０】
前記犠牲層上に絶縁体層を形成するステップをさらに含み、前記回路層は、前記絶縁体層上に形成され、前記絶縁体層および回路層が渦巻状に巻いて円筒形になるように前記犠牲層を除去する、請求項４３に記載の方法。
【請求項５１】
前記回路層の第１の端部において前記ウェハ上にパッドを形成するステップをさらに含み、前記パッドは前記回路層に結合される電気接触器を含む、請求項４３に記載の方法。
【請求項５２】
前記パッドの少なくとも一部は、前記パッド下に犠牲層を有さず、それにより、渦巻状に巻く動作中に前記パッドが前記回路層の一方側を固定するよう働くようにする、請求項５１に記載の方法。
【請求項５３】
前記回路層内にスロットをエッチングするステップをさらに含み、前記スロットは前記犠牲層の一部を露出する、請求項４３に記載の方法。
【請求項５４】
前記スロットは、前記回路層の表面領域の全体にわたって前記スロットが均等に間隔をあけて配置されるようにエッチングされる、請求項５３に記載の方法。
【請求項５５】
前記回路層は、複数の単体のメモリ回路および複数のドライバ回路を含み、前記ドライバ回路の各々は、前記複数の単体のメモリ回路の対応する単体のメモリ回路への読出および書込アクセスを提供する、請求項４３に記載の方法。
【請求項５６】
渦巻状に巻く層を形成するステップをさらに含み、前記渦巻状に巻く層は、前記犠牲層
が除去される際に渦巻状に巻く動作が行なわれるように、前記回路層の内部応力とは異なる内部応力を有する、請求項４３に記載の方法。
【請求項５７】
渦巻状に巻かれたメモリデバイスを作製するための方法であって、前記方法は、
第１のシリコンウェハ上にメモリ回路を作製するステップと、
その上に酸化物層を堆積するステップと、
前記酸化物層上に渦巻状に巻く層を堆積するステップと、
前記窒化物層上に金の層を堆積するステップと、
前記金の層上に犠牲層を堆積するステップと、
前記金の層上にボンディング層を堆積するステップと、
第２のシリコンウェハに前記ボンディング層を接合するステップと、
前記メモリ回路を露出させるために前記第１のシリコンウェハを除去するステップと、
前記メモリ回路上に金の層を堆積するステップと、
前記犠牲層上の前記層が渦巻状に巻いて円筒形の物体になるように前記犠牲層を除去するステップとを含む、方法。
【請求項５８】
前記メモリ回路を作製する前記ステップは、複数のメモリ回路および複数のコンタクトを作製するステップを含み、少なくとも２つのコンタクトは、前記複数のメモリ回路の各メモリ回路に対応し、各コンタクトは、渦巻状に巻く動作が生じる方向に対して直交する方向に延びる、請求項５７に記載の方法。
【請求項５９】
前記メモリ回路はＳＯＩのＭＯＳメモリ回路である、請求項５７に記載の方法。
【請求項６０】
除去するステップは、一方端から犠牲層をアンダーカットして、それにより、前記犠牲層上の層が前記アンダーカットの方向において渦巻状に巻くようにするステップを含む、請求項５９に記載の方法。
【請求項６１】
前記渦巻状に巻く層は、応力をかけた窒化物を含む、請求項５７に記載の方法。
【請求項６２】
前記渦巻状に巻く層は、シリコン酸化物とは異なる熱膨張係数を有する材料から選択される、請求項５７に記載の方法。
【請求項６３】
前記渦巻状に巻く層は、前記犠牲層の除去中に渦巻状に巻く動作を行なうように選択された材料を含む、請求項５７に記載の方法。
【請求項６４】
前記渦巻状に巻く層は、応力をかけたシリコン窒化物を含む、請求項５７に記載の方法。
【請求項６５】
前記電気コンタクトは前記メモリ回路に対するデータ検索を行なう、請求項５７に記載の方法。
【請求項６６】
電気コンタクトは、前記メモリ回路層の第１の側方から前記メモリ回路層の第２の側方に向けて徐々に大きな長さを有するように作製され、前記第１の側方は、巻く動作が完了する側方である、請求項５７に記載の方法。
【請求項６７】
窒化物の、渦巻状に巻く層と、
回路デバイス層とを備える、デバイスシート。
【請求項６８】
前記デバイスシートは、渦巻状に巻く方向において軸に沿って繰返し変化する断面を有する、請求項６７に記載のデバイスシート。
【請求項６９】
前記シートは１０００オングストローム未満の厚さである、請求項６７に記載のデバイス。
【請求項７０】
前記回路デバイス層は、薄型ＣＭＯＳ回路素子を含む、請求項６７に記載のデバイスシート。
【請求項７１】
上部および底部外側絶縁体層をさらに備える、請求項６７に記載のデバイスシート。
【請求項７２】
前記第１および第２の接地絶縁体層は、導電性金属を含む、請求項７１に記載のデバイスシート。
【請求項７３】
前記第１および第２の接地絶縁体層は、アルミニウム、銅、および金からなる群から選択される導電性金属を含む、請求項７１に記載のデバイスシート。
【請求項７４】
前記薄型ＣＭＯＳ回路は、２５オングストローム以下の厚さを有する金属を含むＸ−Ｙアドレス導体を含む、請求項７０に記載のデバイスシート。
【請求項７５】
前記デバイスシートは、渦巻状に巻く方向に対して直交する方向に隆起を含む、請求項６７に記載のデバイスシート。
【請求項７６】
前記回路デバイス層にＩ／Ｏを提供する電気コンタクトをさらに備える、請求項６７に記載のデバイスシート。
【請求項７７】
前記電気コンタクトは、前記回路デバイス層の第１の縁端部上に配置されるパッドを含む、請求項６７に記載のデバイスシート。
【請求項７８】
前記電気コンタクトは、ワイヤ型の側方延長部を含む、請求項６７に記載のデバイスシート。
【請求項７９】
前記デバイスシートは渦巻状に巻かれる、請求項６７〜７８のいずれかに記載のデバイスシート。
【請求項８０】
少なくとも１対の渦巻状に巻かれたメモリデバイスを備え、各対の渦巻状に巻かれたメモリは、入力／出力用に１つのバスを共有する、高密度メモリデバイス。
【請求項８１】
前記少なくとも１対は、少なくとも２つの対の渦巻状に巻かれたメモリデバイスを含み、前記渦巻状に巻かれたメモリデバイスの各々は、入力／出力用に１つの共通のバスを共有する、請求項８０に記載の高密度メモリデバイス。
【請求項８２】
前記少なくとも１対は、少なくとも５つの対の渦巻状に巻かれたメモリデバイスを含み、前記渦巻状に巻かれたメモリデバイスの各々は、入力／出力用に１つの共通のバスを共有する、請求項８０に記載の高密度メモリデバイス。
【請求項８３】
回路デバイスを作製する方法であって、
共通のウェハ上に複数の回路層を作製するステップと、
前記複数の回路層の各回路層に共通であり、かつ、前記複数の回路層の各回路層に結合されたバスバーを形成するステップと、
各回路層が渦巻状に巻くように前記複数の回路層の各々を解放するステップと、
前記共通のウェハから前記バスバーを切断するステップとを含む、方法。
【請求項８４】
前記バスバーは、前記回路層の金属被覆中に形成され、前記バスバーは、前記ウェハ上に形成された複数のバス線を含む、請求項８３に記載の方法。
【請求項８５】
前記回路層を形成する前記ステップは、メモリ回路層を形成するステップを含む、請求項８３に記載の方法。
【請求項８６】
前記回路層を形成する前記ステップは、前記メモリ回路層への読出および書込アクセス用のＩ／Ｏ回路素子を形成するステップを含む、請求項８５に記載の方法。
【請求項８７】
前記回路層の各々の上に渦巻状に巻く層を形成するステップをさらに含み、前記渦巻状に巻く層は、前記回路層が解放される際に渦巻状に巻く動作を生じる内部応力を有する、請求項８２に記載の方法。
【請求項８８】
前記回路層の各々の上に少なくとも１つの外側絶縁体層を形成するステップと、前記回路層の各々と前記外側絶縁体層との間にバリア層を形成するステップとをさらに含む、請求項８２に記載の方法。
【請求項８９】
前記絶縁体層は導電性金属を含み、前記バリア層は酸化物を含む、請求項８８に記載の方法。
【請求項９０】
１×１０２０ビット／（立方センチメートル×秒）以上の密度−速度の積を有する、渦巻状に巻かれたシリコン回路デバイス。
【請求項９１】
前記回路層内の少なくとも１つの回路に入力および出力を提供するための電気コンタクト手段をさらに備え、前記電気コンタクト手段は、前記デバイスが渦巻状に巻かれた後に前記デバイスの外側からアクセス可能である、請求項１に記載の渦巻状に巻かれた回路デバイス。
【請求項９２】
渦巻状に巻く主方向にのみ渦巻状に巻く動作を行なうための手段をさらに備える、請求項１に記載のデバイス。
【請求項９３】
渦巻状に巻く動作中にスライド式に伸びることを防止するための手段をさらに備える、請求項１に記載のデバイス。
【請求項９４】
渦巻状に巻く動作を行なうための前記手段は、波状の層を含む、請求項９２に記載のデバイス。
【請求項９５】
前記渦巻状に巻く層は、応力をかけたシリコン窒化物を含む、請求項１０に記載の渦巻状に巻かれた回路デバイス。
【請求項９６】
前記渦巻状に巻く層は圧縮状態にあり、前記回路層は引張状態にある、請求項１０に記載の渦巻状に巻かれた回路デバイス。
【請求項９７】
前記回路層は、複数の単体のメモリ回路を含む、請求項１に記載の渦巻状に巻かれた回路デバイス。
【請求項９８】
前記バリア層は誘電性材料を含む、請求項１１に記載の渦巻状に巻かれた回路デバイス。
【請求項９９】
前記渦巻状に巻かれた回路層は、コイル内に複数の巻きを有する、請求項１に記載の渦巻状に巻かれた回路デバイス。
【請求項１００】
前記回路層は、少なくとも一方側に沿って形成される複数の電気コンタクトを含み、前記複数の電気コンタクトの各々は、前記メモリ回路層の第１の側方から始まって前記メモリ回路層の第２の側方まで徐々に大きくなる長さを有し、前記第１の側方は、丸める動作が完了する側方であり、それにより、前記回路層が渦巻状に巻かれる際に複数のコンタクトが角錐形の構造を形成するようにする、請求項１に記載の渦巻状に巻かれた回路デバイス。
【請求項１０１】
前記渦巻状に巻く層は、前記デバイスの渦巻状に巻く主方向に沿って細長い複数のストリップを含む、請求項１０に記載の渦巻状に巻かれた回路デバイス。
【請求項１０２】
前記渦巻状に巻く層は、渦巻状に巻く動作中にスライド式に伸びることを防止するように形成される、請求項２３に記載の渦巻状に巻かれた回路デバイス。
【請求項１０３】
前記回路層内の少なくとも１つの回路に入力および出力を提供するための電気コンタクト手段をさらに備え、前記電気コンタクト手段は、前記デバイスが渦巻状に巻かれた後に前記デバイスの外側からアクセス可能である、請求項２４に記載の渦巻状に巻かれた回路デバイス。
【請求項１０４】
前記渦巻状に巻く層は、応力をかけたシリコン窒化物を含む、請求項２３に記載の渦巻状に巻かれた回路デバイス。
【請求項１０５】
前記渦巻状に巻く層は、圧縮状態にあるように形成され、前記回路層は、引張状態にあるように形成される、請求項２３に記載の渦巻状に巻かれた回路デバイス。
【請求項１０６】
前記回路層は、複数の単体のメモリ回路を含む、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項１０７】
前記バリア層は誘電性材料を含む、請求項２４に記載の渦巻状に巻かれた回路デバイス。
【請求項１０８】
前記渦巻状に巻かれた回路層が渦巻状に巻いたときに、前記渦巻状に巻かれた回路層は複数の巻きを有する、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項１０９】
前記回路層は、少なくとも一方側に沿って形成される複数の電気コンタクトを含み、前記複数の電気コンタクトの各々は、前記メモリ回路層の第１の側方から前記メモリ回路層の第２の側方まで、徐々により大きな長さを有し、前記第１の側方は、丸める動作が完了する側方であり、それにより、前記回路層が渦巻状に巻かれたときに複数のコンタクトが角錐形の構造を形成するようにする、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項１１０】
前記デバイスの渦巻状に巻く主方向に沿って、複数の細長いストリップ内まで前記渦巻状に巻く層をエッチングするステップをさらに含む、請求項２３に記載の渦巻状に巻かれた回路デバイス。
【請求項１１１】
前記デバイスの渦巻状に巻く主方向に沿って、複数の細長いストリップ内まで前記渦巻状に巻く層をエッチングするステップをさらに含む、請求項１９に記載の渦巻状に巻かれた回路デバイス。
【請求項１１２】
前記回路層内の少なくとも１つの回路に入力および出力を提供するための電気コンタクト手段を形成するステップをさらに含み、前記電気コンタクト手段は、前記回路層が渦巻状に巻かれた後に前記デバイスの外側からアクセス可能である、請求項３１に記載の方法。
【請求項１１３】
前記回路層内の少なくとも１つの回路に入力および出力を提供するための電気コンタクト手段を形成するステップをさらに含み、前記電気コンタクト手段は、前記回路層が渦巻状に巻かれて円筒形になった後に前記回路層の外側からアクセス可能である、請求項４３に記載の方法。
【請求項１１４】
回路層内に間隔をあけて配置された貫通コンタクトを形成し、それにより、前記回路層が渦巻状に巻かれたときに、対応する貫通コンタクトが互いに接触して、前記コイルの外側から前記回路層内の内部回路に少なくとも１つのコンタクトを設けるようにするステップをさらに含む、請求項４８に記載の方法。
【請求項１１５】
前記回路層が渦巻状に巻かれて円筒形になった後に前記デバイスを熱アニールして、貫通コンタクトを合着させるステップをさらに含む、請求項１１４に記載の方法。
【請求項１１６】
渦巻状に巻かれたメモリデバイスを生成するための方法であって、
基板上に回路層を形成するためのステップを含み、前記回路層は少なくとも１つの単体の回路を含み、前記方法はさらに、
前記回路層が渦巻状に巻いて少なくとも２つの巻きを有する円筒形になるように前記回路層を解放するためのステップを含む、方法。
【請求項１１７】
前記回路層を解放するための前記ステップは、前記回路層の湿式解放または乾式解放の少なくとも１つのためのステップを含む、請求項１１６に記載の方法。
【請求項１１８】
スライド式に伸びることを防止するための前記手段は、波状の層またはストリップの層を含む、請求項９３に記載のデバイス。
【請求項１１９】
渦巻状に巻く動作を行なうための前記手段は、ストリップに切断された層を含む、請求項９２に記載のデバイス。
【図１】
【図２】
【図３】
【図４ａ】
【図４ｂ】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図５ｄ】
【図５ｆ】
【図５ｇ】
【図５ｈ】
【図５ｉ】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１５ａ】
【図１５ｂ】
【図１５ｃ】
【図１５ｄ】
【図１６ａ】
【図１７ａ】
【図１７ｂ】
【図１８】
【図１９ｂ】
【図２０】
【図２１ａ】
【図２１ｂ】
【図２１ｃ】
【図２１ｄ】
【図２２】
【図２３ｅ】
【図２４ａ】
【図２４ｂ】
【図２５ａ】
【図２５ｂ】
【図２５ｃ】
【図２５ｄ】
【図２６ａ】
【図２６ｂ】
【図２７】
【図２８】
【図２９ｂ】
【図３０ｂ】
【図３１】
【図３２】
【図３３ａ】
【図３４】
【図３６】
【図３７】
【図２】
【図３】
【図４ａ】
【図４ｂ】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図５ｄ】
【図５ｆ】
【図５ｇ】
【図５ｈ】
【図５ｉ】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１５ａ】
【図１５ｂ】
【図１５ｃ】
【図１５ｄ】
【図１６ａ】
【図１７ａ】
【図１７ｂ】
【図１８】
【図１９ｂ】
【図２０】
【図２１ａ】
【図２１ｂ】
【図２１ｃ】
【図２１ｄ】
【図２２】
【図２３ｅ】
【図２４ａ】
【図２４ｂ】
【図２５ａ】
【図２５ｂ】
【図２５ｃ】
【図２５ｄ】
【図２６ａ】
【図２６ｂ】
【図２７】
【図２８】
【図２９ｂ】
【図３０ｂ】
【図３１】
【図３２】
【図３３ａ】
【図３４】
【図３６】
【図３７】
【公表番号】特表２００６−５２７４８４（Ｐ２００６−５２７４８４Ａ）
【公表日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願番号】特願２００６−５１５２４５（Ｐ２００６−５１５２４５）
【出願日】平成１６年６月７日（２００４．６．７）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０１７９５２
【国際公開番号】ＷＯ２００４／１０９７９４
【国際公開日】平成１６年１２月１６日（２００４．１２．１６）
【出願人】（５０２２７０４５３）ノースロップ グラマン コーポレイション (31)
【Ｆターム（参考）】
【公表日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願日】平成１６年６月７日（２００４．６．７）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０１７９５２
【国際公開番号】ＷＯ２００４／１０９７９４
【国際公開日】平成１６年１２月１６日（２００４．１２．１６）
【出願人】（５０２２７０４５３）ノースロップ グラマン コーポレイション (31)
【Ｆターム（参考）】
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