【課題】半導体デバイス設計で必要となる弾道輸送を求める問題は、ボルツマン方程式に基づくエネルギー・運動量輸送モデルの計算が必要となる。しかし、３変数関数で緩和係数を高精度に求めることは、膨大な処理時間がかかる。そこで各変数間の相関関係の物理的性質を明らかにすることにより緩和係数を短時間で提供する。
【解決手段】電子又は正孔が強いゲート電界中をソースからドレインへ弾道輸送されるときに受ける散乱機構の成分の相関関係を精査し、各因子の依存性に応じた成分分離を行うことで、精度向上と計算処理速度向上の両立を図る。具体的には、３変数表現による運動量・エネルギー緩和係数の数値データ群を２変数ずつの組合せへ分解する計算処理方法と、２変数データを更に１変数データの組合せへ分解する計算処理で、３変数関数構成の高精度な緩和係数の値を短時間で解き、最終的に弾道輸送問題を高精度・高速処理するシステムを構築する。 （もっと読む）

【課題】 ゲート絶縁膜等の用途に適した、優れた絶縁特性を有するシリコン酸化膜を形成する。
【解決手段】 複数の孔を有する平面アンテナ３１により処理容器１にマイクロ波を導入するプラズマ酸化処理装置１００において、処理ガス中の酸素の割合を０．１％以上１０％以下の範囲内、処理容器１内の圧力を１．３Ｐａ以上２６６．Ｐａ以下の範囲内に設定し、高周波電源４４から、ウエハＷを載置する載置台２の電極にウエハＷの面積当り０．１４Ｗ／ｃｍ^２以上２．１３Ｗ／ｃｍ^２以下の範囲内の出力で高周波電力を供給し、ウエハＷにＲＦバイアスを印加しながら、ウエハＷのシリコンに対してプラズマ酸化処理を行う。 （もっと読む）

【課題】 計算コストの低減に対して有利な半導体デバイスシミュレーション方法およびこれを実行する半導体デバイスシュミレーション装置を提供する。
【解決手段】 デバイスシミュレーション方法は、非等方的な散乱過程の処理に関して、運動量緩和時間の逆数を計算し、前記運動量緩和時間の逆数を用いてフリーフライト時間を計算するステップＳ１０１と、前記フリーフライト時間後の時刻を計算するステップＳ１０２と、前記フリーフライト時間の間のドリフト過程の計算を行うステップＳ１０３と、散乱後の波数を等方的散乱であるとみなして散乱過程を計算するステップＳ１０４とを具備する。 （もっと読む）

【課題】製造工程におけるエピタキシャル結晶層への熱的負荷を低減することのできる半導体装置、およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極、前記半導体基板中の前記第１のゲート絶縁膜下に形成された第１のチャネル領域、前記半導体基板中の前記第１のチャネル領域の両側に形成された第１の結晶からなる第１のエピタキシャル結晶層、を含む第１のトランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極、前記半導体基板中の前記第２のゲート絶縁膜下に形成された第２のチャネル領域、前記半導体基板中の前記第２のチャネル領域の両側に形成された第２の結晶からなる第２のエピタキシャル結晶層、前記第２のエピタキシャル結晶層上に形成された前記第１の結晶からなる第３のエピタキシャル結晶層、を含む、前記第１のトランジスタと異なる導電型を有する第２のトランジスタと、を有する。 （もっと読む）

【課題】製造が容易で、短チャネル効果を抑制したままで、オフ電流を増加することなく、オン電流を増大させることが可能な半導体装置（縦型ＳＧＴ）を提供する。
【解決手段】中空筒状に形成された半導体のボディ部４と、ボディ部４の下部に形成され、ソースおよびドレイン領域の一方となる第１の領域３と、ボディ部４の上部に形成され、ソースおよびドレイン領域の他方となる第２の領域５と、ボディ部４の前記ソース領域と前記ドレイン領域に挟まれた領域に形成されたチャネル領域４ａと、チャネル領域４ａの内周面および外周面をゲート絶縁膜を介して覆うように形成されたゲート電極７と、第１の領域に接するようにボディ部４の下方に形成され、第１の領域と同じ導電型の半導体層からなる第３の領域３ａとを、備えたことを特徴とする半導体装置を採用する。 （もっと読む）

【課題】簡単な構成で、耐圧を保持しつつ小型化を図ることができる半導体装置を提供する。
【解決手段】ドレイン側拡散層１１２”Ａにおけるチャネル領域１１６側の側面の少なくとも一部を除いた全面が、酸化膜１０７により、覆われている。酸化膜１０７は、拡散層１１２”Ａとシリコン基板１０１との間の短絡を防止する。このため、酸化膜１０７の厚みを薄くしても、耐圧を確保できるので、装置の小型化を図ることができる。 （もっと読む）

【課題】多重露光技術において、マスクパタン形成時における工程の複雑化を防止し、設計データに従った均一な形状を形成するためのマスクパタンを効率的に生成する。
【解決手段】目的となる設計データ１０１において、先端部分１０３ａ,１０４ａで所定の離間距離をおいて対向する一対の線状設計パタン１０３，１０４について、設計データ上で仮想的に先端部分１０３ａ,１０４ａ間を接続する補助パタン１０５を配する処理を行い多重露光用マスクパタンを生成する。 （もっと読む）

【課題】簡易な手順で、位置あわせ精度の高い横型電界効果トランジスタを含む半導体装置を得る。
【解決手段】高耐圧トランジスタ１２８は、チャネル領域１７０上に形成されたゲート電極１１０と、チャネル領域１７０の両側方にそれぞれ形成された第１導電型のソース領域１１６ａおよびドレイン領域１１６ｂと、ソース領域１１６ａとドレイン領域１１６ｂとの間に設けられ、ゲート電極１１０のゲート幅方向に沿って、第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とがそれぞれ一定幅で交互に配置された超接合構造のドリフト領域１７２と、を含む。ゲート電極１１０は、平面視で、ドリフト領域１７２の第２導電型の不純物拡散領域上を覆う櫛歯を有する櫛形構造に形成された構成を有する。 （もっと読む）

【課題】従来に比べて製造工程を簡易化することができ、かつ、絶縁膜が損傷を受けることを防止することができ、製造コストの低減と信頼性の向上を図ることのできる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】Ｐ型半導体層１１上に、下側から順に第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂ、第１金属膜３ａ、第２金属膜３ｂ、第３金属膜３ｃが形成されたＮチャンネルＭＩＳトランジスタ２１、及び、Ｎ型半導体層１０上に、下側から順に第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂ、第１金属膜３ａ、第３金属膜３ｃが形成されたＰチャンネルＭＩＳトランジスタ２０を具備した半導体装置。 （もっと読む）

【課題】本発明は、製造工程の大きな変更もなく、１枚のマスクの変更のみで駆動時の出力波形の立ち上がりの時間的変化率を緩やかにできるＭＯＳトランジスタを提供することを目的とする。
【解決手段】半導体基板上８０に所定のゲート幅Ｗを有して延在する複数のゲート１０が略平行に配置され、該ゲートの両側にソース２０とドレイン３０が交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタ１００、１００ａであって、
前記ゲート１０の両端部１１、１２と平面視的に重なり、前記ゲート１０の両端部１１、１２から同電位の供給が可能に配置されたゲート配線層７０を有し、
該ゲート配線層７０と前記ゲート１０の端部とを電気的に接続するゲートコンタクト４０が、前記ゲート１０の端部１１、１２の片側のみに設けられたトランジスタセルを含むことを特徴とする。 （もっと読む）

【課題】半導体装置の動作不良を防止し、半導体装置の製造工程を簡略化する。
【解決手段】本発明の例に関わる半導体装置は、半導体基板１と、半導体基板１内に設けられる一対の不純物拡散層２Ａ，２Ｂと、不純物拡散層２Ａ，２Ｂ間の半導体基板上に設けられるゲート絶縁膜３と、ゲート絶縁膜３上に設けられるゲート電極４と、一対の不純物拡散層２Ａ，２Ｂ上にそれぞれ設けられる２つのコンタクト５Ａ，５Ｂとを具備し、ゲート電極４とコンタクト５Ａ，５Ｂは、同じ材料から構成され、ゲート電極４上端およびコンタクト５Ａ，５Ｂ上端は、半導体基板１表面からの高さが一致する。 （もっと読む）

【課題】ゲート金属起因の閾値変調効果が制御されたＣＭＩＳＦＥＴを提供する。
【解決手段】半導体基板上に設けられたＣＭＩＳＦＥＴにおいて、ｐＭＩＳＦＥＴのゲート電極は、第１のゲート絶縁膜上に形成された第１の金属層と、その上に形成されたＩＩＡ族及びＩＩＩＡ族に属する少なくとも１つの金属元素を含む第１の上部金属層とを具備し、ｎＭＩＳＦＥＴのゲート電極は、第２のゲート絶縁膜上に形成された第２の金属層と、第２の金属層上に形成され、前記第１の上部金属層と実質的に同一組成の第２の上部金属層とを具備し、第１の金属層が第２の金属層よりも厚く、第１及び第２のゲート絶縁膜は前記金属元素を含み、第１のゲート絶縁膜に含まれる前記金属元素の原子密度が、第２のゲート絶縁膜に含まれる前記金属元素の原子密度よりも低い。 （もっと読む）

【解決手段】 パターニングされた金属フィーチャの上方に誘電体エッチストップ層を選択的に形成する方法を開示する。実施形態には、当該方法に従って形成されたエッチストップ層をゲート電極の上方に設けているトランジスタが含まれる。本発明の特定の実施形態によると、ゲート電極の表面上に金属を選択的に形成して、当該金属をケイ化物またはゲルマニウム化物に変換する。他の実施形態によると、ゲート電極の表面上に選択的に形成された金属によって、ゲート電極の上方にシリコンまたはゲルマニウムのメサを触媒成長させる。ケイ化物、ゲルマニウム化物、シリコンメサ、またはゲルマニウムメサの少なくとも一部を酸化、窒化、または炭化して、ゲート電極の上方にのみ誘電体エッチストップ層を形成する。 （もっと読む）

【課題】可及的に少ない工程で高精度且つ容易に２種の半導体層を選択形成し、工程の簡素化を図り工程数及び製造コストの大幅な削減をするも、各導電型のトランジスタに適合して素子性能の高い半導体装置を実現する。
【解決手段】Ｐ型ＭＯＳトランジスタの素子領域及びＮ型ＭＯＳトランジスタの素子領域の双方に、例えばエピタキシャル成長法によりＳｉＣ層を選択的に同時形成し、Ｎ型ＭＯＳトランジスタの素子領域にマスク層を形成し、マスク層を用いて、Ｐ型ＭＯＳトランジスタの素子領域に形成されたＳｉＣ層を除去し、例えばエピタキシャル成長法によりＳｉＧｅ層を選択的に形成した後、マスク層を除去する。 （もっと読む）

【課題】簡単化した集積機構を備えた二重仕事関数半導体デバイスおよびその製造方法を提供する。
【解決手段】二重仕事関数半導体デバイスは、第１実効仕事関数を有する第１ゲートスタック１１１を含む第１トランジスタと、第１実効仕事関数とは異なる第２実効仕事関数を有する第２ゲートスタック１１２を含む第２トランジスタとを備える。第１ゲートスタック１１１は、第１ゲート誘電体キャップ層１０４、ゲート誘電体ホスト層１０５、第１金属ゲート電極層１０６、バリア金属ゲート電極層１０７、第２ゲート誘電体キャップ層１０８、第２金属ゲート電極層１０９を含む。第２ゲートスタック１１２は、ゲート誘電体ホスト層１０５、第１金属ゲート電極層１０６、第２ゲート誘電体キャップ層１０８、第２金属ゲート電極層１０９を含む。第２金属ゲート電極層１０９は、第１金属ゲート電極層１０６と同じ金属組成からなる。 （もっと読む）

【課題】
三次元構造を有する半導体基板の光アニール工程における実効吸収率分布を簡便に近似して実効吸収率分布を予測する工程を含む半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法は、（ａ）半導体基板に素子分離領域を形成することによって、素子分離領域に囲まれた活性領域を画定し、活性領域上方にゲート電極を形成すると共に素子分離領域上に配線を形成し、不純物をイオン注入し、光を照射してイオン注入した不純物を活性化することによって得られる半導体装置の設計データを準備する工程と、（ｂ）半導体基板の平面内において厚さ方向の一次元構造を分類し、各一次元構造毎に入射光の反射率と面積密度とを加重平均した値と、異なる光学的特性の領域が形成する三次元構造の境界面の側面の面積と該三次元構造に依存する係数を加重平均した値とを用いて半導体基板の表面内における実効的光吸収率の二次元分布を求める工程と、を含む。 （もっと読む）

【課題】 製造プロセスが比較的容易で、かつＭＯＳＦＥＴの特性のばらつきを抑えることができる半導体装置の製造方法を提供する。
【解決手段】 Ｓｉ基板１上に、界面酸化膜５，５ａ、ゲート絶縁膜６、金属ゲート電極７およびポリシリコンゲート電極８を順次形成してパターニングし、側面にシリコン酸化膜１０を形成し、さらにサイドウォール１７を形成する。サイドウォール１７をマスクとしてＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａ、ｎ型Ｓ／Ｄ２０およびｐ型Ｓ／Ｄ２１を形成した後、サイドウォール１７を除去し、露出したシリコン酸化膜１０をマスクとして、エクステンション層１２，１４，２５，２７およびハロー層１３，１５，２６，２８を形成する。さらにシリコン酸化膜１０を介して、金属ゲート電極７などの側面にサイドウォール３３を形成した後、サイドウォール３３をマスクとして、金属シリサイド３５を形成する。 （もっと読む）

【課題】ゲート酸化膜のフラットバンド電圧のマイナス側へのシフトを抑制した半導体装置の製造方法を提供する。
【解決手段】第１導電型のシリコンカーバイド基板２０を準備する工程と、シリコンカーバイド基板に、成膜温度を第１温度として水蒸気及び酸素を含有する雰囲気下で成膜して第１酸化膜３２を形成する工程と、第１酸化膜上に、乾燥酸素を含有する雰囲気下で第１温度よりも低温である第２温度で熱処理を行って第２酸化膜３４を形成して、第１酸化膜及び第２酸化膜により構成されるゲート酸化膜３０を完成させる工程と、ゲート酸化膜上に、ポリシリコンのゲート電極４０を形成する工程とを具える。 （もっと読む）

【課題】十分な耐圧を保ちながらＭＯＳＦＥＴの製造工程を簡略化し、かつ電気的特性のバラツキを抑えられる技術を提供する。
【解決手段】ゲート側壁にスペーサを形成した後に同一のフォトリソグラフィ工程で、低濃度の不純物を高エネルギーで斜めイオン注入し、高濃度の不純物を前記高エネルギーよりも低いエネルギーでイオン注入してソース、ドレイン領域を形成する。ｐチャネル型ＭＯＳＦＥＴＱｐのソース、ドレインを形成する不純物拡散層１１０ｓ、１１０ｄが高濃度不純物領域１１２ｓ、１１２ｄと低濃度不純物領域１１４ｓ、１１４ｄからなり、基板１０の内部で高濃度不純物領域１１２ｓ、１１２ｄが低濃度不純物領域１１４ｓ、１１４ｄに囲まれ、不純物拡散層１１０ｓ、１１０ｄの最深部からソースあるいはドレインの端部までのゲート長方向の最短距離（ｙ１）が、基板表面から前記最深部までの距離（ｘ）よりも長い。 （もっと読む）

【課題】バリア層上に膜質のよい高誘電率材料の絶縁体が形成され得る、絶縁体の成膜方法を提供すること。
【解決手段】半導体基板の面上に、第１の比誘電率を有する材料を本質的な成分とする第１の絶縁膜を形成する第１の工程と、第１の絶縁膜上に、第１の比誘電率より大きな第２の比誘電率を有する材料を本質的な成分とする第２の絶縁膜を第１の絶縁膜の膜厚より厚く形成する第２の工程と、を具備し、第２の工程が、処理室内に第１の原料ガスを流す工程と、第１の原料ガスをパージする工程と、処理室内に第１の酸化剤を流す工程と、第１の酸化剤をパージする工程と、処理室内に第２の原料ガスを流す工程と、第２の原料ガスをパージする工程と、処理室内に第２の酸化剤を流す工程と、第２の酸化剤をパージする工程とを順次繰り返してなされる。 （もっと読む）