半導体装置の製造方法
【課題】 製造プロセスが比較的容易で、かつＭＯＳＦＥＴの特性のばらつきを抑えることができる半導体装置の製造方法を提供する。
【解決手段】 Ｓｉ基板１上に、界面酸化膜５，５ａ、ゲート絶縁膜６、金属ゲート電極７およびポリシリコンゲート電極８を順次形成してパターニングし、側面にシリコン酸化膜１０を形成し、さらにサイドウォール１７を形成する。サイドウォール１７をマスクとしてＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａ、ｎ型Ｓ／Ｄ２０およびｐ型Ｓ／Ｄ２１を形成した後、サイドウォール１７を除去し、露出したシリコン酸化膜１０をマスクとして、エクステンション層１２，１４，２５，２７およびハロー層１３，１５，２６，２８を形成する。さらにシリコン酸化膜１０を介して、金属ゲート電極７などの側面にサイドウォール３３を形成した後、サイドウォール３３をマスクとして、金属シリサイド３５を形成する。
【解決手段】 Ｓｉ基板１上に、界面酸化膜５，５ａ、ゲート絶縁膜６、金属ゲート電極７およびポリシリコンゲート電極８を順次形成してパターニングし、側面にシリコン酸化膜１０を形成し、さらにサイドウォール１７を形成する。サイドウォール１７をマスクとしてＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａ、ｎ型Ｓ／Ｄ２０およびｐ型Ｓ／Ｄ２１を形成した後、サイドウォール１７を除去し、露出したシリコン酸化膜１０をマスクとして、エクステンション層１２，１４，２５，２７およびハロー層１３，１５，２６，２８を形成する。さらにシリコン酸化膜１０を介して、金属ゲート電極７などの側面にサイドウォール３３を形成した後、サイドウォール３３をマスクとして、金属シリサイド３５を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、より詳細には、リプレースサイドウォールプロセスを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
ポリシリコンのゲート電極に対するオフセットスペーサの適用は実用化されている。リプレースサイドウォールプロセス、ゲートファーストのメタルゲートプロセスについても報告がある（たとえば、特許文献１参照）。
【０００３】
リプレースサイドウォールプロセスとは、最終的な構造には残らないサイドウォールを一旦形成し、それを除去した後に、再度、サイドウォールを形成するプロセスをいう。またゲートファーストのメタルゲートプロセスとは、メタルゲートの両側の半導体基板に不純物イオンを注入してソース・ドレイン領域を形成するときに、不純物イオンを活性化するためのアニールを、ゲート絶縁膜およびゲート電極の形成後に行うプロセスをいう。
【０００４】
【特許文献１】特開２００７−１９４００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
金属のエッチングによってゲート電極を形成するゲートファーストプロセスのメタルゲートでは、エッチング後の洗浄プロセスでメタルが溶解しないように、ゲートの側面に保護膜を形成する必要がある。
【０００６】
また微細トランジスタでは、ゲート長が短いので、ｐＭＯＳＦＥＴにＳｉＧｅ−ソース／ドレイン（Ｓ／Ｄ）を適用する場合、不純物の拡散を防ぐために、エクステンションの形成を、ＳｉＧｅエピタキシャル成長後に行う方が望ましく、リプレースサイドウォールプロセスが必要である。したがって、製造プロセスが煩雑になるという問題がある。
【０００７】
また微細トランジスタでは、オフセットスペーサ幅が変動しないように、オフセットスペーサを精度良く形成することが重要である。
【０００８】
したがって本発明は、製造プロセスが比較的容易で、かつＭＯＳＦＥＴの特性のばらつきを抑えることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、半導体基板の一方の表面にトランジスタが形成される半導体装置の製造方法であって、前記半導体基板の一方の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側面に、ゲート電極を保護する保護膜を形成する工程と、前記保護膜を介して、前記ゲート電極の側面に第１のサイドウォールを形成する工程と、前記半導体基板のうちで前記ゲート電極、前記保護膜および前記第１のサイドウォールの下方の部分の側方に、ソース・ドレイン領域を形成する工程と、前記第１のサイドウォールを除去して、前記保護膜を露出させる工程と、前記半導体基板のうちで前記ゲート電極および前記保護膜の下方の部分の側方に、エクステンション層を形成する工程と、前記エクステンション層および前記ソース・ドレイン領域の一部分を覆うように、前記ゲート電極の側面に、前記保護膜を介して、第２のサイドウォールを形成する工程と、前記半導体基板のうちで前記ゲート電極、前記保護膜および前記第２のサイドウォールの下方の部分の側方であって、前記ソース・ドレイン領域の一部分に、電極部を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１０】
本発明の半導体装置の製造方法によれば、半導体基板の一方の表面上にゲート絶縁膜を介してゲート電極が形成され、このゲート電極の側面に保護膜が形成される。この保護膜を介して、ゲート電極の側面に第１のサイドウォールが形成され、ゲート電極、保護膜および第１のサイドウォールの下方の部分の側方に位置する半導体基板に、ソース・ドレイン領域が形成される。この後、第１のサイドウォールが除去されて保護膜が露出する。この状態で、ゲート電極および保護膜の下方の部分の側方に位置する半導体基板に、エクステンション層が形成され、エクステンション層およびソース・ドレイン領域の一部分を覆うように、ゲート電極の側面に保護膜を介して第２のサイドウォールが形成され、ゲート電極、保護膜および第２のサイドウォールの下方の部分の側方であって、ソース・ドレイン領域の一部分の半導体基板に、電極部が形成される。
【００１１】
このように保護膜は、第１のサイドウォールの除去後にも残存するので、ゲート電極の側面は、第１のサイドウォールの除去後も保護膜で保護される。これによって、第１のサイドウォールの除去後の洗浄プロセスにおけるゲート電極の溶解を防止することができる。
【００１２】
またソース・ドレイン領域は、ゲート電極、保護膜および第１のサイドウォールの下方の部分の側方に位置する半導体基板に形成されるので、保護膜の膜厚によって、ソース・ドレイン領域の位置を調整することができる。つまり、保護膜は、オフセットスペーサ膜として機能する。したがって、リプレースサイドウォールプロセスとオフセットスペーサプロセスを工程数の増加無しに両立することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明を実施するための複数の形態について説明する。各実施の形態において、先行する実施の形態で説明している事項に対応する部分については同一の参照符を付して、重複する説明を省略する場合がある。構成の一部のみを説明している場合、構成の他の部分は、先行して説明している実施の形態と同様である。
【００１４】
＜第１の実施の形態＞
図１〜図２３は、本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態では、図２３に示すように、低電圧系相補型ＭＯＳＦＥＴ（Complementary Metal-Oxide Semiconductor Field Effect Transistor；略称：ＣＭＯＳＦＥＴ）６２、および高電圧系ＣＭＯＳＦＥＴ７２を備える半導体装置を製造する。より詳細には、本実施の形態では、低電圧系ＣＭＯＳＦＥＴ６２および高電圧系ＣＭＯＳＦＥＴ７２を備える半導体装置を含む集積回路を製造する。本実施の形態の半導体装置の製造方法は、集積回路の製造方法に含まれる。低電圧系ＣＭＯＳＦＥＴ６２および高電圧系ＣＭＯＳＦＥＴ７２は、半導体基板であるシリコン（Ｓｉ）基板１に並設される。低電圧系ＣＭＯＳＦＥＴ６２には、相対的に低い電圧が印加され、高電圧系ＣＭＯＳＦＥＴ７２には、相対的に高い電圧が印加される。
【００１５】
低電圧系ＣＭＯＳＦＥＴ６２は、低電圧系のｎチャネルのＭＯＳトランジスタである低電圧系ｎ型ＭＯＳトランジスタ（以下「低電圧系ｎＭＯＳＦＥＴ」という）６０と、低電圧系のｐチャネルのＭＯＳトランジスタである低電圧系ｐ型ＭＯＳトランジスタ（以下「低電圧系ｐＭＯＳＦＥＴ」という）６１とを備える。低電圧系ｎＭＯＳＦＥＴ６０および低電圧系ｐ型ＭＯＳトランジスタ６１は、Ｓｉ基板１に並設される。低電圧系ｎＭＯＳＦＥＴ６０は、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎに形成され、低電圧系ｐＭＯＳＦＥＴ６１は、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに形成される。
【００１６】
高電圧系ＣＭＯＳＦＥＴ７２は、高電圧系のｎチャネルのＭＯＳトランジスタである高電圧系ｎ型ＭＯＳトランジスタ（以下「高電圧系ｎＭＯＳＦＥＴ」という）７０と、高電圧系のｐチャネルのＭＯＳトランジスタである高電圧系ｐ型ＭＯＳトランジスタ（以下「高電圧系ｐＭＯＳＦＥＴ」という）７１とを備える。高電圧系ｎＭＯＳＦＥＴ７０および高電圧系ｐＭＯＳＦＥＴ７１は、Ｓｉ基板１に並設される。高電圧系ｎＭＯＳＦＥＴ７０は、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに形成され、高電圧系ｐＭＯＳＦＥＴ７１は、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成される。
【００１７】
図１は、ハードマスク窒化膜９の形成が終了した段階の状態を示す断面図である。まず、図１に示すように、従来のＣＭＯＳＦＥＴ作製フローに則り、Ｓｉ基板１に、Ｓｉ基板１の表面からＳｉ基板１の内部に向けて延在する分離酸化膜２、ｐ型ウェル３およびｎ型ウェル４を順次に形成する。ｐ型ウェル３は、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに形成され、ｎ型ウェル４は、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成される。
【００１８】
分離酸化膜２は、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎに形成されるｐ型ウェル３と、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに形成されるｎ型ウェル４との間に介在し、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎと低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐとを区分する。また分離酸化膜２は、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに形成されるｐ型ウェル３と、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されるｎ型ウェル４との間に介在し、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎと高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐとを区分する。
【００１９】
次に、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐでは、Ｓｉ基板１上に、分離酸化膜２、ｐ型ウェル３およびｎ型ウェル４が形成された表面側から、全面にわたって低電圧側界面酸化膜５を形成する。また高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐでは、Ｓｉ基板１上に、分離酸化膜２、ｐ型ウェル３およびｎ型ウェル４が形成された表面側から、全面にわたって高電圧側界面酸化膜５ａを形成する。
【００２０】
低電圧側界面酸化膜５および高電圧側界面酸化膜５ａは、Ｓｉ基板１と、後述する高誘電体ゲート絶縁膜６との界面反応を防止するために設けられ、たとえば絶縁性材料から成る。低電圧側界面酸化膜５および高電圧側界面酸化膜５ａは、たとえば、シリコン酸化膜（ＳｉＯ2）またはシリコン酸窒化膜（ＳｉＯＮ）から成り、Ｓｉ基板１を酸化または酸化および窒化することによって形成される。
【００２１】
本実施の形態では、高電圧側界面酸化膜５ａの膜厚が、低電圧側界面酸化膜５の膜厚よりも大きくなるように構成している。具体的には、低電圧側界面酸化膜５の膜厚は、０．２ｎｍ以上１．５ｎｍ以下に選ばれ、高電圧側界面酸化膜５ａの膜厚は、２ｎｍ以上７ｎｍ以下に選ばれる。
【００２２】
次に、低電圧側界面酸化膜５上および高電圧側界面酸化膜５ａ上の全面に、高誘電体ゲート絶縁膜６として、たとえばＨｆＳｉＯＮ（ハフニウムシリコンオキシナイトライド）膜を形成する。高誘電体ゲート絶縁膜６の材料としては、ＨｆＳｉＯＮに限らず、絶縁性材料、具体的には、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）などの、酸化物、酸窒化物または酸窒化珪化物などの高誘電率材料、すなわちｈｉｇｈ−ｋ材料が挙げられる。高誘電体ゲート絶縁膜６の材料は、ｈｉｇｈ−ｋ材料に限らず、たとえばＳｉＯＮなどのｈｉｇｈ−ｋ材料以外の絶縁性材料でもよい。
【００２３】
次に、高誘電体ゲート絶縁膜６上に、スパッタ法などによって、全面にわたって金属ゲート電極７を形成する。金属ゲート電極７は、導電性材料から成る。金属ゲート電極７を構成する導電性材料としては、たとえばＴｉＮが挙げられる。金属ゲート電極７を構成する導電性材料としては、ＴｉＮに限らず、チタン（Ｔｉ）、タンタル（Ｔａ）、Ｈｆまたはこれらの元素のうちの少なくとも１つの元素を含んだ材料でもよい。
【００２４】
次に、金属ゲート電極７上に、全面にわたってポリシリコンゲート電極８を形成する。その後、ポリシリコンゲート電極８上に、全面にわたってハードマスク窒化膜９を形成する。本実施の形態では、高誘電体ゲート絶縁膜６および金属ゲート電極７の膜厚が、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐで同一になるように構成されているが、このような構成に限定されない。本発明の他の実施の形態では、高誘電体ゲート絶縁膜６および金属ゲート電極７の膜厚を、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐで異ならせてもよい。
【００２５】
図２は、金属ゲート電極７およびポリシリコンゲート電極８のパターニングが終了した段階の状態を示す断面図である。ハードマスク窒化膜９の形成後は、ポリシリコンゲート電極８への不純物のドーピングを行った後、フォトリソグラフィ技術を用いて、金属ゲート電極７およびポリシリコンゲート電極８のパターニングを行う。本実施の形態では、金属ゲート電極７およびポリシリコンゲート電極８は、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐにおける幅方向の寸法が、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにおける幅方向の寸法よりも小さくなるようにパターニングされる。このパターニングによって、低電圧側界面酸化膜５、高電圧側界面酸化膜５ａ、高誘電体ゲート絶縁膜６およびハードマスク窒化膜９が、金属ゲート電極７およびポリシリコンゲート電極８と同様にパターニングされる。ポリシリコンゲート電極８への不純物のドーピングは、必要に応じて行われ、本発明の他の実施の形態では行われなくてもよい。
【００２６】
図３は、シリコン酸化膜１０の堆積が終了した段階の状態を示す断面図である。金属ゲート電極７およびポリシリコンゲート電極８のパターニング後は、Ｓｉ基板１の全面にわたって、より詳細には、分離酸化膜２、ｐ型ウェル３およびｎ型ウェル４の表面、ならびに金属ゲート電極７およびポリシリコンゲート電極８の表面および側面を覆うようにして、シリコン酸化膜１０を堆積する。本実施の形態のシリコン酸化膜１０の膜厚は、５ｎｍ以上１５ｎｍ以下に選ばれる。本発明の他の実施の形態では、シリコン酸化膜１０の堆積前に、分離酸化膜２、ｐ型ウェル３およびｎ型ウェル４の表面、ならびに金属ゲート電極７およびポリシリコンゲート電極８の表面および側面に、酸化処理または窒化処理などの処理を施してもよい。
【００２７】
図４は、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎにおけるエクステンション層１２およびハロー層１３の形成が終了した段階の状態を示す断面図である。シリコン酸化膜１０を堆積した後は、シリコン酸化膜１０上の全面に、フォトレジスト層１１を形成する。その後、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎのフォトレジスト層１１を開口して、高電圧系ｎＭＯＳＦＥＴ７０を構成するエクステンション層１２およびハロー層１３の形成用のイオン注入を行う。これによって、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎのｐ型ウェル３に、ｐ型ウェル３の表面から内部にわたってｎ型不純物が拡散されたエクステンション層１２と、エクステンション層１２よりもｐ型ウェル３の表面から深い位置にｎ型不純物が拡散されたハロー層１３とを形成する。
【００２８】
図５は、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｎにおけるエクステンション層１４およびハロー層１５の形成が終了した段階の状態を示す断面図である。エクステンション層１２およびハロー層１３を形成した後は、図４に示すフォトレジスト層１１、すなわち低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されているフォトレジスト層１１を除去する。その後、シリコン酸化膜１０上に、全面にわたってフォトレジスト層１１ａを形成する。続いて、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｎのフォトレジスト層１１ａを開口して、高電圧系ｐＭＯＳＦＥＴ７１を構成するエクステンション層１４およびハロー層１５の形成用のイオン注入を行う。これによって、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのｎ型ウェル４に、ｎ型ウェル４の表面から内部にわたってｐ型不純物が拡散されたエクステンション層１４と、エクステンション層１４よりもｎ型ウェル４の表面から深い位置にｐ型不純物が拡散されたハロー層１５とを形成する。
【００２９】
図６は、シリコン窒化膜１６の形成が終了した段階の状態を示す断面図である。高電圧系ｐＭＯＳＦＥＴ領域ＲＨｎにエクステンション層１４およびハロー層１５を形成した後は、図５に示すフォトレジスト層１１ａ、すなわち低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに形成されているフォトレジスト層１１ａを除去する。フォトレジスト層１１ａを除去することによって、シリコン酸化膜１０が露出する。フォトレジスト層１１ａの除去後は、露出したシリコン酸化膜１０の全面に、シリコン窒化膜１６を堆積する。本実施の形態のシリコン窒化膜１６の膜厚は、１０ｎｍ以上３０ｎｍ以下に選ばれる。
【００３０】
図７は、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐにおけるサイドウォール１７の形成が終了した段階の状態を示す断面図である。シリコン窒化膜１６の形成後は、シリコン窒化膜１６上に、全面にわたってフォトレジスト層１１ｂを形成する。続いて、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのフォトレジスト層１１ｂを開口して、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに形成されたシリコン酸化膜１０とシリコン窒化膜１６とを異方性エッチングによってエッチバックする。これによって、金属ゲート電極７およびポリシリコンゲート電極８の側面、より詳細には、低電圧側界面酸化膜５、高誘電体ゲート絶縁膜６、金属ゲート電極７、ポリシリコンゲート電極８およびハードマスク窒化膜９の側面に形成されたシリコン酸化膜１０の表面に、シリコン窒化膜１６からなるサイドウォール１７を形成する。このようにして、金属ゲート電極７およびポリシリコンゲート電極８の側面に、シリコン酸化膜１０を介して、第１のサイドウォールに相当するサイドウォール１７を形成する。
【００３１】
図８は、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐにおけるリセス領域１８の形成が終了した段階の状態を示す断面図である。低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐにサイドウォール１７を形成した後は、そのサイドウォール１７が形成された低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのＳｉ基板１をエッチングして、金属ゲート電極７およびポリシリコンゲート電極８の下方の部分の側方に、リセス領域１８を形成する。リセス領域１８の形成後は、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されているフォトレジスト層１１ｂを除去する。図８では、フォトレジスト層１１ｂを除去した状態を示す。本実施の形態では、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのみに、リセス領域１８を形成する。
【００３２】
図９は、リセス領域１８へのＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａの形成が終了した段階の状態を示す断面図である。図８に示すようにリセス領域１８が形成され、フォトレジスト層１１ｂが除去された後は、リセス領域１８に、ホウ素をドーピングしたシリコンゲルマニウム（ＳｉＧｅ）とシリコン（Ｓｉ）とをエピタキシャル成長によって選択的に堆積する。これによって、リセス領域１８に、ＳｉＧｅ−ｐ型ソース／ドレイン（以下「ＳｉＧｅ−ｐ型Ｓ／Ｄ」という）１８ａを形成する。ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａは、ソース・ドレイン領域に相当する。
【００３３】
図１０は、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐへのサイドウォール１７の形成が終了した段階の状態を示す断面図である。リセス領域１８にＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａを形成した後は、Ｓｉ基板１の全面にわたって、より詳細には、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのシリコン窒化膜１６上、ならびに低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａ上、サイドウォール１７上、シリコン酸化膜１０上およびハードマスク窒化膜９上に、全面にわたってフォトレジスト層１１ｃを形成する。
【００３４】
続いて、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのみがフォトレジスト層１１ｃで覆われるように、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ以外の領域、すなわち低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのフォトレジスト層１１ｃを開口する。その後、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されたシリコン酸化膜１０とシリコン窒化膜１６とを異方性エッチングによってエッチバックして、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐと同様に、金属ゲート電極７およびポリシリコンゲート電極８の側面に、シリコン酸化膜１０を介して、サイドウォール１７をそれぞれ形成する。
【００３５】
図１１は、ｎ型Ｓ／Ｄ２０の形成が終了した段階の状態を示す断面図である。サイドウォール１７の形成後は、図１０に示すフォトレジスト層１１、すなわち低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに形成されているフォトレジスト層１１ｃを除去する。その後、Ｓｉ基板１の全面にわたって、より詳細には、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに、全面にわたってフォトレジスト層１１ｄを形成する。続いて、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに形成されているフォトレジスト層１１ｄを開口して、ｎ型ソース／ドレイン（以下「ｎ型Ｓ／Ｄ」という）２０形成用のイオン注入を行う。これによって、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎのｐ型ウェル３に、ｐ型ウェル３の表面から内部にわたってｎ型不純物が拡散されたｎ型Ｓ／Ｄ２０を形成する。高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎでは、先に形成されたエクステンション層１２およびハロー層１３よりも、金属ゲート電極７およびポリシリコンゲート電極８の下方の部分から離隔した位置に、ｎ型Ｓ／Ｄ２０が形成される。ｎ型Ｓ／Ｄ２０は、ソース・ドレイン領域に相当する。
【００３６】
図１２は、ｐ型Ｓ／Ｄ２１の形成が終了した段階の状態を示す断面図である。ｎ型Ｓ／Ｄ２０の形成後は、図１１に示すフォトレジスト層１１ｄ、すなわち低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されているフォトレジスト層１１ｄを除去する。その後、Ｓｉ基板１の全面にわたって、より詳細には、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに、全面にわたってフォトレジスト層１１ｅを形成する。続いて、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されているフォトレジスト層１１ｅを開口して、ｐ型ソース／ドレイン（以下「ｐ型Ｓ／Ｄ」という）２１形成用のイオン注入を行う。これによって、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのｎ型ウェル４に、ｎ型ウェル４の表面から内部にわたってｐ型不純物が拡散されたｐ型Ｓ／Ｄ２１を形成する。ｐ型Ｓ／Ｄ２１は、先に形成されたエクステンション層１４およびハロー層１５よりも、金属ゲート電極７およびポリシリコンゲート電極８の下方の部分から離隔した位置に形成される。ｐ型Ｓ／Ｄ２１は、ソース・ドレイン領域に相当する。
【００３７】
図１３は、不純物活性化アニールが終了した段階の状態を示す断面図である。ｐ型Ｓ／Ｄ２１の形成後は、図１２に示すフォトレジスト層１１ｅ、すなわち低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに形成されているフォトレジスト層１１ｅを除去する。その後、不純物活性化アニールを行う。
【００３８】
図１４は、ハードマスク窒化膜９およびサイドウォール１７の除去が終了した段階の状態を示す断面図である。不純物活性化アニールの終了後は、希釈リン酸液などの除去液を用いて、ハードマスク窒化膜９およびサイドウォール１７を除去する。除去液としては、ハードマスク窒化膜９およびサイドウォール１７を選択的に溶解する液、より詳細には、シリコン酸化膜１０を溶解しにくい液が用いられる。このようにして、シリコン酸化膜１０が残存するように、ハードマスク窒化膜９およびサイドウォール１７を除去する。
【００３９】
本実施の形態では、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐの全てにおいて、ハードマスク窒化膜９およびサイドウォール１７を除去する。
【００４０】
図１５は、オフセットスペーサ１０ａの形成が終了した段階の状態を示す断面図である。ハードマスク窒化膜９およびサイドウォール１７を除去した後は、金属ゲート電極７およびポリシリコンゲート電極８の側面に残存するシリコン酸化膜１０を異方性エッチングによってエッチバックして、シリコン酸化膜１０のポリシリコンゲート電極８よりも突出する部分を除去する。これによって、金属ゲート電極７およびポリシリコンゲート電極８の側面、より詳細には、低電圧側界面酸化膜５、高電圧側界面酸化膜５ａ、高誘電体ゲート絶縁膜６、金属ゲート電極７およびポリシリコンゲート電極８の側面に、オフセットスペーサ１０ａを形成する。
【００４１】
図１６は、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎにおけるエクステンション層２５およびハロー層２６の形成が終了した段階の状態を示す断面図である。オフセットスペーサ１０ａの形成後は、Ｓｉ基板１の全面にわたって、より詳細には、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにおいて、全面にわたって、フォトレジスト層１１ｆを形成する。続いて、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎに形成されているフォトレジスト層１１ｆを開口して、低電圧系ｎＭＯＳＦＥＴ６０を構成するエクステンション層２５およびハロー層２６の形成用のイオン注入を行う。
【００４２】
これによって、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎのｐ型ウェル３に、ｐ型ウェル３の表面から内部にわたってｎ型不純物が拡散されたエクステンション層２５と、エクステンション層２５よりもｐ型ウェル３の表面から深い位置にｎ型不純物が拡散されたハロー層２６を形成する。エクステンション層２５およびハロー層２６は、先に形成されたｎ型Ｓ／Ｄ２０よりも、金属ゲート電極７およびポリシリコンゲート電極８の下方の部分に近い位置、換言すると、ｎ型Ｓ／Ｄ２０と、金属ゲート電極７およびポリシリコンゲート電極８の下方の部分との間に形成される。
【００４３】
図１７は、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐにおけるエクステンション層２７およびハロー層２８の形成が終了した段階の状態を示す断面図である。低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎにエクステンション層２５およびハロー層２６を形成した後は、図１６に示すフォトレジスト層１１ｆ、すなわち低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されているフォトレジスト層１１ｆを除去する。その後、Ｓｉ基板１の全面にわたってフォトレジスト層１１ｇを形成する。続いて、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに形成されているフォトレジスト層１１ｇを開口して、低電圧系ｐＭＯＳＦＥＴ７１を構成するエクステンション層２７およびハロー層２８の形成用のイオン注入を行う。これによって、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのｎ型ウェル４に、ｎ型ウェル４の表面から内部にわたってｐ型不純物が拡散されたエクステンション層２７と、エクステンション層２７よりもｎ型ウェル４の表面から深い位置にｐ型不純物が拡散されたハロー層２８とを形成する。エクステンション層２７およびハロー層２８は、先に形成されたＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａよりも、金属ゲート電極７およびポリシリコンゲート電極８の下方の部分に近い位置、換言すると、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａと、金属ゲート電極７およびポリシリコンゲート電極８の下方の部分との間に形成される。
【００４４】
図１８は、不純物活性化アニールが終了した段階の状態を示す断面図である。エクステンション層２７およびハロー層２８を形成した後は、図１７に示すフォトレジスト層１１ｇ、すなわち低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されているフォトレジスト層１１ｇを除去する。その後、不純物活性化アニールを行う。
【００４５】
図１９は、シリコン酸化膜３０およびシリコン窒化膜３１の堆積が終了した段階の状態を示す断面図である。不純物活性化アニールの終了後は、Ｓｉ基板１の全面にわたって、より詳細には、シリコン酸化膜１０上、ポリシリコンゲート電極８上、ｎ型Ｓ／Ｄ２０上、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａ上、ｐ型Ｓ／Ｄ２１上、エクステンション層１２，１４，２５，２７上、およびハロー層１３，１５，２６，２８上の全面に、シリコン酸化膜３０を堆積する。続いて、シリコン酸化膜３０上の全面に、シリコン窒化膜３１を堆積する。図１９では、理解を容易にするために、先に形成されたシリコン酸化膜１０と、図１９に示す工程で形成されるシリコン酸化膜３０とを別々の膜として記載しているが、実際には、２つのシリコン酸化膜１０，３０の間に界面は存在せず、後述する図２０に示すように、１つの膜として形成される。
【００４６】
図２０は、サイドウォール３３の形成が終了した段階の状態を示す断面図である。前述のように図１９に示すシリコン酸化膜１０とシリコン酸化膜３０との間には、実際には界面は存在しないので、図２０では、シリコン酸化膜１０とシリコン酸化膜３０とを合わせて、シリコン酸化膜３２と記載する。シリコン窒化膜３１の堆積後は、シリコン酸化膜３２とシリコン窒化膜３１とを異方性エッチングによってエッチバックして、金属ゲート電極７およびポリシリコンゲート電極８の側面、より詳細には、低電圧側界面酸化膜５、高電圧側界面酸化膜５ａ、高誘電体ゲート絶縁膜６、金属ゲート電極７およびポリシリコンゲート電極８の側面に形成されたシリコン酸化膜３２の表面に、シリコン窒化膜３１からなるサイドウォール３３を形成する。このようにして、金属ゲート電極７およびポリシリコンゲート電極８の側面に、シリコン酸化膜３２を介して、第２のサイドウォールに相当するサイドウォール３３を形成する。
【００４７】
図２１は、金属シリサイド２６の形成が終了した段階の状態を示す断面図である。サイドウォール３３を形成した後は、Ｓｉ基板１の全面にわたって、コバルト（Ｃｏ）、ニッケル（Ｎｉ）および白金（Ｐｔ）などの金属を堆積して、アニールする。これによって、前述の金属と、ポリシリコンゲート電極８の表面ならびに拡散層であるｎ型Ｓ／Ｄ２０、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａおよびｐ型Ｓ／Ｄ２１の表面とを反応させて、ポリシリコンゲート電極８の表面ならびにｎ型Ｓ／Ｄ２０、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａおよびｐ型Ｓ／Ｄ２１の表面に、電極部に相当する金属シリサイド３５を形成する。シリコン上に堆積された金属は、シリコンと反応してシリサイドになるが、シリコン以外の部分、具体的にはシリコン酸化膜３２およびシリコン窒化膜３１上に堆積された金属は、反応せずに残存する。したがってアニール後には、未反応の金属を除去液によって除去する。
【００４８】
このようにして金属シリサイド３５を形成することによって、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎに低電圧系ｎＭＯＳＦＥＴ６０が形成され、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに低電圧系ｐＭＯＳＦＥＴ６１が形成され、低電圧系ｎＭＯＳＦＥＴ６０および低電圧系ｐＭＯＳＦＥＴ６１を備える低電圧系ＣＭＯＳＦＥＴ６２が形成される。また高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに高電圧系ｎＭＯＳＦＥＴ７０が形成され、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに高電圧系ｐＭＯＳＦＥＴ７１が形成され、高電圧系ｎＭＯＳＦＥＴ７０および高電圧系ｐＭＯＳＦＥＴ７１を備える高電圧系ＣＭＯＳＦＥＴ７２が形成される。
【００４９】
図２２は、シリコン窒化膜３６の堆積が終了した段階の状態を示す断面図である。金属シリサイド３５を形成した後は、Ｓｉ基板１の全面にわたって、より詳細には、金属シリサイド３５上、低電圧系ｎＭＯＳＦＥＴ６０上、低電圧系ｐＭＯＳＦＥＴ６１上、高電圧系ｎＭＯＳＦＥＴ７０上、高電圧系ｐＭＯＳＦＥＴ７１上の全面にわたって、コンタクトエッチングのストッパーとなるシリコン窒化膜３６を堆積する。
【００５０】
図２３は、層間シリコン酸化膜３７の堆積およびコンタクトホール３８の形成が終了した段階の状態を示す断面図である。シリコン窒化膜３６を堆積した後は、シリコン窒化膜３６上の全面にわたって、層間シリコン酸化膜３７を堆積する。その後、層間シリコン酸化膜３７の表面から、層間シリコン酸化膜３７およびシリコン窒化膜３６を貫通して、低電圧系ｎＭＯＳＦＥＴ６０、低電圧系ｐＭＯＳＦＥＴ６１、高電圧系ｎＭＯＳＦＥＴ７０および高電圧系ｐＭＯＳＦＥＴ７１のそれぞれの両端部の金属シリサイド３５に達するように、コンタクトホール３８を形成する。このようにして、低電圧系ＣＭＯＳＦＥＴ６２および高電圧系ＣＭＯＳＦＥＴ７２を備える半導体装置が製造される。その後、図示は省略するが、多層配線形成工程を経て集積回路を完成する。
【００５１】
本実施の形態の半導体装置の製造方法によれば、Ｓｉ基板１の一方の表面上に高誘電体ゲート絶縁膜６を介して金属ゲート電極７およびポリシリコンゲート電極８が形成され、この金属ゲート電極７およびポリシリコンゲート電極８の側面に保護膜であるシリコン酸化膜１０が形成される。このシリコン酸化膜１０を介して、金属ゲート電極７およびポリシリコンゲート電極８の側面に、第１のサイドウォールに相当するサイドウォール１７が形成され、金属ゲート電極７、ポリシリコンゲート電極８、シリコン酸化膜１０およびサイドウォール１７の下方の部分の側方に位置するＳｉ基板１に、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａが形成される。この後、サイドウォール１７が除去されてシリコン酸化膜１０が露出する。この状態で、金属ゲート電極７、ポリシリコンゲート電極８およびシリコン酸化膜１０の下方の部分の側方に位置するＳｉ基板１に、エクステンション層２７が形成され、エクステンション層２７およびＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａの一部分を覆うように、金属ゲート電極７およびポリシリコンゲート電極８の側面にシリコン酸化膜１０を介して、第２のサイドウォールに相当するサイドウォール３３が形成され、金属ゲート電極７、ポリシリコンゲート電極８、シリコン酸化膜１０およびサイドウォール３３の下方の部分の側方であって、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａの一部分のＳｉ基板１に、電極部である金属シリサイド３５が形成される。
【００５２】
このように保護膜は、サイドウォール１７の除去後にも残存するので、ゲート電極の側面は、サイドウォール１７の除去後も保護膜で保護される。これによって、サイドウォール１７の除去後の洗浄プロセスにおけるゲート電極の溶解を防止することができる。これによって、低電圧系ＣＭＯＳＦＥＴ６２および高電圧系ＣＭＯＳＦＥＴ７２の特性のばらつきを抑制することができる。
【００５３】
またＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａは、金属ゲート電極７およびポリシリコンゲート電極８、保護膜およびサイドウォール１７の下方の部分の側方に位置するＳｉ基板１に形成されるので、保護膜の膜厚によって、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａの位置を調整することができる。つまり、保護膜は、オフセットスペーサ膜として機能する。したがって、リプレースサイドウォールプロセスとオフセットスペーサプロセスを工程数の増加無しに両立することができる。
【００５４】
＜第２の実施の形態＞
図２４および図２５は、本発明の第２の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにリセス領域４１を形成して、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａを形成する以外は、前述の第１の実施の形態の半導体装置の製造方法と同様である。本実施の形態においても、まず、前述の第１の実施の形態の半導体装置の製造方法における図１〜図６に示す工程を同様に行う。
【００５５】
図２４は、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにおけるサイドウォール１７の形成が終了した段階の状態を示す断面図である。前述の第１の実施の形態では、図６に示すようにシリコン酸化膜１０の全面に、シリコン窒化膜１６を堆積した後、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのみにサイドウォール１７を形成するが、本実施の形態では、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐの両方にサイドウォール１７を形成する。
【００５６】
具体的に述べると、本実施の形態では、前述の図６に示すようにシリコン酸化膜１０の全面に、シリコン窒化膜１６を堆積した後、シリコン窒化膜１６上に全面にわたってフォトレジスト層１１ｂを形成して、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのフォトレジスト層１１ｂを開口する。続いて、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されたシリコン酸化膜１０とシリコン窒化膜１６とを異方性エッチングによってエッチバックする。これによって、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐの両方において、金属ゲート電極７およびポリシリコンゲート電極８の側面、より詳細には、低電圧側界面酸化膜５、高電圧側界面酸化膜５ａ、高誘電体ゲート絶縁膜６、金属ゲート電極７、ポリシリコンゲート電極８およびハードマスク窒化膜９の側面に形成されたシリコン酸化膜１０の表面に、シリコン窒化膜１６からなるサイドウォール１７を形成する。
【００５７】
図２５は、リセス領域１８，４１の形成が終了した段階の状態を示す断面図である。低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにサイドウォール１７を形成した後は、第１の実施の形態と同様にして、Ｓｉ基板１をエッチングする。このエッチングによって、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐでは、第１の実施の形態と同様にリセス領域１８が形成される。本実施の形態では、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにもサイドウォール１７が形成されるので、前述のエッチングによって、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのＳｉ基板１もエッチングされ、図２５に示すように、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのＳｉ基板１にもリセス領域４１が形成される。リセス領域１８の形成後は、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに形成されているフォトレジスト層１１ｂを除去する。図２５では、フォトレジスト層１１ｂを除去した状態を示す。
【００５８】
図２５に示すようにリセス領域１８，４１が形成され、フォトレジスト層１１ｂが除去された後は、第１の実施の形態と同様にして、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのリセス領域１８，４１に、ホウ素をドーピングしたシリコンゲルマニウム（ＳｉＧｅ）とシリコン（Ｓｉ）とをエピタキシャル成長によって選択的に堆積し、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのリセス領域１８，４１にＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａを形成する。その後の工程は、第１の実施の形態と同様に行なわれる。
【００５９】
以上のように本実施の形態では、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐの両方にリセス領域１８，４１を形成し、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａを形成する。このようにＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａは、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐだけでなく、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成してもよい。
【００６０】
このように高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａを形成する場合には、前述の図１２に示す高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにｐ型Ｓ／Ｄ２１を形成する工程は不要である。
【００６１】
＜第３の実施の形態＞
図２６は、本発明の第３の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａの形成後にｐ型Ｓ／Ｄ不純物拡散領域４２を形成する以外は、前述の第１の実施の形態の半導体装置の製造方法と同様である。
【００６２】
図２６は、ｐ型不純物拡散領域４２の形成が終了した段階の状態を示す断面図である。本実施の形態では、前述の図９に示すようにリセス領域１８にＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａを形成した後に、ｐ型Ｓ／Ｄ不純物拡散領域４２形成用のイオン注入を行なう。これによって、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａの表面から、その下方のｎ型ウェル４の一部にわたってｐ型不純物が拡散されたｐ型不純物拡散領域４２を形成する。このようにｐ型不純物拡散領域４２は、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａよりも深い位置まで形成される。
【００６３】
このようにｐ型不純物拡散領域４２を形成することによって、接合位置をゲルマニウムから遠ざけ、接合リークを減少させることができる。
【００６４】
＜第４の実施の形態＞
図２７は、本発明の第４の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、図３に示すシリコン酸化膜１０の形成後にシリコン窒化膜４５を形成する以外は、前述の第１の実施の形態の半導体装置の製造方法と同様である。
【００６５】
図２７は、シリコン窒化膜４５の堆積が終了した段階の状態を示す断面図である。本実施の形態では、図２７に示すように、シリコン酸化膜１０を堆積した後には、シリコン酸化膜１０上に全面にわたって、シリコン窒化膜４５を堆積する。シリコン窒化膜４５の膜厚は、２ｎｍ以上１０ｎｍ以下に選ばれる。本実施の形態では、シリコン酸化膜１０およびシリコン窒化膜４５が、保護膜に相当する。
【００６６】
シリコン窒化膜４５の形成後は、第１の実施の形態と同様に、高電圧系ｎＭＯＳＦＥＴ７０を構成する前述の図４に示すエクステンション層１２およびハロー層１３形成用のイオン注入と、高電圧系ｐＭＯＳＦＥＴ６１を構成する前述の図５に示すエクステンション層１４およびハロー層１５形成用のイオン注入とを行った後、シリコン窒化膜を堆積する。これによって、前述の図６と同様の構造となる。エクステンション層１４およびハロー層１５形成用のイオン注入後に形成されるシリコン窒化膜は、シリコン酸化膜１０の形成後に形成されるシリコン窒化膜４５と境界面を形成せずに堆積するので、前述の図６と同様の構造となる。
【００６７】
以上のように本実施の形態では、保護膜を複数の層、具体的にはシリコン酸化膜１０およびシリコン窒化膜４５の２層で構成する。このように積層された絶縁膜で保護膜を構成して、積層された絶縁膜越しに高電圧系ｎＭＯＳＦＥＴ７０のエクステンション層１２およびハロー層１３形成のためのイオン注入、および高電圧系ｐＭＯＳＦＥＴ７１のエクステンション層１４およびハロー層１５形成のためのイオン注入を行うことで、エクステンション層１２，１４およびハロー層１３，１５形成のためのイオン注入時の洗浄プロセスによる下層のシリコン酸化膜１０の削れを防止することができる。したがって、下層のシリコン酸化膜１０をエッチバックして形成するオフセットスペーサ幅の変動を抑制することができるので、各ＭＯＳＦＥＴ６０，６１，７０，７１の特性のばらつきを抑制することができる。
【００６８】
また本実施の形態では、ＳｉＧｅ選択エピタキシャル成長のときのシリコン窒化膜４５の露出が殆ど無いので、エピタキシャル成長の選択性が向上し、集積回路の歩留まりが向上する。
【００６９】
またシリコン窒化膜４５は、シリコン酸化膜１０に比べて、ウェットエッチングに対する耐性が強いので、本実施の形態のようにシリコン窒化膜４５を含んでオフセットスペーサを構成することによって、シリコン酸化膜１０のみでオフセットスペーサを構成する場合に比べて、金属ゲート電極７に対する保護を向上させることができる。
【００７０】
＜第５の実施の形態＞
図２８〜図３１は、本発明の第５の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、図２に示す金属ゲート電極７およびポリシリコンゲート電極８のパターニング後であって、図３に示すシリコン酸化膜１０の形成前に、シリコン窒化膜４５を形成する以外は、前述の第１の実施の形態の半導体装置の製造方法と同様である。
【００７１】
図２８は、シリコン酸化膜１０の形成が終了した段階の状態を示す断面図である。本実施の形態では、図２に示す金属ゲート電極７およびポリシリコンゲート電極８のパターニング後に、Ｓｉ基板１の全面にわたって、シリコン窒化膜４５を堆積する。シリコン窒化膜４５を堆積した後には、図２８に示すように、シリコン窒化膜４５上に全面にわたって、シリコン酸化膜１０を堆積する。
【００７２】
図２９は、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐにおけるサイドウォール４７の形成が終了した段階の状態を示す断面図である。シリコン酸化膜１０の形成後は、第１の実施の形態と同様に、高電圧系ｎＭＯＳＦＥＴ７０を構成する前述の図４に示したエクステンション層１２およびハロー層１３形成用のイオン注入と、高電圧系ｐＭＯＳＦＥＴ６１を構成する前述の図５に示したエクステンション層１４およびハロー層１５形成用のイオン注入とを行った後、シリコン窒化膜４６を堆積する。
【００７３】
シリコン窒化膜４６の形成後は、シリコン窒化膜４６上に、全面にわたってフォトレジスト層１１ｋを形成する。続いて、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのフォトレジスト層１１ｋを開口して、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに形成されたシリコン酸化膜１０とシリコン窒化膜４６とを異方性エッチングによってエッチバックする。これによって、金属ゲート電極７およびポリシリコンゲート電極８の側面、より詳細には、低電圧側界面酸化膜５、高誘電体ゲート絶縁膜６、金属ゲート電極７、ポリシリコンゲート電極８およびハードマスク窒化膜９の側面に、シリコン窒化膜４５を介して形成されたシリコン酸化膜１０の表面に、シリコン窒化膜４６からなるサイドウォール４７を形成する。このようにして、金属ゲート電極７およびポリシリコンゲート電極８の側面に、シリコン窒化膜４５およびシリコン酸化膜１０を介して、第２のサイドウォールに相当するサイドウォール４７を形成する。
【００７４】
図３０は、不純物活性化アニールが終了した段階の状態を示す断面図である。サイドウォール４７を形成した後は、前述の第１の実施の形態と同様にして、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐにＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａを形成し、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎにｎ型Ｓ／Ｄ２０を形成し、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにｐ型Ｓ／Ｄ２１を形成する。高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにｐ型Ｓ／Ｄ２１を形成した後は、残存するフォトレジスト層を除去し、不純物活性化アニールを行う。
【００７５】
図３１は、オフセットスペーサ５０の形成が終了した段階の状態を示す断面図である。不純物活性化アニールの終了後は、第１の実施の形態と同様にして、ハードマスク窒化膜９およびサイドウォール１７を除去し、金属ゲート電極７およびポリシリコンゲート電極８の側面に残存するシリコン窒化膜４５およびシリコン酸化膜１０を異方性エッチングによってエッチバックする。これによって、金属ゲート電極７およびポリシリコンゲート電極８の側面、より詳細には、低電圧側界面酸化膜５、高電圧側界面酸化膜５ａ、高誘電体ゲート絶縁膜６、金属ゲート電極７およびポリシリコンゲート電極８の側面に、シリコン窒化膜４５およびシリコン酸化膜１０からなるオフセットスペーサ５０が形成される。
【００７６】
以上のように本実施の形態では、前述の第４の実施の形態と同様に、保護膜を複数の層、具体的にはシリコン酸化膜１０およびシリコン窒化膜４５の２層で構成する。このように積層された絶縁膜で保護膜を構成して、積層された絶縁膜越しに高電圧系ｎＭＯＳＦＥＴ７０のエクステンション層１２およびハロー層１３形成のためのイオン注入、および高電圧系ｐＭＯＳＦＥＴ７１のエクステンション層１４およびハロー層１５形成のためのイオン注入を行うことで、エクステンション層１２，１４およびハロー層１３，１５形成のためのイオン注入時の洗浄プロセスによる下層のシリコン窒化膜４５の削れを防止することができる。したがって、下層のシリコン窒化膜４５をエッチバックして形成するオフセットスペーサ幅の変動を抑制することができるので、各ＭＯＳＦＥＴ６０，６１，７０，７１の特性のばらつきを抑制することができる。
【００７７】
また本実施の形態では、ＳｉＧｅ選択エピタキシャル成長のときのシリコン窒化膜４５の露出が殆ど無いので、エピタキシャル成長の選択性が向上し、集積回路の歩留まりが向上する。
【００７８】
またシリコン窒化膜４５は、シリコン酸化膜１０に比べて、ウェットエッチングに対する耐性が強いので、本実施の形態のようにシリコン窒化膜４５を含んでオフセットスペーサを構成することによって、シリコン酸化膜１０のみでオフセットスペーサを構成する場合に比べて、金属ゲート電極７に対する保護を向上させることができる。
【００７９】
以上の第４および第５の実施の形態では、保護膜をシリコン酸化膜１０およびシリコン窒化膜４５の２層で構成しているが、これに限定されず、３層以上の層で保護膜を構成してもよい。また前述の第１の実施の形態における保護膜であるシリコン酸化膜１０の代わりに、シリコン窒化膜を単層で用いてもよい。
【００８０】
＜第６の実施の形態＞
図３２は、本発明の第６の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、図１３に示す不純物活性化アニールの終了後に、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのみ、ハードマスク窒化膜９およびサイドウォール１７を除去し、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのハードマスク窒化膜９およびサイドウォール１７を除去せずに残存させる以外は、前述の第１の実施の形態の半導体装置の製造方法と同様である。
【００８１】
具体的に述べると、図１３に示す不純物活性化アニールの終了後に、Ｓｉ基板１の全面にわたってレジスト層を形成し、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されたフォトレジスト層が残存するように、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに形成されたフォトレジスト層を開口する。続いて、第１の実施の形態と同様に希釈リン酸液などの除去液を用いて、露出する低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに形成されたハードマスク窒化膜９およびサイドウォール１７を除去する。その後は、前述の図１５に示すオフセットスペーサ１０ａの形成工程から図２１に示す金属シリサイド３５の形成工程までの工程を、第１の実施の形態と同様にして順次行う。
【００８２】
図３２は、金属シリサイド２６の形成が終了した段階の状態を示す断面図である。本実施の形態では、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐでは、ハードマスク窒化膜９およびサイドウォール１７が残存する状態で、前述の図１９に示すシリコン酸化膜３０およびシリコン窒化膜３１の形成が行われる。シリコン窒化膜３１の堆積後は、第１の実施の形態と同様にして、シリコン酸化膜３２とシリコン窒化膜３１とを異方性エッチングによってエッチバックして、第２のサイドウォールに相当するサイドウォール３３を形成する。このエッチバックのときに、ハードマスク窒化膜９が除去され、ポリシリコンゲート電極８が露出する。その後は、第１の実施の形態と同様にして、Ｓｉ基板１の全面にわたってコバルト（Ｃｏ）、ニッケル（Ｎｉ）および白金（Ｐｔ）などの金属を堆積してアニールし、図３２に示すように金属シリサイド３５を形成する。アニール後には、未反応の金属を除去する。
【００８３】
このようにし金属シリサイド３５を形成することによって、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎに低電圧系ｎＭＯＳＦＥＴ６０が形成され、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに低電圧系ｐＭＯＳＦＥＴ６１が形成され、低電圧系ｎＭＯＳＦＥＴ６０および低電圧系ｐＭＯＳＦＥＴ６１を備える低電圧系ＣＭＯＳＦＥＴ６２が形成される。また高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに高電圧系ｎＭＯＳＦＥＴ８０が形成され、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに高電圧系ｐＭＯＳＦＥＴ８１が形成され、高電圧系ｎＭＯＳＦＥＴ８０および高電圧系ｐＭＯＳＦＥＴ８１を備える高電圧系ＣＭＯＳＦＥＴ８２が形成される。
【００８４】
以上のように本実施の形態において、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐでは、サイドウォール１７が残存する状態で、第２のサイドウォールに相当するサイドウォール３３となるシリコン窒化膜３１が形成されるので、図３２に示すように、２つのサイドウォール１７，３３が形成される。つまり、高電圧系ｎＭＯＳＦＥＴ８０および高電圧系ｐＭＯＳＦＥＴ８１では、サイドウォールが２層になっている。
【００８５】
高電圧系ｎＭＯＳＦＥＴ８０および高電圧系ｐＭＯＳＦＥＴ８１では、印加される電圧が高いので、リーク電流が発生しやすいが、本実施の形態のようにサイドウォールを２層にすることによって、リーク電流を減少させることができる。
【００８６】
前述の各実施の形態は、本発明の例示に過ぎず、本発明の範囲内において構成を変更することができる。たとえば、前述の実施の形態では、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ、または低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにリセス領域１８，４１を形成して、エピタキシャル成長によるＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａを形成する。エピタキシャル成長によるＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａは、これに限定されず、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、または低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに形成してもよい。
【００８７】
このようにｎチャネルのＭＯＳＦＥＴを構成するソース／ドレインを形成する場合、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａは、ゲルマニウムに代えて、カーボンを用いて、炭化ケイ素、すなわちシリコンカーバイトをエピタキシャル成長させることによって形成される。前述の実施の形態のようにｐチャネルのＭＯＳＦＥＴを構成するソース／ドレインを形成する場合には、ソース／ドレインは、シリコンゲルマニウム（ＳｉＧｅ）とシリコン（Ｓｉ）とをエピタキシャル成長させることによって形成される。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図４】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図５】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図６】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図７】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図８】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図９】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１０】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１１】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１２】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１３】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１４】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１５】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１６】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１７】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１８】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１９】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２０】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２１】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２２】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２３】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２４】本発明の第２の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。
【図２５】本発明の第２の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。
【図２６】本発明の第３の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。
【図２７】本発明の第４の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。
【図２８】本発明の第５の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２９】本発明の第５の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３０】本発明の第５の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３１】本発明の第５の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３２】本発明の第６の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。
【符号の説明】
【００８９】
１ シリコン基板、２ 分離酸化膜、３ ｐ型ウェル、４ ｎ型ウェル、５ 低電圧側界面酸化膜、５ａ 高電圧側界面酸化膜、６ 高誘電体ゲート絶縁膜、７ 金属ゲート電極、８ ポリシリコンゲート電極、９ ハードマスク窒化膜、１０，３０，３２ シリコン酸化膜、１０ａ，５０ オフセットスペーサ、１２，１４，２５，２７ エクステンション層、１３，１５，２６，２８ ハロー層、１６，３１，３６，４５，４６ シリコン窒化膜、１７，３３，４７ サイドウォール、１８，４１ リセス領域、１８ａ ＳｉＧｅ−ｐ型Ｓ／Ｄ、２０ ｎ型Ｓ／Ｄ、２１ ｐ型Ｓ／Ｄ、３５ 金属シリサイド、３７ 層間シリコン酸化膜、３８ コンタクトホール、４２ ｐ型不純物拡散領域、６０ 低電圧系ｎＭＯＳＦＥＴ、６１ 低電圧系ｐＭＯＳＦＥＴ、６２ 低電圧系ＣＭＯＳＦＥＴ、７０，８０ 高電圧系ｎＭＯＳＦＥＴ、７１，８１ 高電圧系ｐＭＯＳＦＥＴ、７２，８２ 高電圧系ＣＭＯＳＦＥＴ。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、より詳細には、リプレースサイドウォールプロセスを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
ポリシリコンのゲート電極に対するオフセットスペーサの適用は実用化されている。リプレースサイドウォールプロセス、ゲートファーストのメタルゲートプロセスについても報告がある（たとえば、特許文献１参照）。
【０００３】
リプレースサイドウォールプロセスとは、最終的な構造には残らないサイドウォールを一旦形成し、それを除去した後に、再度、サイドウォールを形成するプロセスをいう。またゲートファーストのメタルゲートプロセスとは、メタルゲートの両側の半導体基板に不純物イオンを注入してソース・ドレイン領域を形成するときに、不純物イオンを活性化するためのアニールを、ゲート絶縁膜およびゲート電極の形成後に行うプロセスをいう。
【０００４】
【特許文献１】特開２００７−１９４００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
金属のエッチングによってゲート電極を形成するゲートファーストプロセスのメタルゲートでは、エッチング後の洗浄プロセスでメタルが溶解しないように、ゲートの側面に保護膜を形成する必要がある。
【０００６】
また微細トランジスタでは、ゲート長が短いので、ｐＭＯＳＦＥＴにＳｉＧｅ−ソース／ドレイン（Ｓ／Ｄ）を適用する場合、不純物の拡散を防ぐために、エクステンションの形成を、ＳｉＧｅエピタキシャル成長後に行う方が望ましく、リプレースサイドウォールプロセスが必要である。したがって、製造プロセスが煩雑になるという問題がある。
【０００７】
また微細トランジスタでは、オフセットスペーサ幅が変動しないように、オフセットスペーサを精度良く形成することが重要である。
【０００８】
したがって本発明は、製造プロセスが比較的容易で、かつＭＯＳＦＥＴの特性のばらつきを抑えることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、半導体基板の一方の表面にトランジスタが形成される半導体装置の製造方法であって、前記半導体基板の一方の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側面に、ゲート電極を保護する保護膜を形成する工程と、前記保護膜を介して、前記ゲート電極の側面に第１のサイドウォールを形成する工程と、前記半導体基板のうちで前記ゲート電極、前記保護膜および前記第１のサイドウォールの下方の部分の側方に、ソース・ドレイン領域を形成する工程と、前記第１のサイドウォールを除去して、前記保護膜を露出させる工程と、前記半導体基板のうちで前記ゲート電極および前記保護膜の下方の部分の側方に、エクステンション層を形成する工程と、前記エクステンション層および前記ソース・ドレイン領域の一部分を覆うように、前記ゲート電極の側面に、前記保護膜を介して、第２のサイドウォールを形成する工程と、前記半導体基板のうちで前記ゲート電極、前記保護膜および前記第２のサイドウォールの下方の部分の側方であって、前記ソース・ドレイン領域の一部分に、電極部を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１０】
本発明の半導体装置の製造方法によれば、半導体基板の一方の表面上にゲート絶縁膜を介してゲート電極が形成され、このゲート電極の側面に保護膜が形成される。この保護膜を介して、ゲート電極の側面に第１のサイドウォールが形成され、ゲート電極、保護膜および第１のサイドウォールの下方の部分の側方に位置する半導体基板に、ソース・ドレイン領域が形成される。この後、第１のサイドウォールが除去されて保護膜が露出する。この状態で、ゲート電極および保護膜の下方の部分の側方に位置する半導体基板に、エクステンション層が形成され、エクステンション層およびソース・ドレイン領域の一部分を覆うように、ゲート電極の側面に保護膜を介して第２のサイドウォールが形成され、ゲート電極、保護膜および第２のサイドウォールの下方の部分の側方であって、ソース・ドレイン領域の一部分の半導体基板に、電極部が形成される。
【００１１】
このように保護膜は、第１のサイドウォールの除去後にも残存するので、ゲート電極の側面は、第１のサイドウォールの除去後も保護膜で保護される。これによって、第１のサイドウォールの除去後の洗浄プロセスにおけるゲート電極の溶解を防止することができる。
【００１２】
またソース・ドレイン領域は、ゲート電極、保護膜および第１のサイドウォールの下方の部分の側方に位置する半導体基板に形成されるので、保護膜の膜厚によって、ソース・ドレイン領域の位置を調整することができる。つまり、保護膜は、オフセットスペーサ膜として機能する。したがって、リプレースサイドウォールプロセスとオフセットスペーサプロセスを工程数の増加無しに両立することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明を実施するための複数の形態について説明する。各実施の形態において、先行する実施の形態で説明している事項に対応する部分については同一の参照符を付して、重複する説明を省略する場合がある。構成の一部のみを説明している場合、構成の他の部分は、先行して説明している実施の形態と同様である。
【００１４】
＜第１の実施の形態＞
図１〜図２３は、本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態では、図２３に示すように、低電圧系相補型ＭＯＳＦＥＴ（Complementary Metal-Oxide Semiconductor Field Effect Transistor；略称：ＣＭＯＳＦＥＴ）６２、および高電圧系ＣＭＯＳＦＥＴ７２を備える半導体装置を製造する。より詳細には、本実施の形態では、低電圧系ＣＭＯＳＦＥＴ６２および高電圧系ＣＭＯＳＦＥＴ７２を備える半導体装置を含む集積回路を製造する。本実施の形態の半導体装置の製造方法は、集積回路の製造方法に含まれる。低電圧系ＣＭＯＳＦＥＴ６２および高電圧系ＣＭＯＳＦＥＴ７２は、半導体基板であるシリコン（Ｓｉ）基板１に並設される。低電圧系ＣＭＯＳＦＥＴ６２には、相対的に低い電圧が印加され、高電圧系ＣＭＯＳＦＥＴ７２には、相対的に高い電圧が印加される。
【００１５】
低電圧系ＣＭＯＳＦＥＴ６２は、低電圧系のｎチャネルのＭＯＳトランジスタである低電圧系ｎ型ＭＯＳトランジスタ（以下「低電圧系ｎＭＯＳＦＥＴ」という）６０と、低電圧系のｐチャネルのＭＯＳトランジスタである低電圧系ｐ型ＭＯＳトランジスタ（以下「低電圧系ｐＭＯＳＦＥＴ」という）６１とを備える。低電圧系ｎＭＯＳＦＥＴ６０および低電圧系ｐ型ＭＯＳトランジスタ６１は、Ｓｉ基板１に並設される。低電圧系ｎＭＯＳＦＥＴ６０は、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎに形成され、低電圧系ｐＭＯＳＦＥＴ６１は、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに形成される。
【００１６】
高電圧系ＣＭＯＳＦＥＴ７２は、高電圧系のｎチャネルのＭＯＳトランジスタである高電圧系ｎ型ＭＯＳトランジスタ（以下「高電圧系ｎＭＯＳＦＥＴ」という）７０と、高電圧系のｐチャネルのＭＯＳトランジスタである高電圧系ｐ型ＭＯＳトランジスタ（以下「高電圧系ｐＭＯＳＦＥＴ」という）７１とを備える。高電圧系ｎＭＯＳＦＥＴ７０および高電圧系ｐＭＯＳＦＥＴ７１は、Ｓｉ基板１に並設される。高電圧系ｎＭＯＳＦＥＴ７０は、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに形成され、高電圧系ｐＭＯＳＦＥＴ７１は、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成される。
【００１７】
図１は、ハードマスク窒化膜９の形成が終了した段階の状態を示す断面図である。まず、図１に示すように、従来のＣＭＯＳＦＥＴ作製フローに則り、Ｓｉ基板１に、Ｓｉ基板１の表面からＳｉ基板１の内部に向けて延在する分離酸化膜２、ｐ型ウェル３およびｎ型ウェル４を順次に形成する。ｐ型ウェル３は、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに形成され、ｎ型ウェル４は、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成される。
【００１８】
分離酸化膜２は、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎに形成されるｐ型ウェル３と、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに形成されるｎ型ウェル４との間に介在し、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎと低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐとを区分する。また分離酸化膜２は、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに形成されるｐ型ウェル３と、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されるｎ型ウェル４との間に介在し、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎと高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐとを区分する。
【００１９】
次に、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐでは、Ｓｉ基板１上に、分離酸化膜２、ｐ型ウェル３およびｎ型ウェル４が形成された表面側から、全面にわたって低電圧側界面酸化膜５を形成する。また高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐでは、Ｓｉ基板１上に、分離酸化膜２、ｐ型ウェル３およびｎ型ウェル４が形成された表面側から、全面にわたって高電圧側界面酸化膜５ａを形成する。
【００２０】
低電圧側界面酸化膜５および高電圧側界面酸化膜５ａは、Ｓｉ基板１と、後述する高誘電体ゲート絶縁膜６との界面反応を防止するために設けられ、たとえば絶縁性材料から成る。低電圧側界面酸化膜５および高電圧側界面酸化膜５ａは、たとえば、シリコン酸化膜（ＳｉＯ2）またはシリコン酸窒化膜（ＳｉＯＮ）から成り、Ｓｉ基板１を酸化または酸化および窒化することによって形成される。
【００２１】
本実施の形態では、高電圧側界面酸化膜５ａの膜厚が、低電圧側界面酸化膜５の膜厚よりも大きくなるように構成している。具体的には、低電圧側界面酸化膜５の膜厚は、０．２ｎｍ以上１．５ｎｍ以下に選ばれ、高電圧側界面酸化膜５ａの膜厚は、２ｎｍ以上７ｎｍ以下に選ばれる。
【００２２】
次に、低電圧側界面酸化膜５上および高電圧側界面酸化膜５ａ上の全面に、高誘電体ゲート絶縁膜６として、たとえばＨｆＳｉＯＮ（ハフニウムシリコンオキシナイトライド）膜を形成する。高誘電体ゲート絶縁膜６の材料としては、ＨｆＳｉＯＮに限らず、絶縁性材料、具体的には、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）などの、酸化物、酸窒化物または酸窒化珪化物などの高誘電率材料、すなわちｈｉｇｈ−ｋ材料が挙げられる。高誘電体ゲート絶縁膜６の材料は、ｈｉｇｈ−ｋ材料に限らず、たとえばＳｉＯＮなどのｈｉｇｈ−ｋ材料以外の絶縁性材料でもよい。
【００２３】
次に、高誘電体ゲート絶縁膜６上に、スパッタ法などによって、全面にわたって金属ゲート電極７を形成する。金属ゲート電極７は、導電性材料から成る。金属ゲート電極７を構成する導電性材料としては、たとえばＴｉＮが挙げられる。金属ゲート電極７を構成する導電性材料としては、ＴｉＮに限らず、チタン（Ｔｉ）、タンタル（Ｔａ）、Ｈｆまたはこれらの元素のうちの少なくとも１つの元素を含んだ材料でもよい。
【００２４】
次に、金属ゲート電極７上に、全面にわたってポリシリコンゲート電極８を形成する。その後、ポリシリコンゲート電極８上に、全面にわたってハードマスク窒化膜９を形成する。本実施の形態では、高誘電体ゲート絶縁膜６および金属ゲート電極７の膜厚が、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐで同一になるように構成されているが、このような構成に限定されない。本発明の他の実施の形態では、高誘電体ゲート絶縁膜６および金属ゲート電極７の膜厚を、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐで異ならせてもよい。
【００２５】
図２は、金属ゲート電極７およびポリシリコンゲート電極８のパターニングが終了した段階の状態を示す断面図である。ハードマスク窒化膜９の形成後は、ポリシリコンゲート電極８への不純物のドーピングを行った後、フォトリソグラフィ技術を用いて、金属ゲート電極７およびポリシリコンゲート電極８のパターニングを行う。本実施の形態では、金属ゲート電極７およびポリシリコンゲート電極８は、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐにおける幅方向の寸法が、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにおける幅方向の寸法よりも小さくなるようにパターニングされる。このパターニングによって、低電圧側界面酸化膜５、高電圧側界面酸化膜５ａ、高誘電体ゲート絶縁膜６およびハードマスク窒化膜９が、金属ゲート電極７およびポリシリコンゲート電極８と同様にパターニングされる。ポリシリコンゲート電極８への不純物のドーピングは、必要に応じて行われ、本発明の他の実施の形態では行われなくてもよい。
【００２６】
図３は、シリコン酸化膜１０の堆積が終了した段階の状態を示す断面図である。金属ゲート電極７およびポリシリコンゲート電極８のパターニング後は、Ｓｉ基板１の全面にわたって、より詳細には、分離酸化膜２、ｐ型ウェル３およびｎ型ウェル４の表面、ならびに金属ゲート電極７およびポリシリコンゲート電極８の表面および側面を覆うようにして、シリコン酸化膜１０を堆積する。本実施の形態のシリコン酸化膜１０の膜厚は、５ｎｍ以上１５ｎｍ以下に選ばれる。本発明の他の実施の形態では、シリコン酸化膜１０の堆積前に、分離酸化膜２、ｐ型ウェル３およびｎ型ウェル４の表面、ならびに金属ゲート電極７およびポリシリコンゲート電極８の表面および側面に、酸化処理または窒化処理などの処理を施してもよい。
【００２７】
図４は、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎにおけるエクステンション層１２およびハロー層１３の形成が終了した段階の状態を示す断面図である。シリコン酸化膜１０を堆積した後は、シリコン酸化膜１０上の全面に、フォトレジスト層１１を形成する。その後、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎのフォトレジスト層１１を開口して、高電圧系ｎＭＯＳＦＥＴ７０を構成するエクステンション層１２およびハロー層１３の形成用のイオン注入を行う。これによって、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎのｐ型ウェル３に、ｐ型ウェル３の表面から内部にわたってｎ型不純物が拡散されたエクステンション層１２と、エクステンション層１２よりもｐ型ウェル３の表面から深い位置にｎ型不純物が拡散されたハロー層１３とを形成する。
【００２８】
図５は、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｎにおけるエクステンション層１４およびハロー層１５の形成が終了した段階の状態を示す断面図である。エクステンション層１２およびハロー層１３を形成した後は、図４に示すフォトレジスト層１１、すなわち低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されているフォトレジスト層１１を除去する。その後、シリコン酸化膜１０上に、全面にわたってフォトレジスト層１１ａを形成する。続いて、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｎのフォトレジスト層１１ａを開口して、高電圧系ｐＭＯＳＦＥＴ７１を構成するエクステンション層１４およびハロー層１５の形成用のイオン注入を行う。これによって、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのｎ型ウェル４に、ｎ型ウェル４の表面から内部にわたってｐ型不純物が拡散されたエクステンション層１４と、エクステンション層１４よりもｎ型ウェル４の表面から深い位置にｐ型不純物が拡散されたハロー層１５とを形成する。
【００２９】
図６は、シリコン窒化膜１６の形成が終了した段階の状態を示す断面図である。高電圧系ｐＭＯＳＦＥＴ領域ＲＨｎにエクステンション層１４およびハロー層１５を形成した後は、図５に示すフォトレジスト層１１ａ、すなわち低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに形成されているフォトレジスト層１１ａを除去する。フォトレジスト層１１ａを除去することによって、シリコン酸化膜１０が露出する。フォトレジスト層１１ａの除去後は、露出したシリコン酸化膜１０の全面に、シリコン窒化膜１６を堆積する。本実施の形態のシリコン窒化膜１６の膜厚は、１０ｎｍ以上３０ｎｍ以下に選ばれる。
【００３０】
図７は、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐにおけるサイドウォール１７の形成が終了した段階の状態を示す断面図である。シリコン窒化膜１６の形成後は、シリコン窒化膜１６上に、全面にわたってフォトレジスト層１１ｂを形成する。続いて、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのフォトレジスト層１１ｂを開口して、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに形成されたシリコン酸化膜１０とシリコン窒化膜１６とを異方性エッチングによってエッチバックする。これによって、金属ゲート電極７およびポリシリコンゲート電極８の側面、より詳細には、低電圧側界面酸化膜５、高誘電体ゲート絶縁膜６、金属ゲート電極７、ポリシリコンゲート電極８およびハードマスク窒化膜９の側面に形成されたシリコン酸化膜１０の表面に、シリコン窒化膜１６からなるサイドウォール１７を形成する。このようにして、金属ゲート電極７およびポリシリコンゲート電極８の側面に、シリコン酸化膜１０を介して、第１のサイドウォールに相当するサイドウォール１７を形成する。
【００３１】
図８は、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐにおけるリセス領域１８の形成が終了した段階の状態を示す断面図である。低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐにサイドウォール１７を形成した後は、そのサイドウォール１７が形成された低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのＳｉ基板１をエッチングして、金属ゲート電極７およびポリシリコンゲート電極８の下方の部分の側方に、リセス領域１８を形成する。リセス領域１８の形成後は、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されているフォトレジスト層１１ｂを除去する。図８では、フォトレジスト層１１ｂを除去した状態を示す。本実施の形態では、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのみに、リセス領域１８を形成する。
【００３２】
図９は、リセス領域１８へのＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａの形成が終了した段階の状態を示す断面図である。図８に示すようにリセス領域１８が形成され、フォトレジスト層１１ｂが除去された後は、リセス領域１８に、ホウ素をドーピングしたシリコンゲルマニウム（ＳｉＧｅ）とシリコン（Ｓｉ）とをエピタキシャル成長によって選択的に堆積する。これによって、リセス領域１８に、ＳｉＧｅ−ｐ型ソース／ドレイン（以下「ＳｉＧｅ−ｐ型Ｓ／Ｄ」という）１８ａを形成する。ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａは、ソース・ドレイン領域に相当する。
【００３３】
図１０は、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐへのサイドウォール１７の形成が終了した段階の状態を示す断面図である。リセス領域１８にＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａを形成した後は、Ｓｉ基板１の全面にわたって、より詳細には、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのシリコン窒化膜１６上、ならびに低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａ上、サイドウォール１７上、シリコン酸化膜１０上およびハードマスク窒化膜９上に、全面にわたってフォトレジスト層１１ｃを形成する。
【００３４】
続いて、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのみがフォトレジスト層１１ｃで覆われるように、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ以外の領域、すなわち低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのフォトレジスト層１１ｃを開口する。その後、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されたシリコン酸化膜１０とシリコン窒化膜１６とを異方性エッチングによってエッチバックして、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐと同様に、金属ゲート電極７およびポリシリコンゲート電極８の側面に、シリコン酸化膜１０を介して、サイドウォール１７をそれぞれ形成する。
【００３５】
図１１は、ｎ型Ｓ／Ｄ２０の形成が終了した段階の状態を示す断面図である。サイドウォール１７の形成後は、図１０に示すフォトレジスト層１１、すなわち低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに形成されているフォトレジスト層１１ｃを除去する。その後、Ｓｉ基板１の全面にわたって、より詳細には、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに、全面にわたってフォトレジスト層１１ｄを形成する。続いて、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに形成されているフォトレジスト層１１ｄを開口して、ｎ型ソース／ドレイン（以下「ｎ型Ｓ／Ｄ」という）２０形成用のイオン注入を行う。これによって、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎのｐ型ウェル３に、ｐ型ウェル３の表面から内部にわたってｎ型不純物が拡散されたｎ型Ｓ／Ｄ２０を形成する。高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎでは、先に形成されたエクステンション層１２およびハロー層１３よりも、金属ゲート電極７およびポリシリコンゲート電極８の下方の部分から離隔した位置に、ｎ型Ｓ／Ｄ２０が形成される。ｎ型Ｓ／Ｄ２０は、ソース・ドレイン領域に相当する。
【００３６】
図１２は、ｐ型Ｓ／Ｄ２１の形成が終了した段階の状態を示す断面図である。ｎ型Ｓ／Ｄ２０の形成後は、図１１に示すフォトレジスト層１１ｄ、すなわち低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されているフォトレジスト層１１ｄを除去する。その後、Ｓｉ基板１の全面にわたって、より詳細には、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに、全面にわたってフォトレジスト層１１ｅを形成する。続いて、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されているフォトレジスト層１１ｅを開口して、ｐ型ソース／ドレイン（以下「ｐ型Ｓ／Ｄ」という）２１形成用のイオン注入を行う。これによって、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのｎ型ウェル４に、ｎ型ウェル４の表面から内部にわたってｐ型不純物が拡散されたｐ型Ｓ／Ｄ２１を形成する。ｐ型Ｓ／Ｄ２１は、先に形成されたエクステンション層１４およびハロー層１５よりも、金属ゲート電極７およびポリシリコンゲート電極８の下方の部分から離隔した位置に形成される。ｐ型Ｓ／Ｄ２１は、ソース・ドレイン領域に相当する。
【００３７】
図１３は、不純物活性化アニールが終了した段階の状態を示す断面図である。ｐ型Ｓ／Ｄ２１の形成後は、図１２に示すフォトレジスト層１１ｅ、すなわち低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに形成されているフォトレジスト層１１ｅを除去する。その後、不純物活性化アニールを行う。
【００３８】
図１４は、ハードマスク窒化膜９およびサイドウォール１７の除去が終了した段階の状態を示す断面図である。不純物活性化アニールの終了後は、希釈リン酸液などの除去液を用いて、ハードマスク窒化膜９およびサイドウォール１７を除去する。除去液としては、ハードマスク窒化膜９およびサイドウォール１７を選択的に溶解する液、より詳細には、シリコン酸化膜１０を溶解しにくい液が用いられる。このようにして、シリコン酸化膜１０が残存するように、ハードマスク窒化膜９およびサイドウォール１７を除去する。
【００３９】
本実施の形態では、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐの全てにおいて、ハードマスク窒化膜９およびサイドウォール１７を除去する。
【００４０】
図１５は、オフセットスペーサ１０ａの形成が終了した段階の状態を示す断面図である。ハードマスク窒化膜９およびサイドウォール１７を除去した後は、金属ゲート電極７およびポリシリコンゲート電極８の側面に残存するシリコン酸化膜１０を異方性エッチングによってエッチバックして、シリコン酸化膜１０のポリシリコンゲート電極８よりも突出する部分を除去する。これによって、金属ゲート電極７およびポリシリコンゲート電極８の側面、より詳細には、低電圧側界面酸化膜５、高電圧側界面酸化膜５ａ、高誘電体ゲート絶縁膜６、金属ゲート電極７およびポリシリコンゲート電極８の側面に、オフセットスペーサ１０ａを形成する。
【００４１】
図１６は、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎにおけるエクステンション層２５およびハロー層２６の形成が終了した段階の状態を示す断面図である。オフセットスペーサ１０ａの形成後は、Ｓｉ基板１の全面にわたって、より詳細には、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにおいて、全面にわたって、フォトレジスト層１１ｆを形成する。続いて、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎに形成されているフォトレジスト層１１ｆを開口して、低電圧系ｎＭＯＳＦＥＴ６０を構成するエクステンション層２５およびハロー層２６の形成用のイオン注入を行う。
【００４２】
これによって、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎのｐ型ウェル３に、ｐ型ウェル３の表面から内部にわたってｎ型不純物が拡散されたエクステンション層２５と、エクステンション層２５よりもｐ型ウェル３の表面から深い位置にｎ型不純物が拡散されたハロー層２６を形成する。エクステンション層２５およびハロー層２６は、先に形成されたｎ型Ｓ／Ｄ２０よりも、金属ゲート電極７およびポリシリコンゲート電極８の下方の部分に近い位置、換言すると、ｎ型Ｓ／Ｄ２０と、金属ゲート電極７およびポリシリコンゲート電極８の下方の部分との間に形成される。
【００４３】
図１７は、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐにおけるエクステンション層２７およびハロー層２８の形成が終了した段階の状態を示す断面図である。低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎにエクステンション層２５およびハロー層２６を形成した後は、図１６に示すフォトレジスト層１１ｆ、すなわち低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されているフォトレジスト層１１ｆを除去する。その後、Ｓｉ基板１の全面にわたってフォトレジスト層１１ｇを形成する。続いて、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに形成されているフォトレジスト層１１ｇを開口して、低電圧系ｐＭＯＳＦＥＴ７１を構成するエクステンション層２７およびハロー層２８の形成用のイオン注入を行う。これによって、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのｎ型ウェル４に、ｎ型ウェル４の表面から内部にわたってｐ型不純物が拡散されたエクステンション層２７と、エクステンション層２７よりもｎ型ウェル４の表面から深い位置にｐ型不純物が拡散されたハロー層２８とを形成する。エクステンション層２７およびハロー層２８は、先に形成されたＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａよりも、金属ゲート電極７およびポリシリコンゲート電極８の下方の部分に近い位置、換言すると、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａと、金属ゲート電極７およびポリシリコンゲート電極８の下方の部分との間に形成される。
【００４４】
図１８は、不純物活性化アニールが終了した段階の状態を示す断面図である。エクステンション層２７およびハロー層２８を形成した後は、図１７に示すフォトレジスト層１１ｇ、すなわち低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されているフォトレジスト層１１ｇを除去する。その後、不純物活性化アニールを行う。
【００４５】
図１９は、シリコン酸化膜３０およびシリコン窒化膜３１の堆積が終了した段階の状態を示す断面図である。不純物活性化アニールの終了後は、Ｓｉ基板１の全面にわたって、より詳細には、シリコン酸化膜１０上、ポリシリコンゲート電極８上、ｎ型Ｓ／Ｄ２０上、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａ上、ｐ型Ｓ／Ｄ２１上、エクステンション層１２，１４，２５，２７上、およびハロー層１３，１５，２６，２８上の全面に、シリコン酸化膜３０を堆積する。続いて、シリコン酸化膜３０上の全面に、シリコン窒化膜３１を堆積する。図１９では、理解を容易にするために、先に形成されたシリコン酸化膜１０と、図１９に示す工程で形成されるシリコン酸化膜３０とを別々の膜として記載しているが、実際には、２つのシリコン酸化膜１０，３０の間に界面は存在せず、後述する図２０に示すように、１つの膜として形成される。
【００４６】
図２０は、サイドウォール３３の形成が終了した段階の状態を示す断面図である。前述のように図１９に示すシリコン酸化膜１０とシリコン酸化膜３０との間には、実際には界面は存在しないので、図２０では、シリコン酸化膜１０とシリコン酸化膜３０とを合わせて、シリコン酸化膜３２と記載する。シリコン窒化膜３１の堆積後は、シリコン酸化膜３２とシリコン窒化膜３１とを異方性エッチングによってエッチバックして、金属ゲート電極７およびポリシリコンゲート電極８の側面、より詳細には、低電圧側界面酸化膜５、高電圧側界面酸化膜５ａ、高誘電体ゲート絶縁膜６、金属ゲート電極７およびポリシリコンゲート電極８の側面に形成されたシリコン酸化膜３２の表面に、シリコン窒化膜３１からなるサイドウォール３３を形成する。このようにして、金属ゲート電極７およびポリシリコンゲート電極８の側面に、シリコン酸化膜３２を介して、第２のサイドウォールに相当するサイドウォール３３を形成する。
【００４７】
図２１は、金属シリサイド２６の形成が終了した段階の状態を示す断面図である。サイドウォール３３を形成した後は、Ｓｉ基板１の全面にわたって、コバルト（Ｃｏ）、ニッケル（Ｎｉ）および白金（Ｐｔ）などの金属を堆積して、アニールする。これによって、前述の金属と、ポリシリコンゲート電極８の表面ならびに拡散層であるｎ型Ｓ／Ｄ２０、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａおよびｐ型Ｓ／Ｄ２１の表面とを反応させて、ポリシリコンゲート電極８の表面ならびにｎ型Ｓ／Ｄ２０、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａおよびｐ型Ｓ／Ｄ２１の表面に、電極部に相当する金属シリサイド３５を形成する。シリコン上に堆積された金属は、シリコンと反応してシリサイドになるが、シリコン以外の部分、具体的にはシリコン酸化膜３２およびシリコン窒化膜３１上に堆積された金属は、反応せずに残存する。したがってアニール後には、未反応の金属を除去液によって除去する。
【００４８】
このようにして金属シリサイド３５を形成することによって、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎに低電圧系ｎＭＯＳＦＥＴ６０が形成され、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに低電圧系ｐＭＯＳＦＥＴ６１が形成され、低電圧系ｎＭＯＳＦＥＴ６０および低電圧系ｐＭＯＳＦＥＴ６１を備える低電圧系ＣＭＯＳＦＥＴ６２が形成される。また高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに高電圧系ｎＭＯＳＦＥＴ７０が形成され、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに高電圧系ｐＭＯＳＦＥＴ７１が形成され、高電圧系ｎＭＯＳＦＥＴ７０および高電圧系ｐＭＯＳＦＥＴ７１を備える高電圧系ＣＭＯＳＦＥＴ７２が形成される。
【００４９】
図２２は、シリコン窒化膜３６の堆積が終了した段階の状態を示す断面図である。金属シリサイド３５を形成した後は、Ｓｉ基板１の全面にわたって、より詳細には、金属シリサイド３５上、低電圧系ｎＭＯＳＦＥＴ６０上、低電圧系ｐＭＯＳＦＥＴ６１上、高電圧系ｎＭＯＳＦＥＴ７０上、高電圧系ｐＭＯＳＦＥＴ７１上の全面にわたって、コンタクトエッチングのストッパーとなるシリコン窒化膜３６を堆積する。
【００５０】
図２３は、層間シリコン酸化膜３７の堆積およびコンタクトホール３８の形成が終了した段階の状態を示す断面図である。シリコン窒化膜３６を堆積した後は、シリコン窒化膜３６上の全面にわたって、層間シリコン酸化膜３７を堆積する。その後、層間シリコン酸化膜３７の表面から、層間シリコン酸化膜３７およびシリコン窒化膜３６を貫通して、低電圧系ｎＭＯＳＦＥＴ６０、低電圧系ｐＭＯＳＦＥＴ６１、高電圧系ｎＭＯＳＦＥＴ７０および高電圧系ｐＭＯＳＦＥＴ７１のそれぞれの両端部の金属シリサイド３５に達するように、コンタクトホール３８を形成する。このようにして、低電圧系ＣＭＯＳＦＥＴ６２および高電圧系ＣＭＯＳＦＥＴ７２を備える半導体装置が製造される。その後、図示は省略するが、多層配線形成工程を経て集積回路を完成する。
【００５１】
本実施の形態の半導体装置の製造方法によれば、Ｓｉ基板１の一方の表面上に高誘電体ゲート絶縁膜６を介して金属ゲート電極７およびポリシリコンゲート電極８が形成され、この金属ゲート電極７およびポリシリコンゲート電極８の側面に保護膜であるシリコン酸化膜１０が形成される。このシリコン酸化膜１０を介して、金属ゲート電極７およびポリシリコンゲート電極８の側面に、第１のサイドウォールに相当するサイドウォール１７が形成され、金属ゲート電極７、ポリシリコンゲート電極８、シリコン酸化膜１０およびサイドウォール１７の下方の部分の側方に位置するＳｉ基板１に、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａが形成される。この後、サイドウォール１７が除去されてシリコン酸化膜１０が露出する。この状態で、金属ゲート電極７、ポリシリコンゲート電極８およびシリコン酸化膜１０の下方の部分の側方に位置するＳｉ基板１に、エクステンション層２７が形成され、エクステンション層２７およびＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａの一部分を覆うように、金属ゲート電極７およびポリシリコンゲート電極８の側面にシリコン酸化膜１０を介して、第２のサイドウォールに相当するサイドウォール３３が形成され、金属ゲート電極７、ポリシリコンゲート電極８、シリコン酸化膜１０およびサイドウォール３３の下方の部分の側方であって、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａの一部分のＳｉ基板１に、電極部である金属シリサイド３５が形成される。
【００５２】
このように保護膜は、サイドウォール１７の除去後にも残存するので、ゲート電極の側面は、サイドウォール１７の除去後も保護膜で保護される。これによって、サイドウォール１７の除去後の洗浄プロセスにおけるゲート電極の溶解を防止することができる。これによって、低電圧系ＣＭＯＳＦＥＴ６２および高電圧系ＣＭＯＳＦＥＴ７２の特性のばらつきを抑制することができる。
【００５３】
またＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａは、金属ゲート電極７およびポリシリコンゲート電極８、保護膜およびサイドウォール１７の下方の部分の側方に位置するＳｉ基板１に形成されるので、保護膜の膜厚によって、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａの位置を調整することができる。つまり、保護膜は、オフセットスペーサ膜として機能する。したがって、リプレースサイドウォールプロセスとオフセットスペーサプロセスを工程数の増加無しに両立することができる。
【００５４】
＜第２の実施の形態＞
図２４および図２５は、本発明の第２の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにリセス領域４１を形成して、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａを形成する以外は、前述の第１の実施の形態の半導体装置の製造方法と同様である。本実施の形態においても、まず、前述の第１の実施の形態の半導体装置の製造方法における図１〜図６に示す工程を同様に行う。
【００５５】
図２４は、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにおけるサイドウォール１７の形成が終了した段階の状態を示す断面図である。前述の第１の実施の形態では、図６に示すようにシリコン酸化膜１０の全面に、シリコン窒化膜１６を堆積した後、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのみにサイドウォール１７を形成するが、本実施の形態では、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐの両方にサイドウォール１７を形成する。
【００５６】
具体的に述べると、本実施の形態では、前述の図６に示すようにシリコン酸化膜１０の全面に、シリコン窒化膜１６を堆積した後、シリコン窒化膜１６上に全面にわたってフォトレジスト層１１ｂを形成して、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのフォトレジスト層１１ｂを開口する。続いて、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されたシリコン酸化膜１０とシリコン窒化膜１６とを異方性エッチングによってエッチバックする。これによって、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐの両方において、金属ゲート電極７およびポリシリコンゲート電極８の側面、より詳細には、低電圧側界面酸化膜５、高電圧側界面酸化膜５ａ、高誘電体ゲート絶縁膜６、金属ゲート電極７、ポリシリコンゲート電極８およびハードマスク窒化膜９の側面に形成されたシリコン酸化膜１０の表面に、シリコン窒化膜１６からなるサイドウォール１７を形成する。
【００５７】
図２５は、リセス領域１８，４１の形成が終了した段階の状態を示す断面図である。低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにサイドウォール１７を形成した後は、第１の実施の形態と同様にして、Ｓｉ基板１をエッチングする。このエッチングによって、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐでは、第１の実施の形態と同様にリセス領域１８が形成される。本実施の形態では、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにもサイドウォール１７が形成されるので、前述のエッチングによって、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのＳｉ基板１もエッチングされ、図２５に示すように、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのＳｉ基板１にもリセス領域４１が形成される。リセス領域１８の形成後は、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに形成されているフォトレジスト層１１ｂを除去する。図２５では、フォトレジスト層１１ｂを除去した状態を示す。
【００５８】
図２５に示すようにリセス領域１８，４１が形成され、フォトレジスト層１１ｂが除去された後は、第１の実施の形態と同様にして、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのリセス領域１８，４１に、ホウ素をドーピングしたシリコンゲルマニウム（ＳｉＧｅ）とシリコン（Ｓｉ）とをエピタキシャル成長によって選択的に堆積し、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのリセス領域１８，４１にＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａを形成する。その後の工程は、第１の実施の形態と同様に行なわれる。
【００５９】
以上のように本実施の形態では、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐの両方にリセス領域１８，４１を形成し、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａを形成する。このようにＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａは、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐだけでなく、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成してもよい。
【００６０】
このように高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａを形成する場合には、前述の図１２に示す高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにｐ型Ｓ／Ｄ２１を形成する工程は不要である。
【００６１】
＜第３の実施の形態＞
図２６は、本発明の第３の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａの形成後にｐ型Ｓ／Ｄ不純物拡散領域４２を形成する以外は、前述の第１の実施の形態の半導体装置の製造方法と同様である。
【００６２】
図２６は、ｐ型不純物拡散領域４２の形成が終了した段階の状態を示す断面図である。本実施の形態では、前述の図９に示すようにリセス領域１８にＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａを形成した後に、ｐ型Ｓ／Ｄ不純物拡散領域４２形成用のイオン注入を行なう。これによって、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａの表面から、その下方のｎ型ウェル４の一部にわたってｐ型不純物が拡散されたｐ型不純物拡散領域４２を形成する。このようにｐ型不純物拡散領域４２は、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａよりも深い位置まで形成される。
【００６３】
このようにｐ型不純物拡散領域４２を形成することによって、接合位置をゲルマニウムから遠ざけ、接合リークを減少させることができる。
【００６４】
＜第４の実施の形態＞
図２７は、本発明の第４の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、図３に示すシリコン酸化膜１０の形成後にシリコン窒化膜４５を形成する以外は、前述の第１の実施の形態の半導体装置の製造方法と同様である。
【００６５】
図２７は、シリコン窒化膜４５の堆積が終了した段階の状態を示す断面図である。本実施の形態では、図２７に示すように、シリコン酸化膜１０を堆積した後には、シリコン酸化膜１０上に全面にわたって、シリコン窒化膜４５を堆積する。シリコン窒化膜４５の膜厚は、２ｎｍ以上１０ｎｍ以下に選ばれる。本実施の形態では、シリコン酸化膜１０およびシリコン窒化膜４５が、保護膜に相当する。
【００６６】
シリコン窒化膜４５の形成後は、第１の実施の形態と同様に、高電圧系ｎＭＯＳＦＥＴ７０を構成する前述の図４に示すエクステンション層１２およびハロー層１３形成用のイオン注入と、高電圧系ｐＭＯＳＦＥＴ６１を構成する前述の図５に示すエクステンション層１４およびハロー層１５形成用のイオン注入とを行った後、シリコン窒化膜を堆積する。これによって、前述の図６と同様の構造となる。エクステンション層１４およびハロー層１５形成用のイオン注入後に形成されるシリコン窒化膜は、シリコン酸化膜１０の形成後に形成されるシリコン窒化膜４５と境界面を形成せずに堆積するので、前述の図６と同様の構造となる。
【００６７】
以上のように本実施の形態では、保護膜を複数の層、具体的にはシリコン酸化膜１０およびシリコン窒化膜４５の２層で構成する。このように積層された絶縁膜で保護膜を構成して、積層された絶縁膜越しに高電圧系ｎＭＯＳＦＥＴ７０のエクステンション層１２およびハロー層１３形成のためのイオン注入、および高電圧系ｐＭＯＳＦＥＴ７１のエクステンション層１４およびハロー層１５形成のためのイオン注入を行うことで、エクステンション層１２，１４およびハロー層１３，１５形成のためのイオン注入時の洗浄プロセスによる下層のシリコン酸化膜１０の削れを防止することができる。したがって、下層のシリコン酸化膜１０をエッチバックして形成するオフセットスペーサ幅の変動を抑制することができるので、各ＭＯＳＦＥＴ６０，６１，７０，７１の特性のばらつきを抑制することができる。
【００６８】
また本実施の形態では、ＳｉＧｅ選択エピタキシャル成長のときのシリコン窒化膜４５の露出が殆ど無いので、エピタキシャル成長の選択性が向上し、集積回路の歩留まりが向上する。
【００６９】
またシリコン窒化膜４５は、シリコン酸化膜１０に比べて、ウェットエッチングに対する耐性が強いので、本実施の形態のようにシリコン窒化膜４５を含んでオフセットスペーサを構成することによって、シリコン酸化膜１０のみでオフセットスペーサを構成する場合に比べて、金属ゲート電極７に対する保護を向上させることができる。
【００７０】
＜第５の実施の形態＞
図２８〜図３１は、本発明の第５の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、図２に示す金属ゲート電極７およびポリシリコンゲート電極８のパターニング後であって、図３に示すシリコン酸化膜１０の形成前に、シリコン窒化膜４５を形成する以外は、前述の第１の実施の形態の半導体装置の製造方法と同様である。
【００７１】
図２８は、シリコン酸化膜１０の形成が終了した段階の状態を示す断面図である。本実施の形態では、図２に示す金属ゲート電極７およびポリシリコンゲート電極８のパターニング後に、Ｓｉ基板１の全面にわたって、シリコン窒化膜４５を堆積する。シリコン窒化膜４５を堆積した後には、図２８に示すように、シリコン窒化膜４５上に全面にわたって、シリコン酸化膜１０を堆積する。
【００７２】
図２９は、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐにおけるサイドウォール４７の形成が終了した段階の状態を示す断面図である。シリコン酸化膜１０の形成後は、第１の実施の形態と同様に、高電圧系ｎＭＯＳＦＥＴ７０を構成する前述の図４に示したエクステンション層１２およびハロー層１３形成用のイオン注入と、高電圧系ｐＭＯＳＦＥＴ６１を構成する前述の図５に示したエクステンション層１４およびハロー層１５形成用のイオン注入とを行った後、シリコン窒化膜４６を堆積する。
【００７３】
シリコン窒化膜４６の形成後は、シリコン窒化膜４６上に、全面にわたってフォトレジスト層１１ｋを形成する。続いて、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのフォトレジスト層１１ｋを開口して、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに形成されたシリコン酸化膜１０とシリコン窒化膜４６とを異方性エッチングによってエッチバックする。これによって、金属ゲート電極７およびポリシリコンゲート電極８の側面、より詳細には、低電圧側界面酸化膜５、高誘電体ゲート絶縁膜６、金属ゲート電極７、ポリシリコンゲート電極８およびハードマスク窒化膜９の側面に、シリコン窒化膜４５を介して形成されたシリコン酸化膜１０の表面に、シリコン窒化膜４６からなるサイドウォール４７を形成する。このようにして、金属ゲート電極７およびポリシリコンゲート電極８の側面に、シリコン窒化膜４５およびシリコン酸化膜１０を介して、第２のサイドウォールに相当するサイドウォール４７を形成する。
【００７４】
図３０は、不純物活性化アニールが終了した段階の状態を示す断面図である。サイドウォール４７を形成した後は、前述の第１の実施の形態と同様にして、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐにＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａを形成し、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎにｎ型Ｓ／Ｄ２０を形成し、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにｐ型Ｓ／Ｄ２１を形成する。高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにｐ型Ｓ／Ｄ２１を形成した後は、残存するフォトレジスト層を除去し、不純物活性化アニールを行う。
【００７５】
図３１は、オフセットスペーサ５０の形成が終了した段階の状態を示す断面図である。不純物活性化アニールの終了後は、第１の実施の形態と同様にして、ハードマスク窒化膜９およびサイドウォール１７を除去し、金属ゲート電極７およびポリシリコンゲート電極８の側面に残存するシリコン窒化膜４５およびシリコン酸化膜１０を異方性エッチングによってエッチバックする。これによって、金属ゲート電極７およびポリシリコンゲート電極８の側面、より詳細には、低電圧側界面酸化膜５、高電圧側界面酸化膜５ａ、高誘電体ゲート絶縁膜６、金属ゲート電極７およびポリシリコンゲート電極８の側面に、シリコン窒化膜４５およびシリコン酸化膜１０からなるオフセットスペーサ５０が形成される。
【００７６】
以上のように本実施の形態では、前述の第４の実施の形態と同様に、保護膜を複数の層、具体的にはシリコン酸化膜１０およびシリコン窒化膜４５の２層で構成する。このように積層された絶縁膜で保護膜を構成して、積層された絶縁膜越しに高電圧系ｎＭＯＳＦＥＴ７０のエクステンション層１２およびハロー層１３形成のためのイオン注入、および高電圧系ｐＭＯＳＦＥＴ７１のエクステンション層１４およびハロー層１５形成のためのイオン注入を行うことで、エクステンション層１２，１４およびハロー層１３，１５形成のためのイオン注入時の洗浄プロセスによる下層のシリコン窒化膜４５の削れを防止することができる。したがって、下層のシリコン窒化膜４５をエッチバックして形成するオフセットスペーサ幅の変動を抑制することができるので、各ＭＯＳＦＥＴ６０，６１，７０，７１の特性のばらつきを抑制することができる。
【００７７】
また本実施の形態では、ＳｉＧｅ選択エピタキシャル成長のときのシリコン窒化膜４５の露出が殆ど無いので、エピタキシャル成長の選択性が向上し、集積回路の歩留まりが向上する。
【００７８】
またシリコン窒化膜４５は、シリコン酸化膜１０に比べて、ウェットエッチングに対する耐性が強いので、本実施の形態のようにシリコン窒化膜４５を含んでオフセットスペーサを構成することによって、シリコン酸化膜１０のみでオフセットスペーサを構成する場合に比べて、金属ゲート電極７に対する保護を向上させることができる。
【００７９】
以上の第４および第５の実施の形態では、保護膜をシリコン酸化膜１０およびシリコン窒化膜４５の２層で構成しているが、これに限定されず、３層以上の層で保護膜を構成してもよい。また前述の第１の実施の形態における保護膜であるシリコン酸化膜１０の代わりに、シリコン窒化膜を単層で用いてもよい。
【００８０】
＜第６の実施の形態＞
図３２は、本発明の第６の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、図１３に示す不純物活性化アニールの終了後に、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐのみ、ハードマスク窒化膜９およびサイドウォール１７を除去し、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐのハードマスク窒化膜９およびサイドウォール１７を除去せずに残存させる以外は、前述の第１の実施の形態の半導体装置の製造方法と同様である。
【００８１】
具体的に述べると、図１３に示す不純物活性化アニールの終了後に、Ｓｉ基板１の全面にわたってレジスト層を形成し、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに形成されたフォトレジスト層が残存するように、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに形成されたフォトレジスト層を開口する。続いて、第１の実施の形態と同様に希釈リン酸液などの除去液を用いて、露出する低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに形成されたハードマスク窒化膜９およびサイドウォール１７を除去する。その後は、前述の図１５に示すオフセットスペーサ１０ａの形成工程から図２１に示す金属シリサイド３５の形成工程までの工程を、第１の実施の形態と同様にして順次行う。
【００８２】
図３２は、金属シリサイド２６の形成が終了した段階の状態を示す断面図である。本実施の形態では、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐでは、ハードマスク窒化膜９およびサイドウォール１７が残存する状態で、前述の図１９に示すシリコン酸化膜３０およびシリコン窒化膜３１の形成が行われる。シリコン窒化膜３１の堆積後は、第１の実施の形態と同様にして、シリコン酸化膜３２とシリコン窒化膜３１とを異方性エッチングによってエッチバックして、第２のサイドウォールに相当するサイドウォール３３を形成する。このエッチバックのときに、ハードマスク窒化膜９が除去され、ポリシリコンゲート電極８が露出する。その後は、第１の実施の形態と同様にして、Ｓｉ基板１の全面にわたってコバルト（Ｃｏ）、ニッケル（Ｎｉ）および白金（Ｐｔ）などの金属を堆積してアニールし、図３２に示すように金属シリサイド３５を形成する。アニール後には、未反応の金属を除去する。
【００８３】
このようにし金属シリサイド３５を形成することによって、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎに低電圧系ｎＭＯＳＦＥＴ６０が形成され、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐに低電圧系ｐＭＯＳＦＥＴ６１が形成され、低電圧系ｎＭＯＳＦＥＴ６０および低電圧系ｐＭＯＳＦＥＴ６１を備える低電圧系ＣＭＯＳＦＥＴ６２が形成される。また高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに高電圧系ｎＭＯＳＦＥＴ８０が形成され、高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐに高電圧系ｐＭＯＳＦＥＴ８１が形成され、高電圧系ｎＭＯＳＦＥＴ８０および高電圧系ｐＭＯＳＦＥＴ８１を備える高電圧系ＣＭＯＳＦＥＴ８２が形成される。
【００８４】
以上のように本実施の形態において、高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐでは、サイドウォール１７が残存する状態で、第２のサイドウォールに相当するサイドウォール３３となるシリコン窒化膜３１が形成されるので、図３２に示すように、２つのサイドウォール１７，３３が形成される。つまり、高電圧系ｎＭＯＳＦＥＴ８０および高電圧系ｐＭＯＳＦＥＴ８１では、サイドウォールが２層になっている。
【００８５】
高電圧系ｎＭＯＳＦＥＴ８０および高電圧系ｐＭＯＳＦＥＴ８１では、印加される電圧が高いので、リーク電流が発生しやすいが、本実施の形態のようにサイドウォールを２層にすることによって、リーク電流を減少させることができる。
【００８６】
前述の各実施の形態は、本発明の例示に過ぎず、本発明の範囲内において構成を変更することができる。たとえば、前述の実施の形態では、低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐ、または低電圧系ｐＭＯＳＦＥＴ領域ＲＬｐおよび高電圧系ｐＭＯＳＦＥＴ領域ＲＨｐにリセス領域１８，４１を形成して、エピタキシャル成長によるＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａを形成する。エピタキシャル成長によるＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａは、これに限定されず、低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎ、または低電圧系ｎＭＯＳＦＥＴ領域ＲＬｎおよび高電圧系ｎＭＯＳＦＥＴ領域ＲＨｎに形成してもよい。
【００８７】
このようにｎチャネルのＭＯＳＦＥＴを構成するソース／ドレインを形成する場合、ＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａは、ゲルマニウムに代えて、カーボンを用いて、炭化ケイ素、すなわちシリコンカーバイトをエピタキシャル成長させることによって形成される。前述の実施の形態のようにｐチャネルのＭＯＳＦＥＴを構成するソース／ドレインを形成する場合には、ソース／ドレインは、シリコンゲルマニウム（ＳｉＧｅ）とシリコン（Ｓｉ）とをエピタキシャル成長させることによって形成される。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図４】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図５】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図６】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図７】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図８】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図９】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１０】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１１】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１２】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１３】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１４】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１５】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１６】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１７】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１８】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１９】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２０】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２１】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２２】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２３】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２４】本発明の第２の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。
【図２５】本発明の第２の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。
【図２６】本発明の第３の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。
【図２７】本発明の第４の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。
【図２８】本発明の第５の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２９】本発明の第５の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３０】本発明の第５の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３１】本発明の第５の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３２】本発明の第６の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。
【符号の説明】
【００８９】
１ シリコン基板、２ 分離酸化膜、３ ｐ型ウェル、４ ｎ型ウェル、５ 低電圧側界面酸化膜、５ａ 高電圧側界面酸化膜、６ 高誘電体ゲート絶縁膜、７ 金属ゲート電極、８ ポリシリコンゲート電極、９ ハードマスク窒化膜、１０，３０，３２ シリコン酸化膜、１０ａ，５０ オフセットスペーサ、１２，１４，２５，２７ エクステンション層、１３，１５，２６，２８ ハロー層、１６，３１，３６，４５，４６ シリコン窒化膜、１７，３３，４７ サイドウォール、１８，４１ リセス領域、１８ａ ＳｉＧｅ−ｐ型Ｓ／Ｄ、２０ ｎ型Ｓ／Ｄ、２１ ｐ型Ｓ／Ｄ、３５ 金属シリサイド、３７ 層間シリコン酸化膜、３８ コンタクトホール、４２ ｐ型不純物拡散領域、６０ 低電圧系ｎＭＯＳＦＥＴ、６１ 低電圧系ｐＭＯＳＦＥＴ、６２ 低電圧系ＣＭＯＳＦＥＴ、７０，８０ 高電圧系ｎＭＯＳＦＥＴ、７１，８１ 高電圧系ｐＭＯＳＦＥＴ、７２，８２ 高電圧系ＣＭＯＳＦＥＴ。
【特許請求の範囲】
【請求項１】
半導体基板の一方の表面にトランジスタが形成される半導体装置の製造方法であって、
前記半導体基板の一方の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面に、ゲート電極を保護する保護膜を形成する工程と、
前記保護膜を介して、前記ゲート電極の側面に第１のサイドウォールを形成する工程と、
前記半導体基板のうちで前記ゲート電極、前記保護膜および前記第１のサイドウォールの下方の部分の側方に、ソース・ドレイン領域を形成する工程と、
前記第１のサイドウォールを除去して、前記保護膜を露出させる工程と、
前記半導体基板のうちで前記ゲート電極および前記保護膜の下方の部分の側方に、エクステンション層を形成する工程と、
前記エクステンション層および前記ソース・ドレイン領域の一部分を覆うように、前記ゲート電極の側面に、前記保護膜を介して、第２のサイドウォールを形成する工程と、
前記半導体基板のうちで前記ゲート電極、前記保護膜および前記第２のサイドウォールの下方の部分の側方であって、前記ソース・ドレイン領域の一部分に、電極部を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記保護膜は、前記ゲート電極の側面に順次形成される複数の層で構成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１】
半導体基板の一方の表面にトランジスタが形成される半導体装置の製造方法であって、
前記半導体基板の一方の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面に、ゲート電極を保護する保護膜を形成する工程と、
前記保護膜を介して、前記ゲート電極の側面に第１のサイドウォールを形成する工程と、
前記半導体基板のうちで前記ゲート電極、前記保護膜および前記第１のサイドウォールの下方の部分の側方に、ソース・ドレイン領域を形成する工程と、
前記第１のサイドウォールを除去して、前記保護膜を露出させる工程と、
前記半導体基板のうちで前記ゲート電極および前記保護膜の下方の部分の側方に、エクステンション層を形成する工程と、
前記エクステンション層および前記ソース・ドレイン領域の一部分を覆うように、前記ゲート電極の側面に、前記保護膜を介して、第２のサイドウォールを形成する工程と、
前記半導体基板のうちで前記ゲート電極、前記保護膜および前記第２のサイドウォールの下方の部分の側方であって、前記ソース・ドレイン領域の一部分に、電極部を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記保護膜は、前記ゲート電極の側面に順次形成される複数の層で構成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【公開番号】特開２００９−２８３５８６（Ｐ２００９−２８３５８６Ａ）
【公開日】平成２１年１２月３日（２００９．１２．３）
【国際特許分類】
【出願番号】特願２００８−１３２６８１（Ｐ２００８−１３２６８１）
【出願日】平成２０年５月２１日（２００８．５．２１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年１２月３日（２００９．１２．３）
【国際特許分類】
【出願日】平成２０年５月２１日（２００８．５．２１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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