トランジスタが、ソースと、ドレインと、ゲートとを含む。ソースは、ｐドープｐ型ボディと、ｐ型ボディと重複するｐ^＋領域と、ｐ^＋領域に近接してｐ型ボディと重複するｎ^＋領域と、第１のｎ^＋領域の深さに略等しい深さを有し、第１のｎ^＋領域と重複する、トランジスタのソース領域内にのみ設けられたｎドープのソース高二重拡散（ＳＨＤＤ）領域とを含む。ドレインは、第２のｎ^＋領域と、第２のｎ^＋領域と重複するｎドープの浅いドレインとを含む。ゲートは、ゲート酸化物と、ゲート酸化物上の導電材料とを含む。ＳＨＤＤ領域は、ゲート酸化物の下方で第１のｎ^＋領域より更に横方向に延びる。ＳＨＤＤ領域は、ｎドープの浅いドレインのドーパント濃度より高く、第１のｎ^＋領域のドーパント濃度より低いドーパント濃度を用いて注入される。 （もっと読む）

本明細書に記載される実施形態は、基板上の自然酸化表面を取り除くと同時に、下層の基板表面をパッシベートするための方法を提供する。一実施形態において、プロセスチャンバ内に、酸化物層を有する基板の位置決めを行い、基板の第１の温度を約８０℃未満に調整し、プロセスチャンバ内において、約１０以上のＮＨ_３／ＮＦ_３モル比を有するアンモニア及び三フッ化窒素を含むガス混合物からクリーニングプラズマを生成し、基板上にクリーニングプラズマを凝縮することを含む方法が提供される。ヘキサフルオロ酸アンモニウムを含む薄膜が、プラズマクリーニングプロセスの間に、自然酸化物から部分的に形成される。本方法は、さらに、プロセスチャンバ内において、約１００℃以上の第２の温度まで基板を加熱しつつ、基板から薄膜を取り除き、その上にパッシベーション表面を形成することを含む。
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【課題】 低コストで製造が可能な低オン抵抗且つ高耐圧な半導体装置及びその製造方法を提供する。
【解決手段】 Ｐ型の半導体基板１上に形成された、Ｎ型のウェル領域２と、ウェル領域２内に形成されたＰ型のボディ領域３と、ボディ領域３内に形成されたＮ型のソース領域６と、ウェル領域２内において、ボディ領域３とは離間して形成されたＮ型のドレイン領域８と、ボディ領域３の一部上層を含む領域に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上層に形成されたゲート電極９と、ウェル領域２内において、ボディ領域３の底面に接触すると共に、半導体基板１面と平行方向にドレイン領域８の下方領域に延在するＰ型の埋め込み拡散領域４と、を備える。 （もっと読む）

【課題】 ボイドフリーかつシームフリーの金属ゲート導体層が比較的薄い高ｋゲート誘電体層の上に位置決めされている少なくとも１つの高アスペクト比ゲート構造を有する相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを形成する方法を提供する。
【解決手段】 これらの方法実施形態は、高アスペクト比ゲート・スタック開口部を下から上に金属ゲート導体層で充填するために電気メッキ・プロセスを使用するゲート交換戦略を取り入れている。電気メッキ・プロセス用の電子の発生源は、基板の裏面を直接通過する電流である。これは、シード層の必要性を排除し、ボイドまたはシームなしで金属ゲート導体層が形成されることを保証するものである。さらに、実施形態次第で、電気メッキ・プロセスは、所与の領域への電子流を増強するために（すなわち、メッキを増強するために）照明を受けて実行され、所与の領域への電子流を防止するために（すなわち、メッキを防止するために）暗闇で実行される。 （もっと読む）

【課題】エッチング工程を利用しなくとも、垂直チャネルとして作用するピラーを安定的に構築できる垂直チャネルトランジスタの製造方法を提供すること。
【解決手段】本発明の垂直チャネルトランジスタの製造方法は、基板上に犠牲膜２２を形成するステップと、犠牲膜２２にコンタクトホール２３を形成するステップと、コンタクトホール２３を埋め込み、犠牲膜２２の表面上まで横方向に延長されたピラーを形成するステップと、犠牲膜２２を除去するステップと、ピラーの露出した側壁と基板の露出した部分との上にゲート絶縁膜２９を形成するステップと、少なくともピラーの露出した側壁上に形成されたゲート絶縁膜２９の一部を取り囲むゲート電極３０を形成するステップとを含むことを特徴とする。 （もっと読む）

【課題】リソグラフィー工程を削減して、製造コストを約４％、削減する。リセス部に対してソース／ドレイン領域を自己整合的に形成して、トランジスタのＶ_t（閾値電圧）、Ｉ_on（オン電流）等の特性バラツキを低減する。
【解決手段】（１）第１マスクを設ける工程と、（２）第１マスクをマスクに用いて不純物を注入することにより不純物拡散領域を形成する工程と、（３）全面に第２マスクを堆積させる工程と、（４）エッチバックを行って第２マスクを残留させると共に、不純物拡散領域の一部を露出させる工程と、（５）第１及び第２マスクをマスクに用いてエッチングを行い、半導体基板内に溝部を形成する工程と、（６）第１及び第２マスクをマスクに用いて、溝部内に不純物を注入する工程と、（７）ゲート絶縁膜を形成する工程と、（８）ゲート電極を形成する工程と、を有する。 （もっと読む）

【課題】基板がシリコン基板の場合に全体的にシリサイド化されるゲート（即ち、金属シリサイドから形成されるゲート）を得ることが可能な技術を提供する。
【解決手段】金属材料及び半導体材料からなる化合物から形成される領域１６が、基板の表面の所定の部分にわたって３ｎｍ乃至５ｎｍの厚さを有するゲルマニウム酸化物層を予め形成するとともに、表面１ａの残りの部分にシリコン酸化物層１２を予め形成することによって、半導体材料から形成される基板１に選択的に製作される。酸化物層上には金属層１４が堆積される。金属材料は、その酸化物がゲルマニウム酸化物よりも熱力学的に安定し且つシリコン酸化物よりも熱力学的に安定しないように選択される。その後、熱アニーリングが行われることにより、前記金属材料によるゲルマニウム酸化物の還元が得られた後、基板１の表面１ａの前記部分の高さで化合物が形成される。その後、金属層１４が除去される。 （もっと読む）

【課題】炭化珪素を基板とする半導体素子において、基板の欠陥密度に関わらず、炭化珪素エピタキシャル層の非極性面上において、電極/炭化珪素界面、あるいは酸化膜(絶縁膜)/炭化珪素界面の電気的特性と安定性を向上させる手段を提供する。
【解決手段】炭化珪素からなる半導体基板と、前記半導体基板上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極とを有する半導体素子。前記半導体基板表面の前記ゲート絶縁膜との接合面は、巨視的には非極性面に平行であり、かつ微視的には非極性面と極性面からなり、前記極性面ではSi面またはC面のいずれか一方の面が優勢である。炭化珪素からなる半導体基板と、前記半導体基板上に形成される電極とを有する半導体素子。前記半導体基板表面の前記電極との接合面は、巨視的には非極性面に平行であり、かつ微視的には非極性面と極性面からなり、前記極性面ではSi面またはC面のいずれか一方の面が優勢である。 （もっと読む）

【課題】ＴａＣをＳｉＣのエッチングを行なうためのマスクの素材として採用可能とすることにより、製造工程を簡略化することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置であるＭＯＳＦＥＴの製造方法は、ＳｉＣ部材であるｎ型ＳｉＣ層を準備する基板準備工程およびｎ型ＳｉＣ層形成工程と、ｎ型ＳｉＣ層上にＴａＣ膜を形成するＴａＣ膜形成工程と、ＴａＣ膜をマスク形状に成形するＴａＣマスク形成工程と、マスク形状に成形されたＴａＣ膜をマスクとして用いて、ｎ型ＳｉＣ層をエッチングするｎ型ＳｉＣ層エッチング工程とを備えている。そして、ｎ型ＳｉＣｚ層エッチング工程では、Ｆを含有するガスとＯを含有するガスとを含む混合ガスを用いたドライエッチングによりｎ型ＳｉＣ層がエッチングされる。 （もっと読む）

【課題】異なる基材領域又はいくつかのトレンチの底部及び各側壁部を覆う異なる酸化被膜の形成に異なる酸化処理を備える、集積回路を製造する方法を提供する。
【解決手段】表面を有する半導体基板１０を準備するステップと、少なくとも一つの注入種が、前記表面の第二の部分区域１４と比較すると前記表面の第一の部分区域１２に近接して特に注入されるようなイオン注入処理を実行するステップと、前記表面の前記第一の部分区域を覆う第一の膜厚を有する第一の酸化被膜３２と前記表面の前記第二の部分区域を覆う第二の膜厚を有する第二の酸化被膜３６とを形成するように、単一の酸化処理を実行するステップであって、前記第一の膜厚が前記第二の膜厚と異なるステップと、を備える。 （もっと読む）

【課題】ＣＭＯＳを製造するにおいて、１つまたは２つの誘電体を有するデュアル金属ゲートを形成する場合の、本質的な製造プロセスの複雑さや費用が増加しない、製造が容易で信頼性のある、デュアル仕事関数を有する半導体デバイスの製造方法を提供する。
【解決手段】１つの金属電極から開始するデュアル仕事関数デバイスの簡単な製造方法およびそのデバイスを開示する。シングル金属シングル誘電体（ＳＭＳＤ）ＣＭＯＳ集積スキームが開示される。ゲート誘電体層１と誘電体キャップ層２および誘電体キャップ層２’’とを含む１つの誘電体スタックと、誘電体スタックを覆う１つの金属層とが、最初に形成され、金属−誘電体界面を形成する。誘電体スタックと金属層を形成した後、誘電体キャップ層２’’の、金属−誘電体界面に隣接する少なくとも一部が、仕事関数変調元素６を加えることにより選択的に変調される。 （もっと読む）

【課題】ＣＭＯＳ素子及びその製造方法を提供する。
【解決手段】基板上に形成されたエピ層と、エピ層のそれぞれ異なる領域上に形成された第１及び第２半導体層と、第１及び第２半導体層上にそれぞれ形成されたＰＭＯＳ及びＮＭＯＳトランジスタと、を備えるＣＭＯＳ素子である。 （もっと読む）

【課題】所望の形状を有するゲート電極を形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の実施の形態に係る半導体装置の製造方法は、半導体基板上に形成された半導体膜を加工してゲート電極を形成する工程と、ＨＢｒ、Ｃｌ_２、ＣＦ_４、ＳＦ_６若しくはＮＦ_３のうち少なくとも１つおよびＯ_２を含み、Ｏ_２の流量が全体の流量の合計の８０％よりも大きいガス、または、ＨＢｒ、Ｃｌ_２、ＣＦ_４、ＳＦ_６若しくはＮＦ_３のうち少なくとも１つ、Ｏ_２およびＮ_２を含み、Ｏ_２およびＮ_２の流量の合計が全体の合計の８０％よりも大きいガスのプラズマ放電により、前記ゲート電極の側面に保護膜を形成する工程と、前記保護膜を形成した後、前記半導体基板上の前記半導体膜の残渣を除去する工程と、を含む。 （もっと読む）

【課題】ゲートファーストプロセスで形成できる、金属化合物をゲート電極パターンとして使うｎチャネルＭＯＳトランジスタにおいて、ｐチャネルＭＯＳトランジスタのゲート電極パターンに使われる金属化合物に対し、前記ｎチャネルＭＯＳトランジスタのゲート電極パターンに使われる金属化合物の仕事関数差を増大させる。
【解決手段】ｎチャネルＭＯＳトランジスタは、ｐ型シリコン活性領域上にゲート絶縁膜を介して形成された導電性金属窒化物よりなるゲート電極パターンと、前記ｐ型シリコン活性領域中、前記ゲート電極パターンの一方および他方の側にそれぞれ形成されたｎ型のソースおよびドレイン領域と、を含み、前記導電性金属窒化物は、ＳｉおよびＶ族元素を含む。 （もっと読む）

【課題】従来の半導体装置の製造方法では、製造工程が多くなり、製造コストの増加につながる恐れがあった。
【解決手段】本発明の半導体装置の製造方法は、凸部形成領域と素子分離層形成領域とを有する基板を準備する工程と、基板の表面上に、凸部形成領域を覆うマスクパターンを形成する工程と、素子分離層形成領域をエッチングする第１エッチング工程と、凸部形成領域に第１不純物を注入する第１不純物注入工程と、素子分離層形成領域をエッチングすることにより、凸部形成領域に上面と側面とを有する凸部を形成する第２エッチング工程と、マスクパターンを除去する工程と、凸部に第１不純物と同型の第２不純物を注入する第２不純物注入工程と、凸部の上面と側面とにゲート絶縁膜を形成する工程と、凸部のゲート絶縁膜上にゲート電極を形成する工程と、を有している。 （もっと読む）

【課題】工程増を招くことなく、各ゲートについて均一で十分なフル・シリサイド化を実現する、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極の表層部分及びソース／ドレイン領域１６ａ，１６ｂの表層部分がシリサイド化されている状態において、半導体基板１にフラッシュランプアニールを施す。この処理により、ソース／ドレイン領域１６ａ，１６ｂには（ＮｉＰｔ）₂Ｓｉ層１９ｂが形成された状態が保持されて、ゲート電極のみが選択的にフル・シリサイド化され、フル・シリサイドゲート電極２１が形成される。 （もっと読む）

【課題】本発明が解決しようとする技術的な課題は、安定したエッチングが可能な半導体集積回路装置の製造方法を提供するものである。
【解決手段】半導体集積回路装置の製造方法が提供される。前記半導体集積回路装置の製造方法は、ゲート電極１２０と、前記ゲート電極の両側壁に形成された犠牲窒化膜スペーサ１５０と、前記犠牲窒化膜スペーサにセルフアラインされたソース／ドレーン領域１６０とを含む電界効果トランジスタを形成し、酸化膜に対する窒化膜の選択比が１を超えるフッ酸により前記犠牲窒化膜スペーサを選択的に除去し、前記ゲート電極の両側壁上に、前記電界効果トランジスタのチャネル領域内に引張あるいは圧縮ストレスを誘導するストレス膜を形成することを含む。 （もっと読む）

【課題】ソースドレイン部のシリサイド化およびゲート電極のフルシリサイド化を１回で行うとともに、ＣＭＰ処理によるサイドウォールの後退を防ぐことを目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、ＳＯＩ層３上にゲート絶縁膜４を介してゲート電極を形成し、ゲート電極両側のＳＯＩ層３上にエピタキシャル層９を形成する。ゲート電極を覆うＣＭＰストッパ膜１１を形成し、ゲート電極の側面においてＣＭＰストッパ膜１１上にサイドウォール１２を形成する。エピタキシャル層９にソースドレイン部１０，１３を形成した後、これらの構造上にアモルファスシリコンからなる層間膜を形成し、ＣＭＰストッパ膜１１表面に達するまで、ＣＭＰ処理により層間膜を除去する。ポリシリコン膜の上部をエッチングした後、ゲート電極の全部と、ソースドレイン部１０，１３の上部とを同時にシリサイド化し、フルシリサイドゲート電極１７を得る。 （もっと読む）

【課題】 複雑なプロセスを必要とせずに、同一のシリコン層に形成されたｐ型拡散領域およびｎ型拡散領域に、それぞれ異なる膜厚でシリコン酸化膜を形成する。
【解決手段】 酸素およびＡｒを含有する処理ガスのプラズマにより、ｐ型拡散領域１０３とｎ型拡散領域１０５とを、それぞれ異なる酸化レートで酸化処理する。ｐ型拡散領域１０３の表面には膜厚Ｔ１の厚膜部１０７ａが形成され、ｎ型拡散領域１０５の表面には、厚膜部１０７ａよりも薄い膜厚Ｔ２の薄膜部１０７ｂが形成される。 （もっと読む）

【課題】ＬＤＤ領域を形成するときにゲート電極が倒れることを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ゲート絶縁膜上にゲート電極４を形成する工程と、ゲート電極４の側壁に第１のサイドウォール１０ａを形成する工程と、半導体基板１をディスク７０に保持させ、該ディスク７０を回転させつつ、ゲート電極４及び第１のサイドウォール１０ａをマスクとして半導体基板１に不純物を導入することにより、半導体基板１にＬＤＤ領域６ａを形成する工程とを具備する。 （もっと読む）