ｎチャネルＭＯＳトランジスタおよびその製造方法、半導体装置
【課題】ゲートファーストプロセスで形成できる、金属化合物をゲート電極パターンとして使うｎチャネルＭＯＳトランジスタにおいて、ｐチャネルＭＯＳトランジスタのゲート電極パターンに使われる金属化合物に対し、前記ｎチャネルＭＯＳトランジスタのゲート電極パターンに使われる金属化合物の仕事関数差を増大させる。
【解決手段】ｎチャネルＭＯＳトランジスタは、ｐ型シリコン活性領域上にゲート絶縁膜を介して形成された導電性金属窒化物よりなるゲート電極パターンと、前記ｐ型シリコン活性領域中、前記ゲート電極パターンの一方および他方の側にそれぞれ形成されたｎ型のソースおよびドレイン領域と、を含み、前記導電性金属窒化物は、ＳｉおよびＶ族元素を含む。
【解決手段】ｎチャネルＭＯＳトランジスタは、ｐ型シリコン活性領域上にゲート絶縁膜を介して形成された導電性金属窒化物よりなるゲート電極パターンと、前記ｐ型シリコン活性領域中、前記ゲート電極パターンの一方および他方の側にそれぞれ形成されたｎ型のソースおよびドレイン領域と、を含み、前記導電性金属窒化物は、ＳｉおよびＶ族元素を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に金属化合物よりなるゲート電極を有する高速半導体装置に関する。
【背景技術】
【０００２】
従来、シリコンチャネル層を有するＭＯＳトランジスタでは、ゲート電極としてポリシリコン電極を使い、チャネル導電型に合わせて前記ポリシリコンゲート電極の導電型を選択することにより、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの閾値制御を行っている。
【０００３】
一方最近の、ゲート長が６０ｎｍを切り、さらには３０ｎｍをも切るような超微細化・超高速ＭＯＳトランジスタでは、ゲート長の短縮に伴い、ポリシリコンゲート電極を使った場合、微細化に伴うゲート抵抗の増大や、ゲート電極内における空乏層の形成による閾値特性の変調、およびこれに伴う駆動電流の減少などの問題が生じており、これらの問題を解決するため、金属あるいは導電性金属化合物、例えば導電性窒化物よりなる、いわゆる「メタルゲート電極」を使う試みがなされている。以下では、「メタルゲート電極」なる用語を、金属材料よりなるゲートのみならず、このような導電性金属化合物をも含む意味で使用する。
【０００４】
このようなメタルゲート電極を使ったｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタでは、従来使われていたチャネル不純物濃度や不純物濃度プロファイルを変更せずに済むのが望ましいが、このためには、ゲート電極を形成する金属あるいは金属化合物の仕事関数を、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとで制御し、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとで閾値特性を揃える必要がある。従来のｐチャネルＭＯＳトランジスタで使われているｐ＋型のポリシリコンゲート電極とｎチャネルＭＯＳトランジスタで使われているｎ＋型のポリシリコンゲート電極とでは、約１ｅＶの仕事関数差が存在するため、ｐチャネルＭＯＳトランジスタに使われるメタルゲート電極とｎチャネルＭＯＳトランジスタで使われるメタルゲート電極との間においても、理想的には約１ｅＶの仕事関数差が存在するのが好ましい。
【特許文献１】特開２００６−２９５１２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１では、このようなメタルゲート電極としてＨｆＮを使い、ｎチャネルＭＯＳトランジスタのメタルゲート電極とｐチャネルＭＯＳトランジスタのメタルゲート電極とで窒素（Ｎ）の濃度を変化させることで、両者の間に０．８ｅＶを超え、１ｅＶに達する仕事関数差を実現できることが開示されている。
【０００６】
一方この技術では、メタルゲートに加えられる熱処理温度を５００℃程度、あるいはそれ以下に抑制する必要があり、より高い温度での熱処理を行うと、仕事関数差が実質的に消滅してしまう問題が生じる。このため、特許文献１の技術では、ソースおよびドレイン領域を形成するイオン注入工程に伴う、１０００℃程度の高温での活性化熱処理の影響を回避する必要があり、最初にダミーゲート電極パターンを形成しておき、ソースおよびドレイン領域を形成するイオン注入工程およびこれに伴う熱処理工程が終了した後、前記ダミーゲート電極パターンを除去し、前記ＨｆＮメタルゲート電極に置き換える製造工程（いわゆる「ゲートラスト工程」）が採用されている。
【０００７】
しかし、このようなゲートラスト工程は、特にゲート長が６０ｎｍあるいは３０ｎｍを切るような超微細化・超高速半導体装置の製造においては、実行が困難で、製造費用が増大する問題点を有している。
【０００８】
本発明は、いわゆるメタルゲート電極を使いながら、通常の半導体装置の製造工程と同様に、最初にゲート電極パターンを形成し、その後でソースおよびドレイン領域などの拡散領域を形成する工程で製造でき、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの間でメタルゲート電極の仕事関数差を、不純物元素の活性化熱処理を行った後においても、可能な限り増大させることができる半導体装置の製造方法を提供することを概括的課題とする。
【課題を解決するための手段】
【０００９】
一の側面によれば本発明は、ｐ型シリコン活性領域上にゲート絶縁膜を介して形成された導電性金属窒化物よりなるゲート電極パターンと、前記ｐ型シリコン活性領域中、前記ゲート電極パターンの一方および他方の側にそれぞれ形成されたｎ型のソースおよびドレイン領域と、を含むｎチャネルＭＯＳトランジスタであって、前記導電性金属窒化物は、ＳｉおよびＶ族元素を含むｎチャネルＭＯＳトランジスタを、提供する。
【００１０】
他の側面によれば本発明は、ｐ型シリコン活性層上に導電性金属窒化物よりなるゲート電極パターンを、ゲート絶縁膜を介して形成する工程と、前記ｐ型シリコン活性層中に、前記ゲート電極パターンをマスクに、ｎ型不純物元素をイオン注入法により導入する工程と、前記ｎ型不純物元素を、熱処理により活性化し、前記ｎ型シリコン活性層中、前記ゲート電極パターンの一方および他方の側に、ｎ型のソースおよびドレイン領域を形成する工程と、を含むｎチャネルＭＯＳトランジスタの製造方法であって、前記導電性金属窒化物は、ＳｉおよびＶ族元素を含むｎチャネルＭＯＳトランジスタの製造方法を、提供する。
【００１１】
他の側面によれば本発明は、ｐ型シリコン活性領域とｎ型シリコン活性領域とを備えた基板と、前記ｐ型シリコン活性領域上に形成されたｎチャネルＭＯＳトランジスタと、前記ｎ型シリコン活性領域上に形成されたｐチャネルＭＯＳトランジスタと、を含み、前記ｎチャネルＭＯＳトランジスタは、前記ｐ型シリコン活性領域上に第１のゲート絶縁膜を介して形成された第１の組成の導電性窒化物よりなる第１のゲート電極パターンと、前記第１のゲート電極パターン上に形成された第１のシリサイド膜とよりなる第１の積層ゲート構造と、前記ｐ型シリコン活性領域中、前記第１の積層ゲート構造の一方および他方の側にそれぞれ形成された、ｎ型のソースおよびドレイン領域と、を含み、前記ｐチャネルＭＯＳトランジスタは、前記ｎ型シリコン活性領域上に第２のゲート絶縁膜を介して形成された第２の組成の導電性窒化物よりなる第２のゲート電極パターンと、前記第２のゲート電極パターン上に形成された第２のシリサイド膜とよりなる第２の積層ゲート構造と、前記ｎ型シリコン活性領域中、前記第２の積層ゲート構造の一方および他方の側にそれぞれ形成された、ｐ型のソースおよびドレイン領域と、を含み、前記第１の組成の導電性窒化物は、さらにＳｉとＶ族元素とを含み、前記第２の組成の導電性窒化物は、ＳｉとＶ族元素を、いずれも含まない半導体装置を提供する。
【発明の効果】
【００１２】
本発明によれば、ｎチャネルＭＯＳトランジスタのゲート電極パターンを導電性金属窒化物より構成し、その際前記導電性金属窒化物にＳｉおよびＶ族元素を加えることで、同じく導電性金属窒化物よりなるが、ＳｉおよびＶ族元素を含まないｐチャネルＭＯＳトランジスタのゲート電極パターンに対して大きな仕事関数差を実現することが可能となる。例えば、ｐチャネルＭＯＳトランジスタのゲート電極パターンにＨｆＮを使い、ｎチャネルＭＯＳトランジスタのゲート電極パターンにＨｆＳｉＮを使うことにより、ｎチャネルＭＯＳトランジスタのゲート電極パターンにおいて、前記ｐチャネルＭＯＳトランジスタのゲート電極パターンに対して０．３６ｅＶの仕事関数差を実現できるが、さらに前記ＨｆＳｉＮよりなるｎチャネルＭＯＳトランジスタのゲート電極パターンにＰを導入することにより、前記仕事関数差をさらに拡大させ、０．４４ｅＶあるいはそれ以上の仕事関数差を実現することが可能となる。
【００１３】
本発明によれば、前記仕事関数差は、１０００℃に達する熱処理の後でも維持され、従って、ゲート電極パターンを先に形成し、その後でソース／ドレイン領域をイオン注入および活性化熱処理で形成する、いわゆる「ゲートファースト」工程を採用することが可能となり、半導体装置の製造費用を大きく低減することが可能となる。
【発明を実施するための最良の形態】
【００１４】
［原理］
図１は、本発明の基礎となる研究においてフラット電圧Ｖｆｂの測定に使われた試料の構成を示す図、図２は、前記図１の試料について測定したフラットバンド電圧Ｖｆｂを示すグラフである。本発明で使われる導電性窒化物の仕事関数は、図２のグラフより求められる。
【００１５】
最初に図１を参照するに、前記試料はｐ型シリコン基板１上に形成されており、前記シリコン基板１上に、１６〜２７ｎｍの範囲の様々な膜厚で形成されたシリコン酸化膜２と、前記シリコン酸化膜２上にＭＯＣＶＤ法により形成された導電性窒化膜よりなる電極膜３とを備え、全体としてキャパシタ構造を形成している。
【００１６】
図２は、前記図１の試料について、１０００℃で１秒間の熱処理の後、キャパシタンス測定により求めたフラットバンド電圧Ｖｆｂを、前記シリコン酸化膜２の膜厚の関数として示している。ただし図２において横軸は、前記図１の酸化膜２の膜厚ＣＥＴ［ｎｍ］を示し、縦軸がフラットバンド電圧Ｖｆｂ［Ｖ］を示す。図２のプロットにおいて、前記フラットバンド電圧Ｖｆｂと膜厚ＣＥＴの関係を、前記酸化膜２の膜厚がゼロになるまで外挿した場合のフラットバンド電圧Ｖｆｂの値が、前記電極３を構成する導電性材料の仕事関数Φｍに対応する。例えば前記フラットバンド電圧Ｖｆｂがゼロボルト（０Ｖ）の場合、仕事関数Φｍは５．０ｅＶとなり、−１ボルトの場合、４．０ｅＶとなる。
【００１７】
図２を参照するに、「ＨｆＮ Ｇａｔｅ」は、前記特許文献１でｐチャネルＭＯＳトランジスタのゲート電極パターンに使われたＨｆＮ膜であり、ＭＯＣＶＤ法により形成されたＨｆＮ膜中に窒素をイオン注入法によりＮを、１×１０22ｃｍ-3の濃度で含まれるように導入された導電性窒化物膜である。図２より、このＨｆＮ膜の場合、前記熱処理後の仕事関数Φｍは５．０ｅＶよりやや大きく、５．０５ｅＶであることがわかる。
【００１８】
一方、前記図２中、「ＨｆＳｉＮ Ｇａｔｅ」は、前記ＨｆＮ膜にＳｉを、Ｈｆに対して略１：１の割合で、例えばイオン注入法により添加したＨｆＳｉＮ膜であり、前記熱処理後の仕事関数Φｍが、４．６９ｅＶまで減少しているのがわかる。
【００１９】
さらに図２中、「ＨｆＳｉＮ（Ｐ＋） Ｇａｔｅ」は、前記ＨｆＳｉＮ Ｇａｔｅの膜に対し、Ｐ（リン）を１×１０19ｃｍ-3の濃度でイオン注入した、ＨｆＳｉＮＰ膜であり、前記熱処理後の仕事関数Φｍが、さらに０．０８ｅＶ減少し（ΔΦｍ＝０．０８ｅＶ）、４．６１ｅＶに達しているのがわかる。
【００２０】
このようなＨｆＳｉＮＰ膜では、１０００℃に達する熱処理に対しても、前記低い仕事関数が維持されるため、ゲート電極パターンがこのような高温での熱処理に晒されるファーストゲートプロセスへの適用が可能であり、前記ＨｆＳｉＮＰ膜をゲート電極パターンに使った場合、ｎチャネルＭＯＳトランジスタの製造費用を大きく低減することが可能となる。その際、前記ＨｆＳｉＮＰ膜は、前記ＨｆＮ膜に対し、前記ＨｆＳｉＮ膜を使った場合よりもさらに大きな仕事関数差を確保することができる。
【００２１】
前記「ＨｆＳｉＮ（Ｐ＋）」と記したＨｆＳｉＮＰ膜の仕事関数の、前記「ＨｆＮ Ｇａｔｅ」と記したｐチャネルＭＯＳトランジスタのゲート電極パターンに使われるＨｆＮ膜の仕事関数に対する仕事関数差は、ｎチャネルＭＯＳトランジスタの性能面において理想的に望まれる１．０ｅＶには達していないが、携帯電話などのモバイル用途で使われるｎチャネルＭＯＳトランジスタでは、このような仕事関数差の材料をゲート電極パターンとした場合でも性能的には十分に使用可能であり、ゲートファーストプロセスの採用により得られる半導体装置製造コストの削減は、上記性能の不足を補って余りがある。
［第１の実施形態］
図３Ａ〜３Ｉは、本発明の第１の実施形態による半導体装置の製造工程を示す。
【００２２】
図３Ａを参照するに、ｐ型シリコン基板２１上には素子分離領域２１Ｉにより、ｎチャネルＭＯＳトランジスタの素子領域２１ＡとｐチャネルＭＯＳトランジスタの素子領域２１Ｂとが画成されており、前記素子領域２１Ａにはｐ型ウェル２１ｐｗが、前記素子領域２１Ｂにはｎ型ウェル２１ｎｗが形成されている。
【００２３】
前記シリコン基板２１の表面には、ＳｉＯＮ膜、あるいはＨｆＳｉＯＮ膜、ＨｆＳｉＯ4膜、ＨｆＯ2膜などの、いわゆるｌｏｗ−Ｋ膜よりなる絶縁膜２２が、１．２ｎｍ程度の膜厚に、ＭＯＣＶＤ法あるいはＡＬＤ法により形成されており、前記絶縁膜２２上には、ＨｆＮ膜２３がＭＯＣＶＤ法により形成される。あるいは、前記ＨｆＮ膜は、ＨｆＮターゲットを使ったスパッタ法、あるいはＨｆターゲットを使い、Ｎ雰囲気中で実行される反応性スパッタ法により形成することもできる。
【００２４】
このようにして形成されたＨｆＮ膜２３には、さらに窒素原子がイオン注入法により導入され、膜中のＮ濃度が１×１０22ｃｍ-3以上に設定される。
【００２５】
次に図３Ｂの工程において、前記ＨｆＮ膜２３上に前記素子領域２１Ｂを覆うようにレジストパターンＲ１を形成し、前記レジストパターンＲ１をマスクに前記ＨｆＮ膜２３を前記絶縁膜２２が露出するまでエッチングにより除去し、前記絶縁膜２２上に、前記素子領域２１Ｂを覆うＨｆＮ膜パターン２３Ｂを形成する。
【００２６】
さらに図３Ｃの工程において前記レジストパターンＲ１を除去した後、ＨｆＮ膜２４を前記ＨｆＮ膜２３と同様にＭＯＣＶＤ法あるいはスパッタ法により、前記ＨｆＮ膜２３の膜厚と略等しい膜厚で形成し、さらに図３Ｃの工程では、このようにして形成されたＨｆＮ膜２４にＳｉおよびＰをイオン注入し、前記ＨｆＮ膜２４に、これを後の熱処理によりＨｆとＳｉをほぼ等量含むＨｆＳｉＮＰ膜に変換するに十分なＳｉとＰを導入する。以下では、このようなＳｉとＰを導入されたＨｆＮ膜２４をＨｆＳｉＮＰ膜と記載する。
【００２７】
さらに図３Ｄの工程において、前記ＨｆＳｉＮＰ膜２４上に、前記素子領域２１Ａを覆うようにレジストパターンＲ２を形成し、さらに前記レジストパターンＲ２をマスクに、前記ＨｆＳｉＮＰ膜２４をその下のＨｆＮ膜パターン２３Ｂが露出するまでエッチングする。その結果、図３Ｅに示すように、前記素子領域２１Ａには、前記素子領域２１Ｂ上のＨｆＮ膜パターン２３Ｂと略等しい膜厚のＨｆＳｉＮＰ膜パターン２４Ａが形成される。
【００２８】
次に図３Ｆの工程において、前記図３Ｅの構造上にＭｏＮ膜などの低抵抗膜２５が、前記素子領域２１Ａおよび２１Ｂを連続して覆うように、例えばスパッタ法あるいはＭＯＣＶＤ法により形成され、図３Ｇの工程において、前記ＭｏＮ膜２５上にアモルファスシリコンあるいはポリシリコンよりなるシリコン膜２６が、前記素子領域２１Ａおよび２１Ｂを連続して覆うように形成される。前記シリコン膜２６は、その下のＭｏＮなどにより処理装置の処理室や配管が汚染されるのを抑制するために設けられる。
【００２９】
さらに前記図３Ｇの工程では、前記シリコン膜２６上に、前記素子領域２１ＡにおいてはレジストパターンＲ３Ａが、また素子領域２１ＢにおいてはレジストパターンＲ３Ｂが、それぞれ形成しようとしているｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのチャネル領域に対応して形成され、図３Ｈの工程において前記レジストパターンＲ３Ａ，Ｒ３Ｂをマスクに、前記シリコン層２６、ＭｏＮ低抵抗膜２５，ＨｆＳｉＮＰ膜パターン２４Ａ、ＨｆＮ膜パターン２３Ｂ、および絶縁膜２２がパターニングされ、前記素子領域２１Ａでは、前記絶縁膜２２のパターニングにより形成されるゲート絶縁膜２２Ａ上に、前記ＨｆＳｉＮＰ膜パターン２４Ａ，低抵抗膜パターン２５Ａ，Ｓｉ膜パターン２６Ａを積層したゲート電極構造ＧＡが形成される。
【００３０】
同様に図３Ｈの工程では前記素子領域２１Ｂにおいて、前記絶縁膜２２のパターニングにより形成されるゲート絶縁膜２２Ｂ上に、前記ＨｆＳｉＮＰ膜パターン２４Ｂ，低抵抗膜パターン２５Ｂ，Ｓｉ膜パターン２６Ｂを積層したゲート電極構造ＧＢが形成される。
【００３１】
図３Ｈの工程では、さらに前記ゲート電極構造ＧＡをマスクに、Ａｓ＋あるいはＰ＋のイオン注入が、前記素子領域２１Ａに対して行われ、前記ｐ側ウェル２１ｐｗ中、前記ゲート電極構造ＧＡの第１および第２の側に、ｎ型のソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂが、それぞれ形成される。
【００３２】
同様に前記図３Ｈの工程では、前記ゲート電極構造ＧＢをマスクに、Ｂ＋のイオン注入が、前記素子領域２１Ｂに対して行われ、前記ｎ側ウェル２１ｎｗ中、前記ゲート電極構造ＧＢの第１および第２の側に、ｐ型のソースエクステンション領域２１ｃおよびドレインエクステンション領域２１ｄが、それぞれ形成される。
【００３３】
さらに図３Ｈの工程では、前記ゲート電極構造ＧＡおよびＧＢのそれぞれの側壁面に例えばＳｉＮよりなる側壁絶縁膜ＳＷが形成され、前記素子領域２１Ａにおいて前記ゲート電極構造ＧＡをマスクにＡｓ＋あるいはＰ＋のイオン注入を行うことにより、前記ｐ型ウェル２１ｐｗ中、前記側壁絶縁膜のそれぞれ外側に、ｎ型ソース拡散領域２１ｅおよびｎ型ドレイン拡散領域２１ｆが形成される。
【００３４】
同様に、前記素子領域２１Ｂにおいて前記ゲート電極構造ＧＢをマスクにＢ＋のイオン注入を行うことにより、前記ｎ型ウェル２１ｎｗ中、前記側壁絶縁膜のそれぞれ外側に、ｐ型ソース拡散領域２１ｇおよびｐ型ドレイン拡散領域２１ｈが形成される。
【００３５】
図３Ｈの構造は、さらに１０００℃で１秒間熱処理され、前記ソース／ドレインエクステンション領域２１ａ〜２１ｄ、およびソース／ドレイン拡散領域２１ｅ〜２１ｈにおいて、それぞれの不純物元素が活性化される。
【００３６】
同時に、前記ゲート電極構造ＧＡにおいて前記ゲート絶縁膜２２Ａと接し、実質的なゲート電極を構成する前記ＨｆＮＳｉＰ膜パターン２４Ａにおいても、先に図３Ａの工程で導入されたＮとＳｉとＰが活性化される。これにより、先に図１で説明したように、前記ＨｆＮＳｉＰ膜パターン２４Ａの仕事関数が変化し、前記ゲート電極構造ＧＢにおいてゲート絶縁膜２２Ｂと接し、実質的なゲート電極を構成するＨｆＮ膜パターン２３Ｂに対して、０．４４ｅＶの仕事関数差を実現することが可能となる。
【００３７】
さらに図３Ｉの工程において、前記図３Ｈの構造に対してサリサイドプロセスが実行され、前記シリコン膜パターン２６Ａ，２６Ｂおよびソース／ドレイン領域２１ｅ，２１ｆ，２１ｇ，２１ｈの表面に低抵抗シリサイド層２７が形成される。
【００３８】
このように、本願発明によれば、先にゲート電極パターンを形成することで安価に実行できるゲートファーストプロセスであるにもかかわらず、ゲート電極に金属化合物を使って、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタのゲート電極との間の仕事関数差を、前記ｎチャネルＭＯＳトランジスタのゲート電極パターン２４ＡにＳｉのみを導入し、Ｐを導入しなかった場合に比べて、さらに拡大することができ、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの閾値特性を、より近づけることが可能となる。
【００３９】
本実施形態において、前記ＨｆＳｉＮＰゲート電極パターン２４Ａは、膜中に含まれるＮの濃度を１×１０22ｃｍ-3以下とした場合、ＨｆとＳｉの総和に対するＳｉの割合（Ｓｉ／（Ｈｆ＋Ｓｉ））を、５原子％以上に設定した場合に、ゲート電極としての機能を維持しながら、その仕事関数を、Ｎ濃度、Ｓｉ濃度、およびＰ濃度により制御することが可能となる。
［第２の実施形態］
図４Ａ〜４Ｈは、本発明の第２の実施形態による半導体装置の製造工程を示す。
【００４０】
図４Ａを参照するに、ｐ型シリコン基板４１上には素子分離領域４１Ｉにより、ｎチャネルＭＯＳトランジスタの素子領域４１ＡとｐチャネルＭＯＳトランジスタの素子領域４１Ｂとが画成されており、前記素子領域４１Ａにはｐ型ウェル２１ｐｗが、前記素子領域４１Ｂにはｎ型ウェル４１ｎｗが形成されている。
【００４１】
前記シリコン基板４１の表面には、ＳｉＯＮ膜、あるいはＨｆＳｉＯＮ膜、ＨｆＳｉＯ4膜、ＨｆＯ2膜などの、いわゆるｌｏｗ−Ｋ膜よりなる絶縁膜４２が、１．２ｎｍ程度の膜厚に、ＭＯＣＶＤ法あるいはＡＬＤ法により形成されており、前記絶縁膜４２上には、ＨｆＮ膜４３がＭＯＣＶＤ法により形成される。あるいは、前記ＨｆＮ膜は、ＨｆＮターゲットを使ったスパッタ法、あるいはＨｆターゲットを使い、Ｎ雰囲気中で実行される反応性スパッタ法により形成することもできる。
【００４２】
このようにして形成されたＨｆＮ膜４３には、さらに窒素原子がイオン注入法により導入され、膜中のＮ濃度が１×１０22ｃｍ-3以上に設定される。
【００４３】
次に図４Ｂの工程において、前記ＨｆＮ膜４３上に前記素子領域４１Ｂを覆うようにレジストパターンＲ１を形成し、前記レジストパターンＲ１をマスクに前記ＨｆＮ膜４３を前記絶縁膜４２が露出するまでエッチングにより除去し、前記絶縁膜４２上に、前記素子領域４１Ｂを覆うＨｆＮ膜パターン４３Ｂを形成する。
【００４４】
さらに図４Ｃの工程において前記レジストパターンＲ１を除去した後、ＨｆＮ膜４４を前記ＨｆＮ膜４３と同様にＭＯＣＶＤ法あるいはスパッタ法により、前記ＨｆＮ膜４３の膜厚と略等しい膜厚で形成し、さらに図４Ｃの工程では、このようにして形成されたＨｆＮ膜４４にＳｉおよびＰをイオン注入し、前記ＨｆＮ膜４４に、これを後の熱処理によりＨｆとＳｉをほぼ等量含むＨｆＳｉＮＰ膜に変換するに十分なＳｉとＰを導入する。以下では、このようなＳｉとＰを導入されたＨｆＮ膜４４をＨｆＳｉＮＰ膜と記載する。
【００４５】
さらに図４Ｄの工程において、前記図４Ｃの構造上にＭｏＮ膜などの低抵抗膜４５が、前記素子領域４１Ａおよび４１Ｂを連続して覆うように、例えばスパッタ法あるいはＭＯＣＶＤ法により形成され、図４Ｅ工程において、前記ＭｏＮ膜４５上にアモルファスシリコンあるいはポリシリコンよりなるシリコン膜４６が、前記素子領域４１Ａおよび４１Ｂを連続して覆うように形成される。前記シリコン膜４６は、その下のＭｏＮなどにより処理装置の処理室や配管が汚染されるのを抑制するために設けられる。
【００４６】
次に図４Ｆの工程において、前記シリコン膜４６上に、前記素子領域４１ＡにおいてはレジストパターンＲ２Ａが、また素子領域４１ＢにおいてはレジストパターンＲ２Ｂが、それぞれ形成しようとしているｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのチャネル領域に対応して形成され、図４Ｇの工程において前記レジストパターンＲ２Ａ，Ｒ２Ｂをマスクに、前記シリコン層４６、ＭｏＮ低抵抗膜４５，ＨｆＳｉＮＰ膜４４、ＨｆＮ膜パターン４３Ｂ、および絶縁膜４２がパターニングされ、前記素子領域４１Ａでは、前記絶縁膜４２のパターニングにより形成されるゲート絶縁膜４２Ａ上に、前記ＨｆＳｉＮＰ膜パターン４４Ａ，低抵抗膜パターン４５Ａ，Ｓｉ膜パターン４６Ａを積層したゲート電極構造ＧＡが形成される。
【００４７】
同様に図４Ｇの工程では前記素子領域４１Ｂにおいて、前記絶縁膜４２のパターニングにより形成されるゲート絶縁膜４２Ｂ上に、前記ＨｆＳｉＮＰ膜パターン４４Ｂ，ＨｆＳｉＮＰ膜パターン４４Ｂ，低抵抗膜パターン４５Ｂ，Ｓｉ膜パターン４６Ｂを積層したゲート電極構造ＧＢが形成される。
【００４８】
図４Ｇの工程では、さらに前記ゲート電極構造ＧＡをマスクに、Ａｓ＋あるいはＰ＋のイオン注入が前記素子領域４１Ａに対して行われ、前記ｐ側ウェル２１ｐｗ中、前記ゲート電極構造ＧＡの第１および第２の側に、ｎ型のソースエクステンション領域４１ａおよびドレインエクステンション領域４１ｂが、それぞれ形成される。
【００４９】
同様に前記図４Ｇの工程では、前記ゲート電極構造ＧＢをマスクに、Ｂ＋のイオン注入が、前記素子領域４１Ｂに対して行われ、前記ｎ側ウェル４１ｎｗ中、前記ゲート電極構造ＧＢの第１および第２の側に、ｐ型のソースエクステンション領域４１ｃおよびドレインエクステンション領域４１ｄが、それぞれ形成される。
【００５０】
さらに図４Ｇの工程では、前記ゲート電極構造ＧＡおよびＧＢのそれぞれの側壁面に例えばＳｉＮよりなる側壁絶縁膜ＳＷが形成され、前記素子領域４１Ａにおいて前記ゲート電極構造ＧＡをマスクにＡｓ＋あるいはＰ＋のイオン注入を行うことにより、前記ｐ型ウェル４１ｐｗ中、前記側壁絶縁膜のそれぞれ外側に、ｎ型ソース拡散領域４１ｅおよびｎ型ドレイン拡散領域４１ｆが形成される。
【００５１】
同様に、前記素子領域４１Ｂにおいて前記ゲート電極構造ＧＢをマスクにＢ＋のイオン注入を行うことにより、前記ｎ型ウェル４１ｎｗ中、前記側壁絶縁膜のそれぞれ外側に、ｐ型ソース拡散領域４１ｇおよびｐ型ドレイン拡散領域４１ｈが形成される。
【００５２】
図４Ｈの構造は、さらに１０００℃で１秒間熱処理され、前記ソース／ドレインエクステンション領域４１ａ〜４１ｄ、およびソース／ドレイン拡散領域４１ｅ〜４１ｈにおいて、それぞれの不純物元素が活性化される。
【００５３】
同時に、前記ゲート電極構造ＧＡにおいて前記ゲート絶縁膜４２Ａと接し、実質的なゲート電極を構成する前記ＨｆＮＳｉＰ膜パターン４４Ａにおいても、先に図４Ａの工程で導入されたＮとＳｉとＰが活性化される。これにより、先に図１で説明したように、前記ＨｆＮＳｉＰ膜パターン４４Ａの仕事関数が変化し、前記ゲート電極構造ＧＢにおいてゲート絶縁膜４２Ｂと接し、実質的なゲート電極を構成するＨｆＮ膜パターン４３Ｂに対して、０．４４ｅＶの仕事関数差を実現することが可能となる。
【００５４】
さらに図４Ｈの工程において、前記図４Ｇの構造に対してサリサイドプロセスが実行され、前記シリコン膜パターン４６Ａ，４６Ｂおよびソース／ドレイン領域４１ｅ，４１ｆ，４１ｇ，４１ｈの表面に低抵抗シリサイド層４７が形成される。
【００５５】
このように、本願発明によれば、先にゲート電極パターンを形成することで安価に実行できるゲートファーストプロセスであるにもかかわらず、ゲート電極に金属化合物を使って、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタのゲート電極との間の仕事関数差を、前記ｎチャネルＭＯＳトランジスタのゲート電極パターン４４ＡにＳｉのみを導入し、Ｐを導入しなかった場合に比べて、さらに拡大することができ、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの閾値特性を、より近づけることが可能となる。
【００５６】
本実施形態において、前記ＨｆＳｉＮＰゲート電極パターン４４Ａは、膜中に含まれるＮの濃度を１×１０22ｃｍ-3以下とした場合、ＨｆとＳｉの総和に対するＳｉの割合（Ｓｉ／（Ｈｆ＋Ｓｉ））を、５原子％以上に設定した場合に、ゲート電極としての機能を維持しながら、その仕事関数を、Ｎ濃度、Ｓｉ濃度、およびＰ濃度により制御することが可能となる。
【００５７】
本実施形態では、先の図３Ａ〜３Ｉの実施形態に比べてマスクプロセスを減らすことができ、半導体装置の製造工程が簡素化される。
［第３の実施形態］
図５Ａ〜５Ｉは、本発明の第３の実施形態による半導体装置の製造工程を示す。
【００５８】
図５Ａを参照するに、ｐ型シリコン基板６１上には素子分離領域６１Ｉにより、ｎチャネルＭＯＳトランジスタの素子領域６１ＡとｐチャネルＭＯＳトランジスタの素子領域６１Ｂとが画成されており、前記素子領域６１Ａにはｐ型ウェル６１ｐｗが、前記素子領域６１Ｂにはｎ型ウェル６１ｎｗが形成されている。
【００５９】
前記シリコン基板６１の表面には、ＳｉＯＮ膜、あるいはＨｆＳｉＯＮ膜、ＨｆＳｉＯ4膜、ＨｆＯ2膜などの、いわゆるｌｏｗ−Ｋ膜よりなる絶縁膜６２が、１．２ｎｍ程度の膜厚に、ＭＯＣＶＤ法あるいはＡＬＤ法により形成されており、前記絶縁膜６２上には、ＨｆＮ膜６３が、ＭＯＣＶＤ法により形成される。あるいは、前記ＨｆＮ膜６３は、ＨｆＮターゲットを使ったスパッタ法、あるいはＨｆターゲットを使い、Ｎ雰囲気中で実行される反応性スパッタ法により形成することもできる。
【００６０】
このようにして形成されたＨｆＮ膜６３には、さらに窒素原子がイオン注入法により導入され、膜中のＮ濃度が１×１０22ｃｍ-3以上に設定される。
【００６１】
次に図６Ｂの工程において、前記ＨｆＮ膜６３上に前記素子領域６１Ｂを覆うようにレジストパターンＲ１を形成し、前記レジストパターンＲ１をマスクに前記ＨｆＮ膜６３を前記絶縁膜６２が露出するまでエッチングにより除去し、前記絶縁膜６２上に、前記素子領域６１Ｂを覆うＨｆＮ膜パターン６３Ｂを形成する。
【００６２】
さらに図５Ｃの工程において前記レジストパターンＲ１を除去した後、ＨｆＮ膜６４を前記ＨｆＮ膜６３と同様にＭＯＣＶＤ法あるいはスパッタ法により、前記ＨｆＮ膜６３の膜厚と略等しい膜厚で形成し、さらに図５Ｃの工程では、このようにして形成されたＨｆＮ膜６４にＳｉおよびＰをイオン注入し、前記ＨｆＮ膜６４に、これを後の熱処理によりＨｆとＳｉをほぼ等量含むＨｆＳｉＮＰ膜に変換するに十分なＳｉとＰを導入する。以下では、このようなＳｉとＰを導入されたＨｆＮ膜６４をＨｆＳｉＮＰ膜と記載する。
【００６３】
さらに図６Ｄの工程において、前記ＨｆＳｉＮＰ膜６４上に、前記素子領域６１Ａを覆うようにレジストパターンＲ２を形成し、さらに前記レジストパターンＲ２をマスクに、前記ＨｆＳｉＮＰ膜６４をその下のＨｆＮ膜パターン６３Ｂが露出するまでエッチングする。その結果、図５Ｅに示すように、前記素子領域６１Ａには、前記素子領域６１Ｂ上のＨｆＮ膜パターン６３Ｂと略等しい膜厚のＨｆＳｉＮＰ膜パターン６４Ａが形成される。
【００６４】
次に５Ｆの工程において、前記図５Ｅの構造上にアモルファスシリコンあるいはポリシリコンよりなるシリコン膜６６が、前記素子領域６１Ａおよび６１Ｂを連続して覆うように形成される。前記シリコン膜６６は、その下のＨｆＮ膜パターン６３ＢＮやＨｆＳｉＮＰ膜パターン６４Ａなどにより処理装置の処理室や配管が汚染されるのを抑制するために設けられる。
【００６５】
さらに図５Ｇの工程において、前記シリコン膜６６上に、前記素子領域６１ＡにおいてはレジストパターンＲ３Ａが、また素子領域６１ＢにおいてはレジストパターンＲ３Ｂが、それぞれ形成しようとしているｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのチャネル領域に対応して形成され、図５Ｈの工程において前記レジストパターンＲ３Ａ，Ｒ３Ｂをマスクに、前記シリコン層６６、ＨｆＳｉＮＰ膜パターン６４Ａ、ＨｆＮ膜パターン６３Ｂ、および絶縁膜６２がパターニングされ、前記素子領域６１Ａでは、前記絶縁膜６２のパターニングにより形成されるゲート絶縁膜６２Ａ上に、前記ＨｆＳｉＮＰ膜パターン６４ＡおよびＳｉ膜パターン６６Ａを積層したゲート電極構造ＧＡが形成される。
【００６６】
同様に図５Ｈの工程では前記素子領域６１Ｂにおいて、前記絶縁膜６２のパターニングにより形成されるゲート絶縁膜６２Ｂ上に、前記ＨｆＳｉＮＰ膜パターン６４ＢおよびＳｉ膜パターン６６Ｂを積層したゲート電極構造ＧＢが形成される。
【００６７】
図５Ｈの工程では、さらに前記ゲート電極構造ＧＡをマスクに、Ａｓ＋あるいはＰ＋のイオン注入が、前記素子領域６１Ａに対して行われ、前記ｐ側ウェル６１ｐｗ中、前記ゲート電極構造ＧＡの第１および第２の側に、ｎ型のソースエクステンション領域６１ａおよびドレインエクステンション領域６１ｂが、それぞれ形成される。
【００６８】
同様に前記図５Ｈの工程では、前記ゲート電極構造ＧＢをマスクに、Ｂ＋のイオン注入が、前記素子領域６１Ｂに対して行われ、前記ｎ側ウェル６１ｎｗ中、前記ゲート電極構造ＧＢの第１および第２の側に、ｐ型のソースエクステンション領域６１ｃおよびドレインエクステンション領域６１ｄが、それぞれ形成される。
【００６９】
さらに図５Ｈの工程では、前記ゲート電極構造ＧＡおよびＧＢのそれぞれの側壁面に例えばＳｉＮよりなる側壁絶縁膜ＳＷが形成され、前記素子領域６１Ａにおいて前記ゲート電極構造ＧＡをマスクにＡｓ＋あるいはＰ＋のイオン注入を行うことにより、前記ｐ型ウェル６１ｐｗ中、前記側壁絶縁膜のそれぞれ外側に、ｎ型ソース拡散領域６１ｅおよびｎ型ドレイン拡散領域６１ｆが形成される。
【００７０】
同様に、前記素子領域６１Ｂにおいて前記ゲート電極構造ＧＢをマスクにＢ＋のイオン注入を行うことにより、前記ｎ型ウェル６１ｎｗ中、前記側壁絶縁膜のそれぞれ外側に、ｐ型ソース拡散領域６１ｇおよびｐ型ドレイン拡散領域６１ｈが形成される。
【００７１】
図５Ｇの構造は、さらに１０００℃で１秒間熱処理され、前記ソース／ドレインエクステンション領域６１ａ〜６１ｄ、およびソース／ドレイン拡散領域６１ｅ〜６１ｈにおいて、それぞれの不純物元素が活性化される。
【００７２】
同時に、前記ゲート電極構造ＧＡにおいて前記ゲート絶縁膜６２Ａと接し、実質的なゲート電極を構成する前記ＨｆＮＳｉＰ膜パターン６４Ａにおいても、先に図５Ａの工程で導入されたＮとＳｉとＰが活性化される。これにより、先に図１で説明したように、前記ＨｆＮＳｉＰ膜パターン６４Ａの仕事関数が変化し、前記ゲート電極構造ＧＢにおいてゲート絶縁膜６２Ｂと接し、実質的なゲート電極を構成するＨｆＮ膜パターン６３Ｂに対して、０．４４ｅＶの仕事関数差を実現することが可能となる。
【００７３】
さらに図５Ｉの工程において、前記図５Ｈの構造に対してサリサイドプロセスが実行され、前記シリコン膜パターン６６Ａ，６６Ｂおよびソース／ドレイン領域６１ｅ，６１ｆ，６１ｇ，６１ｈの表面に低抵抗シリサイド層６７が形成される。
【００７４】
このように、本願発明によれば、先にゲート電極パターンを形成することで安価に実行できるゲートファーストプロセスであるにもかかわらず、ゲート電極に金属化合物を使って、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタのゲート電極との間の仕事関数差を、前記ｎチャネルＭＯＳトランジスタのゲート電極パターン６４ＡにＳｉのみを導入し、Ｐを導入しなかった場合に比べて、さらに拡大することができ、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの閾値特性を、より近づけることが可能となる。
【００７５】
本実施形態において、前記ＨｆＳｉＮＰゲート電極パターン６４Ａは、膜中に含まれるＮの濃度を１×１０22ｃｍ-3以下とした場合、ＨｆとＳｉの総和に対するＳｉの割合（Ｓｉ／（Ｈｆ＋Ｓｉ））を、５原子％以上に設定した場合に、ゲート電極としての機能を維持しながら、その仕事関数を、Ｎ濃度、Ｓｉ濃度、およびＰ濃度により制御することが可能となる。
【００７６】
本実施形態では、先の実施形態における低抵抗層２５あるいは４５が省略されるため、ゲート電極構造ＧＡ，ＧＢの高さを低減することができる。
【００７７】
なお、以上の実施形態では、前記nチャネルＭＯＳトランジスタのゲート電極パターンを、ＳｉおよびＰを含むＨｆＮとして説明を行ったが、本発明ではＨｆ以外にＺｒやＴａなどの高融点金属の窒化物を使うことができる。またＰ以外に、ＡｓやＳｂなどのＶ族元素を使うことが可能である。
【００７８】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【図面の簡単な説明】
【００７９】
【図１】本発明の原理を説明する図である。
【図２】本発明の原理を説明する別の図である。
【図３Ａ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その１）である。
【図３Ｂ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その２）である。
【図３Ｃ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その３）である。
【図３Ｄ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その４）である。
【図３Ｅ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その５）である。
【図３Ｆ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その６）である。
【図３Ｇ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その７）である。
【図３Ｈ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その８）である。
【図３Ｉ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その９）である。
【図４Ａ】本発明の第２の実施形態による半導体装置の製造工程を説明する図（その１）である。
【図４Ｂ】本発明の第２の実施形態による半導体装置の製造工程を説明する図（その２）である。
【図４Ｃ】本発明の第２の実施形態による半導体装置の製造工程を説明する図（その３）である。
【図４Ｄ】本発明の第２の実施形態による半導体装置の製造工程を説明する図（その４）である。
【図４Ｅ】本発明の第２の実施形態による半導体装置の製造工程を説明する図（その５）である。
【図４Ｆ】本発明の第２の実施形態による半導体装置の製造工程を説明する図（その６）である。
【図４Ｇ】本発明の第２の実施形態による半導体装置の製造工程を説明する図（その７）である。
【図４Ｈ】本発明の第２の実施形態による半導体装置の製造工程を説明する図（その８）である。
【図５Ａ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その１）である。
【図５Ｂ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その２）である。
【図５Ｃ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その３）である。
【図５Ｄ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その４）である。
【図５Ｅ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その５）である。
【図５Ｆ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その６）である。
【図５Ｇ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その７）である。
【図５Ｈ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その８）である。
【図５Ｉ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その９）である。
【符号の説明】
【００８０】
１ 基板
２ 絶縁膜
３ 電極
２１，４１，６１ シリコン基板
２１Ａ，４１Ａ，６１Ａ ｎチャネルＭＯＳトランジスタ素子領域
２１Ｂ，４１Ｂ，６１Ｂ ｐチャネルＭＯＳトランジスタ素子領域
２１Ｉ，４１Ｉ，６１Ｉ 素子分離領域
２１ａ〜２１ｈ 拡散領域
２２ 絶縁膜
２２Ａ，２２Ｂ，４２Ａ，４２Ｂ，６２Ａ，６２Ｂ ゲート絶縁膜
２３、４３，６３ ＨｆＮ膜
２３Ｂ，４３Ｂ，６３Ｂ ＨｆＮゲート電極パターン
２４，４４，６４ ＨｆＳｉＮＰ膜
２４Ａ，４４Ａ，６４Ａ ＨｆＳｉＮＰゲート電極パターン
２５，４５ ＭｏＮ膜
２５Ａ，２５Ｂ，４５Ａ，４５Ｂ ＭｏＮ低抵抗パターン
２６，４６，６６ シリコン膜
２６Ａ，２６Ｂ，４６Ａ，４６Ｂ，６６Ａ，６６Ｂ シリコンパターン
２７，４７，６７ シリサイド膜
ＧＡ，ＧＢ ゲート電極構造
ＳＷ 側壁絶縁膜
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に金属化合物よりなるゲート電極を有する高速半導体装置に関する。
【背景技術】
【０００２】
従来、シリコンチャネル層を有するＭＯＳトランジスタでは、ゲート電極としてポリシリコン電極を使い、チャネル導電型に合わせて前記ポリシリコンゲート電極の導電型を選択することにより、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの閾値制御を行っている。
【０００３】
一方最近の、ゲート長が６０ｎｍを切り、さらには３０ｎｍをも切るような超微細化・超高速ＭＯＳトランジスタでは、ゲート長の短縮に伴い、ポリシリコンゲート電極を使った場合、微細化に伴うゲート抵抗の増大や、ゲート電極内における空乏層の形成による閾値特性の変調、およびこれに伴う駆動電流の減少などの問題が生じており、これらの問題を解決するため、金属あるいは導電性金属化合物、例えば導電性窒化物よりなる、いわゆる「メタルゲート電極」を使う試みがなされている。以下では、「メタルゲート電極」なる用語を、金属材料よりなるゲートのみならず、このような導電性金属化合物をも含む意味で使用する。
【０００４】
このようなメタルゲート電極を使ったｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタでは、従来使われていたチャネル不純物濃度や不純物濃度プロファイルを変更せずに済むのが望ましいが、このためには、ゲート電極を形成する金属あるいは金属化合物の仕事関数を、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとで制御し、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとで閾値特性を揃える必要がある。従来のｐチャネルＭＯＳトランジスタで使われているｐ＋型のポリシリコンゲート電極とｎチャネルＭＯＳトランジスタで使われているｎ＋型のポリシリコンゲート電極とでは、約１ｅＶの仕事関数差が存在するため、ｐチャネルＭＯＳトランジスタに使われるメタルゲート電極とｎチャネルＭＯＳトランジスタで使われるメタルゲート電極との間においても、理想的には約１ｅＶの仕事関数差が存在するのが好ましい。
【特許文献１】特開２００６−２９５１２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１では、このようなメタルゲート電極としてＨｆＮを使い、ｎチャネルＭＯＳトランジスタのメタルゲート電極とｐチャネルＭＯＳトランジスタのメタルゲート電極とで窒素（Ｎ）の濃度を変化させることで、両者の間に０．８ｅＶを超え、１ｅＶに達する仕事関数差を実現できることが開示されている。
【０００６】
一方この技術では、メタルゲートに加えられる熱処理温度を５００℃程度、あるいはそれ以下に抑制する必要があり、より高い温度での熱処理を行うと、仕事関数差が実質的に消滅してしまう問題が生じる。このため、特許文献１の技術では、ソースおよびドレイン領域を形成するイオン注入工程に伴う、１０００℃程度の高温での活性化熱処理の影響を回避する必要があり、最初にダミーゲート電極パターンを形成しておき、ソースおよびドレイン領域を形成するイオン注入工程およびこれに伴う熱処理工程が終了した後、前記ダミーゲート電極パターンを除去し、前記ＨｆＮメタルゲート電極に置き換える製造工程（いわゆる「ゲートラスト工程」）が採用されている。
【０００７】
しかし、このようなゲートラスト工程は、特にゲート長が６０ｎｍあるいは３０ｎｍを切るような超微細化・超高速半導体装置の製造においては、実行が困難で、製造費用が増大する問題点を有している。
【０００８】
本発明は、いわゆるメタルゲート電極を使いながら、通常の半導体装置の製造工程と同様に、最初にゲート電極パターンを形成し、その後でソースおよびドレイン領域などの拡散領域を形成する工程で製造でき、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの間でメタルゲート電極の仕事関数差を、不純物元素の活性化熱処理を行った後においても、可能な限り増大させることができる半導体装置の製造方法を提供することを概括的課題とする。
【課題を解決するための手段】
【０００９】
一の側面によれば本発明は、ｐ型シリコン活性領域上にゲート絶縁膜を介して形成された導電性金属窒化物よりなるゲート電極パターンと、前記ｐ型シリコン活性領域中、前記ゲート電極パターンの一方および他方の側にそれぞれ形成されたｎ型のソースおよびドレイン領域と、を含むｎチャネルＭＯＳトランジスタであって、前記導電性金属窒化物は、ＳｉおよびＶ族元素を含むｎチャネルＭＯＳトランジスタを、提供する。
【００１０】
他の側面によれば本発明は、ｐ型シリコン活性層上に導電性金属窒化物よりなるゲート電極パターンを、ゲート絶縁膜を介して形成する工程と、前記ｐ型シリコン活性層中に、前記ゲート電極パターンをマスクに、ｎ型不純物元素をイオン注入法により導入する工程と、前記ｎ型不純物元素を、熱処理により活性化し、前記ｎ型シリコン活性層中、前記ゲート電極パターンの一方および他方の側に、ｎ型のソースおよびドレイン領域を形成する工程と、を含むｎチャネルＭＯＳトランジスタの製造方法であって、前記導電性金属窒化物は、ＳｉおよびＶ族元素を含むｎチャネルＭＯＳトランジスタの製造方法を、提供する。
【００１１】
他の側面によれば本発明は、ｐ型シリコン活性領域とｎ型シリコン活性領域とを備えた基板と、前記ｐ型シリコン活性領域上に形成されたｎチャネルＭＯＳトランジスタと、前記ｎ型シリコン活性領域上に形成されたｐチャネルＭＯＳトランジスタと、を含み、前記ｎチャネルＭＯＳトランジスタは、前記ｐ型シリコン活性領域上に第１のゲート絶縁膜を介して形成された第１の組成の導電性窒化物よりなる第１のゲート電極パターンと、前記第１のゲート電極パターン上に形成された第１のシリサイド膜とよりなる第１の積層ゲート構造と、前記ｐ型シリコン活性領域中、前記第１の積層ゲート構造の一方および他方の側にそれぞれ形成された、ｎ型のソースおよびドレイン領域と、を含み、前記ｐチャネルＭＯＳトランジスタは、前記ｎ型シリコン活性領域上に第２のゲート絶縁膜を介して形成された第２の組成の導電性窒化物よりなる第２のゲート電極パターンと、前記第２のゲート電極パターン上に形成された第２のシリサイド膜とよりなる第２の積層ゲート構造と、前記ｎ型シリコン活性領域中、前記第２の積層ゲート構造の一方および他方の側にそれぞれ形成された、ｐ型のソースおよびドレイン領域と、を含み、前記第１の組成の導電性窒化物は、さらにＳｉとＶ族元素とを含み、前記第２の組成の導電性窒化物は、ＳｉとＶ族元素を、いずれも含まない半導体装置を提供する。
【発明の効果】
【００１２】
本発明によれば、ｎチャネルＭＯＳトランジスタのゲート電極パターンを導電性金属窒化物より構成し、その際前記導電性金属窒化物にＳｉおよびＶ族元素を加えることで、同じく導電性金属窒化物よりなるが、ＳｉおよびＶ族元素を含まないｐチャネルＭＯＳトランジスタのゲート電極パターンに対して大きな仕事関数差を実現することが可能となる。例えば、ｐチャネルＭＯＳトランジスタのゲート電極パターンにＨｆＮを使い、ｎチャネルＭＯＳトランジスタのゲート電極パターンにＨｆＳｉＮを使うことにより、ｎチャネルＭＯＳトランジスタのゲート電極パターンにおいて、前記ｐチャネルＭＯＳトランジスタのゲート電極パターンに対して０．３６ｅＶの仕事関数差を実現できるが、さらに前記ＨｆＳｉＮよりなるｎチャネルＭＯＳトランジスタのゲート電極パターンにＰを導入することにより、前記仕事関数差をさらに拡大させ、０．４４ｅＶあるいはそれ以上の仕事関数差を実現することが可能となる。
【００１３】
本発明によれば、前記仕事関数差は、１０００℃に達する熱処理の後でも維持され、従って、ゲート電極パターンを先に形成し、その後でソース／ドレイン領域をイオン注入および活性化熱処理で形成する、いわゆる「ゲートファースト」工程を採用することが可能となり、半導体装置の製造費用を大きく低減することが可能となる。
【発明を実施するための最良の形態】
【００１４】
［原理］
図１は、本発明の基礎となる研究においてフラット電圧Ｖｆｂの測定に使われた試料の構成を示す図、図２は、前記図１の試料について測定したフラットバンド電圧Ｖｆｂを示すグラフである。本発明で使われる導電性窒化物の仕事関数は、図２のグラフより求められる。
【００１５】
最初に図１を参照するに、前記試料はｐ型シリコン基板１上に形成されており、前記シリコン基板１上に、１６〜２７ｎｍの範囲の様々な膜厚で形成されたシリコン酸化膜２と、前記シリコン酸化膜２上にＭＯＣＶＤ法により形成された導電性窒化膜よりなる電極膜３とを備え、全体としてキャパシタ構造を形成している。
【００１６】
図２は、前記図１の試料について、１０００℃で１秒間の熱処理の後、キャパシタンス測定により求めたフラットバンド電圧Ｖｆｂを、前記シリコン酸化膜２の膜厚の関数として示している。ただし図２において横軸は、前記図１の酸化膜２の膜厚ＣＥＴ［ｎｍ］を示し、縦軸がフラットバンド電圧Ｖｆｂ［Ｖ］を示す。図２のプロットにおいて、前記フラットバンド電圧Ｖｆｂと膜厚ＣＥＴの関係を、前記酸化膜２の膜厚がゼロになるまで外挿した場合のフラットバンド電圧Ｖｆｂの値が、前記電極３を構成する導電性材料の仕事関数Φｍに対応する。例えば前記フラットバンド電圧Ｖｆｂがゼロボルト（０Ｖ）の場合、仕事関数Φｍは５．０ｅＶとなり、−１ボルトの場合、４．０ｅＶとなる。
【００１７】
図２を参照するに、「ＨｆＮ Ｇａｔｅ」は、前記特許文献１でｐチャネルＭＯＳトランジスタのゲート電極パターンに使われたＨｆＮ膜であり、ＭＯＣＶＤ法により形成されたＨｆＮ膜中に窒素をイオン注入法によりＮを、１×１０22ｃｍ-3の濃度で含まれるように導入された導電性窒化物膜である。図２より、このＨｆＮ膜の場合、前記熱処理後の仕事関数Φｍは５．０ｅＶよりやや大きく、５．０５ｅＶであることがわかる。
【００１８】
一方、前記図２中、「ＨｆＳｉＮ Ｇａｔｅ」は、前記ＨｆＮ膜にＳｉを、Ｈｆに対して略１：１の割合で、例えばイオン注入法により添加したＨｆＳｉＮ膜であり、前記熱処理後の仕事関数Φｍが、４．６９ｅＶまで減少しているのがわかる。
【００１９】
さらに図２中、「ＨｆＳｉＮ（Ｐ＋） Ｇａｔｅ」は、前記ＨｆＳｉＮ Ｇａｔｅの膜に対し、Ｐ（リン）を１×１０19ｃｍ-3の濃度でイオン注入した、ＨｆＳｉＮＰ膜であり、前記熱処理後の仕事関数Φｍが、さらに０．０８ｅＶ減少し（ΔΦｍ＝０．０８ｅＶ）、４．６１ｅＶに達しているのがわかる。
【００２０】
このようなＨｆＳｉＮＰ膜では、１０００℃に達する熱処理に対しても、前記低い仕事関数が維持されるため、ゲート電極パターンがこのような高温での熱処理に晒されるファーストゲートプロセスへの適用が可能であり、前記ＨｆＳｉＮＰ膜をゲート電極パターンに使った場合、ｎチャネルＭＯＳトランジスタの製造費用を大きく低減することが可能となる。その際、前記ＨｆＳｉＮＰ膜は、前記ＨｆＮ膜に対し、前記ＨｆＳｉＮ膜を使った場合よりもさらに大きな仕事関数差を確保することができる。
【００２１】
前記「ＨｆＳｉＮ（Ｐ＋）」と記したＨｆＳｉＮＰ膜の仕事関数の、前記「ＨｆＮ Ｇａｔｅ」と記したｐチャネルＭＯＳトランジスタのゲート電極パターンに使われるＨｆＮ膜の仕事関数に対する仕事関数差は、ｎチャネルＭＯＳトランジスタの性能面において理想的に望まれる１．０ｅＶには達していないが、携帯電話などのモバイル用途で使われるｎチャネルＭＯＳトランジスタでは、このような仕事関数差の材料をゲート電極パターンとした場合でも性能的には十分に使用可能であり、ゲートファーストプロセスの採用により得られる半導体装置製造コストの削減は、上記性能の不足を補って余りがある。
［第１の実施形態］
図３Ａ〜３Ｉは、本発明の第１の実施形態による半導体装置の製造工程を示す。
【００２２】
図３Ａを参照するに、ｐ型シリコン基板２１上には素子分離領域２１Ｉにより、ｎチャネルＭＯＳトランジスタの素子領域２１ＡとｐチャネルＭＯＳトランジスタの素子領域２１Ｂとが画成されており、前記素子領域２１Ａにはｐ型ウェル２１ｐｗが、前記素子領域２１Ｂにはｎ型ウェル２１ｎｗが形成されている。
【００２３】
前記シリコン基板２１の表面には、ＳｉＯＮ膜、あるいはＨｆＳｉＯＮ膜、ＨｆＳｉＯ4膜、ＨｆＯ2膜などの、いわゆるｌｏｗ−Ｋ膜よりなる絶縁膜２２が、１．２ｎｍ程度の膜厚に、ＭＯＣＶＤ法あるいはＡＬＤ法により形成されており、前記絶縁膜２２上には、ＨｆＮ膜２３がＭＯＣＶＤ法により形成される。あるいは、前記ＨｆＮ膜は、ＨｆＮターゲットを使ったスパッタ法、あるいはＨｆターゲットを使い、Ｎ雰囲気中で実行される反応性スパッタ法により形成することもできる。
【００２４】
このようにして形成されたＨｆＮ膜２３には、さらに窒素原子がイオン注入法により導入され、膜中のＮ濃度が１×１０22ｃｍ-3以上に設定される。
【００２５】
次に図３Ｂの工程において、前記ＨｆＮ膜２３上に前記素子領域２１Ｂを覆うようにレジストパターンＲ１を形成し、前記レジストパターンＲ１をマスクに前記ＨｆＮ膜２３を前記絶縁膜２２が露出するまでエッチングにより除去し、前記絶縁膜２２上に、前記素子領域２１Ｂを覆うＨｆＮ膜パターン２３Ｂを形成する。
【００２６】
さらに図３Ｃの工程において前記レジストパターンＲ１を除去した後、ＨｆＮ膜２４を前記ＨｆＮ膜２３と同様にＭＯＣＶＤ法あるいはスパッタ法により、前記ＨｆＮ膜２３の膜厚と略等しい膜厚で形成し、さらに図３Ｃの工程では、このようにして形成されたＨｆＮ膜２４にＳｉおよびＰをイオン注入し、前記ＨｆＮ膜２４に、これを後の熱処理によりＨｆとＳｉをほぼ等量含むＨｆＳｉＮＰ膜に変換するに十分なＳｉとＰを導入する。以下では、このようなＳｉとＰを導入されたＨｆＮ膜２４をＨｆＳｉＮＰ膜と記載する。
【００２７】
さらに図３Ｄの工程において、前記ＨｆＳｉＮＰ膜２４上に、前記素子領域２１Ａを覆うようにレジストパターンＲ２を形成し、さらに前記レジストパターンＲ２をマスクに、前記ＨｆＳｉＮＰ膜２４をその下のＨｆＮ膜パターン２３Ｂが露出するまでエッチングする。その結果、図３Ｅに示すように、前記素子領域２１Ａには、前記素子領域２１Ｂ上のＨｆＮ膜パターン２３Ｂと略等しい膜厚のＨｆＳｉＮＰ膜パターン２４Ａが形成される。
【００２８】
次に図３Ｆの工程において、前記図３Ｅの構造上にＭｏＮ膜などの低抵抗膜２５が、前記素子領域２１Ａおよび２１Ｂを連続して覆うように、例えばスパッタ法あるいはＭＯＣＶＤ法により形成され、図３Ｇの工程において、前記ＭｏＮ膜２５上にアモルファスシリコンあるいはポリシリコンよりなるシリコン膜２６が、前記素子領域２１Ａおよび２１Ｂを連続して覆うように形成される。前記シリコン膜２６は、その下のＭｏＮなどにより処理装置の処理室や配管が汚染されるのを抑制するために設けられる。
【００２９】
さらに前記図３Ｇの工程では、前記シリコン膜２６上に、前記素子領域２１ＡにおいてはレジストパターンＲ３Ａが、また素子領域２１ＢにおいてはレジストパターンＲ３Ｂが、それぞれ形成しようとしているｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのチャネル領域に対応して形成され、図３Ｈの工程において前記レジストパターンＲ３Ａ，Ｒ３Ｂをマスクに、前記シリコン層２６、ＭｏＮ低抵抗膜２５，ＨｆＳｉＮＰ膜パターン２４Ａ、ＨｆＮ膜パターン２３Ｂ、および絶縁膜２２がパターニングされ、前記素子領域２１Ａでは、前記絶縁膜２２のパターニングにより形成されるゲート絶縁膜２２Ａ上に、前記ＨｆＳｉＮＰ膜パターン２４Ａ，低抵抗膜パターン２５Ａ，Ｓｉ膜パターン２６Ａを積層したゲート電極構造ＧＡが形成される。
【００３０】
同様に図３Ｈの工程では前記素子領域２１Ｂにおいて、前記絶縁膜２２のパターニングにより形成されるゲート絶縁膜２２Ｂ上に、前記ＨｆＳｉＮＰ膜パターン２４Ｂ，低抵抗膜パターン２５Ｂ，Ｓｉ膜パターン２６Ｂを積層したゲート電極構造ＧＢが形成される。
【００３１】
図３Ｈの工程では、さらに前記ゲート電極構造ＧＡをマスクに、Ａｓ＋あるいはＰ＋のイオン注入が、前記素子領域２１Ａに対して行われ、前記ｐ側ウェル２１ｐｗ中、前記ゲート電極構造ＧＡの第１および第２の側に、ｎ型のソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂが、それぞれ形成される。
【００３２】
同様に前記図３Ｈの工程では、前記ゲート電極構造ＧＢをマスクに、Ｂ＋のイオン注入が、前記素子領域２１Ｂに対して行われ、前記ｎ側ウェル２１ｎｗ中、前記ゲート電極構造ＧＢの第１および第２の側に、ｐ型のソースエクステンション領域２１ｃおよびドレインエクステンション領域２１ｄが、それぞれ形成される。
【００３３】
さらに図３Ｈの工程では、前記ゲート電極構造ＧＡおよびＧＢのそれぞれの側壁面に例えばＳｉＮよりなる側壁絶縁膜ＳＷが形成され、前記素子領域２１Ａにおいて前記ゲート電極構造ＧＡをマスクにＡｓ＋あるいはＰ＋のイオン注入を行うことにより、前記ｐ型ウェル２１ｐｗ中、前記側壁絶縁膜のそれぞれ外側に、ｎ型ソース拡散領域２１ｅおよびｎ型ドレイン拡散領域２１ｆが形成される。
【００３４】
同様に、前記素子領域２１Ｂにおいて前記ゲート電極構造ＧＢをマスクにＢ＋のイオン注入を行うことにより、前記ｎ型ウェル２１ｎｗ中、前記側壁絶縁膜のそれぞれ外側に、ｐ型ソース拡散領域２１ｇおよびｐ型ドレイン拡散領域２１ｈが形成される。
【００３５】
図３Ｈの構造は、さらに１０００℃で１秒間熱処理され、前記ソース／ドレインエクステンション領域２１ａ〜２１ｄ、およびソース／ドレイン拡散領域２１ｅ〜２１ｈにおいて、それぞれの不純物元素が活性化される。
【００３６】
同時に、前記ゲート電極構造ＧＡにおいて前記ゲート絶縁膜２２Ａと接し、実質的なゲート電極を構成する前記ＨｆＮＳｉＰ膜パターン２４Ａにおいても、先に図３Ａの工程で導入されたＮとＳｉとＰが活性化される。これにより、先に図１で説明したように、前記ＨｆＮＳｉＰ膜パターン２４Ａの仕事関数が変化し、前記ゲート電極構造ＧＢにおいてゲート絶縁膜２２Ｂと接し、実質的なゲート電極を構成するＨｆＮ膜パターン２３Ｂに対して、０．４４ｅＶの仕事関数差を実現することが可能となる。
【００３７】
さらに図３Ｉの工程において、前記図３Ｈの構造に対してサリサイドプロセスが実行され、前記シリコン膜パターン２６Ａ，２６Ｂおよびソース／ドレイン領域２１ｅ，２１ｆ，２１ｇ，２１ｈの表面に低抵抗シリサイド層２７が形成される。
【００３８】
このように、本願発明によれば、先にゲート電極パターンを形成することで安価に実行できるゲートファーストプロセスであるにもかかわらず、ゲート電極に金属化合物を使って、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタのゲート電極との間の仕事関数差を、前記ｎチャネルＭＯＳトランジスタのゲート電極パターン２４ＡにＳｉのみを導入し、Ｐを導入しなかった場合に比べて、さらに拡大することができ、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの閾値特性を、より近づけることが可能となる。
【００３９】
本実施形態において、前記ＨｆＳｉＮＰゲート電極パターン２４Ａは、膜中に含まれるＮの濃度を１×１０22ｃｍ-3以下とした場合、ＨｆとＳｉの総和に対するＳｉの割合（Ｓｉ／（Ｈｆ＋Ｓｉ））を、５原子％以上に設定した場合に、ゲート電極としての機能を維持しながら、その仕事関数を、Ｎ濃度、Ｓｉ濃度、およびＰ濃度により制御することが可能となる。
［第２の実施形態］
図４Ａ〜４Ｈは、本発明の第２の実施形態による半導体装置の製造工程を示す。
【００４０】
図４Ａを参照するに、ｐ型シリコン基板４１上には素子分離領域４１Ｉにより、ｎチャネルＭＯＳトランジスタの素子領域４１ＡとｐチャネルＭＯＳトランジスタの素子領域４１Ｂとが画成されており、前記素子領域４１Ａにはｐ型ウェル２１ｐｗが、前記素子領域４１Ｂにはｎ型ウェル４１ｎｗが形成されている。
【００４１】
前記シリコン基板４１の表面には、ＳｉＯＮ膜、あるいはＨｆＳｉＯＮ膜、ＨｆＳｉＯ4膜、ＨｆＯ2膜などの、いわゆるｌｏｗ−Ｋ膜よりなる絶縁膜４２が、１．２ｎｍ程度の膜厚に、ＭＯＣＶＤ法あるいはＡＬＤ法により形成されており、前記絶縁膜４２上には、ＨｆＮ膜４３がＭＯＣＶＤ法により形成される。あるいは、前記ＨｆＮ膜は、ＨｆＮターゲットを使ったスパッタ法、あるいはＨｆターゲットを使い、Ｎ雰囲気中で実行される反応性スパッタ法により形成することもできる。
【００４２】
このようにして形成されたＨｆＮ膜４３には、さらに窒素原子がイオン注入法により導入され、膜中のＮ濃度が１×１０22ｃｍ-3以上に設定される。
【００４３】
次に図４Ｂの工程において、前記ＨｆＮ膜４３上に前記素子領域４１Ｂを覆うようにレジストパターンＲ１を形成し、前記レジストパターンＲ１をマスクに前記ＨｆＮ膜４３を前記絶縁膜４２が露出するまでエッチングにより除去し、前記絶縁膜４２上に、前記素子領域４１Ｂを覆うＨｆＮ膜パターン４３Ｂを形成する。
【００４４】
さらに図４Ｃの工程において前記レジストパターンＲ１を除去した後、ＨｆＮ膜４４を前記ＨｆＮ膜４３と同様にＭＯＣＶＤ法あるいはスパッタ法により、前記ＨｆＮ膜４３の膜厚と略等しい膜厚で形成し、さらに図４Ｃの工程では、このようにして形成されたＨｆＮ膜４４にＳｉおよびＰをイオン注入し、前記ＨｆＮ膜４４に、これを後の熱処理によりＨｆとＳｉをほぼ等量含むＨｆＳｉＮＰ膜に変換するに十分なＳｉとＰを導入する。以下では、このようなＳｉとＰを導入されたＨｆＮ膜４４をＨｆＳｉＮＰ膜と記載する。
【００４５】
さらに図４Ｄの工程において、前記図４Ｃの構造上にＭｏＮ膜などの低抵抗膜４５が、前記素子領域４１Ａおよび４１Ｂを連続して覆うように、例えばスパッタ法あるいはＭＯＣＶＤ法により形成され、図４Ｅ工程において、前記ＭｏＮ膜４５上にアモルファスシリコンあるいはポリシリコンよりなるシリコン膜４６が、前記素子領域４１Ａおよび４１Ｂを連続して覆うように形成される。前記シリコン膜４６は、その下のＭｏＮなどにより処理装置の処理室や配管が汚染されるのを抑制するために設けられる。
【００４６】
次に図４Ｆの工程において、前記シリコン膜４６上に、前記素子領域４１ＡにおいてはレジストパターンＲ２Ａが、また素子領域４１ＢにおいてはレジストパターンＲ２Ｂが、それぞれ形成しようとしているｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのチャネル領域に対応して形成され、図４Ｇの工程において前記レジストパターンＲ２Ａ，Ｒ２Ｂをマスクに、前記シリコン層４６、ＭｏＮ低抵抗膜４５，ＨｆＳｉＮＰ膜４４、ＨｆＮ膜パターン４３Ｂ、および絶縁膜４２がパターニングされ、前記素子領域４１Ａでは、前記絶縁膜４２のパターニングにより形成されるゲート絶縁膜４２Ａ上に、前記ＨｆＳｉＮＰ膜パターン４４Ａ，低抵抗膜パターン４５Ａ，Ｓｉ膜パターン４６Ａを積層したゲート電極構造ＧＡが形成される。
【００４７】
同様に図４Ｇの工程では前記素子領域４１Ｂにおいて、前記絶縁膜４２のパターニングにより形成されるゲート絶縁膜４２Ｂ上に、前記ＨｆＳｉＮＰ膜パターン４４Ｂ，ＨｆＳｉＮＰ膜パターン４４Ｂ，低抵抗膜パターン４５Ｂ，Ｓｉ膜パターン４６Ｂを積層したゲート電極構造ＧＢが形成される。
【００４８】
図４Ｇの工程では、さらに前記ゲート電極構造ＧＡをマスクに、Ａｓ＋あるいはＰ＋のイオン注入が前記素子領域４１Ａに対して行われ、前記ｐ側ウェル２１ｐｗ中、前記ゲート電極構造ＧＡの第１および第２の側に、ｎ型のソースエクステンション領域４１ａおよびドレインエクステンション領域４１ｂが、それぞれ形成される。
【００４９】
同様に前記図４Ｇの工程では、前記ゲート電極構造ＧＢをマスクに、Ｂ＋のイオン注入が、前記素子領域４１Ｂに対して行われ、前記ｎ側ウェル４１ｎｗ中、前記ゲート電極構造ＧＢの第１および第２の側に、ｐ型のソースエクステンション領域４１ｃおよびドレインエクステンション領域４１ｄが、それぞれ形成される。
【００５０】
さらに図４Ｇの工程では、前記ゲート電極構造ＧＡおよびＧＢのそれぞれの側壁面に例えばＳｉＮよりなる側壁絶縁膜ＳＷが形成され、前記素子領域４１Ａにおいて前記ゲート電極構造ＧＡをマスクにＡｓ＋あるいはＰ＋のイオン注入を行うことにより、前記ｐ型ウェル４１ｐｗ中、前記側壁絶縁膜のそれぞれ外側に、ｎ型ソース拡散領域４１ｅおよびｎ型ドレイン拡散領域４１ｆが形成される。
【００５１】
同様に、前記素子領域４１Ｂにおいて前記ゲート電極構造ＧＢをマスクにＢ＋のイオン注入を行うことにより、前記ｎ型ウェル４１ｎｗ中、前記側壁絶縁膜のそれぞれ外側に、ｐ型ソース拡散領域４１ｇおよびｐ型ドレイン拡散領域４１ｈが形成される。
【００５２】
図４Ｈの構造は、さらに１０００℃で１秒間熱処理され、前記ソース／ドレインエクステンション領域４１ａ〜４１ｄ、およびソース／ドレイン拡散領域４１ｅ〜４１ｈにおいて、それぞれの不純物元素が活性化される。
【００５３】
同時に、前記ゲート電極構造ＧＡにおいて前記ゲート絶縁膜４２Ａと接し、実質的なゲート電極を構成する前記ＨｆＮＳｉＰ膜パターン４４Ａにおいても、先に図４Ａの工程で導入されたＮとＳｉとＰが活性化される。これにより、先に図１で説明したように、前記ＨｆＮＳｉＰ膜パターン４４Ａの仕事関数が変化し、前記ゲート電極構造ＧＢにおいてゲート絶縁膜４２Ｂと接し、実質的なゲート電極を構成するＨｆＮ膜パターン４３Ｂに対して、０．４４ｅＶの仕事関数差を実現することが可能となる。
【００５４】
さらに図４Ｈの工程において、前記図４Ｇの構造に対してサリサイドプロセスが実行され、前記シリコン膜パターン４６Ａ，４６Ｂおよびソース／ドレイン領域４１ｅ，４１ｆ，４１ｇ，４１ｈの表面に低抵抗シリサイド層４７が形成される。
【００５５】
このように、本願発明によれば、先にゲート電極パターンを形成することで安価に実行できるゲートファーストプロセスであるにもかかわらず、ゲート電極に金属化合物を使って、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタのゲート電極との間の仕事関数差を、前記ｎチャネルＭＯＳトランジスタのゲート電極パターン４４ＡにＳｉのみを導入し、Ｐを導入しなかった場合に比べて、さらに拡大することができ、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの閾値特性を、より近づけることが可能となる。
【００５６】
本実施形態において、前記ＨｆＳｉＮＰゲート電極パターン４４Ａは、膜中に含まれるＮの濃度を１×１０22ｃｍ-3以下とした場合、ＨｆとＳｉの総和に対するＳｉの割合（Ｓｉ／（Ｈｆ＋Ｓｉ））を、５原子％以上に設定した場合に、ゲート電極としての機能を維持しながら、その仕事関数を、Ｎ濃度、Ｓｉ濃度、およびＰ濃度により制御することが可能となる。
【００５７】
本実施形態では、先の図３Ａ〜３Ｉの実施形態に比べてマスクプロセスを減らすことができ、半導体装置の製造工程が簡素化される。
［第３の実施形態］
図５Ａ〜５Ｉは、本発明の第３の実施形態による半導体装置の製造工程を示す。
【００５８】
図５Ａを参照するに、ｐ型シリコン基板６１上には素子分離領域６１Ｉにより、ｎチャネルＭＯＳトランジスタの素子領域６１ＡとｐチャネルＭＯＳトランジスタの素子領域６１Ｂとが画成されており、前記素子領域６１Ａにはｐ型ウェル６１ｐｗが、前記素子領域６１Ｂにはｎ型ウェル６１ｎｗが形成されている。
【００５９】
前記シリコン基板６１の表面には、ＳｉＯＮ膜、あるいはＨｆＳｉＯＮ膜、ＨｆＳｉＯ4膜、ＨｆＯ2膜などの、いわゆるｌｏｗ−Ｋ膜よりなる絶縁膜６２が、１．２ｎｍ程度の膜厚に、ＭＯＣＶＤ法あるいはＡＬＤ法により形成されており、前記絶縁膜６２上には、ＨｆＮ膜６３が、ＭＯＣＶＤ法により形成される。あるいは、前記ＨｆＮ膜６３は、ＨｆＮターゲットを使ったスパッタ法、あるいはＨｆターゲットを使い、Ｎ雰囲気中で実行される反応性スパッタ法により形成することもできる。
【００６０】
このようにして形成されたＨｆＮ膜６３には、さらに窒素原子がイオン注入法により導入され、膜中のＮ濃度が１×１０22ｃｍ-3以上に設定される。
【００６１】
次に図６Ｂの工程において、前記ＨｆＮ膜６３上に前記素子領域６１Ｂを覆うようにレジストパターンＲ１を形成し、前記レジストパターンＲ１をマスクに前記ＨｆＮ膜６３を前記絶縁膜６２が露出するまでエッチングにより除去し、前記絶縁膜６２上に、前記素子領域６１Ｂを覆うＨｆＮ膜パターン６３Ｂを形成する。
【００６２】
さらに図５Ｃの工程において前記レジストパターンＲ１を除去した後、ＨｆＮ膜６４を前記ＨｆＮ膜６３と同様にＭＯＣＶＤ法あるいはスパッタ法により、前記ＨｆＮ膜６３の膜厚と略等しい膜厚で形成し、さらに図５Ｃの工程では、このようにして形成されたＨｆＮ膜６４にＳｉおよびＰをイオン注入し、前記ＨｆＮ膜６４に、これを後の熱処理によりＨｆとＳｉをほぼ等量含むＨｆＳｉＮＰ膜に変換するに十分なＳｉとＰを導入する。以下では、このようなＳｉとＰを導入されたＨｆＮ膜６４をＨｆＳｉＮＰ膜と記載する。
【００６３】
さらに図６Ｄの工程において、前記ＨｆＳｉＮＰ膜６４上に、前記素子領域６１Ａを覆うようにレジストパターンＲ２を形成し、さらに前記レジストパターンＲ２をマスクに、前記ＨｆＳｉＮＰ膜６４をその下のＨｆＮ膜パターン６３Ｂが露出するまでエッチングする。その結果、図５Ｅに示すように、前記素子領域６１Ａには、前記素子領域６１Ｂ上のＨｆＮ膜パターン６３Ｂと略等しい膜厚のＨｆＳｉＮＰ膜パターン６４Ａが形成される。
【００６４】
次に５Ｆの工程において、前記図５Ｅの構造上にアモルファスシリコンあるいはポリシリコンよりなるシリコン膜６６が、前記素子領域６１Ａおよび６１Ｂを連続して覆うように形成される。前記シリコン膜６６は、その下のＨｆＮ膜パターン６３ＢＮやＨｆＳｉＮＰ膜パターン６４Ａなどにより処理装置の処理室や配管が汚染されるのを抑制するために設けられる。
【００６５】
さらに図５Ｇの工程において、前記シリコン膜６６上に、前記素子領域６１ＡにおいてはレジストパターンＲ３Ａが、また素子領域６１ＢにおいてはレジストパターンＲ３Ｂが、それぞれ形成しようとしているｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのチャネル領域に対応して形成され、図５Ｈの工程において前記レジストパターンＲ３Ａ，Ｒ３Ｂをマスクに、前記シリコン層６６、ＨｆＳｉＮＰ膜パターン６４Ａ、ＨｆＮ膜パターン６３Ｂ、および絶縁膜６２がパターニングされ、前記素子領域６１Ａでは、前記絶縁膜６２のパターニングにより形成されるゲート絶縁膜６２Ａ上に、前記ＨｆＳｉＮＰ膜パターン６４ＡおよびＳｉ膜パターン６６Ａを積層したゲート電極構造ＧＡが形成される。
【００６６】
同様に図５Ｈの工程では前記素子領域６１Ｂにおいて、前記絶縁膜６２のパターニングにより形成されるゲート絶縁膜６２Ｂ上に、前記ＨｆＳｉＮＰ膜パターン６４ＢおよびＳｉ膜パターン６６Ｂを積層したゲート電極構造ＧＢが形成される。
【００６７】
図５Ｈの工程では、さらに前記ゲート電極構造ＧＡをマスクに、Ａｓ＋あるいはＰ＋のイオン注入が、前記素子領域６１Ａに対して行われ、前記ｐ側ウェル６１ｐｗ中、前記ゲート電極構造ＧＡの第１および第２の側に、ｎ型のソースエクステンション領域６１ａおよびドレインエクステンション領域６１ｂが、それぞれ形成される。
【００６８】
同様に前記図５Ｈの工程では、前記ゲート電極構造ＧＢをマスクに、Ｂ＋のイオン注入が、前記素子領域６１Ｂに対して行われ、前記ｎ側ウェル６１ｎｗ中、前記ゲート電極構造ＧＢの第１および第２の側に、ｐ型のソースエクステンション領域６１ｃおよびドレインエクステンション領域６１ｄが、それぞれ形成される。
【００６９】
さらに図５Ｈの工程では、前記ゲート電極構造ＧＡおよびＧＢのそれぞれの側壁面に例えばＳｉＮよりなる側壁絶縁膜ＳＷが形成され、前記素子領域６１Ａにおいて前記ゲート電極構造ＧＡをマスクにＡｓ＋あるいはＰ＋のイオン注入を行うことにより、前記ｐ型ウェル６１ｐｗ中、前記側壁絶縁膜のそれぞれ外側に、ｎ型ソース拡散領域６１ｅおよびｎ型ドレイン拡散領域６１ｆが形成される。
【００７０】
同様に、前記素子領域６１Ｂにおいて前記ゲート電極構造ＧＢをマスクにＢ＋のイオン注入を行うことにより、前記ｎ型ウェル６１ｎｗ中、前記側壁絶縁膜のそれぞれ外側に、ｐ型ソース拡散領域６１ｇおよびｐ型ドレイン拡散領域６１ｈが形成される。
【００７１】
図５Ｇの構造は、さらに１０００℃で１秒間熱処理され、前記ソース／ドレインエクステンション領域６１ａ〜６１ｄ、およびソース／ドレイン拡散領域６１ｅ〜６１ｈにおいて、それぞれの不純物元素が活性化される。
【００７２】
同時に、前記ゲート電極構造ＧＡにおいて前記ゲート絶縁膜６２Ａと接し、実質的なゲート電極を構成する前記ＨｆＮＳｉＰ膜パターン６４Ａにおいても、先に図５Ａの工程で導入されたＮとＳｉとＰが活性化される。これにより、先に図１で説明したように、前記ＨｆＮＳｉＰ膜パターン６４Ａの仕事関数が変化し、前記ゲート電極構造ＧＢにおいてゲート絶縁膜６２Ｂと接し、実質的なゲート電極を構成するＨｆＮ膜パターン６３Ｂに対して、０．４４ｅＶの仕事関数差を実現することが可能となる。
【００７３】
さらに図５Ｉの工程において、前記図５Ｈの構造に対してサリサイドプロセスが実行され、前記シリコン膜パターン６６Ａ，６６Ｂおよびソース／ドレイン領域６１ｅ，６１ｆ，６１ｇ，６１ｈの表面に低抵抗シリサイド層６７が形成される。
【００７４】
このように、本願発明によれば、先にゲート電極パターンを形成することで安価に実行できるゲートファーストプロセスであるにもかかわらず、ゲート電極に金属化合物を使って、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタのゲート電極との間の仕事関数差を、前記ｎチャネルＭＯＳトランジスタのゲート電極パターン６４ＡにＳｉのみを導入し、Ｐを導入しなかった場合に比べて、さらに拡大することができ、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの閾値特性を、より近づけることが可能となる。
【００７５】
本実施形態において、前記ＨｆＳｉＮＰゲート電極パターン６４Ａは、膜中に含まれるＮの濃度を１×１０22ｃｍ-3以下とした場合、ＨｆとＳｉの総和に対するＳｉの割合（Ｓｉ／（Ｈｆ＋Ｓｉ））を、５原子％以上に設定した場合に、ゲート電極としての機能を維持しながら、その仕事関数を、Ｎ濃度、Ｓｉ濃度、およびＰ濃度により制御することが可能となる。
【００７６】
本実施形態では、先の実施形態における低抵抗層２５あるいは４５が省略されるため、ゲート電極構造ＧＡ，ＧＢの高さを低減することができる。
【００７７】
なお、以上の実施形態では、前記nチャネルＭＯＳトランジスタのゲート電極パターンを、ＳｉおよびＰを含むＨｆＮとして説明を行ったが、本発明ではＨｆ以外にＺｒやＴａなどの高融点金属の窒化物を使うことができる。またＰ以外に、ＡｓやＳｂなどのＶ族元素を使うことが可能である。
【００７８】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【図面の簡単な説明】
【００７９】
【図１】本発明の原理を説明する図である。
【図２】本発明の原理を説明する別の図である。
【図３Ａ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その１）である。
【図３Ｂ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その２）である。
【図３Ｃ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その３）である。
【図３Ｄ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その４）である。
【図３Ｅ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その５）である。
【図３Ｆ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その６）である。
【図３Ｇ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その７）である。
【図３Ｈ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その８）である。
【図３Ｉ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その９）である。
【図４Ａ】本発明の第２の実施形態による半導体装置の製造工程を説明する図（その１）である。
【図４Ｂ】本発明の第２の実施形態による半導体装置の製造工程を説明する図（その２）である。
【図４Ｃ】本発明の第２の実施形態による半導体装置の製造工程を説明する図（その３）である。
【図４Ｄ】本発明の第２の実施形態による半導体装置の製造工程を説明する図（その４）である。
【図４Ｅ】本発明の第２の実施形態による半導体装置の製造工程を説明する図（その５）である。
【図４Ｆ】本発明の第２の実施形態による半導体装置の製造工程を説明する図（その６）である。
【図４Ｇ】本発明の第２の実施形態による半導体装置の製造工程を説明する図（その７）である。
【図４Ｈ】本発明の第２の実施形態による半導体装置の製造工程を説明する図（その８）である。
【図５Ａ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その１）である。
【図５Ｂ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その２）である。
【図５Ｃ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その３）である。
【図５Ｄ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その４）である。
【図５Ｅ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その５）である。
【図５Ｆ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その６）である。
【図５Ｇ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その７）である。
【図５Ｈ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その８）である。
【図５Ｉ】本発明の第３の実施形態による半導体装置の製造工程を説明する図（その９）である。
【符号の説明】
【００８０】
１ 基板
２ 絶縁膜
３ 電極
２１，４１，６１ シリコン基板
２１Ａ，４１Ａ，６１Ａ ｎチャネルＭＯＳトランジスタ素子領域
２１Ｂ，４１Ｂ，６１Ｂ ｐチャネルＭＯＳトランジスタ素子領域
２１Ｉ，４１Ｉ，６１Ｉ 素子分離領域
２１ａ〜２１ｈ 拡散領域
２２ 絶縁膜
２２Ａ，２２Ｂ，４２Ａ，４２Ｂ，６２Ａ，６２Ｂ ゲート絶縁膜
２３、４３，６３ ＨｆＮ膜
２３Ｂ，４３Ｂ，６３Ｂ ＨｆＮゲート電極パターン
２４，４４，６４ ＨｆＳｉＮＰ膜
２４Ａ，４４Ａ，６４Ａ ＨｆＳｉＮＰゲート電極パターン
２５，４５ ＭｏＮ膜
２５Ａ，２５Ｂ，４５Ａ，４５Ｂ ＭｏＮ低抵抗パターン
２６，４６，６６ シリコン膜
２６Ａ，２６Ｂ，４６Ａ，４６Ｂ，６６Ａ，６６Ｂ シリコンパターン
２７，４７，６７ シリサイド膜
ＧＡ，ＧＢ ゲート電極構造
ＳＷ 側壁絶縁膜
【特許請求の範囲】
【請求項１】
ｐ型シリコン活性領域上にゲート絶縁膜を介して形成された導電性金属窒化物よりなるゲート電極パターンと、
前記ｐ型シリコン活性領域中、前記ゲート電極パターンの一方および他方の側にそれぞれ形成されたｎ型のソースおよびドレイン領域と、
を含むｎチャネルＭＯＳトランジスタであって、
前記導電性金属窒化物は、ＳｉおよびＶ族元素を含むことを特徴とするｎチャネルＭＯＳトランジスタ。
【請求項２】
前記導電性金属窒化物は、Ｈｆ，Ｚｒ，Ｔａのいずれかの窒化物であることを特徴とする請求項１記載のｎチャネルＭＯＳトランジスタ。
【請求項３】
前記Ｖ族元素は、Ｐ，Ａｓ，Ｓｂのいずれかから選ばれることを特徴とする請求項または２記載のｎチャネルＭＯＳトランジスタ。
【請求項４】
ｐ型シリコン活性層上に導電性金属窒化物よりなるゲート電極パターンを、ゲート絶縁膜を介して形成する工程と、
前記ｐ型シリコン活性層中に、前記ゲート電極パターンをマスクに、ｎ型不純物元素をイオン注入法により導入する工程と、
前記ｎ型不純物元素を、熱処理により活性化し、前記ｎ型シリコン活性層中、前記ゲート電極パターンの一方および他方の側に、ｎ型のソースおよびドレイン領域を形成する工程と、を含むｎチャネルＭＯＳトランジスタの製造方法であって、
前記導電性金属窒化物は、ＳｉおよびＶ族元素を含むことを特徴とするｎチャネルＭＯＳトランジスタの製造方法。
【請求項５】
前記導電性金属窒化物は、Ｈｆ，Ｚｒ，Ｔａのいずれかの窒化物であることを特徴とする請求項４記載のｎチャネルＭＯＳトランジスタの製造方法。
【請求項６】
前記Ｖ族元素は、Ｐ，Ａｓ，Ｓｂのいずれかから選ばれることを特徴とする請求項４または５記載のｎチャネルＭＯＳトランジスタの製造方法。
【請求項７】
ｐ型シリコン活性領域とｎ型シリコン活性領域とを備えた基板と、
前記ｐ型シリコン活性領域上に形成されたｎチャネルＭＯＳトランジスタと、
前記ｎ型シリコン活性領域上に形成されたｐチャネルＭＯＳトランジスタと、
を含み、
前記ｎチャネルＭＯＳトランジスタは、
前記ｐ型シリコン活性領域上に第１のゲート絶縁膜を介して形成された第１の組成の導電性窒化物よりなる第１のゲート電極パターンと、前記第１のゲート電極パターン上に形成された第１のシリサイド膜とよりなる第１の積層ゲート構造と、
前記ｐ型シリコン活性領域中、前記第１の積層ゲート構造の一方および他方の側にそれぞれ形成された、ｎ型のソースおよびドレイン領域と、を含み、
前記ｐチャネルＭＯＳトランジスタは、
前記ｎ型シリコン活性領域上に第２のゲート絶縁膜を介して形成された第２の組成の導電性窒化物よりなる第２のゲート電極パターンと、前記第２のゲート電極パターン上に形成された第２のシリサイド膜とよりなる第２の積層ゲート構造と、
前記ｎ型シリコン活性領域中、前記第２の積層ゲート構造の一方および他方の側にそれぞれ形成された、ｐ型のソースおよびドレイン領域と、を含み、
前記第１の組成の導電性窒化物は、さらにＳｉとＶ族元素とを含み、
前記第２の組成の導電性窒化物は、ＳｉとＶ族元素を、いずれも含まないことを特徴とする半導体装置。
【請求項１】
ｐ型シリコン活性領域上にゲート絶縁膜を介して形成された導電性金属窒化物よりなるゲート電極パターンと、
前記ｐ型シリコン活性領域中、前記ゲート電極パターンの一方および他方の側にそれぞれ形成されたｎ型のソースおよびドレイン領域と、
を含むｎチャネルＭＯＳトランジスタであって、
前記導電性金属窒化物は、ＳｉおよびＶ族元素を含むことを特徴とするｎチャネルＭＯＳトランジスタ。
【請求項２】
前記導電性金属窒化物は、Ｈｆ，Ｚｒ，Ｔａのいずれかの窒化物であることを特徴とする請求項１記載のｎチャネルＭＯＳトランジスタ。
【請求項３】
前記Ｖ族元素は、Ｐ，Ａｓ，Ｓｂのいずれかから選ばれることを特徴とする請求項または２記載のｎチャネルＭＯＳトランジスタ。
【請求項４】
ｐ型シリコン活性層上に導電性金属窒化物よりなるゲート電極パターンを、ゲート絶縁膜を介して形成する工程と、
前記ｐ型シリコン活性層中に、前記ゲート電極パターンをマスクに、ｎ型不純物元素をイオン注入法により導入する工程と、
前記ｎ型不純物元素を、熱処理により活性化し、前記ｎ型シリコン活性層中、前記ゲート電極パターンの一方および他方の側に、ｎ型のソースおよびドレイン領域を形成する工程と、を含むｎチャネルＭＯＳトランジスタの製造方法であって、
前記導電性金属窒化物は、ＳｉおよびＶ族元素を含むことを特徴とするｎチャネルＭＯＳトランジスタの製造方法。
【請求項５】
前記導電性金属窒化物は、Ｈｆ，Ｚｒ，Ｔａのいずれかの窒化物であることを特徴とする請求項４記載のｎチャネルＭＯＳトランジスタの製造方法。
【請求項６】
前記Ｖ族元素は、Ｐ，Ａｓ，Ｓｂのいずれかから選ばれることを特徴とする請求項４または５記載のｎチャネルＭＯＳトランジスタの製造方法。
【請求項７】
ｐ型シリコン活性領域とｎ型シリコン活性領域とを備えた基板と、
前記ｐ型シリコン活性領域上に形成されたｎチャネルＭＯＳトランジスタと、
前記ｎ型シリコン活性領域上に形成されたｐチャネルＭＯＳトランジスタと、
を含み、
前記ｎチャネルＭＯＳトランジスタは、
前記ｐ型シリコン活性領域上に第１のゲート絶縁膜を介して形成された第１の組成の導電性窒化物よりなる第１のゲート電極パターンと、前記第１のゲート電極パターン上に形成された第１のシリサイド膜とよりなる第１の積層ゲート構造と、
前記ｐ型シリコン活性領域中、前記第１の積層ゲート構造の一方および他方の側にそれぞれ形成された、ｎ型のソースおよびドレイン領域と、を含み、
前記ｐチャネルＭＯＳトランジスタは、
前記ｎ型シリコン活性領域上に第２のゲート絶縁膜を介して形成された第２の組成の導電性窒化物よりなる第２のゲート電極パターンと、前記第２のゲート電極パターン上に形成された第２のシリサイド膜とよりなる第２の積層ゲート構造と、
前記ｎ型シリコン活性領域中、前記第２の積層ゲート構造の一方および他方の側にそれぞれ形成された、ｐ型のソースおよびドレイン領域と、を含み、
前記第１の組成の導電性窒化物は、さらにＳｉとＶ族元素とを含み、
前記第２の組成の導電性窒化物は、ＳｉとＶ族元素を、いずれも含まないことを特徴とする半導体装置。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図５Ｉ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図５Ｉ】
【公開番号】特開２００９−９４２２７（Ｐ２００９−９４２２７Ａ）
【公開日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願番号】特願２００７−２６２３３９（Ｐ２００７−２６２３３９）
【出願日】平成１９年１０月５日（２００７．１０．５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願日】平成１９年１０月５日（２００７．１０．５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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