【課題】リセスの下部に形成され不純物の注入量が異なる複数の領域を備える電界緩和層（リサーフ層）を備える半導体装置において、製造工程数の増加を抑えつつ、ディッシングの発生を防止する。
【解決手段】半導体装置は、半導体素子の外周領域であるＰウェル２の外縁部に形成されたＰ型のリサーフ層１０を備える。リサーフ層１０は、Ｐ型不純物が第１面密度で注入された第１リサーフ領域１１と、第１リサーフ領域１１の外側に配設され、Ｐ型不純物が第１面密度よりも小さい第２面密度で注入された第２リサーフ領域１２と、第２リサーフ領域１２の外側に配設され、Ｐ型不純物が第２面密度よりも小さい第３面密度で注入された第３リサーフ領域１３とを含む。このうち第１リサーフ領域１１および第３リサーフ領域１３は、半導体層の上面に形成されたリセス１１ｒ，１３ｒの下に形成される。 （もっと読む）

【課題】装置面積を増大させることなく、保護素子を有する半導体装置を提供する。
【解決手段】Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００と、第１Ｐ型層２００の一部上には、ゲート絶縁膜４２０およびゲート電極４４０とが設けられている。第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。基板内には、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部（たとえばＮ型ＧａＮ層５２０）が、ソース領域３４０および第１Ｎ型層１００と接するように設けられている。また、ドレイン電極６００は、ドレイン領域３２０および第１Ｐ型層２００と接するように設けられている。 （もっと読む）

【課題】ノーマリオフ型、すなわちエンハンスメント型トランジスタであるIII族窒化物ＨＥＭＴを提供する。
【解決手段】エンハンスメント型高電子移動度トランジスタ（ＨＥＭＴ）４００はIII−Ｖ族半導体４１２上に位置するIII−Ｖ族バリア層４１４を含むヘテロ接合４１６、およびIII−Ｖ族バリア層４１４上に形成され、Ｐ型III−Ｖ族ゲート層４５２を含むゲート構造４６２を具える。Ｐ型III−Ｖ族ゲート層４５２によりゲート構造４６２下での２次元電子ガス（２ＤＥＧ）の発生を防ぐ。エンハンスメント型ＨＥＭＴ４００を製造する方法は、基板４０２を設け、基板４０２にIII−Ｖ族半導体４１２を形成し、III−Ｖ族半導体４１２上にIII−Ｖ族バリア層４１４を形成し、III−Ｖ族バリア層４１４上にＰ型III−Ｖ族ゲート層４５２を含むゲート構造４６２を形成する。 （もっと読む）

【課題】窒化物半導体装置の、ソース・ドレイン間のオン抵抗を低減する。
【解決手段】ソース・ドレイン間を走行する窒化物半導体層と下地となる窒化物半導体層の間に、両窒化物半導体層より電子親和力が大きく、下地となる窒化物半導体よりも格子定数の大きい材料を形成する。その結果、ゲート電圧の印加によりゲート絶縁膜の下方に形成されるチャネルと、ゲート部以外で形成される二次元電子ガスを、深さ方向において近づけることができ、オン抵抗の低減が可能となる。 （もっと読む）

【課題】絶縁破壊耐性に優れた化合物半導体積層構造を備えて基板の絶縁破壊の十分な抑止を実現し、ピンチオフ状態とする際にもリーク電流が極めて少ない信頼性の高い化合物半導体装置を実現する。
【解決手段】Ｓｉ基板１上に形成された化合物半導体積層構造２は、その厚みが１０μｍ以下であって、ＡｌＮからなる厚い第１のバッファ層を有しており、ＩＩＩ族元素（Ｇａ，Ａｌ）の総原子数のうち、Ａｌ原子の比率が５０％以上とされ、換言すれば、Ｖ族元素のＮとの化学結合（Ｇａ−Ｎ，Ａｌ−Ｎ）の総数のうち、Ａｌ−Ｎが５０％以上とされる。 （もっと読む）

【課題】 ノーマリーオフ型高電子移動度トランジスタを提供する。
【解決手段】 ノーマリーオフ型トランジスタは、ＩＩＩ−Ｖ半導体材料の第１の領域、第１の領域上のＩＩＩ−Ｖ半導体材料の第２の領域、第２の領域上のＩＩＩ−Ｖ半導体材料の第３の領域、および第３の領域の少なくとも１つの側壁に隣接するゲート電極を含む。第１の領域はトランジスタのチャネルを提供する。第２の領域は第１の領域のバンドギャップより大きなバンドギャップを有し、チャネル内に２Ｄ電子ガス（２ＤＥＧ）を引き起こす。第２の領域は第１の領域と第３の領域との間に挿入される。第３の領域は、トランジスタのゲートを提供し、トランジスタが正の閾値電圧を有するようにチャネル内の２ＤＥＧを空乏化するのに十分な厚さを有する。 （もっと読む）

【課題】 本発明の目的は、半導体装置単体で負電源を必要とせずにスイッチングが可能な素子を提供することである。
【解決手段】 この発明の半導体装置は、ノーマリオンFETと、一方の電極を前記FETのゲートに、他方の電極を入力端子に電気的に接続されたキャパシタと、アノード電極が前記FETのゲートに、カソード電極が前記FETのソースに電気的に接続されたダイオードと、を前記FETと同一チップ上に形成したことを特徴としており、さらに、前記キャパシタが、前記FETのゲート引き出し電極上に誘電体などの絶縁膜を形成し、形成した前記絶縁膜に金属膜を形成することにより形成されたことが好ましい。 （もっと読む）

【課題】ウルツ鉱型結晶構造の半導体を用いた電界効果トランジスタで、電極との接触抵抗を高くすることなく、バンドギャップエネルギーのより大きな半導体から障壁層が構成できるようにする。
【解決手段】ゲート電極１０４を挟んで各々離間して障壁層１０３の上に接して形成された２つの電流トンネル層１０５と、各々の電流トンネル層１０５の上に形成された２つのキャップ層１０６とを備える。電流トンネル層１０５の分極電荷は、障壁層１０３の分極電荷よりも大きい。 （もっと読む）

【課題】第１および第２のチャネル材料をそれぞれ有する第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴを含むハイブリッドＭＯＳＦＥＴデバイスの製造方法を提供する。
【解決手段】ＩＩＩ−Ｖオン絶縁体スタックは、続いて第１基板に接続される第２基板の上に形成される。ＩＩＩ−Ｖ層１０３および絶縁体層は第１領域から選択的に除去されて、これにより第１基板の半導体層が露出する。第１ＭＯＳＦＥＴの第１ゲートスタック１０９は第１領域の露出した半導体層上に形成される。第２ＭＯＳＦＥＴの第２ゲートスタック１０９’は第２領域のＩＩＩ−Ｖ層の上に形成される。 （もっと読む）

【課題】オン抵抗が低く、かつ、Ｖｔｈ（閾値電圧）が高い窒化物半導体装置の提供。
【解決手段】アクセプタになるアクセプタ元素を含み、窒化物半導体で形成されたバックバリア層１０６と、バックバリア層１０６上に窒化物半導体で形成されたチャネル層１０８と、チャネル層１０８の上方に、チャネル層よりバンドギャップが大きい窒化物半導体で形成された電子供給層１１２と、チャネル層１０８と電気的に接続された第１主電極１１６、１１８と、チャネル層１０８の上方に形成された制御電極１２０と、を備え、バックバリア層１０６は、制御電極１２０の下側の領域の少なくとも一部に、アクセプタの濃度がバックバリア層の他の一部の領域より高い高アクセプタ領域１２６を有する窒化物半導体装置１００。 （もっと読む）

【課題】ゲート電極のドレイン端の電界を緩和し、ゲート絶縁膜の破損を低減する。
【解決手段】窒化物半導体で形成されたチャネル層１０８と、チャネル層１０８の上方に、チャネル層よりバンドギャップエネルギーが大きい窒化物半導体で形成された電子供給層１１２と、チャネル層１０８の上方に形成されたソース電極１１６およびドレイン電極１１８と、チャネル層１０８の上方に形成されたゲート電極１２０と、チャネル層１０８の上方に形成され、チャネル層１０８からホールを引き抜くホール引抜部１２６と、ゲート電極１２０およびホール引抜部１２６を、電気的に接続する接続部１２４と、を備える電界効果型トランジスタ１００。 （もっと読む）

【課題】 ゲート電極が可動な電界効果型トランジスタを提供する。
【解決手段】 半導体層と、前記半導体層内に少なくとも２つの活性領域と、前記活性領域に接するソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の半導体層の上に絶縁層とゲート電極とを有する電界効果型トランジスタであって、
前記電界効果型トランジスタは前記ゲート電極および前記絶縁層の間に配置される、分子を吸着するための吸着部位を有し、
前記ゲート電極を駆動するための駆動手段を有することを特徴とする電界効果型トランジスタ。 （もっと読む）

【課題】 半導体装置を高耐圧化する技術を提供することを目的とする。
【解決手段】 半導体装置１００は、ｐ型の埋込み層２６と、ｐ型埋込み層２６上に設けられており、ヘテロ接合面３が構成されている窒化物半導体のヘテロ接合層３２を備えている。ｐ型埋込み層２６は、ソース電極１０側からドレイン電極２側に向けて厚みが減少する厚み減少部２４を有している。厚み減少部２４では、ソース電極１０側の減少開始点１４からドレイン電極２側の減少終了点１６までの長さ２４ｂが、減少開始点１４における厚み２４ａよりも長い。 （もっと読む）

【課題】二重金属ゲートを有する構造体において金属膜の仕事関数を調整する為の改善した方法および半導体素子を提供する。
【解決手段】半導体素子は単一金属膜に対し、ＮＭＯＳにおいてはフッ素、ＰＭＯＳにおいては炭素をそれぞれ選択的にドーピングすることによって形成される二重仕事関数の金属ゲート電極１０８’、１０９’を有する。 （もっと読む）

【課題】半導体基板の転移を防止しつつ、絶縁膜の埋め込み性を確保するとともに、エッチング耐性を向上させる。
【解決手段】シリコン含有無機ポリマー膜８にアルカリ金属元素またはアルカリ土類金属元素を含有させ、塗布法などの方法にてトレンチ６内に埋め込まれるようにしてシリコン含有無機ポリマー膜８をライナー膜７上に形成し、水蒸気を含む雰囲気中でシリコン含有無機ポリマー膜８の酸化処理を行うことにより、シリコン含有無機ポリマー膜８をシリコン酸化膜９に変化させる。 （もっと読む）

【課題】ＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成し、ドレイン電極と該ソース電極との間にフローティングガードリングを設けることによって、ノーマリ−オフで動作する半導体素子を提供する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ショットキー接合されたソース電極６０と、ドレイン電極５０とソース電極６０との間で窒化物半導体層３０にショットキー接合されたフローティングガードリング７５と、ドレイン電極５０とソース電極６０との間及びソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、誘電層４０上に形成され、一部が、誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】オン抵抗が低く、かつ、耐圧が高いノーマリーオフの半導体装置を提供する。
【解決手段】基板１０２の上方に形成された、ＩＩＩ−Ｖ族化合物半導体からなるバックバリア層１０６と、バックバリア層１０６上に形成され、バックバリア層よりバンドギャップエネルギーが小さいＩＩＩ−Ｖ族化合物半導体からなるチャネル層と１０８、チャネル層１０８にオーミック接続された第１の電極１１６，１１８と、チャネル層の上方に形成された第２の電極１２０と、を備え、バックバリア層１０６は第２の電極１２０の下方に設けられ、かつ、第２の電極１２０の下方から第１の電極の１１６，１１８下方まで連続して設けられていない半導体装置を提供する。 （もっと読む）

【課題】歪みチャネルを用いた場合のリーク電流を低減することができ、不良の発生を抑制して歩留まりの向上をはかる。
【解決手段】電界効果トランジスタであって、半導体基板１０上に垂直に形成され、且つ第１の領域が第２の領域よりも高く形成された半導体フィン３１と、第１の領域の両側面にゲート絶縁膜４０を介して設けられたゲート電極５０と、第２の領域に第１の領域の上端よりも低い位置まで設けられた、合金半導体からなるソース・ドレイン下地層６３，７３と、下地層６３，７３上に第１の領域の上部を挟むように設けられた、下地層６３，７３とは格子定数の異なるソース・ドレイン領域６０，７０とを備えている。チャネル領域には応力が付与され、下地層６３，７３は、空乏層が収まる厚さよりも厚く、熱平衡状態で結晶にミスフィット転位が導入される熱平衡臨界膜厚よりも薄く形成されている。 （もっと読む）

【課題】高耐圧及び高電流の動作が可能な半導体素子及びその製造方法を提案する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャンネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０の方向に突出した多数のパターン化された突起６１を備え、内部に窒化物半導体層３０にオーミック接合されるオーミックパターン６５を含むソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上に、且つ、パターン化された突起６１を含んでソース電極６０上の少なくとも一部に亘って形成された誘電層４０と、一部が、誘電層４０を間に置いてソース電極６０のパターン化された突起６１部分及びドレイン方向のエッジ部分の上部に形成されたゲート電極７０と、を含んでなる。 （もっと読む）

【課題】半導体素子、例えばＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフまたはエンハンスメントモード動作する半導体素子及び製造方法を提供する。
【解決手段】基板１０上に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、該窒化物半導体層３０にオミック接合されたドレイン電極５０と、該ドレイン電極５０と離間して配設され、該窒化物半導体層３０にショットキー接合されたソース電極６０と、該ドレイン電極５０と該ソース電極６０との間の窒化物半導体層３０上及び該ソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、該ドレイン電極５０と離間して誘電層４０上に配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成されたゲート電極７０とを含む。 （もっと読む）