【課題】
幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。一部の構造及び方法は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。一部の構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得る。
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【課題】フィン型電界効果トランジスタを提供する。
【解決手段】本発明は、フィン型電界効果トランジスタの分離構造に関する。フィン型電界効果トランジスタの例は、主表面からなる基板と、基板の主表面から突出する複数のフィン構造と、フィン構造の間に位置する複数の分離構造と、からなる。各フィン構造は、変化位置により分けられる上部分と下部分からなり、この変化位置は、フィン構造の側壁と基板の主表面の角度８５度のところにあり、上部分は、この基板の主表面と実質上、垂直な側壁、及び、第一幅を有する頂面を有し、下部分は、上部分の両側のテーパ型側壁、及び、第一幅より大きい第二幅を有する底部を有する。複数の分離構造は、それぞれ、基板の主表面から、変化位置上の点に延伸する。 （もっと読む）

【課題】 高性能の半導体構造およびかかる構造を製造する方法を提供する。
【解決手段】 半導体構造は、半導体基板１２の上面１４上に位置する、例えばＦＥＴのような少なくとも１つのゲート・スタック１８を含む。構造は更に、少なくとも１つのゲート・スタックのチャネル４０上にひずみを誘発する第１のエピタキシ半導体材料３４を含む。第１のエピタキシ半導体材料は、少なくとも１つのゲート・スタックの対向側に存在する基板内の１対のくぼみ領域２８の実質的に内部で少なくとも１つのゲート・スタックの設置場所に位置する。くぼみ領域の各々において第１のエピタキシ半導体材料の上面内に拡散拡張領域３８が位置する。構造は更に、拡散拡張領域の上面上に位置する第２のエピタキシ半導体材料３６を含む。第２のエピタキシ半導体材料は、第１のエピタキシ半導体材料よりも高いドーパント濃度を有する。 （もっと読む）

【課題】スループットを高く維持しつつリーク電流を抑制してリーク特性も高く維持することが可能な成膜方法を提供する。
【解決手段】被処理体の表面とゲート電極との間に介在されるゲート絶縁層を形成する成膜方法において、シリコンを含む界面膜を所定の温度で形成する界面膜形成工程Ｓ１と、被処理体を冷却する冷却工程Ｓ２と、冷却された被処理体に対して界面膜形成工程の所定の温度より低い温度でゲート絶縁膜を形成するゲート絶縁膜形成工程Ｓ３とを有する。 （もっと読む）

方法および装置はトランジスタを製造するために提供される。トランジスタが、半導体材料１０４、１０６、１０８、１１０上に配置されたゲートスタック１４２、１４４、１４６を備える。ゲートスタックが、半導体材料上に堆積される酸化物層１２６、堆積された酸化物層上に配置された酸素拡散バリア層１２８、酸素拡散バリア層上に配置された高誘電率の誘電体層１３４、および高誘電率の誘電体層上に配置された酸素ゲッター導電性層１３８を備える。酸素拡散バリア層が、堆積された酸化物層から酸素ゲッター導電性層への酸素の拡散を防止する。
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【課題】 非対称的なソース及びドレイン領域を有する構造を提供する。
【解決手段】 本発明の方法は、少なくとも１つの半導体チャネル領域を有する基板と、半導体チャネル領域を覆うように基板の上面に設けられたゲート誘電体層と、ゲート誘電体層上のゲート導電体とを有する構造を形成する。非対称的な側壁スペーサがゲート導電体の側壁に配置され、そして非対称的なソース及びドレイン領域が半導体チャネル領域に隣接して基板内に配置される。ソース及びドレイン領域の一方は、他方よりもゲート導電体の中心に近づけられる。ソース及びドレイン領域は、半導体チャネル領域に物理的な応力を与える材料で構成される。 （もっと読む）

【課題】高集積度化でき、電気射特性を維持しながら、低コスト化できる電界効果トランジスタの製造方法を実現する。
【解決手段】誘電性絶縁部層２’によって被覆されているバルクシリコンウエハ基板１’上に島状の各活性エリア１０を互いに隣り合うようにそれぞれ設定する。バルクシリコンウエハ基板１’の表面上において、各活性エリア１０を電界効果トランジスタの本体領域をフィン部３、５の形状で突出するように露出させて形成するために、誘電性絶縁部層２’を厚さ方向にエッチバックして絶縁体層２を形成する。上記本体領域に、チャネル領域部、上記チャネル領域部上のゲート誘電体８、ゲート誘電体８上のゲート電極４、および、ゲート電極４の自己整合マスクにより、チャネル領域部とは反対の伝導性型である不純物原子のドープによりソース領域部５およびドレイン領域部３を形成する。 （もっと読む）

【課題】ＥＯＴを小さく保ちつつ、より高い実効仕事関数を有する半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０１のｎ型活性領域１０３の上に形成された第１のゲート絶縁膜１０７と、第１のゲート絶縁膜１０７の上に形成された第１のゲート電極１１１とを有している。第１のゲート絶縁膜１０７は、ハフニウム及びアルミニウムを含み、且つ中央部において上部及び下部よりもアルミニウムの濃度が高い。第１のゲート電極１１１はチタンを含む。 （もっと読む）

【課題】オン抵抗が低いＩＩＩ族窒化物系電界効果トランジスタおよびその製造方法を提供する。
【解決手段】本発明のＩＩＩ族窒化物系電界効果トランジスタは、下地半導体層と、下地半導体層上に第１窒化物半導体層、第２窒化物半導体層、および第３窒化物半導体層が順次積層された窒化物半導体積層体と、ソース電極およびドレイン電極と、第２窒化物半導体層および第３窒化物半導体層が形成されていない領域であるリセス領域と、リセス領域の内面および窒化物半導体積層体の上面に形成された絶縁膜と、絶縁膜上に形成されたゲート電極とを含み、絶縁膜に接する第１窒化物半導体層の上面と、第２窒化物半導体層に接する第１窒化物半導体層の上面とに段差がないことを特徴とする。 （もっと読む）

【課題】レジスト残渣に起因するリーク電流の増大を生じさせることがなく、微細パターンの形成が可能であり、電極のエッジ部分の絶縁膜が薄くなることに起因するリーク電流の増大を抑制することが可能な電磁気素子の製造方法を提供すること。
【解決手段】基板上に、１２(Ｃａ_xＳｒ_1-x)Ｏ・７Ａｌ₂Ｏ₃（０≦ｘ≦１）を含む絶縁膜を形成する絶縁膜形成工程と、絶縁膜の上にアンモニウム塩アルカリ溶液を含む現像液で現像可能な第１フォトレジストを塗布し、第１フォトマスクパターンに応じて第１フォトレジストを露光する第１フォトレジストパターン形成工程と、第１フォトレジストをアンモニウム塩アルカリ溶液を含む現像液に接触させ、第１フォトレジストの可溶部分の溶解と同時に、絶縁膜をエッチングする現像・エッチング工程とを備えた電磁気素子の製造方法。 （もっと読む）

【課題】 半導体トランジスタの垂直フィン構造及びその製造方法を提供する。
【解決手段】 半導体トランジスタの垂直フィン構造であって、半導体基板、この半導体基板の上部のフィン層、及びこのフィン層を覆うキャッピング層を含み、半導体基板は、IV族半導体材料を含み、フィン層は、IV族半導体材料を含み、キャッピング層は、III−V族半導体化合物を含み、フィン層は、半導体トランジスタのチャネルとなり、キャッピング層は、フィン層に歪みを加え、チャネルを通過する移動度を向上させる垂直フィン構造。 （もっと読む）

【課題】ゲート電極７作製後にチャネル部１２を作製する縦型ＭＩＳＦＥＴの製造方法において、ゲート絶縁膜１０に損傷を与えたり移動度を劣化させたりすることなく、孔底面に形成された絶縁膜や、自然酸化膜を除去する。
【解決手段】単結晶半導体基板１または単結晶半導体層に形成された不純物領域８の上に、第一絶縁層４、５と、ゲート電極層７と、第二絶縁層５、４と、をこの順に積層した積層体を形成し、前記積層体に不純物領域８が露出する孔を形成し、少なくとも前記孔の側壁に露出しているゲート電極層７、および、前記孔の底面に露出している不純物領域８の上に絶縁膜１０を形成し、ゲート電極層７の露出部分の上に形成された絶縁膜１０の上に半導体膜を重ねて形成し、不純物領域８の上に形成された絶縁膜を除去し、孔の底面に露出している不純物領域８に接し、孔底面から孔の開口部までつながる半導体部を形成する半導体装置の製造方法を提供する。 （もっと読む）

【課題】パッシベーション層を備え、改善した性能を持つデバイスを実現できるＩＩＩ−Ｖ族加工基板およびその製造方法を提供する。
【解決手段】ＩＩＩ−Ｖ族加工基板の製造方法は、＜１１０＞または＜１１１＞の結晶方位を持つ第１のＩＩＩ−Ｖ化合物からなる上側層（２）を備えたベース基板（Ｉ）を用意すること、第２のＩＩＩ−Ｖ化合物からなるバッファ層（３）を少なくとも形成することを含んだ、中間層（ＩＩ）を形成することであって、中間層（ＩＩ）は、ベース基板の上側層（２）の上に位置し、これと接触するようにすること、ＩＶ族半導体材料からなる擬似格子整合パッシベーション層（４）を成長させることであって、擬似格子整合パッシベーション層は、中間層（ＩＩ）の上に位置し、これと接触するようにすることを含む。 （もっと読む）

【課題】トランジスタ特性を向上させる。
【解決手段】ＳＴＩ１０９と、ＳＴＩ１０９によって互いに分離されたｐ型ウェル１０２及びｎ型ウェル１０３と、ｐ型ウェル１０２及びｎ型ウェル１０３上に形成されたＳｉＧｅ膜１０８とを有するＳｉ基板１０１を用意する工程と、ｎ型ウェル１０３上に位置するＳｉＧｅ膜１０８をＳｉＯ_２膜１１６で被覆する工程と、ＳｉＯ_２膜１１６をマスクとして酸化処理を行うことによりｐ型ウェル１０２上に形成されたＳｉＧｅ膜１０８を酸化し、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７を形成する工程（（ｃ））と、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７を除去する工程（（ｄ））と、を行い、半導体装置を製造する。 （もっと読む）

【課題】トレンチ構造の歪み導入要素によりに歪み導入されたチャネルを持つＭＯＳトランジスタのリーク電流を改善する。
【解決手段】ＭＯＳトランジスタ１０６のチャネル領域１０８に、第１トレンチ構造５５ａ、第２トレンチ構造５５ｂによる歪み導入要素だけでなく、別の歪み導入要素として、ＭＯＳトランジスタ１０６表面上にコンフォーマルに設けられた窒化シリコンキャップ層１３０を設ける。別の態様では、チャネル領域１０８内の歪みは、ガス種、例えば水素、酸素、ヘリウムまたは別の希ガスをゲート１１０またはチャネル領域１０８の下の領域内に注入することによって導入される。 （もっと読む）

【課題】リーク電流を増大させることなく薄膜化が可能であり、素子を微細化することができ、しかも、界面準位に起因する動作の不安定化を生じるおそれが少ない電磁気素子用絶縁膜、及び、このような電磁気素子用絶縁膜を用いた電界効果素子を提供すること。
【解決手段】１２(Ｃａ_xＳｒ_1-x)Ｏ・７Ａｌ₂Ｏ₃（０≦ｘ≦１）で表される組成を有し、アモルファス構造を備えた電磁気素子用絶縁膜。半導体Ａと、半導体Ａ上に形成されたソース電極Ｓ及びドレイン電極Ｄと、ソース電極Ｓ−ドレイン電極Ｄ間の通電方向に対して垂直方向に電界を印加するためのゲート電極Ｇと、半導体Ａとゲート電極Ｇとの間に形成されたゲート絶縁膜Ｂとを備えた電界効果素子１０。ゲート絶縁膜Ｂは、本発明に係る電磁気素子用絶縁膜からなる。 （もっと読む）

【課題】ＣＭＯＳ集積過程での高温処理の後であっても一定の閾値電圧を維持する高ｋゲート誘電体の提供。
【解決手段】高ｋゲート誘電体３０と、下部金属層４０、捕捉金属層５０、および上部金属層６０を含む金属ゲート構造とのスタックを提供する。該捕捉金属層は、次の２つの基準、１）Ｓｉ＋２／ｙＭ_ｘＯ_ｙ→２ｘ／ｙＭ＋ＳｉＯ_２の反応によるギブス自由エネルギの変化が正である金属（Ｍ）であること、２）酸化物形成に対する酸素原子あたりのギブス自由エネルギが、下部金属層の金属および上部金属層の金属より大きな負である金属であること、を満たす。これらの基準を満たす捕捉金属層は、酸素原子がゲート電極を通って高ｋゲート誘電体に向け拡散するときに該酸素原子を捕捉する。さらに、該捕捉金属層は、高ｋゲート誘電体の下の酸化ケイ素界面層の厚さを遠隔から低減する。この結果、ゲート誘電体全体の等価酸化膜厚（ＥＯＴ）の変動が抑制される。 （もっと読む）

【課題】良質な半導体−酸化物界面を有する電界効果トランジスタおよびその製造方法を提供する。
【解決手段】電界効果トランジスタ１００は、半導体基板１０１と、半導体基板１０１上に形成されたチャネル層１０２と、チャネル層１０２上に形成された電子供給層１０３と、電子供給層１０３内に形成され、Ｐｔを含む半導体層１０６と、半導体層１０６上に形成され、ゲート絶縁膜として機能するペロブスカイト型酸化物層１０７と、ペロブスカイト型酸化物層１０７上に形成されたゲート電極１０８とを備える。 （もっと読む）

【課題】 フィン電界効果トランジスタ（FinFET）とその形成方法を提供する。
【解決手段】 半導体基板、前記半導体基板上の絶縁領域、及び前記半導体基板上に位置し、前記絶縁領域間の間隙に少なくとも一部を有し、第１III-V族化合物半導体材料を含むエピタキシー領域を含み、前記エピタキシー領域は、そこと前記半導体基板が第１格子不整合を有する下部分、及び前記下部分上に位置し、そこと前記半導体基板が前記第１格子不整合と異なる第２格子不整合を有する上部分を更に含む集積回路構造。 （もっと読む）

【課題】素子分離構造の面積を増大させることなく、素子分離構造の表面の後退量を低減させる。
【解決手段】半導体基板１１の表面よりも低い位置に埋め込み絶縁層１２を埋め込み、埋め込み絶縁層１２と材料の異なるキャップ絶縁層１３を半導体基板１１と埋め込み絶縁層１２と間の段差１２ａの肩の部分にかからないようにして埋め込み絶縁層１２上に形成する。 （もっと読む）