III−V族加工基板の製造方法およびそのIII−V族加工基板
【課題】パッシベーション層を備え、改善した性能を持つデバイスを実現できるIII−V族加工基板およびその製造方法を提供する。
【解決手段】III−V族加工基板の製造方法は、<110>または<111>の結晶方位を持つ第1のIII−V化合物からなる上側層(2)を備えたベース基板(I)を用意すること、第2のIII−V化合物からなるバッファ層(3)を少なくとも形成することを含んだ、中間層(II)を形成することであって、中間層(II)は、ベース基板の上側層(2)の上に位置し、これと接触するようにすること、IV族半導体材料からなる擬似格子整合パッシベーション層(4)を成長させることであって、擬似格子整合パッシベーション層は、中間層(II)の上に位置し、これと接触するようにすることを含む。
【解決手段】III−V族加工基板の製造方法は、<110>または<111>の結晶方位を持つ第1のIII−V化合物からなる上側層(2)を備えたベース基板(I)を用意すること、第2のIII−V化合物からなるバッファ層(3)を少なくとも形成することを含んだ、中間層(II)を形成することであって、中間層(II)は、ベース基板の上側層(2)の上に位置し、これと接触するようにすること、IV族半導体材料からなる擬似格子整合パッシベーション層(4)を成長させることであって、擬似格子整合パッシベーション層は、中間層(II)の上に位置し、これと接触するようにすることを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、III−V族加工基板およびその製造方法に関する。
【背景技術】
【0002】
相補型金属酸化膜半導体(CMOS)デバイスのさらに小さな寸法への急速なスケーリングが、現在、マイクロエレクトロニクス産業を牽引しており、トランジスタの設計において大きな変化をもたらしている。特に、SiO2絶縁層を、より高い誘電率を持つゲート酸化物で置き換えること、および金属電極を導入することは、挑戦的な課題である。次の技術的ノードの要求を満たすには、シリコンチャネルは、もうすぐ代替の半導体で置き換えることになるであろう。
【0003】
これらの高い電子移動度に起因して、例えば、GaAs,InGaAs,InAsなどのIII−V化合物は、トランジスタチャネルでの活性材料として、Siと置換する理想的な候補である。
【0004】
しかしながら、III−V材料の有効な電気的パッシベーションは、機能的なMOSデバイスの発展を阻害する未解決問題のままである。実際、III−V/酸化物の界面は、バンドギャップ内での高密度の欠陥状態によって影響を受け、これはフェルミ準位をピン止めし、デバイスの貧弱な電気的性能の原因となる。種々の表面処理、例えば、硫黄化合物を用いた表面パッシベーションなど、および水素または窒素プラズマを用いた表面クリーニングが、表面フェルミ準位ピンニングを低減するために適用されている。
【0005】
特許出願US6159834Aは、III−V基板の上部にGaGdOx酸化物をエピタキシャル成長させることを開示する。GaGdOx酸化物は、III−V基板の表面再構成を安定化させ、これにより界面応力を最小化し、ピン止めされないフェルミ準位をもたらす。しかしながら、この方法は、集積のオプションを特定のGaGdOxの使用に限定するものであり、これは著しい漏洩を示すことがある。論文(De Souza et al., Appl. Phys. Letters 92 153508 (2008))に記載された代替の方法は、アモルファスシリコン層をIII−V基板(GaAs)の上部に堆積させるものである。しかしながら、この手法は、基板内に誘起される応力および、界面でのフェルミ準位ピンニングを支配する電子計数(electron-counting)を制御していない。
【発明の概要】
【発明が解決しようとする課題】
【0006】
従って、III−V基板を有効にパッシベーション処理し、改善した性能を持つデバイスをもたらす方法を見つけることが望まれている。
【課題を解決するための手段】
【0007】
本発明の第1態様は、請求項1に記述したような方法を提供する。他の態様は、請求項11の基板を提供する。他の態様は、請求項16に記述したような基板の使用を提供する。他の態様は、請求項17に記述したような基板の使用を提供する。
【0008】
任意の追加の特徴を態様の何れかに追加でき、こうした追加の特徴の幾つかは従属請求項に記述している。当業者にとって明らかなように、これらの態様の任意の組合せが追加でき、これらの任意の1つまたは組合せが放棄できる。他の利点は、特に他の先行技術に対して当業者にとって明らかになるであろう。本発明の請求項から逸脱することなく、多くの変形および変更が可能である。従って、本発明の形態は例示に過ぎず、本発明の範囲を限定することを意図していないと明白に理解すべきである。
【図面の簡単な説明】
【0009】
本発明がどのように実施されるかを、添付図面を参照しつつ例として説明する。
【0010】
【図1a】Al2O3誘電体層およびPt電極を持つp−GaAs(001)基板の上に規定されたキャパシタ構造について、25℃でのCV測定を表す。
【図1b】Al2O3誘電体層およびPt電極を持つp−GaAs(001)基板の上に規定されたキャパシタ構造について、150℃でのCV測定を表す。
【図2】GaAs単位セルを表すものであり、異なる結晶学的方向及び結晶学的面を示している。
【図3a】GaAs(001)再構成表面の平面図を示す。
【図3b】GaAs(001)再構成表面の断面図を示す。
【図3c】GaAs(001)再構成表面の断面図を示すもので、As二量体(As-dimer)の存在および溝を示し(左側)、GaAs(001)表面上にエピタキシャル成長したゲルマニウム層、そしてGeO2へのゲルマニウム酸化を示す(右側)。
【図4a】GaAs(110)表面の平面図を示す。
【図4b】GaAs(110)表面の断面図を示す。
【図4c】GaAs(110)表面上にエピタキシャル成長したGe(110)パッシベーション層を示す。
【図5a】GaAsとGeの界面におけるバンドアライメントを概略的に示す。
【図5b】In0.5Ga0.5AsとGeの界面におけるバンドアライメントを概略的に示す。
【図6】開示の加工(engineered)基板を概略的に示す(III)。
【図7】開示の代替加工基板を概略的に示す(III’)。
【図8】開示の加工基板の上に位置する誘電体層(7)を概略的に示す(III,III’)。
【発明を実施するための形態】
【0011】
本発明について、特定の実施形態に関して一定の図面を参照しつつ説明するが、本発明はこれらに限定されず、請求項によってのみ限定される。記載した図面は、概略的に過ぎず、非限定的なものである。図面において、要素の幾つかのサイズは、説明目的のため誇張したり、スケールどおりに描いていないことがある。本説明および請求項において用語「備える(comprising)」を用いる場合、それは他の要素またはステップを排除していない。単数名詞を参照する際に、不定冠詞または定冠詞、例えば、"a", "an", "the"を用いる場合、他に特別に言及していない限り、これは該名詞の複数形を含む。
【0012】
請求項で用いられる用語「備える(comprising)」は、それ以降に列挙される手段に限定されると解釈すべきではなく、それは他の要素またはステップを排除していない。このように、「手段A,Bを備えるデバイス」という表現の範囲は、構成要素A,Bのみからなるデバイスに限定すべきではない。それは、本発明に関して、デバイスの関連した構成要素だけがA,Bであることを意味する。
【0013】
さらに、説明および請求項における用語「第1」「第2」「第3」等は、類似の要素を区別するために使用しており、必ずしも順次的または時系列の順番を記述していない。こうして用いた用語は、適切な状況下で交換可能であり、ここで説明する本発明の実施形態は、ここで説明したり図示したものとは他の順序で動作可能であると理解すべきである。
【0014】
さらに、説明および請求項における用語「上部(top)」「下部(bottom)」「上に(over)」「下に(unde)」等は、説明目的のために使用しており、必ずしも相対的な位置を記述していない。こうして用いた用語は、適切な状況下で交換可能であり、ここで説明する本発明の実施形態は、ここで説明したり図示したものとは他の向きで動作可能であると理解すべきである。
【0015】
本開示の種々の実施形態は、III−V族加工(engineered)基板の製造方法およびそのIII−V族加工基板を記述している。
【0016】
本開示の目的は、進歩した電子デバイス、例えば、金属−酸化物−半導体電界効果トランジスタ(MOSFET)、高電子移動度トランジスタ(HEMT)、トンネル電界効果トランジスタ(TFET)、オプトエレクトロニクスデバイス、または種々の用途を持つ他のデバイス等を生産するために使用可能なIII−V族加工基板の製造方法を記述することである。
【0017】
本開示の他の目的は、酸化物−加工基板の界面の有効な電気的パッシベーションを示すIII−V族加工基板を記述することである。III−V族加工基板は、優れた性能を備えたデバイスを生産するために使用できる。
【0018】
III−V/酸化物の界面は、バンドギャップ内での高密度の欠陥状態によって影響を受け、これはフェルミ準位をピン止めし、デバイスの貧弱な電気的性能の原因となる。このことは、p−GaAs(001)基板上に堆積したAl2O3誘電体層に関して、図1aと図1bに示したCV測定によって説明される。室温での結果は、かなり小さな周波数分散(図1a)を示しているが、大きな周波数分散が150℃で測定されており(図1b)、中間ギャップでの欠陥の存在を裏付けている。
【0019】
問題の一部は、誘電体の堆積の際、下地となるIII−V層内に蓄積される応力に由来するであろう。誘電体膜の成長の際、一連の界面欠陥が発生し、基板のフェルミ準位をピン止めする。
【0020】
GaAs,InPなどの化合物半導体は、ダイヤモンドと類似した結晶構造を有する。しかしながら、格子は、2つの異なるタイプの原子を含む。各原子は、他のタイプの原子との4つの共有結合を有する。この構造は、閃亜鉛鉱結晶(ZnS)にちなんで、閃亜鉛鉱型格子と称される。
【0021】
GaAsは、強い共有結合性の原子間結合を有するが、ガリウム原子からヒ素へ少量の電子電荷移動があり、材料はごく僅かにイオン性と考えることができる。実際、各Ga原子およびAs原子は、3個の価電子と5個の価電子をそれぞれ有する。その結果、各Gaサイトは、ヒ素原子と共に生成される結合当たり0.75電子で寄与し、一方、ヒ素原子は、Ga原子との結合当たり1.25電子を供給する。その結果、Ga−As結合の生成時に移動する電子電荷は整数であり、結合は共有結合である。
【0022】
図2は、GaAsの結晶学的単位セル、および主要な結晶学的方向と面を概略的に示している。ガリウム原子は白丸で示し、ヒ素原子は黒丸で示す。GaAs(001)は、世界中で電子デバイスの大部分を生産するための開始表面である。実験的な成長条件では、この表面のいろいろな再構成(reconstruction)は、化学量論の関数として報告されている。
【0023】
最低エネルギーの再構成、よって、As終端面について最も起こりうる構造は、図3a(平面図)および図3b(断面図)に示すβ(2×4)再構成である。表面の周期性が溝と平行な方向で2倍であり(バルク周期性と比較して)、溝と垂直な方向で4倍であり、これは(2×4)再構成として知られている。
【0024】
β(2×4)GaAs(001)再構成表面の主な特徴は、第2層のGa原子の上に位置する上側層のAs二量体(dimer)からなるブロックによって分離された、平行な列の溝である。As二量体および溝は、図3c(左側)でも示している。
【0025】
ゲルマニウムは、原理的にはGaAsパッシベーションに適切な材料である。GeおよびGaAsの格子パラメータは、完全な整合を示すためである(GeおよびGaAsは共に、5.65オングストローム[10−10m]の格子定数を有する)。しかしながら、薄いゲルマニウム層を、例えば、β(2×4)GaAs(001)表面の上に成長させると、GeとGaAsの間に生ずる電子計数(electron-counting)の不整合に起因して、フェルミ準位をピン止めする。
【0026】
実際、Geは4個の価電子(4つの結合)を有するため、形成される結合当たり1個の電子を提供することによって、その原子価殻を共有する。その結果、Ge(1|e|)−As(1.25|e|)の形成は、0.25|e|の過剰をもたらし、「n型」ドーピングの挙動と等価な、伝導帯でのフェルミ準位シフトをもたらす。Ge|1|−Ga(0.75|e|)結合は、「p型」ドーピングの挙動と等価な、価電子帯でのフェルミ準位シフトをもたらす。
【0027】
GaAs(001)表面に成長したゲルマニウム層の制御酸化は、界面状態密度を低減すべきである。しかしながら、図3c(右側)に示すように、β(2×4)GaAs(001)溝での未酸化ゲルマニウムの存在に起因して、フェルミ準位は、ピン止めされたままである。
【0028】
本開示の種々の実施形態は、GeまたはSiなどのIV族元素半導体材料を、<110>もしくは<111>の結晶方位または他の任意の結晶方位を有するIII−V基板の上部にエピタキシャル成長させることを記述しており、III−V基板の上側表面にIII族元素およびV族元素の交互(均一)分布をもたらすであろう。これによりV族元素が、III−V基板にパッシベーション処理(passivate)を施す。
【0029】
III族元素およびV族元素の交互(均一)分布を持つ結晶学的面の例は、(110)面(点線、図2)、(111)面(灰色、図2)、そして、これらの全ての結晶学的等価面(−1 −1 0)面、(220)面、(011)面、(0 −1 −1)面、(−1 −1 −1)面、(222)面などである。結晶学的等価面は、対称変換によって得られる面であり、方位軸の任意の選択に依存する。本説明において、結晶学的面およびその全ての等価面は、括弧<>で示しており、例えば、<110>または<111>の結晶方位と呼ばれる。
【0030】
これに対して不均一な分布は、専らIII族元素(例えば、Ga,Gaリッチ表面)またはV族元素(例えば、As,Asリッチ表面)からなる上側表面を有する。不均一分布の例は、図2に示す立方構造の面である結晶学的面(001),(010),(100)、および全てのこれらの結晶学的等価面、例えば、(0 0 −1),(0 −1 0)または(−1 0 0)である。
【0031】
図4aと図4bは、GaAs(110)表面の平面図および断面図を概略的に示す。GaAs(110)は、III族元素およびV族元素の均一な(交互)分布を備えた安定した表面であり、再構成を示していない。本開示のように、<110>または<111>の結晶方位を持つIII−V基板を選択することによって、幾つかの利点がある。
【0032】
第1に、電子計数(electron-counting)の不整合は、V族元素からなるパッシベーション層の基礎となる<110>および<111>の結晶方位では存在しない。基板の上側表面でのIII族元素およびV族元素の交互分布は、電子計数不整合をV族元素とバランスさせ、よってピン止めされない界面をもたらす。
【0033】
図4cは、GaAs<110>基板上にエピタキシャル成長したGe<110>層を示す。上側表面での均一な数のGa原子およびAs原子は、電子計数の観点から表面を「中性」にする。
【0034】
第2に、<110>または<111>の結晶方位を持つIII−V基板の表面は、より円滑であり、これは、続く誘電体膜(酸化物)堆積の際、表面応力のより良好な制御を意味する。
【0035】
本開示の第1態様において、加工基板(III,III’)の製造方法が開示されている。該方法は、下記ステップを含む。
・<110>または<111>の結晶方位を持つ第1のIII−V化合物からなる上側層(2)を備えたベース基板(I)を用意すること。
・第2のIII−V化合物からなるバッファ層(3)を少なくとも形成することを含んだ、中間層(II,II’)を形成すること。中間層(II,II’)は、ベース基板の上側層(2)の上に位置し、これと接触している。
・その後、IV族半導体材料からなる擬似格子整合(pseudomorphic)のパッシベーション層(4)を成長させること。擬似格子整合パッシベーション層は、中間層(II,II’)の上に位置し、これと接触している。
【0036】
本説明において、括弧付き参照符号は、本開示の図6〜図8を参照する。
【0037】
本開示の方法によれば、パッシベーション層は、数個の単原子層(monolayer)の厚さを有するIV族元素の薄いエピタキシャル膜である。この層は擬似格子整合であり、これは直下の層/基板と格子整合していることを意味しており、臨界厚さ未満の厚さを有する。パッシベーション層は、誘電体層を形成する次の処理ステップの際、III−V下地層に向かう酸素拡散を防止するのに充分な厚さである。
【0038】
格子整合した層(例えば、基板上のパッシベーション層)を形成するのに必要な歪みは、基板の格子定数に対して、その層を弾性的に「伸張」または「圧縮」する必要性から由来している。しかし、この歪みは、格子整合した層の厚さを制限する。格子整合した層が厚くなるほど、歪みは増加する。「臨界厚さ」では、歪みエネルギーが何よりも重要であり、欠陥が生成されて、格子整合を破壊する。
【0039】
好都合には、該実施形態は、次の処理ステップにおいて、パッシベーション層の部分酸化を少なくとも含み、その後、形成した酸化物の部分エッチングを少なくとも含む。結果として、IV族元素−酸化物層を上側に有し、現在のCMOS技術と完全に互換性のあるパッシベーション処理された基板または加工基板が得られ、これにより更なる標準的な集積を可能にする。
【0040】
次の処理ステップにおいて、パッシベーション/加工基板の上部に、誘電体材料の層が例えば、原子層成長法(ALD)、化学気相成長法(CVD)、分子線エピタキシー(MBE)等によって形成される。誘電体材料は、SiO2(kSiO2〜4.2)より高い誘電率kを有する、高誘電率(high-k)誘電体材料とすることができ、これはトランジスタ構造でのゲート絶縁膜として機能し得る。
【0041】
本開示の加工基板を電界効果トランジスタ(FET)を製造するために使用する実施形態において、直下層のIII−V化合物の電子バンドギャップを基準として、パッシベーション層のIV族元素の価電子帯および伝導帯の位置決めは、デバイスの良好な動作を少なくとも部分的に決定する。この位置決めは、界面でのバンドギャップ・アライメントと呼ぶことにする。
【0042】
本開示は、適切な厚さのパッシベーション層を選択することによって、及び/又は、パッシベーション層の下に位置するバッファ層の組成を変更することによって、パッシベーション処理された界面でのバンドギャップ・アライメント制御についてさらに説明している。
【0043】
Ge基板上にSiの薄いエピタキシャル層が形成されている場合、シリコンの伝導帯および価電子帯の位置は、Si層の厚さに影響される。より詳細には、Si伝導帯は、Si膜厚の増加とともに、Geバンドギャップ内で徐々にシフトし、10個のSi単原子層ではバルク値に収束する。
【0044】
同様に、III−V化合物からなる基板上に、IV族元素からなるパッシベーション層が形成されている場合、IV族元素の伝導帯は、パッシベーション層の厚さの関数としてIII−V化合物バンドギャップ内で徐々にシフトするようになる。
【0045】
実施形態は、層厚に伴う伝導帯シフトを考慮して、IV族元素からなる擬似格子整合パッシベーション層について最適な厚さを選択することを開示している。
【0046】
本開示の種々の実施形態は、第2のIII−V化合物からなるバッファ層(3)の上に位置し、これと接触する擬似格子整合のIV族パッシベーション層(4)を形成することを記述しており、バッファ層は、<111>または<110>の結晶方位を持つ第1のIII−V化合物からなる上側層(2)を有するIII−Vベース基板(I)の上に形成されている。代替として、バッファ層(3)は、III−Vベース基板(I)の上側層(2)を変更することによって、例えば、<111>または<110>の結晶方位を持つ第1のIII−V化合物を変更し、同じ結晶方位を持つ第2のIII−V化合物を得ることによって形成することができる。
【0047】
第2のIII−V化合物からなるバッファ層は、<111>または<110>の結晶方位を持つ第1のIII−V化合物からなる上側層(2)を有するIII−Vベース基板(I)の上にエピタキシャル成長される。従って、第2のIII−V化合物は、<111>または<110>の結晶方位を有するようになる。
【0048】
本開示の別の実施形態において、ベース基板(I)の上に位置するバッファ層(3)は、電界効果トランジスタ(FET)のチャネルとして機能し得る。これらの実施形態では、第2のIII−V化合物は、そのバンドギャップがIV族元素の伝導帯および価電子帯の一方と重ならないように選択される。
【0049】
第2のIII−V化合物は、そのバンドギャップが、パッシベーション層でのIV族元素の電子状態から自由であるように選択される。IV族元素の伝導帯および価電子帯の両方が、第2のIII−V化合物のバンドギャップの外側に位置するからである。
【0050】
第1態様の特定の実施形態において、第2のIII−V化合物はInGaAsである。InGaAs層は、<110>または<111>の結晶方位を持つGaAsからなる上側層を有するベース基板の上に位置している。InGaAs層は、Geパッシベーション層の下に位置する。InGaAsは、下地のGaAs層と同じ結晶方位を有するようになる。
【0051】
図5bは、図5aに示すGaAsとGeのバンドアライメントと比較して、InGaAsとGeのバンドアライメントを示す。
【0052】
パッシベーション層(4)は、中間層(II,II’)である中間下地層と格子整合している。中間層が、第2のIII−V化合物からなるバッファ層(3)で構成される実施形態では、パッシベーション層(4)は、第2のIII−V化合物材料と格子整合している。
【0053】
第1態様の実施形態は、第2のIII−V化合物材料が、IV族半導体材料の伝導帯または価電子帯の一方と重ならない電子バンドギャップを有するように選択する方法を開示している。
【0054】
好都合には、第2のIII−V化合物材料からなるバッファ層は、電界効果トランジスタ(FET)のチャネル層として機能するのに適している。
【0055】
特定の実施形態において、第2のIII−V化合物材料は、第1のIII−V化合物材料と同じ化学組成を有することができる。
【0056】
第1態様の別の実施形態は、中間層(II’)を形成することが下記ステップを含む方法を開示している。
・ベース基板(I)の上側層(2)の上に位置し、これと接触しており、かつ、バッファ層(3)の下に位置し、これと接触する第3のIII−V化合物からなる追加のバッファ層(5)を形成すること。
・バッファ層(3)の上に位置し、これと接触しており、かつ、擬似格子整合パッシベーション層(4)の下に位置し、これと接触する第4のIII−V化合物からなるバリア層(6)を形成すること。
【0057】
代替として、第2のIII−V化合物からなるバッファ層(3)は、高電子移動度トランジスタ(HEMT)でのチャネル層として機能するのに適している。さらに、同じ実施形態において、第3のIII−V化合物からなる追加のバッファ層(5)は、HEMTのバッファ層として機能するのに適しており、第4のIII−V化合物からなるバリア層(6)は、HEMTのバリア層として機能するのに適している。
【0058】
中間層(II’)が複数の層を含む実施形態において、上側の層が第4のIII−V化合物材料からなるバリア層(6)であり、パッシベーション層(4)は、第4のIII−V化合物材料と接触して格子整合している。
【0059】
種々の実施形態において、第2のIII−V化合物、第3のIII−V化合物および第4のIII−V化合物は、化学気相成長法(CVD)、有機金属化学気相成長法(MOCVD)、または分子線エピタキシー(MBE)等の超高真空技術(UHV)を用いて、エピタキシャル成長される。
【0060】
本開示の幾つかの実施形態において、第1のIII−V化合物、第2のIII−V化合物、第3のIII−V化合物または第4のIII−V化合物の少なくとも1つは、ドーパントを含む。
【0061】
特定の実施形態において、第3のIII−V化合物および第4のIII−V化合物は、同じ化学組成を有することができる。
【0062】
典型的には、Siがn型III−V半導体材料を形成するドーパントとして用いられ、Beがp型III−V半導体材料を形成するドーパントとして用いられる。
【0063】
種々の実施形態は、Si,Ge,Snおよびこれらの混合物からなるグループから選択されるIV族半導体材料を開示している。擬似格子整合のIV族元素層は、化学気相成長法(CVD)、または分子線エピタキシー(MBE)等の超高真空技術(UHV)を用いて、エピタキシャル成長される。
【0064】
好ましくは、IV族半導体材料は、良好な結晶品質を有する結晶性Geである。特定の実施形態では、擬似格子整合Ge層が、超高真空(UHV)チャンバ内で分子線エピタキシーによって、300℃〜350℃の成長温度、0.3nm/minの成長レートでエピタキシャル成長される。
【0065】
本開示の種々の実施形態は、Ga,In,Alからなるグループから選択されたIII族元素、およびP,As,Sbからなるグループから選択されたV族元素を少なくとも含む第1のIII−V化合物を記述している。
【0066】
本開示の別の実施形態は、GaAsを含む第2のIII−V化合物を記述している。より好ましくは、第2のIII−V化合物は、InxGa(1−x)As(0<x<1)を含む。
【0067】
本開示の実施形態は、InxAl(1−x)As(0<x<1)を含む第3のIII−V化合物を記述している。
【0068】
本開示の別の実施形態は、InxAl(1−x)As(0<x<1)を含む第4のIII−V化合物を記述している。
【0069】
ベース基板(I)は、例えば、Si,Geまたはこれらの混合物などの半導体材料または半導体材料の積層体(stack)からなる基板(1)を含む。代替として、基板は、シリコン・オン・インシュレータ(SOI)、ゲルマニウム・オン・インシュレータ(GOI)、石英、ガラス、またはマイクロ電子デバイスと互換性のある他の材料を含んでもよい。
【0070】
本開示の方法は、図8に示すように、開示の加工基板(III,III’)の上に位置する誘電体層(7)を形成することをさらに含んでもよい。前記誘電体層を形成する際、必要に応じて、パッシベーション層(4)の部分酸化ステップが先行する。誘電体層(7)は、SiO2(kSiO2〜4.2)より高い誘電率kを有する、高誘電率(high-k)誘電体材料とすることができる。高誘電率(high-k)誘電体材料は、Al2O3,HfO2,HfSiOx,HfSiON,DyOx,DyScOx,ZrOxまたはこれらの組合せを含んでもよい。
【0071】
本開示の第2態様において、下記構成を備えた、電子デバイス用の加工基板(III,III’)が開示されている。
・<110>または<111>の結晶方位を持つ第1のIII−V化合物からなる上側層(2)を備えたベース基板(I)。
・第2のIII−V化合物からなるバッファ層(3)を少なくとも含む中間層(II,II’)。中間層(II,II’)は、ベース基板の上側層(2)の上に位置し、これと接触している。
・さらに、IV族半導体材料からなる擬似格子整合パッシベーション層(4)。擬似格子整合パッシベーション層は、中間層(II,II’)の上に位置し、これと接触している。
【0072】
本開示の第2態様の実施形態において、第2のIII−V化合物は、IV族半導体材料の伝導帯または価電子帯の一方と重ならない電子バンドギャップを有するように選択される。
【0073】
好都合には、第2のIII−V化合物からなるバッファ層は、電界効果トランジスタ(FET)のチャネルとして機能し得る。
【0074】
第2態様の特定の実施形態において、第1のIII−V化合物はInPであり、第2のIII−V化合物はInxGa(1−x)As(x>0.5)であり、IV族半導体材料はGeである。
【0075】
第2態様の実施形態は、下記構成を備えるIII−V族加工基板(III’)を開示している。
・ベース基板(I)の上側層(2)の上に位置し、これと接触しており、かつ、バッファ層(3)の下に位置し、これと接触する第3のIII−V化合物からなる追加のバッファ層(5)。
・バッファ層(3)の上に位置し、これと接触しており、かつ、擬似格子整合パッシベーション層(4)の下に位置し、これと接触する第4のIII−V化合物からなるバリア層(6)。
【0076】
代替として、第2のIII−V化合物からなるバッファ層(3)は、高電子移動度トランジスタ(HEMT)のチャネル層として機能する。これらの実施形態において、第3のIII−V化合物からなる追加のバッファ層(5)は、HEMTのバッファ層として機能し、第4のIII−V化合物からなるバリア層(6)は、HEMTのバリア層として機能する。
【0077】
第2態様の特定の実施形態において、第1のIII−V化合物はInPであり、第2のIII−V化合物はInxGa(1−x)As(0<x<1)であり、第3および第4のIII−V化合物はInxAl(1−x)As(0<x<1)であり、IV族半導体材料はGeである。
【0078】
本開示の加工基板は、半導体デバイス製造のいろいろな領域で使用可能である。基板は、GaAs,InGaAs,InAlAs,Geと関連して説明しているが、文章で他の箇所で説明したように、本開示の利益が他の半導体材料及び/又は基板に適用可能であることは当業者にとって明らかであろう。
【0079】
開示した方法は、MOSFETデバイス、HEMTデバイス、TFETデバイス、レーザダイオードなどのオプトエレクトロニクスデバイス、または改善した性能を持つIII−V族加工基板を使用できる任意の他のデバイス等を製造するために適切に応用可能である。
【0080】
他の変形例は、請求項の範囲内で想定できる。
【技術分野】
【0001】
本発明は、III−V族加工基板およびその製造方法に関する。
【背景技術】
【0002】
相補型金属酸化膜半導体(CMOS)デバイスのさらに小さな寸法への急速なスケーリングが、現在、マイクロエレクトロニクス産業を牽引しており、トランジスタの設計において大きな変化をもたらしている。特に、SiO2絶縁層を、より高い誘電率を持つゲート酸化物で置き換えること、および金属電極を導入することは、挑戦的な課題である。次の技術的ノードの要求を満たすには、シリコンチャネルは、もうすぐ代替の半導体で置き換えることになるであろう。
【0003】
これらの高い電子移動度に起因して、例えば、GaAs,InGaAs,InAsなどのIII−V化合物は、トランジスタチャネルでの活性材料として、Siと置換する理想的な候補である。
【0004】
しかしながら、III−V材料の有効な電気的パッシベーションは、機能的なMOSデバイスの発展を阻害する未解決問題のままである。実際、III−V/酸化物の界面は、バンドギャップ内での高密度の欠陥状態によって影響を受け、これはフェルミ準位をピン止めし、デバイスの貧弱な電気的性能の原因となる。種々の表面処理、例えば、硫黄化合物を用いた表面パッシベーションなど、および水素または窒素プラズマを用いた表面クリーニングが、表面フェルミ準位ピンニングを低減するために適用されている。
【0005】
特許出願US6159834Aは、III−V基板の上部にGaGdOx酸化物をエピタキシャル成長させることを開示する。GaGdOx酸化物は、III−V基板の表面再構成を安定化させ、これにより界面応力を最小化し、ピン止めされないフェルミ準位をもたらす。しかしながら、この方法は、集積のオプションを特定のGaGdOxの使用に限定するものであり、これは著しい漏洩を示すことがある。論文(De Souza et al., Appl. Phys. Letters 92 153508 (2008))に記載された代替の方法は、アモルファスシリコン層をIII−V基板(GaAs)の上部に堆積させるものである。しかしながら、この手法は、基板内に誘起される応力および、界面でのフェルミ準位ピンニングを支配する電子計数(electron-counting)を制御していない。
【発明の概要】
【発明が解決しようとする課題】
【0006】
従って、III−V基板を有効にパッシベーション処理し、改善した性能を持つデバイスをもたらす方法を見つけることが望まれている。
【課題を解決するための手段】
【0007】
本発明の第1態様は、請求項1に記述したような方法を提供する。他の態様は、請求項11の基板を提供する。他の態様は、請求項16に記述したような基板の使用を提供する。他の態様は、請求項17に記述したような基板の使用を提供する。
【0008】
任意の追加の特徴を態様の何れかに追加でき、こうした追加の特徴の幾つかは従属請求項に記述している。当業者にとって明らかなように、これらの態様の任意の組合せが追加でき、これらの任意の1つまたは組合せが放棄できる。他の利点は、特に他の先行技術に対して当業者にとって明らかになるであろう。本発明の請求項から逸脱することなく、多くの変形および変更が可能である。従って、本発明の形態は例示に過ぎず、本発明の範囲を限定することを意図していないと明白に理解すべきである。
【図面の簡単な説明】
【0009】
本発明がどのように実施されるかを、添付図面を参照しつつ例として説明する。
【0010】
【図1a】Al2O3誘電体層およびPt電極を持つp−GaAs(001)基板の上に規定されたキャパシタ構造について、25℃でのCV測定を表す。
【図1b】Al2O3誘電体層およびPt電極を持つp−GaAs(001)基板の上に規定されたキャパシタ構造について、150℃でのCV測定を表す。
【図2】GaAs単位セルを表すものであり、異なる結晶学的方向及び結晶学的面を示している。
【図3a】GaAs(001)再構成表面の平面図を示す。
【図3b】GaAs(001)再構成表面の断面図を示す。
【図3c】GaAs(001)再構成表面の断面図を示すもので、As二量体(As-dimer)の存在および溝を示し(左側)、GaAs(001)表面上にエピタキシャル成長したゲルマニウム層、そしてGeO2へのゲルマニウム酸化を示す(右側)。
【図4a】GaAs(110)表面の平面図を示す。
【図4b】GaAs(110)表面の断面図を示す。
【図4c】GaAs(110)表面上にエピタキシャル成長したGe(110)パッシベーション層を示す。
【図5a】GaAsとGeの界面におけるバンドアライメントを概略的に示す。
【図5b】In0.5Ga0.5AsとGeの界面におけるバンドアライメントを概略的に示す。
【図6】開示の加工(engineered)基板を概略的に示す(III)。
【図7】開示の代替加工基板を概略的に示す(III’)。
【図8】開示の加工基板の上に位置する誘電体層(7)を概略的に示す(III,III’)。
【発明を実施するための形態】
【0011】
本発明について、特定の実施形態に関して一定の図面を参照しつつ説明するが、本発明はこれらに限定されず、請求項によってのみ限定される。記載した図面は、概略的に過ぎず、非限定的なものである。図面において、要素の幾つかのサイズは、説明目的のため誇張したり、スケールどおりに描いていないことがある。本説明および請求項において用語「備える(comprising)」を用いる場合、それは他の要素またはステップを排除していない。単数名詞を参照する際に、不定冠詞または定冠詞、例えば、"a", "an", "the"を用いる場合、他に特別に言及していない限り、これは該名詞の複数形を含む。
【0012】
請求項で用いられる用語「備える(comprising)」は、それ以降に列挙される手段に限定されると解釈すべきではなく、それは他の要素またはステップを排除していない。このように、「手段A,Bを備えるデバイス」という表現の範囲は、構成要素A,Bのみからなるデバイスに限定すべきではない。それは、本発明に関して、デバイスの関連した構成要素だけがA,Bであることを意味する。
【0013】
さらに、説明および請求項における用語「第1」「第2」「第3」等は、類似の要素を区別するために使用しており、必ずしも順次的または時系列の順番を記述していない。こうして用いた用語は、適切な状況下で交換可能であり、ここで説明する本発明の実施形態は、ここで説明したり図示したものとは他の順序で動作可能であると理解すべきである。
【0014】
さらに、説明および請求項における用語「上部(top)」「下部(bottom)」「上に(over)」「下に(unde)」等は、説明目的のために使用しており、必ずしも相対的な位置を記述していない。こうして用いた用語は、適切な状況下で交換可能であり、ここで説明する本発明の実施形態は、ここで説明したり図示したものとは他の向きで動作可能であると理解すべきである。
【0015】
本開示の種々の実施形態は、III−V族加工(engineered)基板の製造方法およびそのIII−V族加工基板を記述している。
【0016】
本開示の目的は、進歩した電子デバイス、例えば、金属−酸化物−半導体電界効果トランジスタ(MOSFET)、高電子移動度トランジスタ(HEMT)、トンネル電界効果トランジスタ(TFET)、オプトエレクトロニクスデバイス、または種々の用途を持つ他のデバイス等を生産するために使用可能なIII−V族加工基板の製造方法を記述することである。
【0017】
本開示の他の目的は、酸化物−加工基板の界面の有効な電気的パッシベーションを示すIII−V族加工基板を記述することである。III−V族加工基板は、優れた性能を備えたデバイスを生産するために使用できる。
【0018】
III−V/酸化物の界面は、バンドギャップ内での高密度の欠陥状態によって影響を受け、これはフェルミ準位をピン止めし、デバイスの貧弱な電気的性能の原因となる。このことは、p−GaAs(001)基板上に堆積したAl2O3誘電体層に関して、図1aと図1bに示したCV測定によって説明される。室温での結果は、かなり小さな周波数分散(図1a)を示しているが、大きな周波数分散が150℃で測定されており(図1b)、中間ギャップでの欠陥の存在を裏付けている。
【0019】
問題の一部は、誘電体の堆積の際、下地となるIII−V層内に蓄積される応力に由来するであろう。誘電体膜の成長の際、一連の界面欠陥が発生し、基板のフェルミ準位をピン止めする。
【0020】
GaAs,InPなどの化合物半導体は、ダイヤモンドと類似した結晶構造を有する。しかしながら、格子は、2つの異なるタイプの原子を含む。各原子は、他のタイプの原子との4つの共有結合を有する。この構造は、閃亜鉛鉱結晶(ZnS)にちなんで、閃亜鉛鉱型格子と称される。
【0021】
GaAsは、強い共有結合性の原子間結合を有するが、ガリウム原子からヒ素へ少量の電子電荷移動があり、材料はごく僅かにイオン性と考えることができる。実際、各Ga原子およびAs原子は、3個の価電子と5個の価電子をそれぞれ有する。その結果、各Gaサイトは、ヒ素原子と共に生成される結合当たり0.75電子で寄与し、一方、ヒ素原子は、Ga原子との結合当たり1.25電子を供給する。その結果、Ga−As結合の生成時に移動する電子電荷は整数であり、結合は共有結合である。
【0022】
図2は、GaAsの結晶学的単位セル、および主要な結晶学的方向と面を概略的に示している。ガリウム原子は白丸で示し、ヒ素原子は黒丸で示す。GaAs(001)は、世界中で電子デバイスの大部分を生産するための開始表面である。実験的な成長条件では、この表面のいろいろな再構成(reconstruction)は、化学量論の関数として報告されている。
【0023】
最低エネルギーの再構成、よって、As終端面について最も起こりうる構造は、図3a(平面図)および図3b(断面図)に示すβ(2×4)再構成である。表面の周期性が溝と平行な方向で2倍であり(バルク周期性と比較して)、溝と垂直な方向で4倍であり、これは(2×4)再構成として知られている。
【0024】
β(2×4)GaAs(001)再構成表面の主な特徴は、第2層のGa原子の上に位置する上側層のAs二量体(dimer)からなるブロックによって分離された、平行な列の溝である。As二量体および溝は、図3c(左側)でも示している。
【0025】
ゲルマニウムは、原理的にはGaAsパッシベーションに適切な材料である。GeおよびGaAsの格子パラメータは、完全な整合を示すためである(GeおよびGaAsは共に、5.65オングストローム[10−10m]の格子定数を有する)。しかしながら、薄いゲルマニウム層を、例えば、β(2×4)GaAs(001)表面の上に成長させると、GeとGaAsの間に生ずる電子計数(electron-counting)の不整合に起因して、フェルミ準位をピン止めする。
【0026】
実際、Geは4個の価電子(4つの結合)を有するため、形成される結合当たり1個の電子を提供することによって、その原子価殻を共有する。その結果、Ge(1|e|)−As(1.25|e|)の形成は、0.25|e|の過剰をもたらし、「n型」ドーピングの挙動と等価な、伝導帯でのフェルミ準位シフトをもたらす。Ge|1|−Ga(0.75|e|)結合は、「p型」ドーピングの挙動と等価な、価電子帯でのフェルミ準位シフトをもたらす。
【0027】
GaAs(001)表面に成長したゲルマニウム層の制御酸化は、界面状態密度を低減すべきである。しかしながら、図3c(右側)に示すように、β(2×4)GaAs(001)溝での未酸化ゲルマニウムの存在に起因して、フェルミ準位は、ピン止めされたままである。
【0028】
本開示の種々の実施形態は、GeまたはSiなどのIV族元素半導体材料を、<110>もしくは<111>の結晶方位または他の任意の結晶方位を有するIII−V基板の上部にエピタキシャル成長させることを記述しており、III−V基板の上側表面にIII族元素およびV族元素の交互(均一)分布をもたらすであろう。これによりV族元素が、III−V基板にパッシベーション処理(passivate)を施す。
【0029】
III族元素およびV族元素の交互(均一)分布を持つ結晶学的面の例は、(110)面(点線、図2)、(111)面(灰色、図2)、そして、これらの全ての結晶学的等価面(−1 −1 0)面、(220)面、(011)面、(0 −1 −1)面、(−1 −1 −1)面、(222)面などである。結晶学的等価面は、対称変換によって得られる面であり、方位軸の任意の選択に依存する。本説明において、結晶学的面およびその全ての等価面は、括弧<>で示しており、例えば、<110>または<111>の結晶方位と呼ばれる。
【0030】
これに対して不均一な分布は、専らIII族元素(例えば、Ga,Gaリッチ表面)またはV族元素(例えば、As,Asリッチ表面)からなる上側表面を有する。不均一分布の例は、図2に示す立方構造の面である結晶学的面(001),(010),(100)、および全てのこれらの結晶学的等価面、例えば、(0 0 −1),(0 −1 0)または(−1 0 0)である。
【0031】
図4aと図4bは、GaAs(110)表面の平面図および断面図を概略的に示す。GaAs(110)は、III族元素およびV族元素の均一な(交互)分布を備えた安定した表面であり、再構成を示していない。本開示のように、<110>または<111>の結晶方位を持つIII−V基板を選択することによって、幾つかの利点がある。
【0032】
第1に、電子計数(electron-counting)の不整合は、V族元素からなるパッシベーション層の基礎となる<110>および<111>の結晶方位では存在しない。基板の上側表面でのIII族元素およびV族元素の交互分布は、電子計数不整合をV族元素とバランスさせ、よってピン止めされない界面をもたらす。
【0033】
図4cは、GaAs<110>基板上にエピタキシャル成長したGe<110>層を示す。上側表面での均一な数のGa原子およびAs原子は、電子計数の観点から表面を「中性」にする。
【0034】
第2に、<110>または<111>の結晶方位を持つIII−V基板の表面は、より円滑であり、これは、続く誘電体膜(酸化物)堆積の際、表面応力のより良好な制御を意味する。
【0035】
本開示の第1態様において、加工基板(III,III’)の製造方法が開示されている。該方法は、下記ステップを含む。
・<110>または<111>の結晶方位を持つ第1のIII−V化合物からなる上側層(2)を備えたベース基板(I)を用意すること。
・第2のIII−V化合物からなるバッファ層(3)を少なくとも形成することを含んだ、中間層(II,II’)を形成すること。中間層(II,II’)は、ベース基板の上側層(2)の上に位置し、これと接触している。
・その後、IV族半導体材料からなる擬似格子整合(pseudomorphic)のパッシベーション層(4)を成長させること。擬似格子整合パッシベーション層は、中間層(II,II’)の上に位置し、これと接触している。
【0036】
本説明において、括弧付き参照符号は、本開示の図6〜図8を参照する。
【0037】
本開示の方法によれば、パッシベーション層は、数個の単原子層(monolayer)の厚さを有するIV族元素の薄いエピタキシャル膜である。この層は擬似格子整合であり、これは直下の層/基板と格子整合していることを意味しており、臨界厚さ未満の厚さを有する。パッシベーション層は、誘電体層を形成する次の処理ステップの際、III−V下地層に向かう酸素拡散を防止するのに充分な厚さである。
【0038】
格子整合した層(例えば、基板上のパッシベーション層)を形成するのに必要な歪みは、基板の格子定数に対して、その層を弾性的に「伸張」または「圧縮」する必要性から由来している。しかし、この歪みは、格子整合した層の厚さを制限する。格子整合した層が厚くなるほど、歪みは増加する。「臨界厚さ」では、歪みエネルギーが何よりも重要であり、欠陥が生成されて、格子整合を破壊する。
【0039】
好都合には、該実施形態は、次の処理ステップにおいて、パッシベーション層の部分酸化を少なくとも含み、その後、形成した酸化物の部分エッチングを少なくとも含む。結果として、IV族元素−酸化物層を上側に有し、現在のCMOS技術と完全に互換性のあるパッシベーション処理された基板または加工基板が得られ、これにより更なる標準的な集積を可能にする。
【0040】
次の処理ステップにおいて、パッシベーション/加工基板の上部に、誘電体材料の層が例えば、原子層成長法(ALD)、化学気相成長法(CVD)、分子線エピタキシー(MBE)等によって形成される。誘電体材料は、SiO2(kSiO2〜4.2)より高い誘電率kを有する、高誘電率(high-k)誘電体材料とすることができ、これはトランジスタ構造でのゲート絶縁膜として機能し得る。
【0041】
本開示の加工基板を電界効果トランジスタ(FET)を製造するために使用する実施形態において、直下層のIII−V化合物の電子バンドギャップを基準として、パッシベーション層のIV族元素の価電子帯および伝導帯の位置決めは、デバイスの良好な動作を少なくとも部分的に決定する。この位置決めは、界面でのバンドギャップ・アライメントと呼ぶことにする。
【0042】
本開示は、適切な厚さのパッシベーション層を選択することによって、及び/又は、パッシベーション層の下に位置するバッファ層の組成を変更することによって、パッシベーション処理された界面でのバンドギャップ・アライメント制御についてさらに説明している。
【0043】
Ge基板上にSiの薄いエピタキシャル層が形成されている場合、シリコンの伝導帯および価電子帯の位置は、Si層の厚さに影響される。より詳細には、Si伝導帯は、Si膜厚の増加とともに、Geバンドギャップ内で徐々にシフトし、10個のSi単原子層ではバルク値に収束する。
【0044】
同様に、III−V化合物からなる基板上に、IV族元素からなるパッシベーション層が形成されている場合、IV族元素の伝導帯は、パッシベーション層の厚さの関数としてIII−V化合物バンドギャップ内で徐々にシフトするようになる。
【0045】
実施形態は、層厚に伴う伝導帯シフトを考慮して、IV族元素からなる擬似格子整合パッシベーション層について最適な厚さを選択することを開示している。
【0046】
本開示の種々の実施形態は、第2のIII−V化合物からなるバッファ層(3)の上に位置し、これと接触する擬似格子整合のIV族パッシベーション層(4)を形成することを記述しており、バッファ層は、<111>または<110>の結晶方位を持つ第1のIII−V化合物からなる上側層(2)を有するIII−Vベース基板(I)の上に形成されている。代替として、バッファ層(3)は、III−Vベース基板(I)の上側層(2)を変更することによって、例えば、<111>または<110>の結晶方位を持つ第1のIII−V化合物を変更し、同じ結晶方位を持つ第2のIII−V化合物を得ることによって形成することができる。
【0047】
第2のIII−V化合物からなるバッファ層は、<111>または<110>の結晶方位を持つ第1のIII−V化合物からなる上側層(2)を有するIII−Vベース基板(I)の上にエピタキシャル成長される。従って、第2のIII−V化合物は、<111>または<110>の結晶方位を有するようになる。
【0048】
本開示の別の実施形態において、ベース基板(I)の上に位置するバッファ層(3)は、電界効果トランジスタ(FET)のチャネルとして機能し得る。これらの実施形態では、第2のIII−V化合物は、そのバンドギャップがIV族元素の伝導帯および価電子帯の一方と重ならないように選択される。
【0049】
第2のIII−V化合物は、そのバンドギャップが、パッシベーション層でのIV族元素の電子状態から自由であるように選択される。IV族元素の伝導帯および価電子帯の両方が、第2のIII−V化合物のバンドギャップの外側に位置するからである。
【0050】
第1態様の特定の実施形態において、第2のIII−V化合物はInGaAsである。InGaAs層は、<110>または<111>の結晶方位を持つGaAsからなる上側層を有するベース基板の上に位置している。InGaAs層は、Geパッシベーション層の下に位置する。InGaAsは、下地のGaAs層と同じ結晶方位を有するようになる。
【0051】
図5bは、図5aに示すGaAsとGeのバンドアライメントと比較して、InGaAsとGeのバンドアライメントを示す。
【0052】
パッシベーション層(4)は、中間層(II,II’)である中間下地層と格子整合している。中間層が、第2のIII−V化合物からなるバッファ層(3)で構成される実施形態では、パッシベーション層(4)は、第2のIII−V化合物材料と格子整合している。
【0053】
第1態様の実施形態は、第2のIII−V化合物材料が、IV族半導体材料の伝導帯または価電子帯の一方と重ならない電子バンドギャップを有するように選択する方法を開示している。
【0054】
好都合には、第2のIII−V化合物材料からなるバッファ層は、電界効果トランジスタ(FET)のチャネル層として機能するのに適している。
【0055】
特定の実施形態において、第2のIII−V化合物材料は、第1のIII−V化合物材料と同じ化学組成を有することができる。
【0056】
第1態様の別の実施形態は、中間層(II’)を形成することが下記ステップを含む方法を開示している。
・ベース基板(I)の上側層(2)の上に位置し、これと接触しており、かつ、バッファ層(3)の下に位置し、これと接触する第3のIII−V化合物からなる追加のバッファ層(5)を形成すること。
・バッファ層(3)の上に位置し、これと接触しており、かつ、擬似格子整合パッシベーション層(4)の下に位置し、これと接触する第4のIII−V化合物からなるバリア層(6)を形成すること。
【0057】
代替として、第2のIII−V化合物からなるバッファ層(3)は、高電子移動度トランジスタ(HEMT)でのチャネル層として機能するのに適している。さらに、同じ実施形態において、第3のIII−V化合物からなる追加のバッファ層(5)は、HEMTのバッファ層として機能するのに適しており、第4のIII−V化合物からなるバリア層(6)は、HEMTのバリア層として機能するのに適している。
【0058】
中間層(II’)が複数の層を含む実施形態において、上側の層が第4のIII−V化合物材料からなるバリア層(6)であり、パッシベーション層(4)は、第4のIII−V化合物材料と接触して格子整合している。
【0059】
種々の実施形態において、第2のIII−V化合物、第3のIII−V化合物および第4のIII−V化合物は、化学気相成長法(CVD)、有機金属化学気相成長法(MOCVD)、または分子線エピタキシー(MBE)等の超高真空技術(UHV)を用いて、エピタキシャル成長される。
【0060】
本開示の幾つかの実施形態において、第1のIII−V化合物、第2のIII−V化合物、第3のIII−V化合物または第4のIII−V化合物の少なくとも1つは、ドーパントを含む。
【0061】
特定の実施形態において、第3のIII−V化合物および第4のIII−V化合物は、同じ化学組成を有することができる。
【0062】
典型的には、Siがn型III−V半導体材料を形成するドーパントとして用いられ、Beがp型III−V半導体材料を形成するドーパントとして用いられる。
【0063】
種々の実施形態は、Si,Ge,Snおよびこれらの混合物からなるグループから選択されるIV族半導体材料を開示している。擬似格子整合のIV族元素層は、化学気相成長法(CVD)、または分子線エピタキシー(MBE)等の超高真空技術(UHV)を用いて、エピタキシャル成長される。
【0064】
好ましくは、IV族半導体材料は、良好な結晶品質を有する結晶性Geである。特定の実施形態では、擬似格子整合Ge層が、超高真空(UHV)チャンバ内で分子線エピタキシーによって、300℃〜350℃の成長温度、0.3nm/minの成長レートでエピタキシャル成長される。
【0065】
本開示の種々の実施形態は、Ga,In,Alからなるグループから選択されたIII族元素、およびP,As,Sbからなるグループから選択されたV族元素を少なくとも含む第1のIII−V化合物を記述している。
【0066】
本開示の別の実施形態は、GaAsを含む第2のIII−V化合物を記述している。より好ましくは、第2のIII−V化合物は、InxGa(1−x)As(0<x<1)を含む。
【0067】
本開示の実施形態は、InxAl(1−x)As(0<x<1)を含む第3のIII−V化合物を記述している。
【0068】
本開示の別の実施形態は、InxAl(1−x)As(0<x<1)を含む第4のIII−V化合物を記述している。
【0069】
ベース基板(I)は、例えば、Si,Geまたはこれらの混合物などの半導体材料または半導体材料の積層体(stack)からなる基板(1)を含む。代替として、基板は、シリコン・オン・インシュレータ(SOI)、ゲルマニウム・オン・インシュレータ(GOI)、石英、ガラス、またはマイクロ電子デバイスと互換性のある他の材料を含んでもよい。
【0070】
本開示の方法は、図8に示すように、開示の加工基板(III,III’)の上に位置する誘電体層(7)を形成することをさらに含んでもよい。前記誘電体層を形成する際、必要に応じて、パッシベーション層(4)の部分酸化ステップが先行する。誘電体層(7)は、SiO2(kSiO2〜4.2)より高い誘電率kを有する、高誘電率(high-k)誘電体材料とすることができる。高誘電率(high-k)誘電体材料は、Al2O3,HfO2,HfSiOx,HfSiON,DyOx,DyScOx,ZrOxまたはこれらの組合せを含んでもよい。
【0071】
本開示の第2態様において、下記構成を備えた、電子デバイス用の加工基板(III,III’)が開示されている。
・<110>または<111>の結晶方位を持つ第1のIII−V化合物からなる上側層(2)を備えたベース基板(I)。
・第2のIII−V化合物からなるバッファ層(3)を少なくとも含む中間層(II,II’)。中間層(II,II’)は、ベース基板の上側層(2)の上に位置し、これと接触している。
・さらに、IV族半導体材料からなる擬似格子整合パッシベーション層(4)。擬似格子整合パッシベーション層は、中間層(II,II’)の上に位置し、これと接触している。
【0072】
本開示の第2態様の実施形態において、第2のIII−V化合物は、IV族半導体材料の伝導帯または価電子帯の一方と重ならない電子バンドギャップを有するように選択される。
【0073】
好都合には、第2のIII−V化合物からなるバッファ層は、電界効果トランジスタ(FET)のチャネルとして機能し得る。
【0074】
第2態様の特定の実施形態において、第1のIII−V化合物はInPであり、第2のIII−V化合物はInxGa(1−x)As(x>0.5)であり、IV族半導体材料はGeである。
【0075】
第2態様の実施形態は、下記構成を備えるIII−V族加工基板(III’)を開示している。
・ベース基板(I)の上側層(2)の上に位置し、これと接触しており、かつ、バッファ層(3)の下に位置し、これと接触する第3のIII−V化合物からなる追加のバッファ層(5)。
・バッファ層(3)の上に位置し、これと接触しており、かつ、擬似格子整合パッシベーション層(4)の下に位置し、これと接触する第4のIII−V化合物からなるバリア層(6)。
【0076】
代替として、第2のIII−V化合物からなるバッファ層(3)は、高電子移動度トランジスタ(HEMT)のチャネル層として機能する。これらの実施形態において、第3のIII−V化合物からなる追加のバッファ層(5)は、HEMTのバッファ層として機能し、第4のIII−V化合物からなるバリア層(6)は、HEMTのバリア層として機能する。
【0077】
第2態様の特定の実施形態において、第1のIII−V化合物はInPであり、第2のIII−V化合物はInxGa(1−x)As(0<x<1)であり、第3および第4のIII−V化合物はInxAl(1−x)As(0<x<1)であり、IV族半導体材料はGeである。
【0078】
本開示の加工基板は、半導体デバイス製造のいろいろな領域で使用可能である。基板は、GaAs,InGaAs,InAlAs,Geと関連して説明しているが、文章で他の箇所で説明したように、本開示の利益が他の半導体材料及び/又は基板に適用可能であることは当業者にとって明らかであろう。
【0079】
開示した方法は、MOSFETデバイス、HEMTデバイス、TFETデバイス、レーザダイオードなどのオプトエレクトロニクスデバイス、または改善した性能を持つIII−V族加工基板を使用できる任意の他のデバイス等を製造するために適切に応用可能である。
【0080】
他の変形例は、請求項の範囲内で想定できる。
【特許請求の範囲】
【請求項1】
III−V族加工基板を製造する方法であって、
<110>または<111>の結晶方位を持つ第1のIII−V化合物からなる上側層(2)を備えたベース基板(I)を用意すること、
第2のIII−V化合物からなるバッファ層(3)を少なくとも形成することを含んだ、中間層(II)を形成することであって、中間層(II)は、ベース基板の上側層(2)の上に位置し、これと接触するようにすること、
その後、IV族半導体材料からなる擬似格子整合のパッシベーション層(4)を成長させることであって、擬似格子整合パッシベーション層は、中間層(II)の上に位置し、これと接触するようにすること、を含む方法。
【請求項2】
第2のIII−V化合物は、IV族元素の伝導帯または価電子帯の一方と重ならない電子バンドギャップを有するように選択される請求項1記載の方法。
【請求項3】
ベース基板の上側層(2)の上に位置し、これと接触しており、かつ、バッファ層(3)の下に位置し、これと接触する第3のIII−V化合物からなる追加のバッファ層(5)を形成すること、
バッファ層(3)の上に位置し、これと接触しており、かつ、擬似格子整合パッシベーション層(4)の下に位置し、これと接触する第4のIII−V化合物からなるバリア層(6)を形成すること、をさらに含む請求項1記載の方法。
【請求項4】
第1のIII−V化合物、第2のIII−V化合物、第3のIII−V化合物または第4のIII−V化合物の少なくとも1つは、ドーパントを含む請求項1〜3のいずれかに記載の方法。
【請求項5】
IV族半導体材料は、Si,Ge,Snおよびこれらの混合物からなるグループから選択される請求項1〜4のいずれかに記載の方法。
【請求項6】
第1のIII−V化合物は、Ga,In,Alからなるグループから選択されたIII族元素、およびP,As,Sbからなるグループから選択されたV族元素を少なくとも含む請求項1〜5のいずれかに記載の方法。
【請求項7】
第2のIII−V化合物は、GaAsを含む請求項1〜6のいずれかに記載の方法。
【請求項8】
第2のIII−V化合物は、InxGa(1−x)As(0<x<1)を含む請求項1〜7のいずれかに記載の方法。
【請求項9】
第3のIII−V化合物は、InxAl(1−x)As(0<x<1)を含む請求項3〜8のいずれかに記載の方法。
【請求項10】
第4のIII−V化合物は、InxAl(1−x)As(0<x<1)を含む請求項3〜9のいずれかに記載の方法。
【請求項11】
<110>または<111>の結晶方位を持つ第1のIII−V化合物からなる上側層を備えたベース基板と、
第2のIII−V化合物からなるバッファ層を少なくとも含む中間層(II,II’)であって、ベース基板の上側層(2)の上に位置し、これと接触している中間層(II,II’)と、
IV族半導体材料からなる擬似格子整合パッシベーション層であって、中間層の上に位置し、これと接触している擬似格子整合パッシベーション層と、を備えるIII−V族加工基板。
【請求項12】
第2のIII−V化合物は、IV族半導体材料の伝導帯または価電子帯の一方と重ならない電子バンドギャップを有するように選択される請求項11記載の加工基板。
【請求項13】
第1のIII−V化合物はInPであり、第2のIII−V化合物はInxGa(1−x)As(0<x<1)であり、IV族半導体材料はGeである請求項11または12記載の加工基板。
【請求項14】
ベース基板の上側層の上に位置し、これと接触しており、かつ、バッファ層の下に位置し、これと接触する第3のIII−V化合物からなる追加のバッファ層と、
バッファ層の上に位置し、これと接触しており、かつ、擬似格子整合パッシベーション層の下に位置し、これと接触する第4のIII−V化合物からなるバリア層と、をさらに備える請求項11記載の加工基板。
【請求項15】
第1のIII−V化合物はInPであり、第2のIII−V化合物はInxGa(1−x)As(0<x<1)であり、第3のIII−V化合物はInxAl(1−x)As(0<x<1)であり、第4のIII−V化合物はInxAl(1−x)As(0<x<1)であり、IV族半導体材料はGeである請求項14記載の加工基板。
【請求項16】
MOSFETデバイスを製造するための、請求項11〜13記載の加工基板の使用。
【請求項17】
HEMTデバイスを製造するための、請求項14または15記載の加工基板の使用。
【請求項1】
III−V族加工基板を製造する方法であって、
<110>または<111>の結晶方位を持つ第1のIII−V化合物からなる上側層(2)を備えたベース基板(I)を用意すること、
第2のIII−V化合物からなるバッファ層(3)を少なくとも形成することを含んだ、中間層(II)を形成することであって、中間層(II)は、ベース基板の上側層(2)の上に位置し、これと接触するようにすること、
その後、IV族半導体材料からなる擬似格子整合のパッシベーション層(4)を成長させることであって、擬似格子整合パッシベーション層は、中間層(II)の上に位置し、これと接触するようにすること、を含む方法。
【請求項2】
第2のIII−V化合物は、IV族元素の伝導帯または価電子帯の一方と重ならない電子バンドギャップを有するように選択される請求項1記載の方法。
【請求項3】
ベース基板の上側層(2)の上に位置し、これと接触しており、かつ、バッファ層(3)の下に位置し、これと接触する第3のIII−V化合物からなる追加のバッファ層(5)を形成すること、
バッファ層(3)の上に位置し、これと接触しており、かつ、擬似格子整合パッシベーション層(4)の下に位置し、これと接触する第4のIII−V化合物からなるバリア層(6)を形成すること、をさらに含む請求項1記載の方法。
【請求項4】
第1のIII−V化合物、第2のIII−V化合物、第3のIII−V化合物または第4のIII−V化合物の少なくとも1つは、ドーパントを含む請求項1〜3のいずれかに記載の方法。
【請求項5】
IV族半導体材料は、Si,Ge,Snおよびこれらの混合物からなるグループから選択される請求項1〜4のいずれかに記載の方法。
【請求項6】
第1のIII−V化合物は、Ga,In,Alからなるグループから選択されたIII族元素、およびP,As,Sbからなるグループから選択されたV族元素を少なくとも含む請求項1〜5のいずれかに記載の方法。
【請求項7】
第2のIII−V化合物は、GaAsを含む請求項1〜6のいずれかに記載の方法。
【請求項8】
第2のIII−V化合物は、InxGa(1−x)As(0<x<1)を含む請求項1〜7のいずれかに記載の方法。
【請求項9】
第3のIII−V化合物は、InxAl(1−x)As(0<x<1)を含む請求項3〜8のいずれかに記載の方法。
【請求項10】
第4のIII−V化合物は、InxAl(1−x)As(0<x<1)を含む請求項3〜9のいずれかに記載の方法。
【請求項11】
<110>または<111>の結晶方位を持つ第1のIII−V化合物からなる上側層を備えたベース基板と、
第2のIII−V化合物からなるバッファ層を少なくとも含む中間層(II,II’)であって、ベース基板の上側層(2)の上に位置し、これと接触している中間層(II,II’)と、
IV族半導体材料からなる擬似格子整合パッシベーション層であって、中間層の上に位置し、これと接触している擬似格子整合パッシベーション層と、を備えるIII−V族加工基板。
【請求項12】
第2のIII−V化合物は、IV族半導体材料の伝導帯または価電子帯の一方と重ならない電子バンドギャップを有するように選択される請求項11記載の加工基板。
【請求項13】
第1のIII−V化合物はInPであり、第2のIII−V化合物はInxGa(1−x)As(0<x<1)であり、IV族半導体材料はGeである請求項11または12記載の加工基板。
【請求項14】
ベース基板の上側層の上に位置し、これと接触しており、かつ、バッファ層の下に位置し、これと接触する第3のIII−V化合物からなる追加のバッファ層と、
バッファ層の上に位置し、これと接触しており、かつ、擬似格子整合パッシベーション層の下に位置し、これと接触する第4のIII−V化合物からなるバリア層と、をさらに備える請求項11記載の加工基板。
【請求項15】
第1のIII−V化合物はInPであり、第2のIII−V化合物はInxGa(1−x)As(0<x<1)であり、第3のIII−V化合物はInxAl(1−x)As(0<x<1)であり、第4のIII−V化合物はInxAl(1−x)As(0<x<1)であり、IV族半導体材料はGeである請求項14記載の加工基板。
【請求項16】
MOSFETデバイスを製造するための、請求項11〜13記載の加工基板の使用。
【請求項17】
HEMTデバイスを製造するための、請求項14または15記載の加工基板の使用。
【図1a】
【図1b】
【図2】
【図3a】
【図3b】
【図3c】
【図4a】
【図4b】
【図4c】
【図5a】
【図5b】
【図6】
【図7】
【図8】
【図1b】
【図2】
【図3a】
【図3b】
【図3c】
【図4a】
【図4b】
【図4c】
【図5a】
【図5b】
【図6】
【図7】
【図8】
【公開番号】特開2011−14900(P2011−14900A)
【公開日】平成23年1月20日(2011.1.20)
【国際特許分類】
【外国語出願】
【出願番号】特願2010−141860(P2010−141860)
【出願日】平成22年6月22日(2010.6.22)
【出願人】(591060898)アイメック (302)
【氏名又は名称原語表記】IMEC
【Fターム(参考)】
【公開日】平成23年1月20日(2011.1.20)
【国際特許分類】
【出願番号】特願2010−141860(P2010−141860)
【出願日】平成22年6月22日(2010.6.22)
【出願人】(591060898)アイメック (302)
【氏名又は名称原語表記】IMEC
【Fターム(参考)】
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