【課題】耐熱性の低い部分を有する基板に加熱処理をして半導体基板を製造する。
【解決手段】単結晶層を有し熱処理される被熱処理部と、熱処理で加えられる熱から保護されるべき被保護部とを備えるベース基板を熱処理して半導体基板を製造する方法であって、被保護部の上方に、ベース基板に照射される電磁波から被保護部を保護する保護層を設ける段階と、ベース基板の全体に電磁波を照射することにより被熱処理部をアニールする段階とを備える半導体基板の製造方法を提供する。 （もっと読む）

【課題】トランジスタのリーク電流の低減。
【解決手段】半導体材料の表面に沿って互いに隣接する、シリサイド化される金属を含有する複数の電気素子要素と、複数の電気素子要素を覆い、電気素子要素に含まれる金属が実質的にシリサイド化しない温度で薄膜形成したシリコンを含む保護絶縁膜と、を備える半導体装置が提供される。上記半導体装置において、保護絶縁膜は、シリコンおよび窒素を含有できる。保護絶縁膜は、２６０℃以下の温度で薄膜形成した窒化シリコン膜であってよく、好ましくは１００℃以下の温度で薄膜形成した窒化シリコン膜である。 （もっと読む）

【課題】柱状半導体層が微細化されて高集積化されても、コンタクト抵抗の増加を抑制する構造の半導体装置を提供する。
【解決手段】半導体装置は、基板（半導体基板１）と、半導体基板１上に設けられた、半導体柱状部（柱状半導体層３）と、の天面に接するように設けられた、柱状半導体層３と同径以下のコンタクト柱状部（コンタクト層７）と、この天面に設けられた凹部をと備えるものである。 （もっと読む）

【課題】ドレイン電極からのホールリークが防止された横型のＦＥＴを提供することを課題とする。
【解決手段】基板の表面上に形成された第１導電型のチャネル層と、前記チャネル層上に形成されたソース電極、ドレイン電極及びゲート電極とを備え、前記ソース電極及びドレイン電極を前記チャネル層とオーミックコンタクトさせて電界効果型トランジスタを構成し、前記ドレイン電極の下部の前記チャネル層に第１導電型の拡散領域を備え、前記拡散領域が、式（１）Ｎｓ≧ε×Ｖｍａｘ／（ｑ×ｔ）（式中、εは前記チャネル層の誘電率［Ｆ／ｍ］、Ｖｍａｘは前記電界効果型トランジスタの仕様最大電圧［Ｖ］、ｑは電荷量（１．６０９×１０^-19）［Ｃ］、ｔは前記基板の表面から前記拡散領域の底面までの距離［ｍ］である）で表されるシート不純物濃度Ｎｓ［ｃｍ^-2］を有していることを特徴とする電界効果型トランジスタにより上記課題を解決する。 （もっと読む）

【解決手段】ＧａＡｓを用いることができる基板（１）の上方にｎ層（３）が配置され、前記ｎ層上にｐ層（４）が配置される。前記ｐ層は、ゲート電極（１０）によって２つの別個の部分に分けられ、ソース及びドレインが形成されている。前記ゲート電極は、ゲート絶縁膜（６）によって半導体材料から絶縁されている。ソース／ドレインコンタクト（１１）が、前記ｐ層の前記２つの別個の部分に電気的に接続されている。 （もっと読む）

【課題】薄膜化した場合でもＳＢＤやＳＩＬＣが生じ難く、高い絶縁破壊耐性（ＳＩＬＣ、ＴＺＤＢ、ＴＤＤＢの改善）が得られる絶縁膜、それを用いた半導体素子、信頼性の高い電子デバイスおよび電子機器を提供すること。
【解決手段】主として半導体材料で構成された半導体基板２に接触して設けられ、シリコン、酸素原子、および、これらの原子以外の少なくとも１種の原子Ｘを含有する絶縁性無機材料を主材料として構成され、水素原子を含むゲート絶縁膜３であって、その厚さ方向の少なくとも一部において、前記原子Ｘの総濃度をＡとし、前記水素原子の濃度をＢとしたとき、Ｂ／Ａが１０以下なる関係を満足する領域を有している。これにより、薄膜化した場合でもＳＢＤやＳＩＬＣが生じ難く、高い絶縁破壊耐性を得ることができる。 （もっと読む）

【課題】放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】裏面に凹部ＤＰ１が形成されたシリコン基板１０１と、シリコン基板１０１における裏面と反対側の上面上に成長されたｐ型半導体層１０３と、ｐ型半導体層１０３の上方または側方に互いに離間して形成されたソース電極１０８ｓおよびドレイン電極１０８ｄと、を含むＭＯＳＦＥＴと、を備える。ｐ型半導体層１０３は、シリコン基板１０１に対して格子定数および熱膨張係数のうち少なくとも１つが異なる。凹部ＤＰ１は、シリコン基板１０１の厚み方向から見て少なくともソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域を内包する領域に形成されている。 （もっと読む）

【課題】高周波高出力増幅に用いるＦＥＴを具えた半導体装置において、交差部に起因の寄生容量を防止し、かつチップ面積を拡大せずに発熱の集中を分散させる。
【解決手段】半導体装置は、ゲート幅方向１５に互いに平行にかつ離間して形成されている複数のゲート電極１３と、ゲート長方向１１に延在して形成されている基線部１７と、複数の主電極１９とが下地２１の上側に設けられている。ゲート電極は、基線部とそれぞれ交差し、かつこの基線部と一体的に形成されている。主電極は、基線部、及び隣り合うゲート電極の間に囲まれた領域に１つずつ配置形成されている （もっと読む）

【課題】ノーマリオフ特性が実現され、飽和電流値低下が生じず、ゲート電圧に対するドレイン・ソース間電流特性が良好なＨＥＭＴを実現する半導体装置を提供する。
【解決手段】第１半導体層１３１と、第１半導体層１３１の主面１３５上に積層され、第１半導体層１３１の主面１３５側に２ＤＥＧ層１３７を生じさせる第２半導体層１３３と、第１半導体層１３１及び第２半導体層１３３と比して電子親和力χが大きい半導体材料からなり、２ＤＥＧ層１３７と電気的に接続された第３半導体層１３９と、第２半導体層１３３及び第３半導体層１３９上に設けられた絶縁膜１５７と、第３半導体層１３９にオーミック接続される第１電極１５１と、第２半導体層１３３及び第３半導体層１３９上に絶縁膜１５７を介して設けられた第２電極１５３と、第１電極１５１との間に第２電極１５３を介在させ、２ＤＥＧ層１３７と電気的に接続された第３電極１５５とを備える。 （もっと読む）

本明細書で述べられる実施形態は、無拡散アニールプロセスを使用して金属シリサイド層を形成する方法を包含する。一実施形態では、基板上に金属シリサイド材料を形成するための方法が、提供される。その方法は、基板のシリコン含有表面を覆って金属材料を堆積させるステップと、金属材料を覆って金属窒化物材料を堆積させるステップと、金属窒化物材料を覆って金属接点材料を堆積させるステップと、基板を無拡散アニールプロセスにさらして金属シリサイド材料を形成するステップとを含む。無拡散アニールプロセスの短い時間枠は、窒素がシリコン含有界面に拡散して窒化シリコンを形成する時間を低減し、それ故に界面抵抗を最小限にする。
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【課題】本発明はトレンチの上部縁部位でゲート絶縁膜が薄くなる現象を防止し、均一な厚さを有するゲート絶縁膜を形成することができる半導体素子、およびその製造方法を提供する。
【解決手段】本発明の半導体素子は、活性領域を画定するトレンチが形成された基板と、該トレンチに埋め込まれた素子分離膜と、前記活性領域上にゲート絶縁膜の成長時に前記トレンチの上部縁部位での酸化を促進するために前記トレンチの上部縁部位に形成された酸化促進領域と、ゲート絶縁膜上に形成されたゲート導電膜と、を備える。 （もっと読む）

半導体装置（１０）およびこれを製造方法は、活性素子領域（１２）および隔離領域（１４）を提供する工程を含み、隔離領域は、活性素子領域との境界（３２）を形成する。パターン化ゲート材料（１６）は、境界の第１部分（３４）と第２（３６）部分との間において、活性素子領域と重なる。パターン化ゲート材料は、活性素子領域内において、チャネルを画定し、ゲート材料は、境界領域の第１部分および第２部分の付近において、境界の第１部分と第２部分との間よりも大きい（２４＋２６，２８＋３０）、ゲート材料の主要寸法に沿って中心線（１８）と直交するゲート長さ寸法を有する。チャネルは、境界の第１部分に隣接する第１端と、境界の第２部分に隣接する第２端とを含み、更に、チャネルの両端においてテーパが付けられたゲート長さ寸法によって特徴付けられる。
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【課題】エンハンスメントモードトランジスタを作製する方法を提供する。
【解決手段】基板１上の第１活性層３と、第１活性層３の上に、該第１活性層３に比較して高いバンドギャップを有する第２活性層４配設し、実質的にＧａを含まないで少なくともＡｌを含む第２活性層４と、第２活性層４の少なくとも一部の上のゲート絶縁層５であって、第２活性層４の少なくとも一部を熱酸化して形成されたゲート絶縁層５と、ゲート絶縁層５の少なくとも一部の上のゲート電極６と、第２活性層４の上のソース電極７およびドレイン電極８とを含み、前記半導体デバイス１０は、更に、動作時でゲート電極６とソース電極７が同電圧の場合、第１活性層３と第２活性層４の間で、ゲート電極６の外側でゲート電極６の位置以外に、２次元電子ガス２ＤＥＧ層を含む。 （もっと読む）

【課題】本発明は、ＩＣ（integrated circuit）の集積度が向上し、しかもショートチャネル効果を防止することができるＭＯＳ半導体デバイスを形成する方法を提供する。
【解決手段】ＤＲＡＭアクセストランジスタのようなメモリデバイスであって、窪み付きゲート構造を有するメモリデバイスを形成する方法が開示されている。まず、絶縁用のフィールド酸化物領域（２１）が半導体基板上に形成され、ついで、窒化シリコン層（１８）にパターン形成が行われ、エッチングによりトランジスタトレンチ（２２）が得られる。その後にデポジットされたポリシリコンであって、ゲート構造形成のためのポリシリコンを、隣接し隆起した窒化シリコン構造に対して研磨できるようにするため、このトランジスタトレンチに隣接するフィールド酸化物領域に窪みが設けられる。 （もっと読む）

【課題】面積を増大させることなく、過電圧に対する耐性を高めることを課題の一つとする。
【解決手段】第１の端子部１００に設けられ、第１のｎ型不純物領域１０６と、平面視において前記第１のｎ型不純物領域１０６の内周部に設けられた第１の抵抗領域１０７と、平面視において前記第１の抵抗領域１０７の内周部に設けられた第１のｐ型不純物領域１０８と、を有する第１の半導体領域１０３と、前記第２の端子部１０１に設けられ、第２のｐ型不純物領域１０９と、平面視において前記第２のｐ型不純物領域１０９の内周部に設けられた第２の抵抗領域１１０と、前記第２の抵抗領域１１０の内周部に設けられた第２のｎ型不純物領域１１１と、を有する第２の半導体領域１０４と、有する構成である。 （もっと読む）

常時オフ半導体デバイスが提供される。ＩＩＩ族窒化物バッファ層が提供される。ＩＩＩ族窒化物バリア層がＩＩＩ族窒化物バッファ層上に設けられる。非伝導性スペーサ層がＩＩＩ族窒化物バリア層上に設けられる。ＩＩＩ族窒化物バリア層およびスペーサ層がエッチングされてトレンチを形成する。トレンチはバリア層を貫いて延びてバッファ層の一部を露出させる。誘電体層がスペーサ層上およびトレンチ内に形成され、ゲート電極が誘電体層上に形成される。半導体デバイスの形成に関連する方法も提供される。
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【課題】小型化可能な、量子井戸デバイスおよびその製造方法を提供する。
【解決手段】量子井戸ＱＷデバイスは、基板１を覆う量子井戸領域ＱＷ、量子井戸領域の一部を覆うゲート領域Ｇ、ゲート領域に隣接するソース領域Ｓおよびドレイン領域Ｄを含む。量子井戸領域は、第１バンドギャップを有する半導体材料を含むバッファ構造２と、バッファ構造２を覆い、第２バンドギャップを有する半導体材料を含むチャネル構造３と、チャネル構造３と接する第３バンドギャップを有するアンドープの半導体材料を含むバリア構造４とを含み、第１バンドギャップと第３バンドギャップは、第２バンドギャップより広い。ソース領域Ｓとドレイン領域Ｄは、それぞれゲート領域Ｇに対してセルフアラインであり、第４バンドギャップを有する半導体材料を含み、第４バンドギャップは第２バンドギャップより広い。 （もっと読む）

【課題】 スナップバック現象が発生する時のドレイン電流値を大きくすることによって、ＥＳＤ耐量を改善する。
【解決手段】 半導体装置１０は、ソース領域２３とボディ領域２１の間の少なくとも一部に絶縁領域２２を備えている。絶縁領域２２は、ソース領域２３とボディ領域２１とドリフト領域２５で構成される寄生のnpnトランジスタのベース・エミッタ間の接合面積を小さくするので、寄生のnpnトランジスタがオンした後にソース領域２３から注入される電子量を低減する。これにより、スナップバック現象が発生する時のドレイン電流値を大きくすることができる。 （もっと読む）

【課題】ゲート電極の構造が異なる２種類のトランジスタを形成する際のゲート絶縁膜の突き抜け及び基板掘れが生じにくい半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１と、半導体基板１１の第１の領域１３に形成された第１のトランジスタ２０と、第２の領域１４に形成された第２のトランジスタ３０とを備えている。第１のトランジスタ２０は、第１のゲート絶縁膜２１と、第１のゲート電極２２とを有し、第２のトランジスタ３０は、第２のゲート絶縁膜３１と、第２のゲート電極３２とを有している。第１のゲート絶縁膜２１及び第２のゲート絶縁膜２２は、第１の絶縁膜４１と第２の絶縁膜４２とを含む。第１のゲート電極２２に含まれる元素と、第２のゲート電極３２に含まれる元素とは少なくとも一部が異なっている。 （もっと読む）

【課題】簡単化した集積機構を備えた二重仕事関数半導体デバイスおよびその製造方法を提供する。
【解決手段】二重仕事関数半導体デバイスは、第１実効仕事関数を有する第１ゲートスタック１１１を含む第１トランジスタと、第１実効仕事関数とは異なる第２実効仕事関数を有する第２ゲートスタック１１２を含む第２トランジスタとを備える。第１ゲートスタック１１１は、第１ゲート誘電体キャップ層１０４、ゲート誘電体ホスト層１０５、第１金属ゲート電極層１０６、バリア金属ゲート電極層１０７、第２ゲート誘電体キャップ層１０８、第２金属ゲート電極層１０９を含む。第２ゲートスタック１１２は、ゲート誘電体ホスト層１０５、第１金属ゲート電極層１０６、第２ゲート誘電体キャップ層１０８、第２金属ゲート電極層１０９を含む。第２金属ゲート電極層１０９は、第１金属ゲート電極層１０６と同じ金属組成からなる。 （もっと読む）