小型化可能な量子井戸デバイスおよびその製造方法
【課題】小型化可能な、量子井戸デバイスおよびその製造方法を提供する。
【解決手段】量子井戸ＱＷデバイスは、基板１を覆う量子井戸領域ＱＷ、量子井戸領域の一部を覆うゲート領域Ｇ、ゲート領域に隣接するソース領域Ｓおよびドレイン領域Ｄを含む。量子井戸領域は、第１バンドギャップを有する半導体材料を含むバッファ構造２と、バッファ構造２を覆い、第２バンドギャップを有する半導体材料を含むチャネル構造３と、チャネル構造３と接する第３バンドギャップを有するアンドープの半導体材料を含むバリア構造４とを含み、第１バンドギャップと第３バンドギャップは、第２バンドギャップより広い。ソース領域Ｓとドレイン領域Ｄは、それぞれゲート領域Ｇに対してセルフアラインであり、第４バンドギャップを有する半導体材料を含み、第４バンドギャップは第２バンドギャップより広い。
【解決手段】量子井戸ＱＷデバイスは、基板１を覆う量子井戸領域ＱＷ、量子井戸領域の一部を覆うゲート領域Ｇ、ゲート領域に隣接するソース領域Ｓおよびドレイン領域Ｄを含む。量子井戸領域は、第１バンドギャップを有する半導体材料を含むバッファ構造２と、バッファ構造２を覆い、第２バンドギャップを有する半導体材料を含むチャネル構造３と、チャネル構造３と接する第３バンドギャップを有するアンドープの半導体材料を含むバリア構造４とを含み、第１バンドギャップと第３バンドギャップは、第２バンドギャップより広い。ソース領域Ｓとドレイン領域Ｄは、それぞれゲート領域Ｇに対してセルフアラインであり、第４バンドギャップを有する半導体材料を含み、第４バンドギャップは第２バンドギャップより広い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスと、半導体デバイスの製造方法に関する。特に、本発明は、小型化可能な（scalable）量子井戸デバイスおよびその製造方法に関する。
【背景技術】
【０００２】
メインストリームのシリコンＣＭＯＳ（相補型金属酸化物半導体）技術の連続した物理的な小型化（scaling）は、過去４０年間、シリコンデバイスの性能を引き上げてきた。しかしながら、高誘電率（high-k）誘電体および金属のゲートのような近年導入された新しい材料の特徴でさえも、より小型のデバイスに向かう競争で、２２ｎｍノード以下の性能向上においても興味深いかどうか保証できない。
【０００３】
少なくとも次のテクノロジノードに対して、可能な解決は、より高いキャリア移動度の新しいチャネル材料を導入することである。高い電子移動度を有するＩｎＳｂ、ＩｎＡｓ、およびＩｎＧａＡｓのようなＩＩＩ−Ｖ族化合物は、２２ｎｍを越えるＳｉ−ＣＭＯＳに対して、非常に有望な材料であり有望な解決策である。
【０００４】
改良された輸送特性に加えて、ＩＩＩ−Ｖ族化合物半導体は、ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）、ＨＥＭＴ（高電子移動度トランジスタ）、およびＨＢＴ（ヘテロ接合バイポーラトランジスタ）のようなマイクロ波周波数コミュニケーションやレーダーへの応用のためのデバイスの作製において、既に使用されている確立された製造技術の長所を有する。
【０００５】
古典的なＨＥＭＴにより影響されたデバイスアーキテクチュアは、文献に記載されている。しかしながら、記載されたデバイスは、小型化にはあまり適さないリセス（キャビティ型の溝）ゲートおよび／またはＴ型ゲート形状を有する。更に、ゲートやチャネル層に隣接するリセス構造の作製は、デバイスの更なる性能の低下や不安定な動作の原因となる損傷を形成する。
【０００６】
それゆえに、技術的な優位点にもかかわらず、２２ｎｍを越えるＣＭＯＳのための小型化可能なアーキテクチュアを備えた量子井戸デバイスの提供が必要となる
【図面の簡単な説明】
【０００７】
全ての図面は、本発明の幾つかの形態と具体例を表すことを意図する。記載された図面は、単に模式的であり、限定するものでは無い。
【０００８】
【図１Ａ】本発明にかかる量子井戸（ＱＷ）デバイスの断面を模式的に表す。ここで、１ 基板；１ａ 基板の上面；Ｓ ソース領域；Ｇ ゲート領域；Ｄ ドレイン領域；ＱＷ 量子井戸領域；２ バッファ構造；２ａ バッファ構造の上面；３ チャネル構造；３ａ チャネル構造の上面；４ バリア層；４ａ バリア層の上面；４’ バリア構造；６ ゲート電極；７ 絶縁サイドウォールスペーサの第１の組；８ 第４バンドギャップを有する半導体材料；８ａ 半導体材料の上面；９ δドープ層。
【図１Ｂ】図１Ａのデバイスを模式的に表し、更にゲート酸化物５を含む。
【図１Ｃ】図１Ａのデバイスを模式的に表し、更にＳ／Ｄオーミックコンタクト１０、１０’を含む。
【図２Ａ】図１Ａのデバイスを模式的に表し、半導体材料８において、δドープ層９が均一ドープ領域１１で置き換えられている。１１ａ 均一ドープ領域１１を含む半導体材料の上面；１１ｂ 均一ドープ領域１１を含む半導体材料の側面（ファセット面）。
【図２Ｂ】図２Ａのデバイスを模式的に表し、更に、Ｓ／Ｄオーミックコンタクト１０、１０’を含む。
【図２Ｃ】図２Ａのデバイスを模式的に表し、更に、均一ドープ領域１１を含む半導体材料の上面１１ａを覆うセルフアラインＳ／Ｄ１３、１３’を含む。１５ 絶縁サイドウォールスペーサの第２の組。
【図３Ａ】図１Ａのデバイスを模式的に表し、半導体材料８において、δドープ層９が傾斜ドープ領域１２で置き換えられている。１２ａ 傾斜ドープ領域１２を含む半導体材料の上面；１２ｂ 傾斜ドープ領域１２を含む半導体材料の側面（ファセット面）。
【図３Ｂ】図３Ａのデバイスを模式的に表し、更に、Ｓ／Ｄオーミックコンタクト（１０、１０’）を含む。サイドウォールスペーサでゲート
【図３Ｃ】図３Ａのデバイスを模式的に表し、更に、傾斜ドープ領域１２を含む半導体材料の上面１２ａを覆うセルフアラインＳ／Ｄ１３、１３’を含む。１５ 絶縁サイドウォールスペーサの第２の組。
【図４Ａ】リセスＳ／Ｄ領域を含むＱＷデバイスの断面を模式的に表す。１４ｃ リセスＳ／Ｄ領域の底面。
【図４Ｂ】再成長ドープ半導体材料１４で満たされたリセスＳ／Ｄ領域を含むＱＷデバイスの断面を模式的に示す。１４ａ 再成長ドープ半導体材料１４の上面；１４ｂ 再成長半導体材料の側面（ファセット面）；１０、１０’ Ｓ／Ｄオーミックコンタクト。
【図４Ｃ】Ｓ／Ｄオーミックコンタクトを有さない図４Ｂのデバイスを模式的に表し、更に、再成長ドープ半導体材料１４の上面１４ａを覆うセルフアラインＳ／Ｄ１３、１３’を含む。１５ 絶縁サイドウォールスペーサの第２の組。
【図５】図１〜４に表されるいずれかの具体例に示されるＨＥＭＴ−ＩＩＩ−Ｖ−ＱＷデバイス（Ｉ）と、ＨＥＭＴ−Ｇｅチャネル−ＱＷデバイス（ＩＩ）とを含むハイブリッドＱＷデバイスを模式的に表す。１ 基板；２−Ｉ、２−ＩＩ バッファ構造；３−Ｉ、３−ＩＩ チャネル構造；４−Ｉ、４−ＩＩ バッファ層；１１−Ｉ、１１−ＩＩ ドープ領域を含む選択成長Ｓ／Ｄ領域；１６ シャロートレンチ分離（ＳＴＩ）酸化物。
【図６】シミュレーションされたＱＷデバイスを模式的に表し、（ａ）連続したδドープ層を有するＨＥＭＴ構造、（ｂ）本発明にかかる中断したδドープ層を有するＨＥＭＴ、（ｃ）本発明にかかる中断したδドープ層と小型化されたＥＯＴ（等価酸化膜厚）を有するＨＥＭＴ、を表す。
【図７】ＶＤＳ＝１Ｖに対して、多くのシミュレーションされた構造（表１の参照、およびＡ−Ｄ）のＩ−Ｖカーブを表す。ＶＤＳ＝５０ｍＡにおいて、直線ＶＴが外挿された。
【図８】ＶＤＤ＝１Ｖで評価した、ドレイン誘起バリア低下（ＤＩＢＬ、ｍＶ／Ｖ）とサブスレッシュホールド勾配（ＳＳ、ｍＶ／ｄｅｃ）を表す。
【図９】ＶＤＳ＝１Ｖに対して、中断されたドーピング層と小型化されたＥＯＴを有するデバイス構造の、様々なシミュレーションされたゲート長（Ｌｇ）に対するＩｄｓ−Ｖｇカーブを示す。
【図１０Ａ】δドープの中断（スペーサ幅）の長さの関数としての駆動電流のシミュレーションの結果を表す。
【図１０Ｂ】図１０Ａに示されたシミュレーションを行うのに使用された、ゲートの無い構造である。
【発明の詳細な説明】
【０００９】
電界効果トランジスタ（ＦＥＴ）のような電界効果デバイスは、データ処理や遠距離通信のための回路を含む、殆どのデジタル回路および多くのアナログ回路の基本構成である。
【００１０】
電界効果デバイスは、一般に、ソース領域とドレイン領域の間に導電性経路を含む。チャネル（ソースとドレインの間の経路の領域）は、ゲート電極により形成される電界により制御される。
【００１１】
例えば、ｎチャネルデプレッションモード（または、ノーマリオンデバイス）では、電圧が与えられない場合にソースからチャネルを通ってドレインに電流が流れる。十分な負電圧がゲートに与えられたら、チャネル領域はキャリアが空乏化してソース−ドレイン電流は減少し、または完全にカットオフされる。例えば、ｎチャネルエンハンスメントモード（または、ノーマリオフデバイス）では、ソース電圧に対して正のゲート電圧が与えられた場合に、導電性チャネルがトランジスタ中に形成される。正電圧は、ボディ中で自由に動く（free floating）電子をゲートに向かって引きつけ、導電性チャネルを形成する。最初に、十分な電子が、ＦＥＴのボディに加えられたドーパントイオンを無効にするために、ゲート近傍に引きつけられなければならず、これが可動なキャリアの無い領域（空乏領域）を形成し、対応する電圧はＦＥＴの閾値電圧とよばれる。ＣＭＯＳは、エンハンスメントモードのデバイスの典型例であり、ＨＥＭＴの場合は双方の動作モードが可能である。
【００１２】
動作周波数（スイッチとして用いた場合のそのようなデバイスの速度）は、ゲートチャネル領域の長さにより決まる。チップ上でのデバイス密度の増加のための要求とともに、より高い動作周波数の要求は、デバイスの小型化のための決定的要素である。
【００１３】
ＨＥＭＴ（高電子移動度トランジスタ）は、一般的なＭＯＳＦＥＴのようにドープされた領域の代わりに、異なるバンドギャップを有する２つの材料の間の接合（即ち、ヘテロ接合またはヘテロ構造）を組み込んだ電界効果トランジスタである。一般に使用される材料の組み合わせは、デバイスへの適用に応じて広いバリエーションがあるが、ＧａＡｓとＡｌＧａＡｓである。
【００１４】
ＨＥＭＴトランジスタの動作の物理的原理について更に説明する。一般に、導電性になるためには、半導体は、不純物がドープされて可動電子を形成する必要がある。しかしながら、これにより電子は遅くなる。なぜならば、電子を形成するために使用される不純物との衝突のためである。先端技術のＨＥＭＴは、高ドープのワイドバンドギャップのｎ型ドナー供給層（例えばＡｌＧａＡｓ）とノンドープのナローギャップのチャネル層（例えばＧａＡｓ）とのヘテロ接合を用いて形成した高移動度電子を使用することにより、この矛盾を解決する。ｎ型ＡｌＧａＡｓの薄層中で形成された電子は、完全にチャネル層（ＧａＡｓ）中に落ちる。なぜならば、異なったバンドギャップの材料により形成されたヘテロ接合は、ＧａＡｓ側の伝導帯に量子井戸（ＱＷ）を形成し、これにより、電子は不純物との衝突無しに速く動けるからである。この現象の効果は、非常に高濃度の高移動度導電性電子の非常に薄い層が、チャネルを低抵抗（または高電子移動度）にすることである。この層は、また、２次元電子ガス（２−ＤＥＧ）として知られる。ＦＥＴの他の型の場合、ゲート電極に与えられる電圧は、この層の伝導性を変化させる。類似のＨＨＭＴ（高ホール移動度トランジスタ）では、高移動導電性ホールの非常に薄い層が、非常に高い濃度で現れ、チャネルを低抵抗（または高ホール移動度）にする。ＨＥＭＴとＨＨＭＴの双方に言及する場合、高移動キャリアの薄層は、２次元キャリアガスとして知られる。
【００１５】
ここで、特定の化学名や科学式が与えられた場合、材料は、化学名で表された化学量論的に正確な式の、非化学量論的なばらつきを含んでも良い。式中の要素の下付き文字が無い場合、化学量論的に数字「１」を表す。正確な化学量論値からのプラス／マイナス２０％の範囲内のばらつきは、この目的では、化学名や化学式に含まれる。数字の下付き文字が記載された場合、プラス／マイナス約２０％の範囲内ばらつきは、それぞれの下付け文字の値に含まれる。そのような様々な値は、足して整数になる必要ななく、この逸脱を意図する。そのようなばらつきは、プロセスの意図した選択や制御、または意図しないプロセスのばらつきにより起きる。
【００１６】
本発明では、「ＩＩＩ−Ｖ族化合物半導体」の用語は、周期律表の少なくとも１つのＩＩＩ族の元素と、周期律表の少なくとも１つのＶ族の元素とを含むことをいう。一般には、ＩＩＩ−Ｖ族化合物半導体は、ＩＩＩ／Ｖ元素を含む２元、３元、または４元の合金である。本発明で使用されるＩＩＩ−Ｖ族化合物半導体の例は、ＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＡｌＡｓＳｂ、ＩｎＡｌＡｓＰ、およびＩｎＧａＡｓＰの合金を含むが、これに限定されるものではない。
【００１７】
この発明を通して、「バンドギャップ」の用語は、価電子帯（valence band）の上端と、伝導帯（conduction band）の下端との間のエネルギ差をいう。一般に、ワイドバンドギャップ（ＷＢＧ）半導体は、１ｅＶより大きな、好適には２ｅＶより大きな電子バンドギャップを有する半導体材料である。一般に、ナローバンドギャップ（ＮＢＧ）半導体は、１ｅＶより小さな、好適には０．６ｅＶより小さな電子バンドギャップを有する半導体材料である。しかしながら、上述の絶対距離は単に参照的なものであり、この発明を通して、それは、バンドギャップの実際の絶対値より、むしろデバイスの良好な仕事を規定するＷＢＧとＮＢＧの間の相対的差異である。
【００１８】
本発明では、「半導体」の用語は、約１０５Ω・ｃｍの抵抗率（resistivity）の材料（例えば、本来のＳｉは約２４０ｋΩ・ｃｍの抵抗率）をいい、一方、「半絶縁性（semi-insulator）」の用語は、約１０９Ω・ｃｍのような、より高い抵抗率を有する材料をいう。
【００１９】
３．９（Ｓｉのｋ値）より大きな誘電率を有する誘電体材料は、ここではｈｉｇｈ−ｋ誘電体と呼ばれる。一般に、ｈｉｇｈ−ｋ誘電体は、約７．０またはそれ以上の誘電率を有し、約１０．０またはそれ以上の誘電率がより一般的である。
【００２０】
本発明は、更に、本発明の多くの特定の具体例の詳細な記載により説明される。本発明の他の具体例は、本発明の真実の精神や技術的な示唆から離れることなく、当業者の知識に基づいてなされることは、明らかである。
【００２１】
動作において、ＨＥＭＴのチャネル構造を通って、２次元電子ガス（２−ＤＥＧ）が流れる。伝統的なアプローチでは、電子は、隣接するバリア層／構造中の（ドナー種を含む）δドーピング層により供給される（図６（ａ）参照）。
【００２２】
本発明は、小型化可能な量子井戸（ＱＷ）デバイス、およびその製造方法に関する。もっとも一般的な方法で記載されると、本発明のデバイスは、量子井戸デバイスであって、
基板（１）と、
基板（１）を覆いこれと接するバッファ構造（２）であって、第１バンドギャップを有する半導体材料を含むバッファ構造（２）と、
バッファ構造（２）を覆いこれと接するチャネル構造（３）であって、第２バンドギャップを有する半導体材料を含むチャネル構造（３）と、
チャネル構造（３）を覆いこれと接するバリア構造（４’）であって、第３バンドギャップを有する半導体材料を含み、更に、ＱＷデバイスの動作時に２次元キャリアガスを形成するのに適したバリア構造（４’）と、
バリア構造の一部を覆い、ゲート電極（６）を含むゲート領域（Ｇ）と、
ソースコンタクトおよびドレインコンタクト（１０、１０’、１３、１３’）とを含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広く、
ゲート領域の下部の、バリア構造（４’）の部分には、ドーピング材料が存在しない。好適に具体例では、基板の面内で測定された部分の寸法（即ち、横方向の寸法、即ち幅や長さであって厚さではない）は、ゲート領域の寸法に対応する。図６のデバイスの場合、ゲート領域は、ゲート電極（Ｌｇ）と２つの絶縁サイドウォールスペーサ（Ｗｏｘ）により規定される。
【００２３】
図６に示されるように、本発明のデバイスは、ＨＥＭＴデバイス（またはＨＨＭＴデバイス）と類似した構成を有し、バッファ層２、チャネル層３、およびバリア構造４’を含む。図６（ａ）は、このデバイスを模式的に示し、バリア構造に、デバイスの全ての表面を覆う連続したδドープ層を有する。デバイスは、ゲート電極６、絶縁サイドウォールスペーサ７とともに、ソースおよびドレインのオーミックコンタクト１０、１０’を含む。
【００２４】
図６（ｂ）は、本発明にかかるＱＷデバイスであり、δドーピング層は、ゲートの下の領域で中断し、好適にはゲートとスペーサとを併せた幅に対応して中断する。ゲートの下にドーピング層が存在しないため、（図６（ｃ）に示すように）バリアの高さｈｓｐはその領域で低減される。
【００２５】
図１Ａに示す好適な具体例では、本発明のデバイスは、セルフアラインのソースおよびドレイン領域８、即ち、（スペーサ７で）包まれたゲート電極６に隣接する半導体領域を、バリア層４の上に含む。バリア層自身はドープされず、ソースおよびドレイン領域が、例えばδドーピングを用いてドープされる。次に、「バリア構造４」が、アンドープのバリア層４と、ドープされたソース／ドレイン領域を用いて形成される（図の太い線を参照）。この結果は、図６（ｂ）と同様であり、即ち、ドーピングされない材料が、ゲート領域の下に存在する。この記載では、「量子井戸領域」は、ドープされたセルフアラインのソースおよびドレイン領域を有する具体例では、層２、３、および４から形成された領域として規定される（図１Ａ）。なお、バリア層４はドープされず、この層にドーピングが故意に行われないものとして理解される。しかしながら、最終的なデバイスでは、ドーピング材料がソース／ドレイン領域から、層４の中に拡散しても良い。また、しかしながら、この場合、ゲート領域の下にはドーピング材料は存在しない。
【００２６】
本発明の多くの具体例は、アンドープバリア層と、ゲート領域に隣接するセルフアラインのソース／ドレイン領域に含まれるドープ層／ドープされた領域とを含み、ゲート／ソース／ドレイン領域がバリア層を覆うデバイスを開示する。特徴的には、浅いセルフアラインのソースおよびドレインコンタクトが、ソースおよびドレイン領域に上面の上に形成されている。
【００２７】
本発明では、ソースとドレインの間隔が低減され、ゲート長と、ゲートの両側の絶縁サイドウォールスペーサの幅との和と等しい。それゆえに、非常にコンパクトで、セルフアラインのデザインが、小型化には適しており、本発明の特徴となる。なぜなら、この結果、デバイス容量が減り、これにより動作周波数が増加するからである。他の特徴は、δドープ層（またはドープ領域、以下に示す）が中断されて、バリア層の外側に配置されることにより、１００ｎｍより小さいゲート長に適するように、バリア層の厚さが、より小さい値（より低いＥＯＴ）に向かって小さくできる。これは、バリア膜厚を更に低減／小型化するのを妨げる、ゲートとＱＷ構造との間にδドーピング層が存在する古典的なＨＥＭＴ構造では不可能である。
【００２８】
本発明の第１の形態では、基板（１）、基板を覆う量子井戸領域（ＱＷ）、量子井戸領域を覆うゲート領域（Ｇ）、ゲート領域に隣接するソース領域（Ｓ）およびドレイン領域（Ｄ）を含む量子井戸デバイスであって、
量子井戸領域は、
基板（１）を覆いこれと接するバッファ構造（２）であって、第１バンドギャップを有する半導体材料を含むバッファ構造（２）と、
バッファ構造（２）を覆いこれと接するチャネル構造（３）であって、第２バンドギャップを有する半導体材料を含むチャネル構造（３）と、
チャネル構造（３）を覆いこれと接するバリア構造（４）であって、第３バンドギャップを有するアンドープの半導体材料を含むバリア構造（４）とを含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広く、
ソース領域（Ｓ）とドレイン領域（Ｄ）は、それぞれゲート領域（Ｇ）に対してセルフアラインであり、第４バンドギャップとドープされた領域を有する半導体材料を含み、第４バンドギャップは第２バンドギャップより広い。
【００２９】
図１の具体例で定義されたように、量子井戸領域（ＱＷ）は３つの構造を含む。バッファ構造（２）、チャネル構造（３）、およびバリア層（４）である。それらの構造のそれぞれは、１またはそれ以上の層を含む。
【００３０】
本発明の異なる具体例では、バッファ構造（２）が、第１バンドギャップを有する半導体または半絶縁性（semi-insulator）の材料を含み、第１バンドギャップは、チャネル構造（３）を作製するのに使用される半導体材料の第２バンドギャップより大きい。一般に、第１バンドギャップを有する半導体／半絶縁性材料は、本文のいずれかで定義したような、ワイドバンドギャップ（ＷＢＧ）材料である。
【００３１】
代わりに、バッファ構造（２）が多層を含み、それぞれの層がワイドバンドギャップの半導体または半絶縁性材料からなるものであっても良い。
【００３２】
本発明の異なる具体例では、チャネル構造（３）が第２バンドギャップを有するアンドープの半導体材料を含み、第２バンドギャップは、バッファ構造（２）およびバリア構造（４）を形成するのにそれぞれ使用される、半導体材料の第１バンドギャップおよび第３バンドギャップより狭い。一般に、第２バンドギャップを有する半導体材料は、本文のいずれかで定義したような、ナローバンドギャップ（ＮＢＧ）半導体材料である。
【００３３】
代わりに、チャネル構造（３）が多層を含み、それぞれの層が、ナローバンドギャップの半導体材料からなっても良い。本発明の特定の具体例では、チャネル構造が３つの層を含み、下部層はバッファ層（２）を覆ってこれと接し、上部層はバリア層（４）を覆ってこれと接し、中間層は下部層と上部層の間に挟まる。上部層と下部層のそれぞれは、界面欠陥が最小になるように選択された材料を含み、一方中間層は、移動度を増加させるように選択された材料を含む。実際、インジウムを用いた傾斜ドーピング（例えば、ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓを含むスタック）が、上述の機能を示す。
【００３４】
特徴的に、チャネル構造／層（３）は、３ｎｍから２０ｎｍの間の厚み（ｈｃ、図１Ａ）を有する。好適には、チャネル構造／層（３）は、７ｎｍの厚みを有する。
【００３５】
本発明の異なる具体例では、バリア層（４）が第３バンドギャップを有するアンドープの半導体材料を含み、第３バンドギャップは、チャネル構造／層（３）を形成するのに使用される半導体材料の第２バンドギャップより広い。一般に、第３バンドギャップを有する半導体材料は、本文のいずれかで定義したような、ワイドバンドギャップ（ＷＢＧ）半導体材料である。
【００３６】
代わりに、バリア層（４）が多層を含み、それぞれの層が、ワイドバンドギャップの半導体材料からなっても良い。特徴的には、バリア層は非常に薄く（１〜２０モノレイヤ）、アンドープの（即ち、上述のように故意のドーピングの無い）半導体材料からなり、下方のチャネル構造と完全に格子整合する。薄く、アンドープで格子整合したバリア層は、チャネル構造上で良好に制御でき、ゲート電極との界面での界面散乱を最小にし、チャネル中のキャリアの移動特性を保護する。好適には、バリア層（４）は、５オングストロームから２ｎｍの間の厚み（ｈｓｐ、図１Ａ）を有する。好適には、バリア層は、３オングストロームの厚みを有する。
【００３７】
本発明では、ゲート領域（Ｇ）は、バリア層（４）を覆うゲート電極（６）と、パターニングされたゲート電極の両側の、第１のサイドウォールスペーサの組を含む。この場合、ゲート領域の寸法は、ゲート電極とスペーサの組み合わせた寸法に対応する。ゲート電極を最初にパターニングし、続いてドーピング層／領域を含むセルフアラインのソースおよびドレイン領域を形成することが、オーバーラップしたゲート−ソース／ドレイン容量を低減し、ソース／ドレイン領域で低い抵抗を得る長所を有する。ゲート−ソース／ドレインのオーバーラップ容量を低減することで、デバイスのスイッチング速度を改良できる。
【００３８】
特徴的に、第１の絶縁サイドウォールスペーサの組は、Ｓ／Ｄ領域に含まれるドーピング層／領域からドーパントが、ゲート領域の下方に拡散するのを防止する。ドーパントは、ソースおよびドレイン領域の下方のバリア層に拡散しても良い、ゲート電極の両側上で、絶縁サイドウォールスペーサの厚さは、５ｎｍ以下であり、更に好適には、４ｎｍ以下である。
【００３９】
本発明の第１形態の他の具体例では、ドープされた領域は、ドーピング層（９）からなる。好適には、ドーピング層は、デルタドープ層であり、少なくとも１モノレイヤのドーパントからなる。
【００４０】
本発明の第１形態の代わりの具体例では、ドープされた領域は、図２Ａに示すように均一にドープされる（１１）。
【００４１】
本発明の第１形態の他の具体例では、ドープされた領域はドーパントが傾斜ドープされ（１２）、図３Ａに示すように、上面（１２ａ）において最大ドーパント濃度となる。
【００４２】
本発明の第１形態の代わりの具体例では、ソース領域（Ｓ）およびドレイン領域（Ｄ）は、図４Ａに示すように、量子井戸領域（ＱＷ）中に形成された窪んだ領域である。リセスの深さ（ｄｒ）は、（ＱＷ領域の上面に対応する）リセスの上端から、チャネル構造（３ａ）の上面までの距離より大きく、リセスの上端からバッファ構造（１ａ）の底面までの距離より小さい。
【００４３】
本発明の異なる具体例では、図１Ｂに示すように、ゲート領域（Ｇ）は、更に、バリア層（４）とゲート電極（６）の間に挟まれるゲート誘電体（５）を含む。ゲート誘電体の存在は、ゲートリークを減らすことで、ＱＷデバイスの性能を改良する。
【００４４】
特徴的には、ゲート誘電体（５）は、ｈｉｇｈ−ｋ誘電体を含む。本発明で使用されるｈｉｇｈ−ｋ誘電体は、これらに限定されないが、酸化物、窒化物、酸窒化物、および／または金属シリケイトを含むシリケイト、アルミネイト、タイタネイト、およびナイトレイトを含む。好適には、ｈｉｇｈ−ｋ誘電体は、ＨｆＯ２、ＨｆＳｉＯ、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、ランタニド系酸化物（即ち、Ｌａ２Ｏ３、ＧｄＧａＯ）、Ｙ２Ｏ３、Ｇａ２Ｏ３、ペロブスカイト（即ち、ＳｒＴｉＯ３）またはそれらの組み合わせを含む。
【００４５】
更には、ＱＷデバイスのゲート領域は、ｈｉｇｈ−ｋ材料（５）の下にあるパッシベーション層（図示せず）を含み、パッシベーション膜はバリア層（４）の前処理（洗浄／ＵＶ照射／短い堆積工程）により形成される。
【００４６】
本発明の第１形態の異なる具体例では、ＱＷデバイスは、更に、ゲート端部の近傍の、セルフアラインのソース領域およびドレイン領域の側面領域（１１ｂ、１２ｂ、１４ｂ）を覆う第２の絶縁サイドウォールスペーサの組と、ソース領域（Ｓ）とドレイン領域（Ｄ）のそれぞれの上面（８ａ、１１ａ、１２ａ、１４ａ）を覆う、セルフアラインのソースとドレインのシャローコンタクト（１３、１３’）を含む。それらの具体例は、図２Ｃ、３Ｃ、および４Ｃに示される。セルフアラインのソースとドレインのシャローコンタクト（１３、１３’）は、金属シリサイド、または金属ゲルマナイド、または金属−ＩＩＩ−Ｖ化合物を含む。シャローコンタクトは、より低いソースおよびドレイン抵抗の特徴を有し、この方法でＱＷデバイスの動作速度を向上させる。更には、シャローコンタクトは、小型化のための好適な選択肢である。
【００４７】
代わりの具体例では、図１Ｃ、２Ｂ、３Ｂ、４Ｂ、６の（ｂ）、（ｃ）に示すように、ＱＷデバイスは、更に、ソースおよびドレインオーミックコンタクト（１０、１０’）を含む。オーミックコンタクトは、金属、合金、窒化金属、または金属シリサイド／ゲルマナイドを含んでも良い。特定の具体例では、オーミックコンタクトは、Ｗ、Ａｌ、Ｔｉ、Ｔａ、Ｐｔ、またはＮｉＡｕＧｅのようなＡｕベース合金を含んでも良い。
【００４８】
本発明の具体例では、第１バンドギャップを有する半導体材料、第３バンドギャップを有する半導体材料、および第４バンドギャップを有する半導体材料は、ワイドバンドギャップ半導体（ＷＢＧ）半導体である。好適には、第４バンドギャップは、第３バンドギャップより広い。
【００４９】
本発明の特定の具体例では、ＷＢＧ半導体材料は、ＡｌＧａＡｓ、ＡｌＧａＳｂ、ＧａＩｎＰ、およびそれらの組み合わせからなるグループから選択される。
【００５０】
ＷＢＧ半導体材料の代わりの具体例は、Ｓｉ１−ｘＧｅｘであり、ｘは０と０．７の間の実数であり、好適には０と０．５の間の実数である。
【００５１】
他の具体例では、ＷＢＧ半導体材料は、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、および電子バンドギャップが３ｅＶより大きい関連する材料からなるグループから選択される。ＮＢＧ材料としてのＧｅと組み合わせて、ＷＢＧ材料としてのＧａＮ、ＡｌＧａＮ、ＡｌＮを用いることは、品質の高い層や界面を成長／堆積させる確立された技術を用いるという追加の長所を有する。
【００５２】
本発明の具体例では、第２バンドギャップを有する半導体材料は、ナローバンドギャップ（ＮＢＧ）半導体である。
【００５３】
好適には、ＮＢＧ半導体材料は、ＩｎＧａＡｓ、ＩｎＧａＳｂ、ＩｎＡｓ、ＩｎＡｓＰ、ＩｎＡｓＳｂ、およびそれらの組み合わせからなるグループから選択される。
【００５４】
本発明の代わりに具体例では、ＮＢＧ半導体材料は、Ｓｉ１−ｙＧｅｙであり、ｙは０．３と１の間の実数であり、好適には０．５と１の間の実数である。
【００５５】
特定の具体例では、ＷＢＧ半導体材料はＳｉ１−ｘＧｅｘで、ｘは０と０．７の間の実数であり、ＮＢＧ半導体材料は、Ｓｉ１−ｙＧｅｙで、ｙは０．３と１の間の実数であり、ｙ＞ｘである。
【００５６】
本発明の具体例では、ドープされた領域はドーパントを含む。ドーパントは、ｎ型ドーパント（ドナー種）またはｐ型ドーパントである。更に、ドナー種はＳｉであっても良い。代わりに、ＷＢＧ／ＮＢＧ材料がＳｉ含有材料および／またはＧｅ含有材料の場合、ドーパントは、Ｂ、Ａｓ、Ｐ、Ｓｂ、Ｇａ、およびそれらの組み合わせからなる組から選択されても良い。
【００５７】
ドープされた領域は、それぞれ、図１Ａ、２Ａ、および３Ａに表されたように、ドーピング層（９）、または均一ドープ領域（１１、１４）、または漸次ドープされた領域（１２、１４）であっても良い。
【００５８】
ドーパントがドーピング層に閉じ込められた場合、ドーピング層の厚みは、３ｎｍより薄く、好適には１ｎｍより薄い。ドーピング層は、セルフアラインのソースおよびドレイン領域中のいずれかに配置され、好適にはバリア層（４）との界面近傍に配置される。好適には、ドーピング層中のドナー種／ドーパントの濃度は、１０１１〜１０１３ａｔｏｍ・ｃｍ−２である。更に好適には、ドーピング層中のドナー種／ドーパントの濃度は、１０１２ａｔｏｍ・ｃｍ−２より高く、更に好適には、５・１０１２ａｔｏｍ・ｃｍ−２より高い。ソースおよびドレイン領域の高いドーピングレベルは、ソースおよびドレインの抵抗を更に改良する。
【００５９】
ソース領域およびドレイン領域の多くの部分にドーパントが均一に分配された場合、ドーパントの濃度は、１０１７〜１０２１ａｔｏｍ・ｃｍ−３の範囲となる。更に好適には、ドーパントの濃度は、１０１８〜２・１０２０ａｔｏｍ・ｃｍ−３の範囲となる。
【００６０】
傾斜ドープされた領域の特定の具体例では、ドーパントの最も高い濃度、即ち先に述べた均一ドープされた領域の範囲の上限値（例えば、２・１０２０ａｔｏｍ・ｃｍ−３）は、ソース／ドレイン領域の上面に位置する。
【００６１】
本発明の異なる具体例では、図１〜５に示すように、基板（１）は、バルク半導体基板または少なくとも半導体基板を含む材料スタックでも良い。好適には、基板（１）は、Ｓｉ、Ｇｅ、ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・シリコン（ＧＯＩ）、ＧａＡｓを含む。
【００６２】
本発明の異なる具体例では、ゲート電極（６）は、金属、合金、金属シリサイド、金属ナイトライド、金属ゲルマナイド、多結晶シリコン（ポリＳｉ）、多結晶シリコンゲルマニウム、およびこれらの組み合わせや積層のような導電性材料を含む。好適には、ゲート導電体は、Ａｌ、Ａｕ、Ｗ、またはＴｉの元素の少なくとも１つを含む金属であるゲート電極の材料を選択することにより、デバイスの実効仕事関数と、これにより閾値電圧を有利に決定できる。
【００６３】
本発明の特定の具体例では、基板（１）と、基板を覆う量子井戸領域（ＱＷ）と、量子井戸領域を覆うゲート領域（Ｇ）と、ゲート領域に隣接するソース領域（Ｓ）とドレイン領域（Ｄ）とを含むＮＦＥＴ量子井戸デバイスが記載され、
この量子井戸領域は、
基板を覆いこれと接するバッファ構造（２）であって、第１バンドギャップを有するＩＩＩ−Ｖ属化合物半導体材料を含むバッファ構造（２）と、
バッファ構造（２）を覆いこれと接するチャネル構造（３）であって、第２バンドギャップを有するＩＩＩ−Ｖ属化合物半導体材料を含むチャネル構造（３）と、
チャネル構造（３）を覆いこれと接するバリア構造（４）であって、第３バンドギャップを有するアンドープのＩＩＩ−Ｖ属化合物半導体材料を含むバリア構造（４）と、を含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広く、
ソース領域（Ｓ）とドレイン領域（Ｄ）は、それぞれゲート領域（Ｇ）に対してセルフアラインであり、第４バンドギャップとドープされた領域を有するＩＩＩ−Ｖ属化合物半導体材料を含み、第４バンドギャップは第２バンドギャップより広い。
【００６４】
更なる具体例では、先の具体例のいずれかで記載されたＮＦＥＴ（ＨＥＭＴ）量子井戸デバイス（Ｉ）と、Ｇｅチャネル構造を含むＰＦＥＴ（ＨＨＭＴ：高ホール移動度トランジスタ）量子井戸デバイス（ＩＩ）とを含むハイブリッドデバイスが記載されている。この具体例は、図５に模式的に表される。
【００６５】
図５に表される特定の具体例では、ＨＥＭＴデバイス（Ｉ）のＱＷ領域は、ＧａＡｓを含みまたはからなるバッファ構造（２−Ｉ）と、歪ＩｎＧａＡｓを含みまたはからなるチャネル構造（３−Ｉ）と、ＩｎＧａＡｌＡｓまたはＩｎＰを含みまたはからなるバリア層（４−Ｉ）を含む。ＨＥＭＴのセルフアラインのＳ／Ｄ領域（１１）は、選択的に成長した、ｎドープＧａＡｓを含みまたはからなる。ＨＨＭＴデバイス（ＩＩ）のＱＷ領域は、ＳｉＧｅを含みまたはからなるバッファ構造（２−ＩＩ）と、歪Ｇｅを含みまたはからなるチャネル構造（３−ＩＩ）と、Ｓｉパッシベーション層を含みまたはからなるバリア層（４−ＩＩ）を含む。ＨＨＭＴのセルフアラインのＳ／Ｄ領域（１１’）は、選択的に成長した、ｐドープＧａＡｓを含みまたはからなる。双方のデバイスは、例えばＳｉ基板（１）の上に集積され、シャロートレンチ分離（１６）により分離される。
【００６６】
上述の量子井戸デバイスに加えて、本発明は、そのような量子井戸デバイスの製造方法に関する。量子井戸デバイスの製造方法は、
基板を提供する工程と、
量子井戸領域（ＱＷ）を形成する工程であって、
エピタキシャル成長によりバッファ構造（２）を形成する工程であって、基板（１）を覆い、第１バンドギャップを有する半導体材料を含むバッファ構造（２）を形成する工程と、
エピタキシャル成長によりチャネル構造（３）を形成する工程であって、バッファ構造（２）を覆い、第２バンドギャップを有する半導体材料を含むチャネル構造（３）を形成する工程と、
エピタキシャル成長によりバリア層（４）を形成する工程であって、チャネル構造（３）を覆い、第３バンドギャップを有するアンドープの半導体材料を含むバリア構造（４）を形成する工程とを含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広くなる工程と、
バリア層中に部分的にリセスを形成し（即ち、リセスの深さはバリア層の厚みより小さい）、導電性材料を堆積させることにより、バリア層の一部の上にＴ型（リセス）ゲート電極を形成する工程と、
量子井戸領域にトレンチをエッチングし、チャネル構造と接続するように、トレンチを導電性材料で埋めることにより、Ｔ型ゲート電極のいずれかの側に、ソースコンタクトとドレインコンタクトを形成する工程と、
ゲート電極の両側でゲート電極の下の部分を除くバリア層中に、イオン注入または他の適当なドーピング技術を用いて、δドープ層を形成する工程と、を含む。
【００６７】
本発明の第２形態では、セルフアラインのソース／ドレイン領域を有する量子井戸デバイスの製造方法が開示される。この製造方法は、
基板（１）を提供する工程と、
量子井戸領域（ＱＷ）を形成する工程であって、
エピタキシャル成長によりバッファ構造（２）を形成する工程であって、基板（１）を覆い、第１バンドギャップを有する半導体材料を含むバッファ構造（２）を形成する工程と、
エピタキシャル成長によりチャネル構造（３）を形成する工程であって、バッファ構造（２）を覆い、第２バンドギャップを有する半導体材料を含むチャネル構造（３）を形成する工程と、
エピタキシャル成長によりバリア層（４）を形成する工程であって、チャネル構造（３）を覆い、第３バンドギャップを有するアンドープの半導体材料を含むバリア構造（４）を形成する工程とを含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広くなる工程と、
量子井戸領域（ＱＷ）の一部を覆うようにゲート領域（Ｇ）を形成する工程と、
第２バンドギャップより広い第４バンドギャップを有する半導体材料（８）の選択成長により、ゲート領域（Ｇ）にセルフアラインしたソース領域（Ｓ）およびドレイン領域（Ｄ）を形成する工程であって、ソース領域（Ｓ）およびドレイン領域（Ｄ）がドープ領域を含む工程と、を含む。
【００６８】
本発明の第２形態の幾つかの具体例では、ゲート領域（Ｇ）を形成する工程は、更に、図１Ａに示すように、バリア層（４）の一部を覆うゲート電極（６）を形成する工程と、ゲート電極（６）の両側に、第１の絶縁サイドウォールスペーサ（７）の組を形成する工程とを含む。ゲート電極（６）を形成する工程は、バリア層（４）を覆うように導電性材料（ゲート電極）の層または積層を堆積する工程と、フォトレジストマスクを用いてゲート電極のリソグラフィパターニングをする工程とを含む。例えばＳｉ酸化物またはＳｉ窒化物を含むハードマスク層は、ゲート電極とホトレジスト材料との間に挟まれても良い。有利には、５０ｎｍより短い、好適には２５ｎｍより短いゲート長（Ｌｇ）が使用される。
【００６９】
代わりに、ゲート電極（６）は、ゲートプロセスの置き換えによって形成しても良い（図示せず）。置き換えゲートプロセスは、ダマシンのようなプロセスからなり、以下の複数の工程を含む。即ち、「ゲート第１」プロセスで犠牲ゲート電極を形成する工程と、絶縁サイドウォールスペーサでゲート電極を包む工程と、犠牲ゲート電極を除去する工程と、犠牲ゲートの選択除去により残されたトレンチをゲート電極材料（即ち金属）で埋める工程と、化学機械研磨（ＣＭＰ）を行う工程とを含む。この方法では、置き換えゲートプロセスの終わりに、Ｔ型ゲートにすることなく、ゲートの最初の寸法を回復できる。
【００７０】
第１の絶縁サイドウォールスペーサの組を形成する工程は、絶縁性材料（例えば、Ｓｉ酸化物、Ｓｉ窒化物）の層を堆積させ、その後にスペーサをパターニングして（例えば、ゲート領域およびソース／ドレイン領域の上面から選択的に、下方の材料に向かって、絶縁性材料を異方的に除去して）、絶縁サイドウォールスペーサ（７）をゲート電極（６）の両側に形成する。
【００７１】
絶縁サイドウォールスペーサの幅（Ｗｏｘ）は、それぞれの側のゲート電極上で１０ｎｍ以下であり、好適には５ｎｍ以下である。最小の幅／厚さは、ゲートとソースドレイン領域の間で良好な絶縁性を有するように決められる。絶縁サイドウォールスペーサの最適な幅／厚さは、例１と図１０Ａ、１０Ｂのシミュレーションに示されるように、チャネルドーピングに影響しないδドーピング層中の最大の中断により、即ちＱＷデバイスの直列抵抗Ｒｓにより決定される。
【００７２】
本発明の第２形態の異なる具体例では、方法は、更に、セルフアラインのソース（Ｓ）およびドレイン（Ｄ）領域の選択成長の後に、ゲート端（１１ｂ、１２ｂ、１４ｂ）近傍の選択成長させたソースおよびドレイン領域の側面領域を覆うように第２の絶縁サイドウォールスペーサ（１５）を形成し、その後に、浅いセルフアラインのソースおよびドレインコンタクト（１３、１３’）を形成する工程を含む。これらの具体例は、図２Ｃ、３Ｃ、および４Ｃに示される。
【００７３】
浅いセルフアラインのソースおよびドレインコンタクトを形成する工程は、ソース、ドレイン、およびゲート領域を覆う薄い金属層を堆積させ、その後に、熱処理を行って、ソースおよびドレイン領域の上面で、薄い金属層を半導体材料の表面層（１１、１２、１４）と反応させて金属化合物（例えば、シリサイド、ゲルマナイド、ＩＩＩ−Ｖ金属化合物）を形成し、続いて未反応の金属を金属化合物に対して選択的に除去する工程を含む。
【００７４】
ソースおよびドレイン領域の選択成長は、選択エピタキシャル成長（ＳＥＧ）技術で行われる。選択エピタキシャル成長中、エピタキシャル成長した材料（第４バンドギャップを有する半導体材料）のファセッティング（faceting）が、絶縁サイドウォールスペーサの近傍で起きる。このファセッティングにより、高くなったソース／ドレイン領域の厚さが、絶縁材料の端部近傍で薄くなり、デバイス作製の問題点となる。例えば、Ｓ／Ｄシャローコンタクトの形成（シリサイデーション、ゲルマナイデーション）中に、Ｓ／Ｄ領域とゲート領域との間に、局所短絡が形成される。そのような問題点を避けるために、第２の絶縁サイドウォールスペーサ（１５）の組が、選択エピタキシャル成長後に形成される。
【００７５】
本発明の第２形態の異なる具体例では、ドープされた領域（９、１１、１２、１４）が、選択エピタキシャル成長中のその場（in-situ）ドーピングにより形成される。
【００７６】
第２形態の代わりの具体例では、選択エピタキシャル成長後に、ドープされた領域（９、１１、１２、１４）が注入により形成される。
【００７７】
本発明の第２形態の幾つかの具体例では、ＱＷデバイスの製造方法は、更に、ゲート領域（Ｇ）の形成後に、図４Ａに示すように、ゲート領域の両側にリセスをエッチングすることにより、量子井戸領域（ＱＷ）中に窪んだソースおよびドレイン領域を形成する工程を含む。好適には、リセスの深さ（ｄｒ）は、リセスの端部からチャネル構造の上面（３ａ）までの距離よりも大きく、リセスの端部からバッファ構造の底面（１ａ）までの距離よりも小さい。
【００７８】
本発明の第２形態の異なる具体例では、方法は、更に、図１Ｂに示すように、ゲート領域（Ｇ）で、バリア層（４）とゲート電極（６）との挟まれたゲート誘電体（５）をパターニングする工程を含む。好適には、ゲート誘電体はｈｉｇｈ−ｋ材料（ｋ値＞ｋＳｉＯ２＝３．９）である。代わりに、ＱＷデバイスのゲート領域は、ｈｉｇｈ−ｋ材料（５）の下にパッシベーション層（図示せず）を含み、パッシベーション層は、バリア層の上で、例えば前処理（洗浄／ＵＤ照射／短堆積工程）を行うことにより形成しても良い。
【００７９】
本発明の第２形態の特定の具体例では、ＮＦＥＴ量子井戸デバイスの製造方法が記載され、この製造方法は、
基板（１）を提供する工程と、
量子井戸領域（ＱＷ）を形成する工程であって、
エピタキシャル成長によりバッファ構造（２）を形成する工程であって、基板（１）を覆い、第１バンドギャップを有するＩＩＩ−Ｖ族化合物半導体材料を含むバッファ構造（２）を形成する工程と、
エピタキシャル成長によりチャネル構造（３）を形成する工程であって、バッファ構造（２）を覆い、第２バンドギャップを有するＩＩＩ−Ｖ族化合物半導体材料を含むチャネル構造（３）を形成する工程と、
エピタキシャル成長によりバリア層（４）を形成する工程であって、チャネル構造（３）を覆い、第３バンドギャップを有するアンドープのＩＩＩ−Ｖ族化合物半導体材料を含むバリア構造（４）を形成する工程とを含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広くなる工程と、
量子井戸領域（ＱＷ）の一部を覆うゲート領域（Ｇ）を形成する工程と、
第２バンドギャップより広い第４バンドギャップを有するＩＩＩ−Ｖ族化合物半導体材料（８）の選択成長により、ゲート領域（Ｇ）にセルフアラインするソース領域（Ｓ）およびドレイン領域（Ｄ）を形成し、ソース領域（Ｓ）およびドレイン領域（Ｄ）のそれぞれがドープされた領域を含む工程と、を含む。
【００８０】
本発明の異なる具体例では、ＱＷ領域に含まれる構造は、分子線エピタキシ（ＭＢＥ）、金属有機物化学気相成長（ＭＯＣＶＤ）、金属有機物気相成長（ＭＯＶＰＥ）、低圧化学気相成長（ＬＰＣＶＤ）、超高真空化学気相成長（ＵＨＶ−ＣＶＤ）、または大気圧化学気相成長（ＡＰＣＶＤ）のようなエピタキシャル堆積技術を用いて形成される。ソース／ドレイン領域および再成長ソース／ドレイン領域に含まれる半導体材料は、選択堆積／成長により形成される。選択成長技術の一般的な例は、これらに限定されないが、分子線エピタキシ（ＭＢＥ）、金属有機物化学気相成長（ＭＯＣＶＤ）、または金属有機物気相成長（ＭＯＶＰＥ）を含む。
【００８１】
本発明の第２形態の特定の具体例では、ハイブリッドＱＷデバイスの製造方法が記載され、ハイブリッドＱＷデバイスは、ＩＩＩ−Ｖチャネル構造を有するＨＥＭＴデバイス（Ｉ）と、Ｓｉ互換（Si-compatible）のゲート第１プロセスフローを用いてＳｉ基板上に形成されたＧｅチャネル構造を有するＨＨＭＴデバイス（ＩＩ）とを含む。
【００８２】
Ｓｉ互換プロセスフローは、以下の工程を含む。
（１）シャロートレンチ分離（ＳＴＩ）領域を含む基板形成工程。
（２）Ｓｉ基板上に、ＩＩＩ−Ｖ族化合物材料とＳｉＧｅ材料とを、それぞれ局所成長（local growth）させることにより、バッファ構造（２−Ｉ、２−ＩＩ）、チャネル構造（３−Ｉ、３−ＩＩ）、およびバリア層（４−Ｉ、４−ＩＩ）を含みまたはからなるＱＷ構造を形成する工程。
（３）ゲートパターニングおよび絶縁サイドウォールスペーサ形成工程。
（４）ドープ領域を含む（セルフアライン）ソース／ドレイン領域の選択形成工程。
（５）ソース／ドレインコンタクトの形成工程。
【００８３】
例１
この例は、高電子移動度トランジスタのゲートの下のデルタ（δ）ドーピング層が、１０ｎｍゲートに対して除去されることを示す。結果のＶＴシフトは、δドーピング層中のシート電荷の増加により起きる。同時に、δドーピング層の除去は、ゲートの下のバリア膜厚を減少させ、ゲートの制御性が向上する。
【００８４】
ゲートの下のＨＥＭＴのδドーピング層を２２ｎｍノード（Ｌｇ＝１０ｎｍ）に対して中断させた影響が、ＴＣＡＤシミュレーション（Ｓｅｎｔａｕｒｕｓ（登録商標）、Ｓｙｎｏｐｓｙｓ Ｉｎｃ．）に基づいて示される。ゲートの下のδドーピング層を中断させることで、ゲートがチャネルに近くなり、または代わりに、ＡｌＧａＡｄバリア層に代えてｈｉｇｈ−ｋゲートスタックが使用され、これにより、普通のＭＯＳＦＥＴのようにゲートの制御性が向上する。
【００８５】
表１
【００８６】
図６（ａ）は、参照構造の模式図である。これは、ゲート長Ｌｇ＝１０ｎｍの古典的なＨＥＭＴ構造である。ＧａＡｓ基板上に、厚さ７ｎｍのＩｎ０．７５Ｇａ０．２５Ａｓ量子井戸（ＱＷ）が存在する。ゲートはショットキ接続（ΦＢ＝０．８ｅＶ）と仮定され、ＡｌＧａＡｓバリア（スペーサ）層（ｈｓｐ＝１０ｎｍ）によりＱＷから分離され、ＡｌＧａＡｓバリア層は、ＱＷより３ｎｍ上に配置された、連続したδドープ層を含み、３ｎｍの厚みを有する。横方向に、ゲートは酸化物スペーサ（Ｗｏｘ＝４ｎｍ）で分離されている。
【００８７】
図６（ｂ）は、代わりのＨＥＭＴ構造であり、δドープ層は、長さＬｇに渡って中断されている。図６（ｃ）は、他の代わりのＨＥＭＴ構造であり、δドープ層は、長さＬｇに渡って中断され、ＥＯＴは低く／低減されている。中断Ｌｇの長さは、ゲート長（Ｌｇ）と、ゲートの両側の絶縁（酸化）スペーサ幅（Ｗｏｘ）との和に等しい。
【００８８】
代わりのＨＥＭＴの分析が、５つの構造について行われる。第１の構造は古典的なＨＥＭＴの参照構造である。構造Ａは、δドープ層が１８ｎｍ中断するのを除いて参照構造と同じである。（以下の段落で説明するような）結果のＶＴシフトは、構造Ｂ中のδドーピングシート電荷を増加させることにより補償される。最後に、構造ＣおよびＤは、ゲート下のδドープを除去して形成できるような、ゲートをチャネルに近づくように動かす（バリア膜厚ｈｓｐを減らす）影響について調べる。表１に、調査した構造の重要なパラメータを列挙する。
【００８９】
図７は、ＶＤＳ＝１Ｖにおける、ゲート電圧の関数としてのドレイン電流を示す。ｍａｘ−ｇｍ法を用いて外挿し、それぞれの構造について（直線の）ＶＴが、キャプション中に含まれる。参照ＨＥＭＴは、−０．１９ＶのＶＴを有する。ゲートおよびスペーサの下のδドーピング層を除去すると（構造Ａ）、ＶＴが３５０ｍＶ増加する。δドーピング層の除去と組み合わせてＥＯＴを小さくすることにより、更にＶＴが増加する（参照に比較して、構造Ｄでは４３０ｍＶ）。構造Ｄのデバイスは、エンハンスメントモードとして機能する。これは、δドーピング層の中断がＱＷチャネル中の電荷を減らすことを考慮すれば理解できる。この結果、ゲート上の負電荷をより減らすことが、電子のチャネルの空乏化に要求される。参照構造のＶＴに戻るために、δドーピングは増加させなければならない（構造Ｂ）。図７からわかるように、この結果、双方の構造において、同じサブスレッシュホールド特性とはならない。更に、増加したシート電荷は、構造Ｂにおいて、より高いオン電流となる。
【００９０】
δドーピングの中断の利点は、ゲートとＱＷチャネルとの間隔（バリア膜厚、ｈｓｐ）の更なる小型化が行えることである。図７に示すように、ｈｓｐを７ｎｍまたは４ｎｍまで減らすことにより（構造Ｃおよび構造Ｄ）、サブスレッシュホールド領域で、明らかにより良いゲート制御性が得られる。サブスレッシュホールド勾配は、参照構造の場合の１５０ｍＶ／ｄｅｃから、中断したδドーピングと小型化されたＥＯＴを有する構造Ｄの場合の１１０ｍＶ／ｄｅｃまでばらつく。これは、図８の短チャネル効果を見るとより明らかになる。
【００９１】
図８は、異なった構造（参照、Ａ〜Ｄ）について、ＶＤＤ＝１Ｖで調査された、ドレイン誘起バリア低下（Drain Induced Barrier Lowering: ＤＩＢＬ、ｍＶ／Ｖ、データは四角（■）で示される）と、サブスレッシュホールド勾配（ＳＳ、ｍＶ／ｄｅｃ、データはダイアモンド（◆）で示される）とを示す。ＤＩＢＬは、ＶＤＳの変化の結果としての、デバイスの閾値電圧ＶＴの変化を測定したものである。小さなＤＩＢＬ値は、製造のバリエーションに対して良好なＶＴ安定性を示す。更に、ＤＩＢＬおよびサブスレッシュホールド勾配は、デバイスの全体の静電気完全性（electrostatic integrity）の測定を与える。参照と構造Ｂの双方と比較すると、ＤＩＢＬおよびサブスレッシュホールド勾配（ＳＳ）は、減少したバリア膜厚ｈｓｐの構造（ＣおよびＤ）について、かなり改良される。
【００９２】
図９は、様々なシミュレーションされたゲート長（Ｌｇ）についての、Ｉｄｓ−Ｖｇカーブであり、中断されたドーピング層と縮小されたＥＯＴを有するデバイス構造について、ＶＤＳ＝１に対するものである。δドーピング層は、３・１０１２ａｔｏｍｓ・ｃｍ−２のシート電荷を有し、絶縁サイドウォールスペーサはそれぞれのゲートの側面で４ｎｍの幅を有する。Ｉｏｎは、蓄積モードでのゲートチャネル機能により決定され、一方Ｉｏｆｆは空乏および中断されたドーピングにより決定される。図９に示すように、Ｌｇ＜１５０ｎｍに対して、Ｉｏｎに不利益はなく、中断したドーピング層を有するデバイスアーキテクチュアにおいて、Ｌｇは重大な設計要因ではないことが確認される。
【００９３】
図１０Ａは、最適スペーサ膜厚／幅についてのシミュレーション結果を表す。スペーサ膜厚を変化させた効果は、図１０Ｂに示された構造のような、ゲートの無い（中断されたドーピングのみの）デバイスを用いてシミュレーションされた。
【００９４】
（第１の組の）絶縁スペーサの下では、ゲート制御も、δドーピングにより供給される電荷も存在しない。それゆえに、ＱＷデバイスの直列抵抗Ｒｓは、スペーサ幅Ｗｏｘが所定の値以上で非常に高くなる。シミュレーションは、１０ｎｍまたはそれより短いδドーピングの中断は、チャネルドーピング、およびこの結果、ＱＷデバイスの直列抵抗には影響しないことを示す。
【００９５】
先に述べた記載は、本発明の具体例を詳述する。しかしながら、以下に詳細にテキスト中に表されても、本発明は多くの方法で実施することができる。なお、本発明の所定の特徴や形態を表すために、特定の用語が使用された場合でも、用語が関連する発明の特徴や形態の特定の特徴を含むように限定されて、ここで再定義されたと解釈すべきではない。
【００９６】
上述の詳細な説明が、様々な具体例に適用される本発明の新規な特徴を示し、記載し、指摘しても、記載されたデバイスまたはプロセスの形態や細部において、様々な省略、代替え、および変化が、本発明の精神から離れることなく、当業者によって行うことができることを理解すべきである。
【技術分野】
【０００１】
本発明は、半導体デバイスと、半導体デバイスの製造方法に関する。特に、本発明は、小型化可能な（scalable）量子井戸デバイスおよびその製造方法に関する。
【背景技術】
【０００２】
メインストリームのシリコンＣＭＯＳ（相補型金属酸化物半導体）技術の連続した物理的な小型化（scaling）は、過去４０年間、シリコンデバイスの性能を引き上げてきた。しかしながら、高誘電率（high-k）誘電体および金属のゲートのような近年導入された新しい材料の特徴でさえも、より小型のデバイスに向かう競争で、２２ｎｍノード以下の性能向上においても興味深いかどうか保証できない。
【０００３】
少なくとも次のテクノロジノードに対して、可能な解決は、より高いキャリア移動度の新しいチャネル材料を導入することである。高い電子移動度を有するＩｎＳｂ、ＩｎＡｓ、およびＩｎＧａＡｓのようなＩＩＩ−Ｖ族化合物は、２２ｎｍを越えるＳｉ−ＣＭＯＳに対して、非常に有望な材料であり有望な解決策である。
【０００４】
改良された輸送特性に加えて、ＩＩＩ−Ｖ族化合物半導体は、ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）、ＨＥＭＴ（高電子移動度トランジスタ）、およびＨＢＴ（ヘテロ接合バイポーラトランジスタ）のようなマイクロ波周波数コミュニケーションやレーダーへの応用のためのデバイスの作製において、既に使用されている確立された製造技術の長所を有する。
【０００５】
古典的なＨＥＭＴにより影響されたデバイスアーキテクチュアは、文献に記載されている。しかしながら、記載されたデバイスは、小型化にはあまり適さないリセス（キャビティ型の溝）ゲートおよび／またはＴ型ゲート形状を有する。更に、ゲートやチャネル層に隣接するリセス構造の作製は、デバイスの更なる性能の低下や不安定な動作の原因となる損傷を形成する。
【０００６】
それゆえに、技術的な優位点にもかかわらず、２２ｎｍを越えるＣＭＯＳのための小型化可能なアーキテクチュアを備えた量子井戸デバイスの提供が必要となる
【図面の簡単な説明】
【０００７】
全ての図面は、本発明の幾つかの形態と具体例を表すことを意図する。記載された図面は、単に模式的であり、限定するものでは無い。
【０００８】
【図１Ａ】本発明にかかる量子井戸（ＱＷ）デバイスの断面を模式的に表す。ここで、１ 基板；１ａ 基板の上面；Ｓ ソース領域；Ｇ ゲート領域；Ｄ ドレイン領域；ＱＷ 量子井戸領域；２ バッファ構造；２ａ バッファ構造の上面；３ チャネル構造；３ａ チャネル構造の上面；４ バリア層；４ａ バリア層の上面；４’ バリア構造；６ ゲート電極；７ 絶縁サイドウォールスペーサの第１の組；８ 第４バンドギャップを有する半導体材料；８ａ 半導体材料の上面；９ δドープ層。
【図１Ｂ】図１Ａのデバイスを模式的に表し、更にゲート酸化物５を含む。
【図１Ｃ】図１Ａのデバイスを模式的に表し、更にＳ／Ｄオーミックコンタクト１０、１０’を含む。
【図２Ａ】図１Ａのデバイスを模式的に表し、半導体材料８において、δドープ層９が均一ドープ領域１１で置き換えられている。１１ａ 均一ドープ領域１１を含む半導体材料の上面；１１ｂ 均一ドープ領域１１を含む半導体材料の側面（ファセット面）。
【図２Ｂ】図２Ａのデバイスを模式的に表し、更に、Ｓ／Ｄオーミックコンタクト１０、１０’を含む。
【図２Ｃ】図２Ａのデバイスを模式的に表し、更に、均一ドープ領域１１を含む半導体材料の上面１１ａを覆うセルフアラインＳ／Ｄ１３、１３’を含む。１５ 絶縁サイドウォールスペーサの第２の組。
【図３Ａ】図１Ａのデバイスを模式的に表し、半導体材料８において、δドープ層９が傾斜ドープ領域１２で置き換えられている。１２ａ 傾斜ドープ領域１２を含む半導体材料の上面；１２ｂ 傾斜ドープ領域１２を含む半導体材料の側面（ファセット面）。
【図３Ｂ】図３Ａのデバイスを模式的に表し、更に、Ｓ／Ｄオーミックコンタクト（１０、１０’）を含む。サイドウォールスペーサでゲート
【図３Ｃ】図３Ａのデバイスを模式的に表し、更に、傾斜ドープ領域１２を含む半導体材料の上面１２ａを覆うセルフアラインＳ／Ｄ１３、１３’を含む。１５ 絶縁サイドウォールスペーサの第２の組。
【図４Ａ】リセスＳ／Ｄ領域を含むＱＷデバイスの断面を模式的に表す。１４ｃ リセスＳ／Ｄ領域の底面。
【図４Ｂ】再成長ドープ半導体材料１４で満たされたリセスＳ／Ｄ領域を含むＱＷデバイスの断面を模式的に示す。１４ａ 再成長ドープ半導体材料１４の上面；１４ｂ 再成長半導体材料の側面（ファセット面）；１０、１０’ Ｓ／Ｄオーミックコンタクト。
【図４Ｃ】Ｓ／Ｄオーミックコンタクトを有さない図４Ｂのデバイスを模式的に表し、更に、再成長ドープ半導体材料１４の上面１４ａを覆うセルフアラインＳ／Ｄ１３、１３’を含む。１５ 絶縁サイドウォールスペーサの第２の組。
【図５】図１〜４に表されるいずれかの具体例に示されるＨＥＭＴ−ＩＩＩ−Ｖ−ＱＷデバイス（Ｉ）と、ＨＥＭＴ−Ｇｅチャネル−ＱＷデバイス（ＩＩ）とを含むハイブリッドＱＷデバイスを模式的に表す。１ 基板；２−Ｉ、２−ＩＩ バッファ構造；３−Ｉ、３−ＩＩ チャネル構造；４−Ｉ、４−ＩＩ バッファ層；１１−Ｉ、１１−ＩＩ ドープ領域を含む選択成長Ｓ／Ｄ領域；１６ シャロートレンチ分離（ＳＴＩ）酸化物。
【図６】シミュレーションされたＱＷデバイスを模式的に表し、（ａ）連続したδドープ層を有するＨＥＭＴ構造、（ｂ）本発明にかかる中断したδドープ層を有するＨＥＭＴ、（ｃ）本発明にかかる中断したδドープ層と小型化されたＥＯＴ（等価酸化膜厚）を有するＨＥＭＴ、を表す。
【図７】ＶＤＳ＝１Ｖに対して、多くのシミュレーションされた構造（表１の参照、およびＡ−Ｄ）のＩ−Ｖカーブを表す。ＶＤＳ＝５０ｍＡにおいて、直線ＶＴが外挿された。
【図８】ＶＤＤ＝１Ｖで評価した、ドレイン誘起バリア低下（ＤＩＢＬ、ｍＶ／Ｖ）とサブスレッシュホールド勾配（ＳＳ、ｍＶ／ｄｅｃ）を表す。
【図９】ＶＤＳ＝１Ｖに対して、中断されたドーピング層と小型化されたＥＯＴを有するデバイス構造の、様々なシミュレーションされたゲート長（Ｌｇ）に対するＩｄｓ−Ｖｇカーブを示す。
【図１０Ａ】δドープの中断（スペーサ幅）の長さの関数としての駆動電流のシミュレーションの結果を表す。
【図１０Ｂ】図１０Ａに示されたシミュレーションを行うのに使用された、ゲートの無い構造である。
【発明の詳細な説明】
【０００９】
電界効果トランジスタ（ＦＥＴ）のような電界効果デバイスは、データ処理や遠距離通信のための回路を含む、殆どのデジタル回路および多くのアナログ回路の基本構成である。
【００１０】
電界効果デバイスは、一般に、ソース領域とドレイン領域の間に導電性経路を含む。チャネル（ソースとドレインの間の経路の領域）は、ゲート電極により形成される電界により制御される。
【００１１】
例えば、ｎチャネルデプレッションモード（または、ノーマリオンデバイス）では、電圧が与えられない場合にソースからチャネルを通ってドレインに電流が流れる。十分な負電圧がゲートに与えられたら、チャネル領域はキャリアが空乏化してソース−ドレイン電流は減少し、または完全にカットオフされる。例えば、ｎチャネルエンハンスメントモード（または、ノーマリオフデバイス）では、ソース電圧に対して正のゲート電圧が与えられた場合に、導電性チャネルがトランジスタ中に形成される。正電圧は、ボディ中で自由に動く（free floating）電子をゲートに向かって引きつけ、導電性チャネルを形成する。最初に、十分な電子が、ＦＥＴのボディに加えられたドーパントイオンを無効にするために、ゲート近傍に引きつけられなければならず、これが可動なキャリアの無い領域（空乏領域）を形成し、対応する電圧はＦＥＴの閾値電圧とよばれる。ＣＭＯＳは、エンハンスメントモードのデバイスの典型例であり、ＨＥＭＴの場合は双方の動作モードが可能である。
【００１２】
動作周波数（スイッチとして用いた場合のそのようなデバイスの速度）は、ゲートチャネル領域の長さにより決まる。チップ上でのデバイス密度の増加のための要求とともに、より高い動作周波数の要求は、デバイスの小型化のための決定的要素である。
【００１３】
ＨＥＭＴ（高電子移動度トランジスタ）は、一般的なＭＯＳＦＥＴのようにドープされた領域の代わりに、異なるバンドギャップを有する２つの材料の間の接合（即ち、ヘテロ接合またはヘテロ構造）を組み込んだ電界効果トランジスタである。一般に使用される材料の組み合わせは、デバイスへの適用に応じて広いバリエーションがあるが、ＧａＡｓとＡｌＧａＡｓである。
【００１４】
ＨＥＭＴトランジスタの動作の物理的原理について更に説明する。一般に、導電性になるためには、半導体は、不純物がドープされて可動電子を形成する必要がある。しかしながら、これにより電子は遅くなる。なぜならば、電子を形成するために使用される不純物との衝突のためである。先端技術のＨＥＭＴは、高ドープのワイドバンドギャップのｎ型ドナー供給層（例えばＡｌＧａＡｓ）とノンドープのナローギャップのチャネル層（例えばＧａＡｓ）とのヘテロ接合を用いて形成した高移動度電子を使用することにより、この矛盾を解決する。ｎ型ＡｌＧａＡｓの薄層中で形成された電子は、完全にチャネル層（ＧａＡｓ）中に落ちる。なぜならば、異なったバンドギャップの材料により形成されたヘテロ接合は、ＧａＡｓ側の伝導帯に量子井戸（ＱＷ）を形成し、これにより、電子は不純物との衝突無しに速く動けるからである。この現象の効果は、非常に高濃度の高移動度導電性電子の非常に薄い層が、チャネルを低抵抗（または高電子移動度）にすることである。この層は、また、２次元電子ガス（２−ＤＥＧ）として知られる。ＦＥＴの他の型の場合、ゲート電極に与えられる電圧は、この層の伝導性を変化させる。類似のＨＨＭＴ（高ホール移動度トランジスタ）では、高移動導電性ホールの非常に薄い層が、非常に高い濃度で現れ、チャネルを低抵抗（または高ホール移動度）にする。ＨＥＭＴとＨＨＭＴの双方に言及する場合、高移動キャリアの薄層は、２次元キャリアガスとして知られる。
【００１５】
ここで、特定の化学名や科学式が与えられた場合、材料は、化学名で表された化学量論的に正確な式の、非化学量論的なばらつきを含んでも良い。式中の要素の下付き文字が無い場合、化学量論的に数字「１」を表す。正確な化学量論値からのプラス／マイナス２０％の範囲内のばらつきは、この目的では、化学名や化学式に含まれる。数字の下付き文字が記載された場合、プラス／マイナス約２０％の範囲内ばらつきは、それぞれの下付け文字の値に含まれる。そのような様々な値は、足して整数になる必要ななく、この逸脱を意図する。そのようなばらつきは、プロセスの意図した選択や制御、または意図しないプロセスのばらつきにより起きる。
【００１６】
本発明では、「ＩＩＩ−Ｖ族化合物半導体」の用語は、周期律表の少なくとも１つのＩＩＩ族の元素と、周期律表の少なくとも１つのＶ族の元素とを含むことをいう。一般には、ＩＩＩ−Ｖ族化合物半導体は、ＩＩＩ／Ｖ元素を含む２元、３元、または４元の合金である。本発明で使用されるＩＩＩ−Ｖ族化合物半導体の例は、ＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＡｌＡｓＳｂ、ＩｎＡｌＡｓＰ、およびＩｎＧａＡｓＰの合金を含むが、これに限定されるものではない。
【００１７】
この発明を通して、「バンドギャップ」の用語は、価電子帯（valence band）の上端と、伝導帯（conduction band）の下端との間のエネルギ差をいう。一般に、ワイドバンドギャップ（ＷＢＧ）半導体は、１ｅＶより大きな、好適には２ｅＶより大きな電子バンドギャップを有する半導体材料である。一般に、ナローバンドギャップ（ＮＢＧ）半導体は、１ｅＶより小さな、好適には０．６ｅＶより小さな電子バンドギャップを有する半導体材料である。しかしながら、上述の絶対距離は単に参照的なものであり、この発明を通して、それは、バンドギャップの実際の絶対値より、むしろデバイスの良好な仕事を規定するＷＢＧとＮＢＧの間の相対的差異である。
【００１８】
本発明では、「半導体」の用語は、約１０５Ω・ｃｍの抵抗率（resistivity）の材料（例えば、本来のＳｉは約２４０ｋΩ・ｃｍの抵抗率）をいい、一方、「半絶縁性（semi-insulator）」の用語は、約１０９Ω・ｃｍのような、より高い抵抗率を有する材料をいう。
【００１９】
３．９（Ｓｉのｋ値）より大きな誘電率を有する誘電体材料は、ここではｈｉｇｈ−ｋ誘電体と呼ばれる。一般に、ｈｉｇｈ−ｋ誘電体は、約７．０またはそれ以上の誘電率を有し、約１０．０またはそれ以上の誘電率がより一般的である。
【００２０】
本発明は、更に、本発明の多くの特定の具体例の詳細な記載により説明される。本発明の他の具体例は、本発明の真実の精神や技術的な示唆から離れることなく、当業者の知識に基づいてなされることは、明らかである。
【００２１】
動作において、ＨＥＭＴのチャネル構造を通って、２次元電子ガス（２−ＤＥＧ）が流れる。伝統的なアプローチでは、電子は、隣接するバリア層／構造中の（ドナー種を含む）δドーピング層により供給される（図６（ａ）参照）。
【００２２】
本発明は、小型化可能な量子井戸（ＱＷ）デバイス、およびその製造方法に関する。もっとも一般的な方法で記載されると、本発明のデバイスは、量子井戸デバイスであって、
基板（１）と、
基板（１）を覆いこれと接するバッファ構造（２）であって、第１バンドギャップを有する半導体材料を含むバッファ構造（２）と、
バッファ構造（２）を覆いこれと接するチャネル構造（３）であって、第２バンドギャップを有する半導体材料を含むチャネル構造（３）と、
チャネル構造（３）を覆いこれと接するバリア構造（４’）であって、第３バンドギャップを有する半導体材料を含み、更に、ＱＷデバイスの動作時に２次元キャリアガスを形成するのに適したバリア構造（４’）と、
バリア構造の一部を覆い、ゲート電極（６）を含むゲート領域（Ｇ）と、
ソースコンタクトおよびドレインコンタクト（１０、１０’、１３、１３’）とを含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広く、
ゲート領域の下部の、バリア構造（４’）の部分には、ドーピング材料が存在しない。好適に具体例では、基板の面内で測定された部分の寸法（即ち、横方向の寸法、即ち幅や長さであって厚さではない）は、ゲート領域の寸法に対応する。図６のデバイスの場合、ゲート領域は、ゲート電極（Ｌｇ）と２つの絶縁サイドウォールスペーサ（Ｗｏｘ）により規定される。
【００２３】
図６に示されるように、本発明のデバイスは、ＨＥＭＴデバイス（またはＨＨＭＴデバイス）と類似した構成を有し、バッファ層２、チャネル層３、およびバリア構造４’を含む。図６（ａ）は、このデバイスを模式的に示し、バリア構造に、デバイスの全ての表面を覆う連続したδドープ層を有する。デバイスは、ゲート電極６、絶縁サイドウォールスペーサ７とともに、ソースおよびドレインのオーミックコンタクト１０、１０’を含む。
【００２４】
図６（ｂ）は、本発明にかかるＱＷデバイスであり、δドーピング層は、ゲートの下の領域で中断し、好適にはゲートとスペーサとを併せた幅に対応して中断する。ゲートの下にドーピング層が存在しないため、（図６（ｃ）に示すように）バリアの高さｈｓｐはその領域で低減される。
【００２５】
図１Ａに示す好適な具体例では、本発明のデバイスは、セルフアラインのソースおよびドレイン領域８、即ち、（スペーサ７で）包まれたゲート電極６に隣接する半導体領域を、バリア層４の上に含む。バリア層自身はドープされず、ソースおよびドレイン領域が、例えばδドーピングを用いてドープされる。次に、「バリア構造４」が、アンドープのバリア層４と、ドープされたソース／ドレイン領域を用いて形成される（図の太い線を参照）。この結果は、図６（ｂ）と同様であり、即ち、ドーピングされない材料が、ゲート領域の下に存在する。この記載では、「量子井戸領域」は、ドープされたセルフアラインのソースおよびドレイン領域を有する具体例では、層２、３、および４から形成された領域として規定される（図１Ａ）。なお、バリア層４はドープされず、この層にドーピングが故意に行われないものとして理解される。しかしながら、最終的なデバイスでは、ドーピング材料がソース／ドレイン領域から、層４の中に拡散しても良い。また、しかしながら、この場合、ゲート領域の下にはドーピング材料は存在しない。
【００２６】
本発明の多くの具体例は、アンドープバリア層と、ゲート領域に隣接するセルフアラインのソース／ドレイン領域に含まれるドープ層／ドープされた領域とを含み、ゲート／ソース／ドレイン領域がバリア層を覆うデバイスを開示する。特徴的には、浅いセルフアラインのソースおよびドレインコンタクトが、ソースおよびドレイン領域に上面の上に形成されている。
【００２７】
本発明では、ソースとドレインの間隔が低減され、ゲート長と、ゲートの両側の絶縁サイドウォールスペーサの幅との和と等しい。それゆえに、非常にコンパクトで、セルフアラインのデザインが、小型化には適しており、本発明の特徴となる。なぜなら、この結果、デバイス容量が減り、これにより動作周波数が増加するからである。他の特徴は、δドープ層（またはドープ領域、以下に示す）が中断されて、バリア層の外側に配置されることにより、１００ｎｍより小さいゲート長に適するように、バリア層の厚さが、より小さい値（より低いＥＯＴ）に向かって小さくできる。これは、バリア膜厚を更に低減／小型化するのを妨げる、ゲートとＱＷ構造との間にδドーピング層が存在する古典的なＨＥＭＴ構造では不可能である。
【００２８】
本発明の第１の形態では、基板（１）、基板を覆う量子井戸領域（ＱＷ）、量子井戸領域を覆うゲート領域（Ｇ）、ゲート領域に隣接するソース領域（Ｓ）およびドレイン領域（Ｄ）を含む量子井戸デバイスであって、
量子井戸領域は、
基板（１）を覆いこれと接するバッファ構造（２）であって、第１バンドギャップを有する半導体材料を含むバッファ構造（２）と、
バッファ構造（２）を覆いこれと接するチャネル構造（３）であって、第２バンドギャップを有する半導体材料を含むチャネル構造（３）と、
チャネル構造（３）を覆いこれと接するバリア構造（４）であって、第３バンドギャップを有するアンドープの半導体材料を含むバリア構造（４）とを含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広く、
ソース領域（Ｓ）とドレイン領域（Ｄ）は、それぞれゲート領域（Ｇ）に対してセルフアラインであり、第４バンドギャップとドープされた領域を有する半導体材料を含み、第４バンドギャップは第２バンドギャップより広い。
【００２９】
図１の具体例で定義されたように、量子井戸領域（ＱＷ）は３つの構造を含む。バッファ構造（２）、チャネル構造（３）、およびバリア層（４）である。それらの構造のそれぞれは、１またはそれ以上の層を含む。
【００３０】
本発明の異なる具体例では、バッファ構造（２）が、第１バンドギャップを有する半導体または半絶縁性（semi-insulator）の材料を含み、第１バンドギャップは、チャネル構造（３）を作製するのに使用される半導体材料の第２バンドギャップより大きい。一般に、第１バンドギャップを有する半導体／半絶縁性材料は、本文のいずれかで定義したような、ワイドバンドギャップ（ＷＢＧ）材料である。
【００３１】
代わりに、バッファ構造（２）が多層を含み、それぞれの層がワイドバンドギャップの半導体または半絶縁性材料からなるものであっても良い。
【００３２】
本発明の異なる具体例では、チャネル構造（３）が第２バンドギャップを有するアンドープの半導体材料を含み、第２バンドギャップは、バッファ構造（２）およびバリア構造（４）を形成するのにそれぞれ使用される、半導体材料の第１バンドギャップおよび第３バンドギャップより狭い。一般に、第２バンドギャップを有する半導体材料は、本文のいずれかで定義したような、ナローバンドギャップ（ＮＢＧ）半導体材料である。
【００３３】
代わりに、チャネル構造（３）が多層を含み、それぞれの層が、ナローバンドギャップの半導体材料からなっても良い。本発明の特定の具体例では、チャネル構造が３つの層を含み、下部層はバッファ層（２）を覆ってこれと接し、上部層はバリア層（４）を覆ってこれと接し、中間層は下部層と上部層の間に挟まる。上部層と下部層のそれぞれは、界面欠陥が最小になるように選択された材料を含み、一方中間層は、移動度を増加させるように選択された材料を含む。実際、インジウムを用いた傾斜ドーピング（例えば、ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓを含むスタック）が、上述の機能を示す。
【００３４】
特徴的に、チャネル構造／層（３）は、３ｎｍから２０ｎｍの間の厚み（ｈｃ、図１Ａ）を有する。好適には、チャネル構造／層（３）は、７ｎｍの厚みを有する。
【００３５】
本発明の異なる具体例では、バリア層（４）が第３バンドギャップを有するアンドープの半導体材料を含み、第３バンドギャップは、チャネル構造／層（３）を形成するのに使用される半導体材料の第２バンドギャップより広い。一般に、第３バンドギャップを有する半導体材料は、本文のいずれかで定義したような、ワイドバンドギャップ（ＷＢＧ）半導体材料である。
【００３６】
代わりに、バリア層（４）が多層を含み、それぞれの層が、ワイドバンドギャップの半導体材料からなっても良い。特徴的には、バリア層は非常に薄く（１〜２０モノレイヤ）、アンドープの（即ち、上述のように故意のドーピングの無い）半導体材料からなり、下方のチャネル構造と完全に格子整合する。薄く、アンドープで格子整合したバリア層は、チャネル構造上で良好に制御でき、ゲート電極との界面での界面散乱を最小にし、チャネル中のキャリアの移動特性を保護する。好適には、バリア層（４）は、５オングストロームから２ｎｍの間の厚み（ｈｓｐ、図１Ａ）を有する。好適には、バリア層は、３オングストロームの厚みを有する。
【００３７】
本発明では、ゲート領域（Ｇ）は、バリア層（４）を覆うゲート電極（６）と、パターニングされたゲート電極の両側の、第１のサイドウォールスペーサの組を含む。この場合、ゲート領域の寸法は、ゲート電極とスペーサの組み合わせた寸法に対応する。ゲート電極を最初にパターニングし、続いてドーピング層／領域を含むセルフアラインのソースおよびドレイン領域を形成することが、オーバーラップしたゲート−ソース／ドレイン容量を低減し、ソース／ドレイン領域で低い抵抗を得る長所を有する。ゲート−ソース／ドレインのオーバーラップ容量を低減することで、デバイスのスイッチング速度を改良できる。
【００３８】
特徴的に、第１の絶縁サイドウォールスペーサの組は、Ｓ／Ｄ領域に含まれるドーピング層／領域からドーパントが、ゲート領域の下方に拡散するのを防止する。ドーパントは、ソースおよびドレイン領域の下方のバリア層に拡散しても良い、ゲート電極の両側上で、絶縁サイドウォールスペーサの厚さは、５ｎｍ以下であり、更に好適には、４ｎｍ以下である。
【００３９】
本発明の第１形態の他の具体例では、ドープされた領域は、ドーピング層（９）からなる。好適には、ドーピング層は、デルタドープ層であり、少なくとも１モノレイヤのドーパントからなる。
【００４０】
本発明の第１形態の代わりの具体例では、ドープされた領域は、図２Ａに示すように均一にドープされる（１１）。
【００４１】
本発明の第１形態の他の具体例では、ドープされた領域はドーパントが傾斜ドープされ（１２）、図３Ａに示すように、上面（１２ａ）において最大ドーパント濃度となる。
【００４２】
本発明の第１形態の代わりの具体例では、ソース領域（Ｓ）およびドレイン領域（Ｄ）は、図４Ａに示すように、量子井戸領域（ＱＷ）中に形成された窪んだ領域である。リセスの深さ（ｄｒ）は、（ＱＷ領域の上面に対応する）リセスの上端から、チャネル構造（３ａ）の上面までの距離より大きく、リセスの上端からバッファ構造（１ａ）の底面までの距離より小さい。
【００４３】
本発明の異なる具体例では、図１Ｂに示すように、ゲート領域（Ｇ）は、更に、バリア層（４）とゲート電極（６）の間に挟まれるゲート誘電体（５）を含む。ゲート誘電体の存在は、ゲートリークを減らすことで、ＱＷデバイスの性能を改良する。
【００４４】
特徴的には、ゲート誘電体（５）は、ｈｉｇｈ−ｋ誘電体を含む。本発明で使用されるｈｉｇｈ−ｋ誘電体は、これらに限定されないが、酸化物、窒化物、酸窒化物、および／または金属シリケイトを含むシリケイト、アルミネイト、タイタネイト、およびナイトレイトを含む。好適には、ｈｉｇｈ−ｋ誘電体は、ＨｆＯ２、ＨｆＳｉＯ、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、ランタニド系酸化物（即ち、Ｌａ２Ｏ３、ＧｄＧａＯ）、Ｙ２Ｏ３、Ｇａ２Ｏ３、ペロブスカイト（即ち、ＳｒＴｉＯ３）またはそれらの組み合わせを含む。
【００４５】
更には、ＱＷデバイスのゲート領域は、ｈｉｇｈ−ｋ材料（５）の下にあるパッシベーション層（図示せず）を含み、パッシベーション膜はバリア層（４）の前処理（洗浄／ＵＶ照射／短い堆積工程）により形成される。
【００４６】
本発明の第１形態の異なる具体例では、ＱＷデバイスは、更に、ゲート端部の近傍の、セルフアラインのソース領域およびドレイン領域の側面領域（１１ｂ、１２ｂ、１４ｂ）を覆う第２の絶縁サイドウォールスペーサの組と、ソース領域（Ｓ）とドレイン領域（Ｄ）のそれぞれの上面（８ａ、１１ａ、１２ａ、１４ａ）を覆う、セルフアラインのソースとドレインのシャローコンタクト（１３、１３’）を含む。それらの具体例は、図２Ｃ、３Ｃ、および４Ｃに示される。セルフアラインのソースとドレインのシャローコンタクト（１３、１３’）は、金属シリサイド、または金属ゲルマナイド、または金属−ＩＩＩ−Ｖ化合物を含む。シャローコンタクトは、より低いソースおよびドレイン抵抗の特徴を有し、この方法でＱＷデバイスの動作速度を向上させる。更には、シャローコンタクトは、小型化のための好適な選択肢である。
【００４７】
代わりの具体例では、図１Ｃ、２Ｂ、３Ｂ、４Ｂ、６の（ｂ）、（ｃ）に示すように、ＱＷデバイスは、更に、ソースおよびドレインオーミックコンタクト（１０、１０’）を含む。オーミックコンタクトは、金属、合金、窒化金属、または金属シリサイド／ゲルマナイドを含んでも良い。特定の具体例では、オーミックコンタクトは、Ｗ、Ａｌ、Ｔｉ、Ｔａ、Ｐｔ、またはＮｉＡｕＧｅのようなＡｕベース合金を含んでも良い。
【００４８】
本発明の具体例では、第１バンドギャップを有する半導体材料、第３バンドギャップを有する半導体材料、および第４バンドギャップを有する半導体材料は、ワイドバンドギャップ半導体（ＷＢＧ）半導体である。好適には、第４バンドギャップは、第３バンドギャップより広い。
【００４９】
本発明の特定の具体例では、ＷＢＧ半導体材料は、ＡｌＧａＡｓ、ＡｌＧａＳｂ、ＧａＩｎＰ、およびそれらの組み合わせからなるグループから選択される。
【００５０】
ＷＢＧ半導体材料の代わりの具体例は、Ｓｉ１−ｘＧｅｘであり、ｘは０と０．７の間の実数であり、好適には０と０．５の間の実数である。
【００５１】
他の具体例では、ＷＢＧ半導体材料は、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、および電子バンドギャップが３ｅＶより大きい関連する材料からなるグループから選択される。ＮＢＧ材料としてのＧｅと組み合わせて、ＷＢＧ材料としてのＧａＮ、ＡｌＧａＮ、ＡｌＮを用いることは、品質の高い層や界面を成長／堆積させる確立された技術を用いるという追加の長所を有する。
【００５２】
本発明の具体例では、第２バンドギャップを有する半導体材料は、ナローバンドギャップ（ＮＢＧ）半導体である。
【００５３】
好適には、ＮＢＧ半導体材料は、ＩｎＧａＡｓ、ＩｎＧａＳｂ、ＩｎＡｓ、ＩｎＡｓＰ、ＩｎＡｓＳｂ、およびそれらの組み合わせからなるグループから選択される。
【００５４】
本発明の代わりに具体例では、ＮＢＧ半導体材料は、Ｓｉ１−ｙＧｅｙであり、ｙは０．３と１の間の実数であり、好適には０．５と１の間の実数である。
【００５５】
特定の具体例では、ＷＢＧ半導体材料はＳｉ１−ｘＧｅｘで、ｘは０と０．７の間の実数であり、ＮＢＧ半導体材料は、Ｓｉ１−ｙＧｅｙで、ｙは０．３と１の間の実数であり、ｙ＞ｘである。
【００５６】
本発明の具体例では、ドープされた領域はドーパントを含む。ドーパントは、ｎ型ドーパント（ドナー種）またはｐ型ドーパントである。更に、ドナー種はＳｉであっても良い。代わりに、ＷＢＧ／ＮＢＧ材料がＳｉ含有材料および／またはＧｅ含有材料の場合、ドーパントは、Ｂ、Ａｓ、Ｐ、Ｓｂ、Ｇａ、およびそれらの組み合わせからなる組から選択されても良い。
【００５７】
ドープされた領域は、それぞれ、図１Ａ、２Ａ、および３Ａに表されたように、ドーピング層（９）、または均一ドープ領域（１１、１４）、または漸次ドープされた領域（１２、１４）であっても良い。
【００５８】
ドーパントがドーピング層に閉じ込められた場合、ドーピング層の厚みは、３ｎｍより薄く、好適には１ｎｍより薄い。ドーピング層は、セルフアラインのソースおよびドレイン領域中のいずれかに配置され、好適にはバリア層（４）との界面近傍に配置される。好適には、ドーピング層中のドナー種／ドーパントの濃度は、１０１１〜１０１３ａｔｏｍ・ｃｍ−２である。更に好適には、ドーピング層中のドナー種／ドーパントの濃度は、１０１２ａｔｏｍ・ｃｍ−２より高く、更に好適には、５・１０１２ａｔｏｍ・ｃｍ−２より高い。ソースおよびドレイン領域の高いドーピングレベルは、ソースおよびドレインの抵抗を更に改良する。
【００５９】
ソース領域およびドレイン領域の多くの部分にドーパントが均一に分配された場合、ドーパントの濃度は、１０１７〜１０２１ａｔｏｍ・ｃｍ−３の範囲となる。更に好適には、ドーパントの濃度は、１０１８〜２・１０２０ａｔｏｍ・ｃｍ−３の範囲となる。
【００６０】
傾斜ドープされた領域の特定の具体例では、ドーパントの最も高い濃度、即ち先に述べた均一ドープされた領域の範囲の上限値（例えば、２・１０２０ａｔｏｍ・ｃｍ−３）は、ソース／ドレイン領域の上面に位置する。
【００６１】
本発明の異なる具体例では、図１〜５に示すように、基板（１）は、バルク半導体基板または少なくとも半導体基板を含む材料スタックでも良い。好適には、基板（１）は、Ｓｉ、Ｇｅ、ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・シリコン（ＧＯＩ）、ＧａＡｓを含む。
【００６２】
本発明の異なる具体例では、ゲート電極（６）は、金属、合金、金属シリサイド、金属ナイトライド、金属ゲルマナイド、多結晶シリコン（ポリＳｉ）、多結晶シリコンゲルマニウム、およびこれらの組み合わせや積層のような導電性材料を含む。好適には、ゲート導電体は、Ａｌ、Ａｕ、Ｗ、またはＴｉの元素の少なくとも１つを含む金属であるゲート電極の材料を選択することにより、デバイスの実効仕事関数と、これにより閾値電圧を有利に決定できる。
【００６３】
本発明の特定の具体例では、基板（１）と、基板を覆う量子井戸領域（ＱＷ）と、量子井戸領域を覆うゲート領域（Ｇ）と、ゲート領域に隣接するソース領域（Ｓ）とドレイン領域（Ｄ）とを含むＮＦＥＴ量子井戸デバイスが記載され、
この量子井戸領域は、
基板を覆いこれと接するバッファ構造（２）であって、第１バンドギャップを有するＩＩＩ−Ｖ属化合物半導体材料を含むバッファ構造（２）と、
バッファ構造（２）を覆いこれと接するチャネル構造（３）であって、第２バンドギャップを有するＩＩＩ−Ｖ属化合物半導体材料を含むチャネル構造（３）と、
チャネル構造（３）を覆いこれと接するバリア構造（４）であって、第３バンドギャップを有するアンドープのＩＩＩ−Ｖ属化合物半導体材料を含むバリア構造（４）と、を含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広く、
ソース領域（Ｓ）とドレイン領域（Ｄ）は、それぞれゲート領域（Ｇ）に対してセルフアラインであり、第４バンドギャップとドープされた領域を有するＩＩＩ−Ｖ属化合物半導体材料を含み、第４バンドギャップは第２バンドギャップより広い。
【００６４】
更なる具体例では、先の具体例のいずれかで記載されたＮＦＥＴ（ＨＥＭＴ）量子井戸デバイス（Ｉ）と、Ｇｅチャネル構造を含むＰＦＥＴ（ＨＨＭＴ：高ホール移動度トランジスタ）量子井戸デバイス（ＩＩ）とを含むハイブリッドデバイスが記載されている。この具体例は、図５に模式的に表される。
【００６５】
図５に表される特定の具体例では、ＨＥＭＴデバイス（Ｉ）のＱＷ領域は、ＧａＡｓを含みまたはからなるバッファ構造（２−Ｉ）と、歪ＩｎＧａＡｓを含みまたはからなるチャネル構造（３−Ｉ）と、ＩｎＧａＡｌＡｓまたはＩｎＰを含みまたはからなるバリア層（４−Ｉ）を含む。ＨＥＭＴのセルフアラインのＳ／Ｄ領域（１１）は、選択的に成長した、ｎドープＧａＡｓを含みまたはからなる。ＨＨＭＴデバイス（ＩＩ）のＱＷ領域は、ＳｉＧｅを含みまたはからなるバッファ構造（２−ＩＩ）と、歪Ｇｅを含みまたはからなるチャネル構造（３−ＩＩ）と、Ｓｉパッシベーション層を含みまたはからなるバリア層（４−ＩＩ）を含む。ＨＨＭＴのセルフアラインのＳ／Ｄ領域（１１’）は、選択的に成長した、ｐドープＧａＡｓを含みまたはからなる。双方のデバイスは、例えばＳｉ基板（１）の上に集積され、シャロートレンチ分離（１６）により分離される。
【００６６】
上述の量子井戸デバイスに加えて、本発明は、そのような量子井戸デバイスの製造方法に関する。量子井戸デバイスの製造方法は、
基板を提供する工程と、
量子井戸領域（ＱＷ）を形成する工程であって、
エピタキシャル成長によりバッファ構造（２）を形成する工程であって、基板（１）を覆い、第１バンドギャップを有する半導体材料を含むバッファ構造（２）を形成する工程と、
エピタキシャル成長によりチャネル構造（３）を形成する工程であって、バッファ構造（２）を覆い、第２バンドギャップを有する半導体材料を含むチャネル構造（３）を形成する工程と、
エピタキシャル成長によりバリア層（４）を形成する工程であって、チャネル構造（３）を覆い、第３バンドギャップを有するアンドープの半導体材料を含むバリア構造（４）を形成する工程とを含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広くなる工程と、
バリア層中に部分的にリセスを形成し（即ち、リセスの深さはバリア層の厚みより小さい）、導電性材料を堆積させることにより、バリア層の一部の上にＴ型（リセス）ゲート電極を形成する工程と、
量子井戸領域にトレンチをエッチングし、チャネル構造と接続するように、トレンチを導電性材料で埋めることにより、Ｔ型ゲート電極のいずれかの側に、ソースコンタクトとドレインコンタクトを形成する工程と、
ゲート電極の両側でゲート電極の下の部分を除くバリア層中に、イオン注入または他の適当なドーピング技術を用いて、δドープ層を形成する工程と、を含む。
【００６７】
本発明の第２形態では、セルフアラインのソース／ドレイン領域を有する量子井戸デバイスの製造方法が開示される。この製造方法は、
基板（１）を提供する工程と、
量子井戸領域（ＱＷ）を形成する工程であって、
エピタキシャル成長によりバッファ構造（２）を形成する工程であって、基板（１）を覆い、第１バンドギャップを有する半導体材料を含むバッファ構造（２）を形成する工程と、
エピタキシャル成長によりチャネル構造（３）を形成する工程であって、バッファ構造（２）を覆い、第２バンドギャップを有する半導体材料を含むチャネル構造（３）を形成する工程と、
エピタキシャル成長によりバリア層（４）を形成する工程であって、チャネル構造（３）を覆い、第３バンドギャップを有するアンドープの半導体材料を含むバリア構造（４）を形成する工程とを含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広くなる工程と、
量子井戸領域（ＱＷ）の一部を覆うようにゲート領域（Ｇ）を形成する工程と、
第２バンドギャップより広い第４バンドギャップを有する半導体材料（８）の選択成長により、ゲート領域（Ｇ）にセルフアラインしたソース領域（Ｓ）およびドレイン領域（Ｄ）を形成する工程であって、ソース領域（Ｓ）およびドレイン領域（Ｄ）がドープ領域を含む工程と、を含む。
【００６８】
本発明の第２形態の幾つかの具体例では、ゲート領域（Ｇ）を形成する工程は、更に、図１Ａに示すように、バリア層（４）の一部を覆うゲート電極（６）を形成する工程と、ゲート電極（６）の両側に、第１の絶縁サイドウォールスペーサ（７）の組を形成する工程とを含む。ゲート電極（６）を形成する工程は、バリア層（４）を覆うように導電性材料（ゲート電極）の層または積層を堆積する工程と、フォトレジストマスクを用いてゲート電極のリソグラフィパターニングをする工程とを含む。例えばＳｉ酸化物またはＳｉ窒化物を含むハードマスク層は、ゲート電極とホトレジスト材料との間に挟まれても良い。有利には、５０ｎｍより短い、好適には２５ｎｍより短いゲート長（Ｌｇ）が使用される。
【００６９】
代わりに、ゲート電極（６）は、ゲートプロセスの置き換えによって形成しても良い（図示せず）。置き換えゲートプロセスは、ダマシンのようなプロセスからなり、以下の複数の工程を含む。即ち、「ゲート第１」プロセスで犠牲ゲート電極を形成する工程と、絶縁サイドウォールスペーサでゲート電極を包む工程と、犠牲ゲート電極を除去する工程と、犠牲ゲートの選択除去により残されたトレンチをゲート電極材料（即ち金属）で埋める工程と、化学機械研磨（ＣＭＰ）を行う工程とを含む。この方法では、置き換えゲートプロセスの終わりに、Ｔ型ゲートにすることなく、ゲートの最初の寸法を回復できる。
【００７０】
第１の絶縁サイドウォールスペーサの組を形成する工程は、絶縁性材料（例えば、Ｓｉ酸化物、Ｓｉ窒化物）の層を堆積させ、その後にスペーサをパターニングして（例えば、ゲート領域およびソース／ドレイン領域の上面から選択的に、下方の材料に向かって、絶縁性材料を異方的に除去して）、絶縁サイドウォールスペーサ（７）をゲート電極（６）の両側に形成する。
【００７１】
絶縁サイドウォールスペーサの幅（Ｗｏｘ）は、それぞれの側のゲート電極上で１０ｎｍ以下であり、好適には５ｎｍ以下である。最小の幅／厚さは、ゲートとソースドレイン領域の間で良好な絶縁性を有するように決められる。絶縁サイドウォールスペーサの最適な幅／厚さは、例１と図１０Ａ、１０Ｂのシミュレーションに示されるように、チャネルドーピングに影響しないδドーピング層中の最大の中断により、即ちＱＷデバイスの直列抵抗Ｒｓにより決定される。
【００７２】
本発明の第２形態の異なる具体例では、方法は、更に、セルフアラインのソース（Ｓ）およびドレイン（Ｄ）領域の選択成長の後に、ゲート端（１１ｂ、１２ｂ、１４ｂ）近傍の選択成長させたソースおよびドレイン領域の側面領域を覆うように第２の絶縁サイドウォールスペーサ（１５）を形成し、その後に、浅いセルフアラインのソースおよびドレインコンタクト（１３、１３’）を形成する工程を含む。これらの具体例は、図２Ｃ、３Ｃ、および４Ｃに示される。
【００７３】
浅いセルフアラインのソースおよびドレインコンタクトを形成する工程は、ソース、ドレイン、およびゲート領域を覆う薄い金属層を堆積させ、その後に、熱処理を行って、ソースおよびドレイン領域の上面で、薄い金属層を半導体材料の表面層（１１、１２、１４）と反応させて金属化合物（例えば、シリサイド、ゲルマナイド、ＩＩＩ−Ｖ金属化合物）を形成し、続いて未反応の金属を金属化合物に対して選択的に除去する工程を含む。
【００７４】
ソースおよびドレイン領域の選択成長は、選択エピタキシャル成長（ＳＥＧ）技術で行われる。選択エピタキシャル成長中、エピタキシャル成長した材料（第４バンドギャップを有する半導体材料）のファセッティング（faceting）が、絶縁サイドウォールスペーサの近傍で起きる。このファセッティングにより、高くなったソース／ドレイン領域の厚さが、絶縁材料の端部近傍で薄くなり、デバイス作製の問題点となる。例えば、Ｓ／Ｄシャローコンタクトの形成（シリサイデーション、ゲルマナイデーション）中に、Ｓ／Ｄ領域とゲート領域との間に、局所短絡が形成される。そのような問題点を避けるために、第２の絶縁サイドウォールスペーサ（１５）の組が、選択エピタキシャル成長後に形成される。
【００７５】
本発明の第２形態の異なる具体例では、ドープされた領域（９、１１、１２、１４）が、選択エピタキシャル成長中のその場（in-situ）ドーピングにより形成される。
【００７６】
第２形態の代わりの具体例では、選択エピタキシャル成長後に、ドープされた領域（９、１１、１２、１４）が注入により形成される。
【００７７】
本発明の第２形態の幾つかの具体例では、ＱＷデバイスの製造方法は、更に、ゲート領域（Ｇ）の形成後に、図４Ａに示すように、ゲート領域の両側にリセスをエッチングすることにより、量子井戸領域（ＱＷ）中に窪んだソースおよびドレイン領域を形成する工程を含む。好適には、リセスの深さ（ｄｒ）は、リセスの端部からチャネル構造の上面（３ａ）までの距離よりも大きく、リセスの端部からバッファ構造の底面（１ａ）までの距離よりも小さい。
【００７８】
本発明の第２形態の異なる具体例では、方法は、更に、図１Ｂに示すように、ゲート領域（Ｇ）で、バリア層（４）とゲート電極（６）との挟まれたゲート誘電体（５）をパターニングする工程を含む。好適には、ゲート誘電体はｈｉｇｈ−ｋ材料（ｋ値＞ｋＳｉＯ２＝３．９）である。代わりに、ＱＷデバイスのゲート領域は、ｈｉｇｈ−ｋ材料（５）の下にパッシベーション層（図示せず）を含み、パッシベーション層は、バリア層の上で、例えば前処理（洗浄／ＵＤ照射／短堆積工程）を行うことにより形成しても良い。
【００７９】
本発明の第２形態の特定の具体例では、ＮＦＥＴ量子井戸デバイスの製造方法が記載され、この製造方法は、
基板（１）を提供する工程と、
量子井戸領域（ＱＷ）を形成する工程であって、
エピタキシャル成長によりバッファ構造（２）を形成する工程であって、基板（１）を覆い、第１バンドギャップを有するＩＩＩ−Ｖ族化合物半導体材料を含むバッファ構造（２）を形成する工程と、
エピタキシャル成長によりチャネル構造（３）を形成する工程であって、バッファ構造（２）を覆い、第２バンドギャップを有するＩＩＩ−Ｖ族化合物半導体材料を含むチャネル構造（３）を形成する工程と、
エピタキシャル成長によりバリア層（４）を形成する工程であって、チャネル構造（３）を覆い、第３バンドギャップを有するアンドープのＩＩＩ−Ｖ族化合物半導体材料を含むバリア構造（４）を形成する工程とを含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広くなる工程と、
量子井戸領域（ＱＷ）の一部を覆うゲート領域（Ｇ）を形成する工程と、
第２バンドギャップより広い第４バンドギャップを有するＩＩＩ−Ｖ族化合物半導体材料（８）の選択成長により、ゲート領域（Ｇ）にセルフアラインするソース領域（Ｓ）およびドレイン領域（Ｄ）を形成し、ソース領域（Ｓ）およびドレイン領域（Ｄ）のそれぞれがドープされた領域を含む工程と、を含む。
【００８０】
本発明の異なる具体例では、ＱＷ領域に含まれる構造は、分子線エピタキシ（ＭＢＥ）、金属有機物化学気相成長（ＭＯＣＶＤ）、金属有機物気相成長（ＭＯＶＰＥ）、低圧化学気相成長（ＬＰＣＶＤ）、超高真空化学気相成長（ＵＨＶ−ＣＶＤ）、または大気圧化学気相成長（ＡＰＣＶＤ）のようなエピタキシャル堆積技術を用いて形成される。ソース／ドレイン領域および再成長ソース／ドレイン領域に含まれる半導体材料は、選択堆積／成長により形成される。選択成長技術の一般的な例は、これらに限定されないが、分子線エピタキシ（ＭＢＥ）、金属有機物化学気相成長（ＭＯＣＶＤ）、または金属有機物気相成長（ＭＯＶＰＥ）を含む。
【００８１】
本発明の第２形態の特定の具体例では、ハイブリッドＱＷデバイスの製造方法が記載され、ハイブリッドＱＷデバイスは、ＩＩＩ−Ｖチャネル構造を有するＨＥＭＴデバイス（Ｉ）と、Ｓｉ互換（Si-compatible）のゲート第１プロセスフローを用いてＳｉ基板上に形成されたＧｅチャネル構造を有するＨＨＭＴデバイス（ＩＩ）とを含む。
【００８２】
Ｓｉ互換プロセスフローは、以下の工程を含む。
（１）シャロートレンチ分離（ＳＴＩ）領域を含む基板形成工程。
（２）Ｓｉ基板上に、ＩＩＩ−Ｖ族化合物材料とＳｉＧｅ材料とを、それぞれ局所成長（local growth）させることにより、バッファ構造（２−Ｉ、２−ＩＩ）、チャネル構造（３−Ｉ、３−ＩＩ）、およびバリア層（４−Ｉ、４−ＩＩ）を含みまたはからなるＱＷ構造を形成する工程。
（３）ゲートパターニングおよび絶縁サイドウォールスペーサ形成工程。
（４）ドープ領域を含む（セルフアライン）ソース／ドレイン領域の選択形成工程。
（５）ソース／ドレインコンタクトの形成工程。
【００８３】
例１
この例は、高電子移動度トランジスタのゲートの下のデルタ（δ）ドーピング層が、１０ｎｍゲートに対して除去されることを示す。結果のＶＴシフトは、δドーピング層中のシート電荷の増加により起きる。同時に、δドーピング層の除去は、ゲートの下のバリア膜厚を減少させ、ゲートの制御性が向上する。
【００８４】
ゲートの下のＨＥＭＴのδドーピング層を２２ｎｍノード（Ｌｇ＝１０ｎｍ）に対して中断させた影響が、ＴＣＡＤシミュレーション（Ｓｅｎｔａｕｒｕｓ（登録商標）、Ｓｙｎｏｐｓｙｓ Ｉｎｃ．）に基づいて示される。ゲートの下のδドーピング層を中断させることで、ゲートがチャネルに近くなり、または代わりに、ＡｌＧａＡｄバリア層に代えてｈｉｇｈ−ｋゲートスタックが使用され、これにより、普通のＭＯＳＦＥＴのようにゲートの制御性が向上する。
【００８５】
表１
【００８６】
図６（ａ）は、参照構造の模式図である。これは、ゲート長Ｌｇ＝１０ｎｍの古典的なＨＥＭＴ構造である。ＧａＡｓ基板上に、厚さ７ｎｍのＩｎ０．７５Ｇａ０．２５Ａｓ量子井戸（ＱＷ）が存在する。ゲートはショットキ接続（ΦＢ＝０．８ｅＶ）と仮定され、ＡｌＧａＡｓバリア（スペーサ）層（ｈｓｐ＝１０ｎｍ）によりＱＷから分離され、ＡｌＧａＡｓバリア層は、ＱＷより３ｎｍ上に配置された、連続したδドープ層を含み、３ｎｍの厚みを有する。横方向に、ゲートは酸化物スペーサ（Ｗｏｘ＝４ｎｍ）で分離されている。
【００８７】
図６（ｂ）は、代わりのＨＥＭＴ構造であり、δドープ層は、長さＬｇに渡って中断されている。図６（ｃ）は、他の代わりのＨＥＭＴ構造であり、δドープ層は、長さＬｇに渡って中断され、ＥＯＴは低く／低減されている。中断Ｌｇの長さは、ゲート長（Ｌｇ）と、ゲートの両側の絶縁（酸化）スペーサ幅（Ｗｏｘ）との和に等しい。
【００８８】
代わりのＨＥＭＴの分析が、５つの構造について行われる。第１の構造は古典的なＨＥＭＴの参照構造である。構造Ａは、δドープ層が１８ｎｍ中断するのを除いて参照構造と同じである。（以下の段落で説明するような）結果のＶＴシフトは、構造Ｂ中のδドーピングシート電荷を増加させることにより補償される。最後に、構造ＣおよびＤは、ゲート下のδドープを除去して形成できるような、ゲートをチャネルに近づくように動かす（バリア膜厚ｈｓｐを減らす）影響について調べる。表１に、調査した構造の重要なパラメータを列挙する。
【００８９】
図７は、ＶＤＳ＝１Ｖにおける、ゲート電圧の関数としてのドレイン電流を示す。ｍａｘ−ｇｍ法を用いて外挿し、それぞれの構造について（直線の）ＶＴが、キャプション中に含まれる。参照ＨＥＭＴは、−０．１９ＶのＶＴを有する。ゲートおよびスペーサの下のδドーピング層を除去すると（構造Ａ）、ＶＴが３５０ｍＶ増加する。δドーピング層の除去と組み合わせてＥＯＴを小さくすることにより、更にＶＴが増加する（参照に比較して、構造Ｄでは４３０ｍＶ）。構造Ｄのデバイスは、エンハンスメントモードとして機能する。これは、δドーピング層の中断がＱＷチャネル中の電荷を減らすことを考慮すれば理解できる。この結果、ゲート上の負電荷をより減らすことが、電子のチャネルの空乏化に要求される。参照構造のＶＴに戻るために、δドーピングは増加させなければならない（構造Ｂ）。図７からわかるように、この結果、双方の構造において、同じサブスレッシュホールド特性とはならない。更に、増加したシート電荷は、構造Ｂにおいて、より高いオン電流となる。
【００９０】
δドーピングの中断の利点は、ゲートとＱＷチャネルとの間隔（バリア膜厚、ｈｓｐ）の更なる小型化が行えることである。図７に示すように、ｈｓｐを７ｎｍまたは４ｎｍまで減らすことにより（構造Ｃおよび構造Ｄ）、サブスレッシュホールド領域で、明らかにより良いゲート制御性が得られる。サブスレッシュホールド勾配は、参照構造の場合の１５０ｍＶ／ｄｅｃから、中断したδドーピングと小型化されたＥＯＴを有する構造Ｄの場合の１１０ｍＶ／ｄｅｃまでばらつく。これは、図８の短チャネル効果を見るとより明らかになる。
【００９１】
図８は、異なった構造（参照、Ａ〜Ｄ）について、ＶＤＤ＝１Ｖで調査された、ドレイン誘起バリア低下（Drain Induced Barrier Lowering: ＤＩＢＬ、ｍＶ／Ｖ、データは四角（■）で示される）と、サブスレッシュホールド勾配（ＳＳ、ｍＶ／ｄｅｃ、データはダイアモンド（◆）で示される）とを示す。ＤＩＢＬは、ＶＤＳの変化の結果としての、デバイスの閾値電圧ＶＴの変化を測定したものである。小さなＤＩＢＬ値は、製造のバリエーションに対して良好なＶＴ安定性を示す。更に、ＤＩＢＬおよびサブスレッシュホールド勾配は、デバイスの全体の静電気完全性（electrostatic integrity）の測定を与える。参照と構造Ｂの双方と比較すると、ＤＩＢＬおよびサブスレッシュホールド勾配（ＳＳ）は、減少したバリア膜厚ｈｓｐの構造（ＣおよびＤ）について、かなり改良される。
【００９２】
図９は、様々なシミュレーションされたゲート長（Ｌｇ）についての、Ｉｄｓ−Ｖｇカーブであり、中断されたドーピング層と縮小されたＥＯＴを有するデバイス構造について、ＶＤＳ＝１に対するものである。δドーピング層は、３・１０１２ａｔｏｍｓ・ｃｍ−２のシート電荷を有し、絶縁サイドウォールスペーサはそれぞれのゲートの側面で４ｎｍの幅を有する。Ｉｏｎは、蓄積モードでのゲートチャネル機能により決定され、一方Ｉｏｆｆは空乏および中断されたドーピングにより決定される。図９に示すように、Ｌｇ＜１５０ｎｍに対して、Ｉｏｎに不利益はなく、中断したドーピング層を有するデバイスアーキテクチュアにおいて、Ｌｇは重大な設計要因ではないことが確認される。
【００９３】
図１０Ａは、最適スペーサ膜厚／幅についてのシミュレーション結果を表す。スペーサ膜厚を変化させた効果は、図１０Ｂに示された構造のような、ゲートの無い（中断されたドーピングのみの）デバイスを用いてシミュレーションされた。
【００９４】
（第１の組の）絶縁スペーサの下では、ゲート制御も、δドーピングにより供給される電荷も存在しない。それゆえに、ＱＷデバイスの直列抵抗Ｒｓは、スペーサ幅Ｗｏｘが所定の値以上で非常に高くなる。シミュレーションは、１０ｎｍまたはそれより短いδドーピングの中断は、チャネルドーピング、およびこの結果、ＱＷデバイスの直列抵抗には影響しないことを示す。
【００９５】
先に述べた記載は、本発明の具体例を詳述する。しかしながら、以下に詳細にテキスト中に表されても、本発明は多くの方法で実施することができる。なお、本発明の所定の特徴や形態を表すために、特定の用語が使用された場合でも、用語が関連する発明の特徴や形態の特定の特徴を含むように限定されて、ここで再定義されたと解釈すべきではない。
【００９６】
上述の詳細な説明が、様々な具体例に適用される本発明の新規な特徴を示し、記載し、指摘しても、記載されたデバイスまたはプロセスの形態や細部において、様々な省略、代替え、および変化が、本発明の精神から離れることなく、当業者によって行うことができることを理解すべきである。
【特許請求の範囲】
【請求項１】
量子井戸デバイスであって、
基板（１）と、
基板（１）を覆いこれと接するバッファ構造（２）であって、第１バンドギャップを有する半導体材料を含むバッファ構造（２）と、
バッファ構造（２）を覆いこれと接するチャネル構造（３）であって、第２バンドギャップを有する半導体材料を含むチャネル構造（３）と、
チャネル構造（３）を覆いこれと接するバリア構造（４’）であって、第３バンドギャップを有する半導体材料を含み、更に２次元キャリアガスの形成に適したドーピング材料を含むバリア構造（４’）と、
バリア構造の一部を覆い、ゲート電極（６）を含むゲート領域（Ｇ）と、
ソースおよびドレインコンタクト（１０、１０’、１３、１３’）と、を含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広く、
ゲート領域の下に位置するバリア構造の部分に、ドーピング材料が存在しない量子井戸デバイス。
【請求項２】
バリア構造（４’）は、
チャネル構造を覆いこれと接するバリア構造（４）であって、第３バンドギャップを有するアンドープの半導体材料を含み、バッファ構造、チャネル構造、およびバリア構造が、量子井戸領域（ＱＷ）を形成するバリア構造（４）と、
ゲート領域に隣接するソース領域（Ｓ）およびドレイン領域（Ｄ）であって、ソースおよびドレイン領域はゲート領域（Ｇ）に対してそれぞれセルフアラインであり、ソースおよびドレイン領域は、第４バンドギャップとドープされた領域とを有する半導体材料（８）を含み、第４バンドギャップは第２バンドギャップより広い請求項１に記載のデバイス。
【請求項３】
ゲート領域（Ｇ）は、バリア構造（４’）の一部を覆うゲート電極（６）と、第１の絶縁サイドウォールスペーサ（７）の組とを含む請求項１または２に記載のデバイス。
【請求項４】
ドープされた領域は、ドーピング層（９）からなる請求項２または３に記載のデバイス。
【請求項５】
ドープされた領域は、均一のドープされた（１１）請求項２または３に記載のデバイス。
【請求項６】
ドープされた領域は、傾斜ドープされ（１２）、上面（１２ａ）において最大ドーパント濃度を有する請求項２または３に記載のデバイス。
【請求項７】
バリア層（４）は、３オングストロームと２ｎｍの間の厚みを有する請求項２〜６のいずれかに記載のデバイス。
【請求項８】
絶縁サイドウォールスペーサの幅は、５ｎｍ以下である請求項３〜７のいずれかに記載のデバイス。
【請求項９】
ソース領域（Ｓ）およびドレイン領域（Ｄ）は、量子井戸領域（ＱＷ）中のリセスにより形成された窪んだ領域であり、リセスの深さ（ｄｒ）は、リセスの端部から、チャネル構造の上面（３ａ）までの距離より大きく、リセスの端部からバッファ構造の底面（１ａ）までの距離より小さい請求項２〜８のいずれかに記載のデバイス。
【請求項１０】
更に、バリア層（４）とゲート領域（Ｇ）のゲート電極（６）との間に挟まれたゲート誘電体（５）を含む請求項２〜９のいずれかに記載のデバイス。
【請求項１１】
基板（１）と、基板を覆う量子井戸領域（ＱＷ）と、量子井戸領域の一部を覆うゲート領域（Ｇ）と、ゲート領域に隣接するソース領域（Ｓ）とドレイン領域（Ｄ）とを含むＮＦＥＴ量子井戸デバイスであって、
この量子井戸領域は、
基板（１）を覆いこれと接するバッファ構造（２）であって、第１バンドギャップを有するＩＩＩ−Ｖ属化合物半導体材料を含むバッファ構造（２）と、
バッファ構造（２）を覆いこれと接するチャネル構造（３）であって、第２バンドギャップを有するＩＩＩ−Ｖ属化合物半導体材料を含むチャネル構造（３）と、
チャネル構造（３）を覆いこれと接するバリア構造（４）であって、第３バンドギャップを有するアンドープのＩＩＩ−Ｖ属化合物半導体材料を含むバリア構造（４）と、を含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広く、
ソース領域（Ｓ）とドレイン領域（Ｄ）は、それぞれゲート領域（Ｇ）に対してセルフアラインであり、第４バンドギャップとドープされた領域を有するＩＩＩ−Ｖ属化合物半導体材料を含み、第４バンドギャップは第２バンドギャップより広いＮＦＥＴ量子井戸デバイス。
【請求項１２】
量子井戸デバイスの製造方法であって、
基板を提供する工程と、
量子井戸領域（ＱＷ）を形成する工程であって、
エピタキシャル成長によりバッファ構造（２）を形成する工程であって、基板（１）を覆い、第１バンドギャップを有する半導体材料を含むバッファ構造（２）を形成する工程と、
エピタキシャル成長によりチャネル構造（３）を形成する工程であって、バッファ構造（２）を覆い、第２バンドギャップを有する半導体材料を含むチャネル構造（３）を形成する工程と、
エピタキシャル成長によりバリア層（４）を形成する工程であって、チャネル構造（３）を覆い、第３バンドギャップを有するアンドープの半導体材料を含むバリア構造（４）を形成する工程とを含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広くなる工程と、
量子井戸領域（ＱＷ）の一部を覆うゲート領域（Ｇ）を形成する工程と、
第２バンドギャップより大きな第４バンドギャップを有する半導体材料（８）の選択成長により、ゲート領域（Ｇ）に対してセルフアラインとなるソース領域（Ｓ）およびドレイン領域（Ｄ）を形成し、ソース領域（Ｓ）およびドレイン領域（Ｄ）のそれぞれがドープされた領域を含む工程と、を含む量子井戸デバイスの製造方法。
【請求項１３】
ゲート領域（Ｇ）を形成する工程が、更に、
バリア構造（４’）の一部を覆うゲート電極（６）を形成する工程と、
ゲート電極（６）の両側に、第１の絶縁サイドウォールスペーサ（７）の組を形成する工程と、を含む請求項１２に記載の製造方法。
【請求項１４】
更に、ゲート領域（Ｇ）を形成する工程後に、ゲート領域の両側にリセスをエッチングすることにより、量子井戸領域（ＱＷ）中に窪んだソースおよびドレイン領域を形成し、リセスの深さ（ｄｒ）は、リセスの端部からチャネル構造の上面（３ａ）までの距離よりも大きく、リセスの端部からバッファ構造の底面（１ａ）までの距離よりも小さい工程を含む請求項１２または１３に記載の製造方法。
【請求項１５】
ＮＦＥＴ量子井戸デバイスの製造方法であって、
基板（１）を提供する工程と、
量子井戸領域（ＱＷ）を形成する工程であって、
エピタキシャル成長によりバッファ構造（２）を形成する工程であって、基板（１）を覆い、第１バンドギャップを有するＩＩＩ−Ｖ族化合物半導体材料を含むバッファ構造（２）を形成する工程と、
エピタキシャル成長によりチャネル構造（３）を形成する工程であって、バッファ構造（２）を覆い、第２バンドギャップを有するＩＩＩ−Ｖ族化合物半導体材料を含むチャネル構造（３）を形成する工程と、
エピタキシャル成長によりバリア層（４）を形成する工程であって、チャネル構造（３）を覆い、第３バンドギャップを有するアンドープのＩＩＩ−Ｖ族化合物半導体材料を含むバリア構造（４）を形成する工程とを含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広くなる工程と、
量子井戸領域（ＱＷ）の一部を覆うゲート領域（Ｇ）を形成する工程と、
第２バンドギャップより広い第４バンドギャップを有するＩＩＩ−Ｖ族化合物半導体材料（８）の選択成長により、ゲート領域（Ｇ）に対してセルフアラインとなるソース領域（Ｓ）およびドレイン領域（Ｄ）を形成し、ソース領域（Ｓ）およびドレイン領域（Ｄ）のそれぞれがドープされた領域を含む工程と、を含むＮＦＥＴ量子井戸デバイスの製造方法。
【請求項１】
量子井戸デバイスであって、
基板（１）と、
基板（１）を覆いこれと接するバッファ構造（２）であって、第１バンドギャップを有する半導体材料を含むバッファ構造（２）と、
バッファ構造（２）を覆いこれと接するチャネル構造（３）であって、第２バンドギャップを有する半導体材料を含むチャネル構造（３）と、
チャネル構造（３）を覆いこれと接するバリア構造（４’）であって、第３バンドギャップを有する半導体材料を含み、更に２次元キャリアガスの形成に適したドーピング材料を含むバリア構造（４’）と、
バリア構造の一部を覆い、ゲート電極（６）を含むゲート領域（Ｇ）と、
ソースおよびドレインコンタクト（１０、１０’、１３、１３’）と、を含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広く、
ゲート領域の下に位置するバリア構造の部分に、ドーピング材料が存在しない量子井戸デバイス。
【請求項２】
バリア構造（４’）は、
チャネル構造を覆いこれと接するバリア構造（４）であって、第３バンドギャップを有するアンドープの半導体材料を含み、バッファ構造、チャネル構造、およびバリア構造が、量子井戸領域（ＱＷ）を形成するバリア構造（４）と、
ゲート領域に隣接するソース領域（Ｓ）およびドレイン領域（Ｄ）であって、ソースおよびドレイン領域はゲート領域（Ｇ）に対してそれぞれセルフアラインであり、ソースおよびドレイン領域は、第４バンドギャップとドープされた領域とを有する半導体材料（８）を含み、第４バンドギャップは第２バンドギャップより広い請求項１に記載のデバイス。
【請求項３】
ゲート領域（Ｇ）は、バリア構造（４’）の一部を覆うゲート電極（６）と、第１の絶縁サイドウォールスペーサ（７）の組とを含む請求項１または２に記載のデバイス。
【請求項４】
ドープされた領域は、ドーピング層（９）からなる請求項２または３に記載のデバイス。
【請求項５】
ドープされた領域は、均一のドープされた（１１）請求項２または３に記載のデバイス。
【請求項６】
ドープされた領域は、傾斜ドープされ（１２）、上面（１２ａ）において最大ドーパント濃度を有する請求項２または３に記載のデバイス。
【請求項７】
バリア層（４）は、３オングストロームと２ｎｍの間の厚みを有する請求項２〜６のいずれかに記載のデバイス。
【請求項８】
絶縁サイドウォールスペーサの幅は、５ｎｍ以下である請求項３〜７のいずれかに記載のデバイス。
【請求項９】
ソース領域（Ｓ）およびドレイン領域（Ｄ）は、量子井戸領域（ＱＷ）中のリセスにより形成された窪んだ領域であり、リセスの深さ（ｄｒ）は、リセスの端部から、チャネル構造の上面（３ａ）までの距離より大きく、リセスの端部からバッファ構造の底面（１ａ）までの距離より小さい請求項２〜８のいずれかに記載のデバイス。
【請求項１０】
更に、バリア層（４）とゲート領域（Ｇ）のゲート電極（６）との間に挟まれたゲート誘電体（５）を含む請求項２〜９のいずれかに記載のデバイス。
【請求項１１】
基板（１）と、基板を覆う量子井戸領域（ＱＷ）と、量子井戸領域の一部を覆うゲート領域（Ｇ）と、ゲート領域に隣接するソース領域（Ｓ）とドレイン領域（Ｄ）とを含むＮＦＥＴ量子井戸デバイスであって、
この量子井戸領域は、
基板（１）を覆いこれと接するバッファ構造（２）であって、第１バンドギャップを有するＩＩＩ−Ｖ属化合物半導体材料を含むバッファ構造（２）と、
バッファ構造（２）を覆いこれと接するチャネル構造（３）であって、第２バンドギャップを有するＩＩＩ−Ｖ属化合物半導体材料を含むチャネル構造（３）と、
チャネル構造（３）を覆いこれと接するバリア構造（４）であって、第３バンドギャップを有するアンドープのＩＩＩ−Ｖ属化合物半導体材料を含むバリア構造（４）と、を含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広く、
ソース領域（Ｓ）とドレイン領域（Ｄ）は、それぞれゲート領域（Ｇ）に対してセルフアラインであり、第４バンドギャップとドープされた領域を有するＩＩＩ−Ｖ属化合物半導体材料を含み、第４バンドギャップは第２バンドギャップより広いＮＦＥＴ量子井戸デバイス。
【請求項１２】
量子井戸デバイスの製造方法であって、
基板を提供する工程と、
量子井戸領域（ＱＷ）を形成する工程であって、
エピタキシャル成長によりバッファ構造（２）を形成する工程であって、基板（１）を覆い、第１バンドギャップを有する半導体材料を含むバッファ構造（２）を形成する工程と、
エピタキシャル成長によりチャネル構造（３）を形成する工程であって、バッファ構造（２）を覆い、第２バンドギャップを有する半導体材料を含むチャネル構造（３）を形成する工程と、
エピタキシャル成長によりバリア層（４）を形成する工程であって、チャネル構造（３）を覆い、第３バンドギャップを有するアンドープの半導体材料を含むバリア構造（４）を形成する工程とを含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広くなる工程と、
量子井戸領域（ＱＷ）の一部を覆うゲート領域（Ｇ）を形成する工程と、
第２バンドギャップより大きな第４バンドギャップを有する半導体材料（８）の選択成長により、ゲート領域（Ｇ）に対してセルフアラインとなるソース領域（Ｓ）およびドレイン領域（Ｄ）を形成し、ソース領域（Ｓ）およびドレイン領域（Ｄ）のそれぞれがドープされた領域を含む工程と、を含む量子井戸デバイスの製造方法。
【請求項１３】
ゲート領域（Ｇ）を形成する工程が、更に、
バリア構造（４’）の一部を覆うゲート電極（６）を形成する工程と、
ゲート電極（６）の両側に、第１の絶縁サイドウォールスペーサ（７）の組を形成する工程と、を含む請求項１２に記載の製造方法。
【請求項１４】
更に、ゲート領域（Ｇ）を形成する工程後に、ゲート領域の両側にリセスをエッチングすることにより、量子井戸領域（ＱＷ）中に窪んだソースおよびドレイン領域を形成し、リセスの深さ（ｄｒ）は、リセスの端部からチャネル構造の上面（３ａ）までの距離よりも大きく、リセスの端部からバッファ構造の底面（１ａ）までの距離よりも小さい工程を含む請求項１２または１３に記載の製造方法。
【請求項１５】
ＮＦＥＴ量子井戸デバイスの製造方法であって、
基板（１）を提供する工程と、
量子井戸領域（ＱＷ）を形成する工程であって、
エピタキシャル成長によりバッファ構造（２）を形成する工程であって、基板（１）を覆い、第１バンドギャップを有するＩＩＩ−Ｖ族化合物半導体材料を含むバッファ構造（２）を形成する工程と、
エピタキシャル成長によりチャネル構造（３）を形成する工程であって、バッファ構造（２）を覆い、第２バンドギャップを有するＩＩＩ−Ｖ族化合物半導体材料を含むチャネル構造（３）を形成する工程と、
エピタキシャル成長によりバリア層（４）を形成する工程であって、チャネル構造（３）を覆い、第３バンドギャップを有するアンドープのＩＩＩ−Ｖ族化合物半導体材料を含むバリア構造（４）を形成する工程とを含み、
第１バンドギャップと第３バンドギャップは、第２バンドギャップより広くなる工程と、
量子井戸領域（ＱＷ）の一部を覆うゲート領域（Ｇ）を形成する工程と、
第２バンドギャップより広い第４バンドギャップを有するＩＩＩ−Ｖ族化合物半導体材料（８）の選択成長により、ゲート領域（Ｇ）に対してセルフアラインとなるソース領域（Ｓ）およびドレイン領域（Ｄ）を形成し、ソース領域（Ｓ）およびドレイン領域（Ｄ）のそれぞれがドープされた領域を含む工程と、を含むＮＦＥＴ量子井戸デバイスの製造方法。
【図６】
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【公開番号】特開２０１０−１０６６３（Ｐ２０１０−１０６６３Ａ）
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【外国語出願】
【出願番号】特願２００９−１１６３２０（Ｐ２００９−１１６３２０）
【出願日】平成２１年５月１３日（２００９．５．１３）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５９９０９８４９３）カー・イュー・ルーベン・リサーチ・アンド・ディベロップメント (83)
【氏名又は名称原語表記】Ｋ．Ｕ．ＬＥＵＶＥＮ ＲＥＳＥＡＲＣＨ ＆ ＤＥＶＥＬＯＰＭＥＮＴ
【Ｆターム（参考）】
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願番号】特願２００９−１１６３２０（Ｐ２００９−１１６３２０）
【出願日】平成２１年５月１３日（２００９．５．１３）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５９９０９８４９３）カー・イュー・ルーベン・リサーチ・アンド・ディベロップメント (83)
【氏名又は名称原語表記】Ｋ．Ｕ．ＬＥＵＶＥＮ ＲＥＳＥＡＲＣＨ ＆ ＤＥＶＥＬＯＰＭＥＮＴ
【Ｆターム（参考）】
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