【課題】 簡単化されたデュアル応力ライナ構成を用いる向上した性能をもつ半導体構造体を提供すること。
【解決手段】 ゲート誘電体の下にあるチャネル領域内の応力を強化するために、新しいデュアル応力ライナ構成が用いられる、完全にシリサイド化されたゲート電極を有するｎＦＥＴを含む半導体構造体が提供される。新しいデュアル応力ライナ構成は、ｎＦＥＴの完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する第１の応力ライナを含む。本発明によると、第１の応力ライナは、完全にシリサイド化されたゲート電極を含むｎＦＥＴの上には存在しない。代わりに、本発明の第１の応力ライナは、完全にシリサイド化されたゲート電極を有するｎＦＥＴを部分的に包み込む、すなわちその両側を囲む。第１の応力ライナのものと反対の極性を有する（すなわち、反対の応力型の）第２の応力ライナが、第１の応力ライナの上面上及び完全にシリサイド化されたＦＥＴを含むｎＦＥＴの上に配置される。本発明によると、第１の応力ライナは引張応力ライナであり、第２の応力ライナは圧縮応力ライナである。 （もっと読む）

【課題】 完全シリサイド化ゲート電極及びその作成方法を提供する。
【解決手段】 本発明は、ゲート電極を完全にシリサイド化（ＦＵＳＩ）することにより、１つ又は複数のデバイス領域内に金属ゲート電極を選択的に作成する方法に関する。ＦＵＳＩの選択的な形成は、従来のｎ＋及びｐ＋ドープ・ポリシリコン電極とは異なる、仕事関数と適合可能な金属ゲート電極をデバイス上に作成することを可能にする。各デバイス領域は、ポリシリコン・ゲート電極又は完全シリサイド化（ＦＵＳＩ）ゲート電極を含む少なくとも１つの電界効果トランジスタ（ＦＥＴ）デバイスからなる。シリコン層及びＧｅ含有層からなるゲート電極が、Ｇｅ含有層の選択的除去プロセスと組み合せて用いられる。Ｇｅ含有層は、ＦＵＳＩの仕事関数と適合しない閾値電圧を有するデバイス上では除去されない。ＦＵＳＩの仕事関数と適合するデバイスは、接合部シリサイド化ステップの前に除去されるＧｅ含有層を有する。ゲート電極の残りの薄いシリコン層は、接合部シリサイド化ステップと同じステップ中に完全にシリサイド化される。 （もっと読む）

【課題】 ソースおよびドレイン（Ｓ／Ｄ）領域に位置する応力誘導構造を備えた改良された金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を提供することにある。
【解決手段】 具体的には、それぞれのＭＯＳＦＥＴは、半導体基板内に位置するソースおよびドレイン領域を有する。このようなソースおよびドレイン領域は、半導体基板の上部表面に対して傾斜している１つまたは複数の側壁表面を備えた陥凹部を有する。ソースおよびドレイン領域の陥凹部の傾斜側壁表面の上には応力誘導誘電体層が位置する。このようなＭＯＳＦＥＴは、傾斜側壁表面を備えた陥凹部を形成するために半導体基板に結晶エッチングを施し、続いて、その上に応力誘導誘電体層を付着させることによって、容易に形成することができる。 （もっと読む）

【課題】 同じ応力誘起材料を用いて、ｎ−ＦＥＴ及びｐ−ＦＥＴ内に異なる応力（すなわち、圧縮及び引張）を生成し、それぞれ内部の電子移動度及び正孔移動度を増大させること。
【解決手段】 本発明は、応力がかけられたチャネル領域を有する改善された相補型金属酸化膜半導体（ＣＭＯＳ）デバイスに関する。具体的には、各々の改善されたＣＭＯＳデバイスが、半導体デバイス構造体内に配置されたチャネル領域を有する電界効果トランジスタ（ＦＥＴ）を含み、半導体デバイス構造体は、第１の組の等価な結晶面の１つに沿って配向された上面と、第２の異なる組の等価な結晶面に沿って配向された１つ又は複数の付加的な表面とを有する。こうした付加的な表面は、結晶学的エッチングによって容易に形成することができる。さらに、内因性圧縮応力又は引張応力を有する１つ又は複数のストレッサ層が、半導体デバイス構造体の付加的な表面の上に配置され、かつ、ＦＥＴのチャネル領域に引張応力又は圧縮応力をかけるように配置され、構成される。こうしたストレッサ層は、半導体デバイス構造体とは異なる格子定数を有する半導体材料の擬似格子整合成長によって形成することができる。 （もっと読む）

【課題】別々の表面配向（すなわちハイブリッド表面配向）を有する半導体基板を提供する。
【解決手段】第一のデバイス領域２は、第一の等価結晶面の組の一つの方位に配向した実質的に平坦な表面１６Ａを有し、第二のデバイス領域は、第二の、別の等価結晶面の組の方位に配向した複数の交差する表面１６Ｂを有する突起形半導体構造物１８を含む。そのような半導体基板を用いて、半導体デバイス構造を形成することができる。詳しくは、第一のデバイス領域に第一の電界効果トランジスタ（ＦＥＴ）を形成することができ、第一のＦＥＴは、第一のデバイス領域の実質的に平坦な表面に沿って延在するチャネルを含む。第二のデバイス領域に第二の、相補ＦＥＴを形成することができ、第二の、相補ＦＥＴは、第二のデバイス領域にある突起形半導体構造物の複数の交差する表面に沿って延在するチャネルを含む。 （もっと読む）

【課題】デバイス・チャネル領域に歪みを誘起する半導体構造体で使用される、段階的ドーパント分布構造を有する多層埋込みストレッサを提供する。
【解決手段】本発明の多層ストレッサは、ソース／ドレイン領域が一般に位置決めされる半導体構造体の部分内に形成される。本発明の多層ストレッサは、アンドープか低濃度にドープされた第１の共形エピ半導体層と、第１のエピ半導体層に比べて高濃度にドープされた第２のエピ半導体層とを含む。第１および第２のエピ半導体層各々は、同じ格子定数を有し、この格子定数は、それらの半導体層が埋め込まれた基板の格子定数と異なっている。本発明の多層埋込みストレッサを含む構造は、応力近接と短チャネル効果の良好なバランスを実現し、さらに深いソース／ドレイン領域の形成中に一般に生じるどんな可能な欠陥もなくするか、実質的に減少させる。 （もっと読む）

【課題】ソース電極及びドレイン電極のコンタクト抵抗が小さく且つ電極の形成が容易な電界効果トランジスタを実現できるようにする。
【解決手段】電界効果トランジスタは、基板１０の上に形成され、一般式がＩｎｘＡｌｙＧａ１−ｙＮ（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）で表されるキャップ層２５を含む窒化物半導体積層体２０と、キャップ層２５の上に互いに間隔をおいて形成されたノンアロイのソース電極３１及びノンアロイのドレイン電極３２とを備えている。 （もっと読む）

【課題】シリコン・ナイトライド・キャップを用いて内因性応力を加えられたシリサイドを有するＣＭＯＳデバイスを形成するための構造および方法を提供する。
【解決手段】最初に、ＦＥＴのＳ／Ｄ領域の上にシリサイド金属Ｍを含む金属層を形成した後、第一のアニール工程を行って第一の相の金属シリサイド（ＭＳｉ_ｘ）を含むＳ／Ｄ金属シリサイド層を形成する。次に、ＦＥＴの上にシリコン・ナイトライド層を形成した後、第二のアニール工程を行う。第二のアニール工程の間に、金属シリサイドは、第一の相（ＭＳｉ_ｘ）から第二の相（ＭＳｉ_ｙ）、ここで×＜ｙ、へ変換される。金属シリサイド変換によって、ＦＥＴのＳ／Ｄ金属シリサイド層の中で体積収縮または膨張のどちらかが引き起こされ、その結果、シリコン・ナイトライド層によって閉じ込められているＳ／Ｄ金属シリサイド層の中では、内因性の引張り応力または圧縮応力が発生する。 （もっと読む）

半導体デバイスを形成する方法が、半導体基板上に半導体層を形成することによって提供される。マスクが、半導体層上に形成される。半導体層上に複数のイオン注入領域を形成するために、第１の伝導型を有するイオンがマスクによって半導体層中へ注入される。マスクによってイオン注入領域上に金属層が形成される。複数のイオン注入領域に注入されたイオンをそれぞれ活性化し、かつ複数のイオン注入領域上にオーミックコンタクトを設けるために、複数のイオン注入領域および金属層が単一工程でアニールされる。関連するデバイスも提供される。
（もっと読む）

【課題】チャネル領域の電位に対するゲート電極の制御性を向上させ、且つ電流駆動力が高くすることを可能にする。
【解決手段】半導体基板１に形成された、特定の導電型の不純物を含む半導体領域３と、半導体領域中に相互に向かい合う様に形成され、金属または金属と半導体領域をなす半導体との化合物を含むソースおよびドレイン領域４ａ、４ｂと、ソースおよびドレイン領域と、ソース領域とドレイン領域との間の半導体領域を覆うとともにソースおよびドレイン領域のそれぞれの一部を覆うように形成された絶縁膜５と、絶縁膜上に形成されたゲート電極６と、を有し、ソースおよびドレイン領域間の半導体領域の少なくとも一部の領域上に於ける絶縁膜とゲート電極との界面は、ソースおよびドレイン領域と半導体領域との接合部の上に於ける絶縁膜とゲート電極との界面よりも半導体領域側に存在する。 （もっと読む）

【課題】パターン形成された埋込み絶縁体層を異なる深さに含む、改善されたセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を提供する。
【解決手段】具体的には、ＳＯＩ基板は、実質的に平坦な上面を有し、さらに、（１）どのような埋込み絶縁体も含まない第１の領域と、（２）パターン形成された埋込み絶縁体層の第１の部分を第１の深さ（すなわち、ＳＯＩ基板の平坦な上面から測定した深さ）に含む第２の領域と、（３）パターン形成された埋込み絶縁体層の第２の部分を第２の深さに含む第３の領域とを含み、第１の深さは、第２の深さより大きい。１つ以上の電界効果トランジスタ（ＦＥＴ）をＳＯＩ基板中に形成することができる。例えば、ＦＥＴは、ＳＯＩ基板の第１の領域中のチャネル領域、ＳＯＩ基板の第２の領域中のソース領域およびドレイン領域、ならびにＳＯＩ基板の第３の領域中のソース／ドレイン拡張領域を含み得る。 （もっと読む）

【課題】ゲート絶縁膜の膜厚を適切に制御する。
【解決手段】シリコン基板１０表面に熱酸化法により第一の領域１３ａおよび第二の領域１３ｂに第一の酸化膜（不図示）および第二の酸化膜１６をそれぞれ形成し、第二の酸化膜１６をレジスト層１８で覆った状態で第一の酸化膜を除去し、レジスト層１８をイソプロピルアルコール等の有機溶媒を主成分とする薬液で除去する。その後、第一の領域１３ａに第二の酸化膜１６と膜厚の異なる第三の酸化膜２２を形成する。 （もっと読む）

【課題】
特定の素子に最適な性能を提供する、異なる表面配向（すなわちハイブリッド表面配向）を有する半導体基板を提供すること。
【解決手段】
本発明は、少なくとも第１および第２の素子領域を備える半導体基板に関し、第１の素子領域は等価結晶面の第１のセットに沿って配向された内部表面を有する第１の凹部を備え、第２の素子領域は等価結晶面の第２の異なるセットに沿って配向された内部表面を有する第２の凹部を備える。半導体素子構造は、こうした半導体基板を使用して形成することができる。具体的に言えば、少なくとも１つのｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）を、第１の凹部の内部表面に沿って延在するチャネルを備えた、第１の素子領域に形成することが可能である。少なくとも１つのｐチャネル電界効果トランジスタ（ｐ−ＦＥＴ）を、第２の凹部の内部表面に沿って延在するチャネルを備えた、第２の素子領域に形成することが可能である。 （もっと読む）

【課題】 導電性電極と高ｋ誘電体との間に配置された金属含有材料層に少なくとも１つの金属不純物を導入することによって導電性電極スタックの仕事関数が変更される、半導体構造体を提供すること。
【解決手段】 例えば、導電性電極と共に電極スタック内に存在する金属含有材料層に金属不純物を導入することによって導電性電極スタックの仕事関数が変更される、電界効果トランジスタ（ＦＥＴ）及び／又は金属酸化物半導体キャパシタ（ＭＯＳＣＡＰ）のような半導体構造体である。金属不純物の選択は、電極がｎ型仕事関数を有するか、又はｐ型仕事関数を有するかによって決まる。本発明はまた、こうした半導体構造体の製造方法も提供する。金属不純物の導入は、金属含有材料及び仕事関数変更用の金属不純物の両方を含む層を共堆積して、金属不純物の層が金属含有材料層の間に存在するスタックを形成することによって、或いは、金属含有材料の上及び／又は下に金属不純物を含む材料層を形成し、次いで、構造体を加熱し、金属不純物が金属含有材料に導入されるようにすることによって、達成することができる。 （もっと読む）

【課題】 高いキャリア移動度を有する新規かつ改善された半導体構造およびその製造方法を提供する。
【解決手段】 移動度の向上に関して性能が改善された、（１１０）面上に形成された半導体（例えば相補型金属酸化膜半導体（ＣＭＯＳ））構造は、単一の引張応力ライナ、圧縮応力のかかった浅いトレンチ分離（ＳＴＩ）領域、および引張応力埋め込みウェルの少なくとも１つを含み、これを（１１０）基板とともに用いて、ｎＦＥＴおよびｐＦＥＴの双方のキャリア移動度を向上させる。 （もっと読む）

【課題】高ｋ誘電体を含むゲート・スタック上において熱に対して安定な新規の金属化合物であって、金属炭化物の場合に起こるような炭素拡散を引き起こさない金属化合物を提供すること。
【解決手段】仕事関数が約４．７５から約５．３、好ましくは約５ｅＶであるｐ型金属であり、高ｋ誘電体とインタフェース層とを含むゲート・スタック上で熱に対して安定なＭＯ_ｘＮ_ｙを含む金属化合物、およびこのＭＯ_ｘＮ_ｙ金属化合物を製作する方法が提供される。さらに、本発明のＭＯ_ｘＮ_ｙ金属化合物は、１０００℃において非常に効率的な酸素拡散障壁であり、ｐ金属酸化物半導体（ｐＭＯＳ）デバイスにおいて、非常に攻撃的な等価酸化膜厚（ＥＯＴ）および１４Å未満の反転層厚を可能にする。上式で、Ｍは元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族から選択された金属、ｘは約５から約４０原子％、ｙは約５から約４０原子％である。 （もっと読む）

【課題】二重金属ゲートを含む半導体構造及びその製造方法を提供する。
【解決手段】少なくとも１つのｎ型電界効果トランジスタ（ｎＦＥＴ）および少なくとも１つのｐ型電界効果トランジスタ（ｐＦＥＴ）を含み、その両方がそれぞれｎＦＥＴの性質およびｐＦＥＴの性質を有する金属ゲートを含み、上部多結晶シリコンゲート電極を含まない半導体構造を提供する。本発明は、このような半導体構造を製造する方法も提供する。 （もっと読む）

【課題】複数のフィンＦＥＴデバイスを含む半導体構造を形成する方法を提供すること。
【解決手段】具体的には本発明は、複数のフィンＦＥＴデバイスを含む半導体構造を形成する方法であって、長方形のパターンを形成して相対的に細いフィンを画定する際に、これを横切るマスクを、化学的酸化物除去（ＣＯＲ）プロセスとともに使用する方法を提供する。この方法はさらに、シリコンを含む選択的な材料の使用によって隣接するフィンどうしを合併させるステップを含む。本発明はさらに、本発明の方法を利用して形成された半導体構造に関する。 （もっと読む）

【課題】 電荷キャリア移動度修正のための回転剪断応力を提供すること。
【解決手段】 半導体構造体及びその製造方法は、分離トレンチにより取り囲まれた活性領域メサを有する半導体基板を使用する。第１応力を有する第１分離領域は分離トレンチに配置される。第１応力とは異なる第２応力を有する第２分離領域もまた分離トレンチに配置される。第１分離領域及び第２分離領域は活性領域メサに回転剪断応力をかけるような大きさにされ、そのように位置決めされる。 （もっと読む）

【課題】ソース側半導体、ドレイン側半導体、およびゲートを含む電界効果トランジスタ（ＦＥＴ）を提供すること。
【解決手段】ソース側半導体は高移動度半導体材料で作製され、ドレイン側半導体は低リーク半導体材料で作製される。一実施形態では、このＦＥＴは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。また、このＦＥＴの製造方法も提供される。 （もっと読む）