二重金属ゲートを含む半導体構造及びその製造方法（二重金属ゲートの自己整合集積化）
【課題】二重金属ゲートを含む半導体構造及びその製造方法を提供する。
【解決手段】少なくとも１つのｎ型電界効果トランジスタ（ｎＦＥＴ）および少なくとも１つのｐ型電界効果トランジスタ（ｐＦＥＴ）を含み、その両方がそれぞれｎＦＥＴの性質およびｐＦＥＴの性質を有する金属ゲートを含み、上部多結晶シリコンゲート電極を含まない半導体構造を提供する。本発明は、このような半導体構造を製造する方法も提供する。
【解決手段】少なくとも１つのｎ型電界効果トランジスタ（ｎＦＥＴ）および少なくとも１つのｐ型電界効果トランジスタ（ｐＦＥＴ）を含み、その両方がそれぞれｎＦＥＴの性質およびｐＦＥＴの性質を有する金属ゲートを含み、上部多結晶シリコンゲート電極を含まない半導体構造を提供する。本発明は、このような半導体構造を製造する方法も提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体構造に関し、特に少なくとも一つのｎ型電界効果トランジスタ（ｎＦＥＴ）および少なくとも一つのｐ型電界効果トランジスタ（ｐＦＥＴ）を含み、その両方が金属ゲートを含んで、上部多結晶シリコンゲート電極を含まない半導体構造に関する。本発明は、このような半導体構造を製造する方法も提供する。
【背景技術】
【０００２】
標準的な相補型金属酸化膜半導体（ＣＭＯＳ）デバイスでは、多結晶シリコンが一般的に標準的ゲート材料である。多結晶シリコンゲートを使用してＣＭＯＳデバイスを製造する技術は、常に開発状態にあり、現在は半導体産業で広く使用されている。多結晶シリコンゲートを使用する一つの利点は、これが高温に耐えられることである。しかし、多結晶シリコンゲートの使用に伴う幾つかの問題もある。例えば、ポリ空乏(poly-depletion)効果および相対的に高い電気シート抵抗(electrical sheet resistance)のために、ＣＭＯＳデバイスに一般的に使用される多結晶シリコンゲートは、０．１ミクロン以下のチャネル長ではチップ性能のゲーティング要素になりつつある。多結晶シリコンゲートの別の問題は、ホウ素などの多結晶シリコンゲートのドーパントが、薄いゲート誘電体を通って容易に拡散することができ、デバイス性能のさらなる劣化を引き起こすことである。
【０００３】
二酸化シリコンより大きい比誘電率を有する誘電体材料を含む多結晶シリコンゲートの別の問題は、反転(inversion)中に多結晶シリコンゲートが、これらの値を理想的な値から理想的でない値へとシフトさせる閾値電圧またはフラットバンド・シフトを受けることである。
【０００４】
多結晶シリコンゲートの問題を回避するために、多結晶シリコンゲートの下に単一金属を形成することが提案されている。つまり、現在の処理では、ｐＦＥＴおよびｎＦＥＴデバイス双方の薄い金属層が多結晶シリコンゲート電極の下に形成される。１０００℃を超える熱処理を含むデバイス処理中に、多結晶シリコンは薄い金属と相互作用して仕事関数を変化させ、したがってデバイスの閾値電圧を変化させるように見える。特に、シリコンばかりでなくシランからの水素も金属層内に拡散し、中間ギャップ(mid-gap)の仕事関数を有する水素化物またはケイ化物（シリサイド）を形成する。例えば、高温のアニール中に、多結晶シリコン／金属ゲートのスタックがｐＦＥＴまたはｎＦＥＴ用の解決策(solution)ではなく中間ギャップになってしまう。
【特許文献１】米国公開特許第２００４０２５６７００号
【特許文献２】米国特許出願第１０／７２５，８５０号
【特許文献３】米国特許出願第１０／６９６，６３４号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上に鑑みて、常に、ｎ型の性質（behavior）を維持する金属ゲートを含むようにｎＦＥＴが設計され、ｐ型の性質を維持する金属ゲートを含むようにｐＦＥＴが設計された半導体構造を提供する必要がある。
【課題を解決するための手段】
【０００６】
少なくとも一つのｎ型電界効果トランジスタ（ｎＦＥＴ）および少なくとも一つのｐ型電界効果トランジスタ（ｐＦＥＴ）を含み、その両方が金属ゲートを含んで、上部多結晶シリコンゲート電極を含まない半導体構造が提供される。特に、本発明は、ｎ型の性質（つまりｎ型の仕事関数）を維持する金属ゲートを含むようにｎＦＥＴが設計され、ｐ型の性質（つまりｐ型の仕事関数）を維持する金属ゲートを含むようにｐＦＥＴが設計された半導体構造を提供する。
【０００７】
本発明の一つの実施形態では、ｎＦＥＴデバイスとｐＦＥＴデバイスの両方として、上に載るＳｉ含有のゲート電極がない状態で単一の金属層を準備することを含む。ｎＦＥＴの性質を維持するために、希土類金属（または希土類様の金属）含有層がｎＦＥＴデバイスの領域で単一金属層の下に存在する。両方のデバイス領域で、二酸化シリコンより大きい比誘電率を有する誘電体材料が単一金属ゲートの下に存在する。
【０００８】
本発明の別の実施形態では、両方のデバイス領域内に金属窒化物層を含むパターン化されたゲート領域を形成することを含む。次に、ｐＦＥＴデバイス領域内のパターン化されたゲート領域を選択的に酸化して、ｐＦＥＴデバイス領域内にＭ’ＯaＮb層を形成する。後者の化学式では、Ｍ’は元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族からの金属であり、ａは５から４０原子パーセントであり、ｂは５から４０原子パーセントである。
【０００９】
一般化して述べれば、本発明は、
分離領域によって分離された少なくとも一つのｎＦＥＴデバイス領域および少なくとも一つのｐＦＥＴデバイス領域を有する半導体基板と、
前記少なくとも一つのｎＦＥＴデバイス領域内に設けられ、ｎＦＥＴの性質を有しかつ希土類金属含有層および第一金属層を備えた第一金属ゲートスタックと、
前記少なくとも一つのｐＦＥＴデバイス領域内に設けられ、ｐＦＥＴの性質を有しかつ第一金属層と同じかまたは異る第二金属層を備えた第二金属ゲートスタックとを備え、前記第一金属層および前記第二金属層がＳｉ含有ゲート電極を上部に含まない、半導体構造を提供する。
【００１０】
半導体構造を提供することに加え、本発明は、本発明の半導体構造を製造する方法を提供する。一般化して述べれば、本発明の方法は、
分離領域によって分離された少なくとも一つのｎＦＥＴデバイス領域および少なくとも一つのｐＦＥＴデバイス領域を有する半導体基板を準備するステップと、
前記少なくとも一つのｎＦＥＴデバイス領域内に設けられ、ｎＦＥＴの性質を有しかつ希土類金属含有層および第一金属層を備えた第一金属ゲートスタックを形成するステップと、
前記少なくとも一つのｐＦＥＴデバイス領域内に設けられ、ｐＦＥＴの性質を有しかつ第一金属層と同じかまたは異なる第二金属層を備えた第二金属ゲートスタックを形成するステップとを含み、前記第一金属層および前記第二金属層がＳｉ含有ゲート電極を含まない。
【発明を実施するための最良の形態】
【００１１】
次に、半導体構造およびそれを製造する方法を提供する本発明について、本願に付随する図面を参照することによってさらに詳細に説明する。本願の図面は例示の目的で提供され、したがって一定比率の拡大縮小で図示されていないことが分かる。図面では、同様の要素または対応する要素あるいはその両方を、同様の参照番号で言及する。
【００１２】
本願の図面では、単一のｎＦＥＴデバイス領域および単一のｐＦＥＴデバイス領域を含む半導体基板の断片を示す。このような実施形態について特に図示し、説明するが、本発明はｐＦＥＴデバイスの単一の領域およびｎＦＥＴデバイスの単一の領域に制限されず、基板の残りの部分の全体に配置されたこのような各デバイス領域が複数あることを想定する。また、対応するデバイス領域に複数のｎＦＥＴデバイスおよびｐＦＥＴデバイスを形成することができる。
【００１３】
最初に、本発明の第一の実施形態に使用される基本的な処理の流れを示す図１から図６を参照する。本発明の第一の実施形態では、上に載るＳｉ含有ゲート電極がない単一金属層を、ｎＦＥＴデバイスおよびｐＦＥＴデバイスの両方でゲートとして使用する。ｎＦＥＴの性質を維持するために、希土類金属（または希土類様）含有層が、ｎＦＥＴデバイスの領域で単一金属層の下に存在する。両方の場合で、二酸化シリコンより大きい比誘電率を有する誘電体材料が単一金属ゲートの下に存在する。
【００１４】
図１は、本発明のこの実施形態で使用される初期構造を示す。図１に図示された初期構造は、少なくとも一つのｎＦＥＴデバイス領域１２（つまりその後にｎＦＥＴが形成される基板１０の区域）および少なくとも一つのｐＦＥＴデバイス領域１４（つまりその後にｐＦＥＴが形成される基板１０の区域）を有する半導体基板１０を含む。本発明によると、少なくとも一つのｎＰＥＴデバイス領域１２は分離領域１６によって（横方向に）分離される。初期構造は、少なくとも一つのｎＦＥＴデバイス領域１２内にあるｐウェル領域１１、および少なくとも一つのｐＦＥＴデバイス領域１４内にあるｎウェル領域１３の存在も示す。ウェル領域１１および１３はそれぞれ任意選択であり、全ての場合に存在する必要はない。図１は、任意選択のインタフェース層１８、および両方のデバイス領域で基板上に存在する二酸化シリコンより大きい比誘電率を有する誘電体材料２０の存在も示す。希土類金属（または希土類様）含有層２２が、ｎＦＥＴデバイス領域１２内で誘電体材料２０上に存在する。
【００１５】
図１に図示された初期構造の半導体基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＧａＮ、ＩＮＡｓ、ＩｎＰおよび全ての他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体を含むが、それに制限されない任意の半導体材料を有する。半導体基板１０は、有機半導体またはＳｉ／ＳｉＧｅのような層状半導体、またはセミコンダクタ・オン・インシュレータ（ＳＯＩ）も有してもよい。本発明の幾つかの実施形態では、半導体基板１０をＳｉ含有半導体材料、つまりシリコンを含む半導体材料で構成することが好ましい。半導体基板１０は、ドーピングするかドーピングしない、または自身内にドーピングした領域およびドーピングしない領域を含んでよい。半導体基板１０は単一の結晶方位を含むか、異なる結晶方位を有する少なくとも２つの共面（コプラナー）領域を含んでよい（後者の基板は、当技術分野ではハイブリッド基板と呼ばれる）。ハイブリッド基板を使用する場合、ｎＦＥＴは一般的に（１００）結晶面上に形成され、ｐＦＥＴは一般的に（１１０）結晶面上に形成される。ハイブリッド基板は、例えば２００３年６月１７日に出願され、現在は米国特許公報第２００４０２５６７００Ａ１号である米国特許出願第１０／２５０，２４１号、２００３年１２月２日に出願された米国特許出願第１０／７２５，８５０号、および２００３年１０月２９日に出願された米国特許出願第１０／６９６，６３４号などに記載されたような技術によって形成することができる。
【００１６】
ウェル領域１１および１３は、従来のイオン注入プロセスを使用して半導体基板１０内に形成されるドープ領域である。この場合も、ウェル領域が任意選択であり、全ての場合に存在する必要がないことに留意すべきである。
【００１７】
少なくとも一つの分離領域１６が典型的に、半導体基板１０内に形成される。分離領域１６は、トレンチ分離領域またはフィールド酸化膜分離領域でよい。トレンチ分離領域は、当業者によく知られている従来のトレンチ分離プロセスを使用して形成される。例えば、トレンチ分離領域の形成には、トレンチ誘電体でのトレンチのリソグラフィ、エッチングおよび充填を使用してよい。任意選択で、トレンチ充填の前にトレンチ内にライナを形成し、トレンチ充填後に高密度化（densification）ステップを実行してよく、トレンチ充填後には平坦化プロセスでもよい。トレンチ分離領域の形成に使用するトレンチの深さは変動してよく、本発明には重要ではない。フィールド酸化膜は、いわゆる局所（local）酸化シリコンプロセスを使用して形成することができる。少なくとも一つの分離領域１６が、一般的に隣接するゲートが反対の導電性(conductivities)を有する場合に必要な隣接ゲート領域間の分離を提供する。隣接ゲート領域は、同じ導電性を有する（つまり両方ともｎ型またはｐ型）か、異なる導電性を有する（つまり一方がｎ型で他方がｐ型）ことができる。本願の図面には後者の場合が図示されている。
【００１８】
半導体基板１０を処理した後、任意選択でインタフェース層１８を半導体基板１０の表面上に化学酸化によって形成する。任意選択のインタフェース層１８は、当業者によく知られている従来のウェット化学プロセス技術を使用して形成される。あるいは、インタフェース層１８は熱酸化または熱酸窒化によって形成してよい。基板１０がＳｉ含有半導体である場合、インタフェース層１８はウェット処理によって成長させた化学酸化膜で構成するか、熱成長したシリコン酸化膜、シリコン酸窒化膜または窒化シリコン酸化膜である。基板１０がＳｉ含有半導体以外の場合、インタフェース層１８は半導体酸化膜、半導体酸窒化膜または窒化された半導体酸化膜を有してよい。
【００１９】
インタフェース層１８の厚さは一般的に０．５ｎｍから１．２ｎｍであり、０．８ｎｍから１ｎｍの厚さがさらに一般的である。しかし、ＣＭＯＳ製造中に通常必要とされるさらに高い温度で処理した後は、厚さが異なることがある。
【００２０】
本発明の実施形態によると、インタフェース層１８は、ウェット化学酸化によって形成された０．６ｎｍから０．８ｎｍの厚さを有するシリコン酸化膜層である。このウェット化学酸化のプロセス・ステップは、洗浄した半導体の表面（ＨＦラスト(HF-last)半導体表面など）を水酸化アンモニウムと過酸化水素と水との（１：１：５の比率の）混合物で６５℃にて処理することを含む。あるいは、インタフェース層１８は、ＨＦラスト半導体表面をオゾン処理した水溶液中で、オゾン濃度が通常は２ｐｐｍから４０ｐｐｍまで変えられるが、それに制限されない状態で処理することによって形成することもできる。
【００２１】
次に、存在する場合には、インタフェース層１８の表面上に、または半導体基板１０の表面上に、例えば化学的気相堆積法（ＣＶＤ）、プラズマ補助ＣＶＤ、物理的気相堆積法（ＰＶＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、原子層堆積法（ＡＬＤ）、蒸着、反応スパッタリング、化学溶液付着法(chemical solution deposition)および他の同様の堆積プロセスなどの堆積プロセスによって誘電体材料２０を形成する。本明細書では、これらのプロセスの組合せも想定される。本発明のこのステップでは、誘電体材料２０を両方のデバイス領域内に形成することが分かる。
【００２２】
本発明で使用される誘電体材料２０は、４．０より大きい、一般的には７．０より大きい比誘電率を有する任意の誘電体材料である。シリコン酸化膜は、４．０の比誘電率を有し、したがって本発明はその比誘電率が二酸化シリコンのそれより大きい任意の誘電体を想定することに留意されたい。誘電体材料２０は一般的に金属酸化膜または混合金属酸化膜である。このような誘電体の例示的な例はＴｉＯ2、Ａｌ2Ｏ3、ＬａＯ2、ＳｒＴｉＯ3、ＬａＡｌＯ3、ＺｒＯ3、Ｇｄ2Ｏ3、Ｈｆ系誘電体（本明細書の以下でさらに詳細に説明）、およびその多層膜を含む組合せを含むが、それに制限されない。誘電体材料２０はＨｆ系（Hf-based）誘電体であることが好ましい。
【００２３】
「Ｈｆ系誘電体」という用語は、本明細書ではハフニウムＨｆを含むｋが高い任意の誘電体を含むものとする。このようなＨｆ系誘電体の例は、酸化ハフニウム（ＨｆＯ2）、ケイ酸ハフニウム（ＨｆＳｉＯx）、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）またはその多層膜を有する。幾つかの実施形態では、Ｈｆ系誘電体は、ＨｆＯ2とＺｒＯ2または希土類酸化膜、例えばＬａ2Ｏ3の混合物を有する。一般的に、Ｈｆ系誘電体は酸化ハフニウムまたはケイ酸ハフニウム（ハフニウム・シリケート）である。Ｈｆ系誘電体は一般的に、１０．０より大きい比誘電率を有する。
【００２４】
誘電体材料２０の物理的厚さは変動してよいが、一般的に誘電体材料２０は０．５ｎｍから１０ｎｍの厚さを有し、１ｎｍから３ｎｍの厚さがさらに一般的である。
【００２５】
本発明の一つの実施形態では、誘電体材料２０は、ハフニウム・テトラブトキサイド(tetrabutoxide)（Ｈｆ前駆体）の７０ｍｇ／ｍから９０ｍｇ／ｍの流量およびＯ2の２５０ｓｃｃｍから３５０ｓｃｃｍの流量を使用するＭＯＣＶＤによって形成される。Ｈｆ酸化膜の堆積は、０．３トルから０．５トルのチャンバー圧および４００℃と５００℃の間の基板温度を使用して実行される。
【００２６】
本発明の別の実施形態では、誘電体材料２０は、以下の条件、つまり（ｉ）前駆体Ｈｆテトラブトキサイドの７０ｍｇ／ｍと９０ｍｇ／ｍの間の流量、Ｏ2の２５ｓｃｃｍと１００ｓｃｃｍの間の流量、ＳｉＨ4の２０ｓｃｃｍと６０ｓｃｃｍの間の流量、（ｉｉ）０．３トルと０．５トルの間のチャンバー圧、および（ｉｉｉ）４００℃と５００℃の間の基板温度を使用してＭＯＣＶＤによって形成されるケイ酸ハフニウムである。
【００２７】
誘電体材料２０を形成した後、次に希土類金属含有層２２を両方のデバイス領域内で誘電体材料２０上に形成する。希土類金属含有層２２は、例えばＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇａ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕまたはその混合物を含む元素周期表のＩＩＩＢ族からの少なくとも一つの元素の酸化物または窒化物を有する。希土類金属含有層２２は、Ｌａ、Ｃｅ、Ｙ、Ｓｍ、ＥｒまたはＴｂ、あるいはその組合せを有することが好ましく、Ｌａ2Ｏ3またはＬａＮが最も好ましい。
【００２８】
希土類金属含有層２２は、例えば蒸着、分子線蒸着、ＭＯＣＶＤ、ＡＬＤ、ＰＶＰおよび他の同様の堆積プロセスを含む従来の堆積プロセスを使用して形成される。本発明の一つの実施形態では、希土類金属含有層２２は、ブランケット付着した誘電体材料２０を分子線蒸着チャンバーのロード・ロック内に配置し、その後にこのチャンバーを１０-5トルから１０-8トルの範囲まで排気することによって形成される。これらのステップの後、真空を破壊せずに構造を成長室に挿入し、ここで希土類金属および酸素または窒素の原子／分子線を構造の表面上へと向けることによってＬａ酸化膜のような希土類金属含有層２２が付着する。特に、チャンバーの圧力が低いので、放出される原子／分子種はビーム状であり、構造に到着する前に散乱することがない。約３００℃の基板温度が使用される。Ｌａ2Ｏ3の付着の場合は、Ｌａ蒸着セルを１４００℃から１７００℃の温度範囲に保持し、分子酸素の１ｓｃｃｍから３ｓｃｃｍの流量を使用する。あるいは、原子または励起酸素も使用してよく、これは５０ワットから６００ワットの範囲で励起した無線周波源に酸素を通過させることによって生成することができる。付着中に、室内の圧力は１×１０-5トルから８×１０-5トルの範囲でよく、Ｌａ酸化膜の成長率は毎分０．１ｎｍから２ｎｍの範囲でよく、０．５ｎｍから１．５ｎｍの範囲がさらに一般的である。
【００２９】
希土類金属含有層２２は一般的に０．１ｎｍから３．０ｎｍの厚さを有し、０．３ｎｍから１．６ｎｍの厚さがさらに一般的である。
【００３０】
材料２２のブランケット層を形成した後、当技術分野でよく知られている堆積およびリソグラフィを含む従来のプロセスを使用して、ｎＦＥＴデバイス領域１内で希土類金属含有層２２の上にパターン化されたブロックマスク（図示せず）を形成する。ｎＦＥＴデバイス領域１２内のパターン化されたブロックマスクは、その領域内に配置された材料層を保護する。次に、下にある誘電体材料２０上では停止しながら、その層を除去可能であるエッチング・プロセスを使用して、ｐＦＥＴデバイス領域１４内で露出した希土類金属含有層２２を、その層から選択的に除去する。ｐＦＥＴデバイス領域１４内から露出した希土類金属含有層２２を選択的に除去する際に使用可能なエッチングプロセスの一例は、化学エッチングプロセスである。パターン化されたブロックマスクは一般的に、本発明のこの時点で、当技術分野でよく知られた従来の剥離プロセスを使用することにより少なくとも一つのｎＦＥＴ領域１２内から除去される。
【００３１】
図２に図示した構造を形成した後、上部から底部へと金属層２６、水素非含有キャップ層２８およびＳｉ含有層３０を有する材料スタック２４を、両方のデバイス領域内に形成する。
【００３２】
材料スタック２４の金属層２６は、ＭＯxＮy金属化合物を有し、ここでＭは元素周期表（ＣＡＳ版）のＩＶＢ族、ＶＢ族、ＶＩＢ族またはＶＩＩＢ族から選択した少なくとも一つの金属を含む。一般的にＭはＴｉ、Ｖ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｗ、ＴａまたはＲｅのうちの一つであり、Ｔｉが最も一般的である。上式で、ｘは５原子パーセントから４０原子パーセントであり、５原子パーセントから３５原子パーセントが好ましく、２５原子パーセントが最も好ましい。変数ｙは５原子パーセントから４０原子パーセントであり、１５原子パーセントから４０原子パーセントが好ましく、３５原子パーセントが最も好ましい。したがって、最も好ましい金属化合物はＴｉ0.4Ｏ0.25Ｎ0.35である。
【００３３】
ＭＯxＮy金属化合物は、最初に金属（Ｍ）のターゲットと、Ａｒ、Ｎ2および酸素を有する雰囲気を準備することによって形成され、酸素は、５原子パーセントから４０原子パーセントの酸素を最終的な薄膜に導入可能な濃度で雰囲気中に存在する。ＭＯxＮy薄膜は、前記金属ターゲットから前記雰囲気中にスパッタリングされる。スパッタリングのプロセスは、任意の従来通りのスパッタリング装置の反応器室内で生じる。本発明で使用される金属ターゲットは、上述した金属のうち一つの任意の固体ソース（solid source）を含む。
【００３４】
酸素は、以下の二つの方法のうち一つを使用してスパッタリング雰囲気中に導入することができる。（Ｉ）基板とターゲットが反応器室内でそれぞれの付近に位置決めされている場合は、酸素リーク弁を使用して、酸素を雰囲気中に導入することができる。（ＩＩ）基板とターゲットが多少の距離（３インチ（７．６ｃｍ）を超える）だけ離れている場合は、約１×１０-4トル以下でよいプレスパッタリングのバックグラウンド圧力から酸素を導入することができる。この場合、金属ターゲットはスパッタリングプロセス中に酸素を取り込む。
【００３５】
本発明で使用されるＡｒおよびＮ2の流れは、Ａｒでは１ｓｃｃｍから１００ｓｃｃｍであり、Ｎ2ソースでは１ｓｃｃｍから１００ｓｃｃｍである。さらに一般的には、Ａｒの流れは２０ｓｃｃｍであり、Ｎ2の流れは１．４ｓｃｃｍである。温度、ガス圧および時間などの他のスパッタリング条件は従来通りであり、当業者によく知られている。
【００３６】
形成される金属層２６の厚さは、使用されるスパッタリングの条件および製造すべきデバイスのタイプに応じて変化してよい、一般的に、金属層２６はスパッタリング後に２ｎｍから２００ｎｍの厚さを有し、１００ｎｍ以下の厚さがさらに一般的である。金属層２６は、ｎＦＥＴデバイス領域１２およびｐＦＥＴデバイス領域１４の双方内に存在するゲート金属であることが分かる。
【００３７】
金属層２６の形成後、非晶質（アモルファス）シリコンまたはドープされた非晶質シリコンのような材料スタック２４の非水素含有キャップ層２８が形成される。「非水素」とは、キャップ材料が水素を含まないという意味である。キャップ層２８の存在は、金属酸窒化膜層２６が仕事関数の変化を受けるのを防止することが分かる。キャップ層２８は、当技術分野でよく知られている従来通りの堆積プロセスを使用して形成される。キャップ層２８は一般的に、現場（in-situ）堆積プロセスで、または堆積、イオン注入およびアニールによってドープされる。本発明のこの時点で形成されるキャップ層２８の厚さ、つまり高さは、使用されるプロセスに応じて変化してよい。一般的に、キャップ層２８は、２０ｎｍから１８０ｎｍの垂直厚さを有し、４０ｎｍから１５０ｎｍの厚さがさらに一般的である。
【００３８】
本発明の幾つかの実施形態では、キャップ層２８が金属窒化物層で置換される。金属窒化物層は、元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族からの金属を含む。一例として、ＴｉＮまたはＴａＮが特に好ましい材料である。金属窒化物層は、従来通りの堆積プロセスを使用して形成される。金属窒化物層の形成に使用可能な従来通りの堆積の例は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリングまたは蒸着を含む。金属窒化物層の物理的厚さは変化してよいが、一般的に金属窒化物層は０．５ｎｍから２００ｎｍの厚さを有し、５ｎｍから１００ｎｍの厚さがさらに一般的である。
【００３９】
次に、エピタキシャルシリコン、二酸化シリコンのようなＳｉ含有層３０が、非水素含有キャップ層２８（または金属窒化物層）の上に形成される。Ｓｉ含有層３０は、例えばＣＶＤ、ＰＥＣＶＤ、蒸着などのような従来通りの堆積プロセスを使用して形成される。ＦＥＴの上に後続のシリサイド接点(contact)を形成するためにシリコンソースとして働くＳｉ含有層３０は一般的に、１０ｎｍから１００ｎｍの厚さを有し、１０ｎｍから３０ｎｍの厚さがさらに一般的である。
【００４０】
次に、それぞれのデバイス領域内にパターン化されたゲート領域またはスタック３２を準備するように、リソグラフィおよびエッチングによって材料スタック２４がパターン化される。それぞれのデバイス領域には一つのパターン化されたゲート領域（またはスタック）３２が図示されているが、本発明は、複数のパターン化されたゲート領域（またはスタック）３２を形成することを想定する。複数のパターン化されたゲート領域（またはスタック）３２を形成する場合、ゲート領域（またはスタック）は、同じ寸法、つまり長さを有するか、デバイスの性能を改善するために可変寸法を有することができる。本発明のこの時点で、パターン化された各ゲートスタック（または領域）３２は、少なくともパターン化された材料スタック２４を含む。図３は、パターン化されたゲート領域（またはスタック）３２形成後の構造を示す。図示の実施形態では、本発明のこのステップ中に材料スタック２４がエッチングされる、つまりパターン化される。
【００４１】
リソグラフィのステップは、図２で図示したブランケット層状構造の上部表面にフォトレジストを塗布することと、フォトレジストを所望のパターンの放射線に曝露することと、従来通りのレジスト現像剤を使用して曝露したフォトレジストを現像することとを含む。次に、フォトレジストのパターンが、一つまたは複数のドライエッチングステップを使用して構造に転写される。幾つかの実施形態では、パターンがブランケット層状構造の層の一つに転写された後、パターン化したフォトレジストを除去することができる。他の実施形態では、エッチングが終了した後にパターン化したフォトレジストを除去する。
【００４２】
パターン化されたゲート領域（またはスタック）３２の形成において本発明で使用可能な適切なドライエッチングプロセスは、反応性イオンエッチング、イオンビームエッチング、プラズマエッチングまたはレーザ研磨を含むが、それに制限されない。使用されるドライエッチングプロセスは一般的に、下にある誘電体に選択的であるが、必ずしもそうではなく、したがってこのエッチングステップは一般的に、構造からこれらの誘電体を除去しない。しかし、幾つかの実施形態（図示せず）では、このエッチングステップを使用して、以前にエッチングされたゲート領域（またはスタック）３２によって保護されていない希土類金属含有層２２、誘電体材料２０、およびインタフェース層１８の一部を除去することができる。
【００４３】
本発明のこの時点で、一般的に拡張（エクステンション）領域３４が当業者によく知られた従来通りのイオン注入プロセスを使用して形成される。拡張領域３４は、その後に形成すべき拡散領域に対して浅く、その内縁はゲート領域３２の垂直縁（エッジ）に位置合わせされる。拡張領域３４を含む構造は、図３にも図示されている。
【００４４】
次に図４で図示されているように、パターン化された各ゲート領域（またはスタック）３２の露出した側壁上に、一般的に少なくとも一つのスペーサ３６が形成されるが、必ずしも形成されるわけではない。少なくとも一つのスペーサ３６は、酸化物、窒化物、酸窒化物、または任意のその組合せなどの絶縁体で構成される。少なくとも一つのスペーサ３６は、堆積およびエッチングによって形成される。
【００４５】
少なくとも一つのスペーサ３６の幅は、ソースと（その後に形成すべき）ドレインシリサイド接点とがゲート領域（またはスタック）３２の縁部の下に侵入しないように、十分に広くなければならない。一般的に、少なくとも一つのスペーサ３６が底部で測定して２０ｎｍから８０ｎｍの幅を有する場合、ソース／ドレインシリサイドはゲート領域（またはスタック）３２の縁部の下に侵入しない。
【００４６】
ゲート領域（またはスタック）３２は任意選択で、スペーサ形成の前に熱酸化、窒化または酸窒化プロセスを受けることによってパッシベーション（不動態化）することができる。パッシベーションは、非水素プロセスを使用して実行すべきことが好ましい。パッシベーション・ステップは、ゲート領域（またはスタック）３２の周囲にパッシベーション材料の薄い層（図示せず）を形成する。このステップは、以前のスペーサ形成ステップの代わりに、またはそれと組み合わせて使用してよい。スペーサ形成ステップとともに使用する場合、スペーサの形成は、ゲート領域（またはスタック）３２のパッシベーション・プロセスの後に実行される。本発明で使用されるパッシベーションおよびスペーサ形成のプロセスは両方とも、非水素含有材料を使用して実行されることが分かる。
【００４７】
次に、ソース／ドレイン拡散領域３８（スペーサが存在するか、存在しない）が基板内に形成される。ソース／ドレイン拡散領域３８は、イオン注入およびアニールステップを使用して形成される。アニールステップは、以前の注入ステップによって注入されたドーパントを活性化させる働きをする。イオン注入およびアニールの条件は、当業者によく知られている。イオン注入およびアニール後に形成される構造が、図５に図示されている。
【００４８】
本明細書では、ハロー注入（図示せず）も想定される。図示のように、ソース／ドレイン拡張領域３４は一般的に、高濃度（deep）ソース／ドレイン領域３８より低濃度で、パターン化したゲート領域（またはスタック）２０の縁部と位置合わせされた縁部を含む。ソース／ドレイン領域３８は、一般的に少なくとも一つのスペーサ３６の最も外側の縁部と位置合わせされた縁部を含む。
【００４９】
次に、希土類金属含有層２２の露出部分が以前に除去されていない場合は、これをｎＦＥＴデバイス領域１２内から除去する。図６を参照のこと。ｎＦＥＴデバイス領域内で層２２の露出した部分が、希土類金属（または希土類様）材料を選択的に除去するエッチングプロセスを使用して除去される。このようなエッチングプロセスの例は、化学ウェットエッチングプロセスである。
【００５０】
図６も、誘電体材料２０およびインタフェース層１８の両方の露出部分を両方のデバイス領域から除去した後の構造を示す。本発明によると、これらの材料は、これらの絶縁材料を選択的に除去する化学エッチングプロセスを使用して除去される。このエッチングステップは、半導体基板１０の上表面で停止する。高い誘電率ｋの誘電体１４および下にあるインタフェース層１２の露出部分を除去する際には、任意の化学エッチング液を使用してよいが、一つの実施形態では、希釈フッ化水素酸（ＤＨＦ）を使用する。
【００５１】
図６はさらに、ソース／ドレイン拡散領域３８およびキャップ層２８の上にシリサイド領域４０が存在することを示す（シリサイドプロセス中に層３０が消滅されたことに留意されたい）。シリサイド領域４０は、任意の従来通りのシリサイド化プロセスを使用して形成される。幾つかの実施形態では、ＳＩ含有材料が少なくともソース／ドレイン領域３８上に存在しない場合、シリサイド化の前にエピタキシャルＳｉのようなＳｉ含有材料を形成することができる。
【００５２】
シリサイド化プロセスは、シリサイド化（ケイ化）すべき区域の上にＣ、Ｇｅ、Ｓｉなどの他の合金添加剤でＣｏ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔまたはその合金のような導電性の高融点金属を形成することを含む。ＣＶＤ、ＰＥＣＶＤ、スパッタリング、蒸着またはめっきなどの従来通りの堆積プロセスを使用することができる。任意選択で、金属を酸化から保護するバリア層を金属層上に形成してもよい。任意選択のバリア層の例は、例えばＳｉＮ、ＴｉＮ、ＴａＮ、ＴｉＯＮおよびその組合せを含む。金属堆積後、構造は少なくとも第一アニールにかけられ、これは堆積した金属とＳｉを反応させ、その後に金属シリサイドを形成させる。アニールは一般的に、２５０℃から８００℃の温度で実行され、４００℃から５５０℃の第一アニール温度がさらに一般的である。
【００５３】
幾つかの実施形態では、第一アニールが金属の豊富な（金属リッチの）シリサイド相を形成し、これは選択的エッチングプロセスに高い耐性を有する。金属が豊富な相が生成されると、抵抗が低いシリサイドを形成するために、これより高い温度の第二アニールが必要である。他の実施形態では、低い抵抗シリサイドを形成するのに第一アニールで十分である。
【００５４】
第一アニール後に、ウェットエッチング、反応性イオンエッチング（ＲＩＥ）、イオンビームエッチング、またはプラズマエッチングのような従来通りのエッチングプロセスを使用して、堆積した金属の反応せずに残っている部分を除去する。
【００５５】
必要に応じて、エッチングプロセス後に第二アニールを実行する。第二アニールは一般的に、第一アニールより高い温度で実行される。任意選択の第二アニールの典型的な温度範囲は、５５０℃から９００℃である。
【００５６】
金属相互接続部を有する後工程（ＢＥＯＬ：back-end-of-the-line）の形成のようなさらなるＣＭＯＳ処理を、当業者によく知られた処理ステップを使用して行うことができる。
【００５７】
次に、本発明の構造を製造する本発明の別の実施形態を示す断面図である図７から図９を参照する。本発明のこの実施形態では、上述した材料スタック２４を使用しない。代わりに、両方のデバイス領域内に金属窒化物層を形成して、パターン化し、次にｎＦＥＴデバイス領域１２内にパターン化したブロックマスクを形成する。次に、ｐＦＥＴデバイス領域１４内のパターン化したゲート領域を酸化し、ｐＦＥＴデバイス領域１４内にＭ’ＯaＮb層を形成する。ブロックマスクを除去し、拡張領域を形成して、図４から図６で説明したような処理を実行する。特に、第二の実施形態は、図７で示す構造から開始する。図７に図示された構造は基本的に図１に図示したものと同じであることが分かる。したがって、図１の構造の形成に使用する上記の材料および処理は、ここでは図７の構造にも適用可能である。
【００５８】
図８は、上部に金属窒化物層７０を形成した後の図７の構造を示す。金属窒化物層７０は、元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族からの金属を含む。したがって、金属窒化物層７０は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、ＷまたはＴａを含んでもよく、ＴｉまたはＴａが非常に好ましい。一例として、ＴｉＮまたはＴａＮが特に好ましい材料である。金属窒化層７０は、従来通りの堆積プロセスを使用して形成される。金属窒化物層７０の形成に使用可能な従来の堆積プロセスの例は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリングまたは蒸着を含む。
【００５９】
金属窒化物層７０の物理的厚さは変化してよいが、一般的に金属窒化物層７０は０．５ｎｍから２００ｎｍの厚さを有し、５ｎｍから１００ｎｍの厚さがさらに一般的である。
【００６０】
本発明の一つの実施形態では、金属窒化物層７０は、１５５０℃から１９００℃、一般的には１６００℃から１７５０℃の範囲に保持された浸出セル(effusion cell)からＴｉを蒸着させ、遠隔の無線周波源を通過する窒素の原子／励起ビームを使用することによって堆積させたＴｉＮである。基板の温度は約３００℃でよく、窒素の流量は０．５ｓｃｃｍと３．０ｓｃｃｍの間でよい。これらの範囲は例示であり、いかなる意味でも本発明を制限しない。窒素の流量は、堆積チャンバーの詳細、特にチャンバーのポンピング率に依存する。ＴｉＮは、化学的気相堆積またはスパッタリングのように他の方法でも堆積してよく、技術は必須ではない。
【００６１】
両方のデバイス領域内に金属窒化物層７０を形成した後、それぞれのデバイス領域内にパターン化した金属窒化物層７０を含むゲートスタックを形成するリソグラフィおよびエッチングによって、図８で図示された構造がパターン化される。次に、ｎＦＥＴデバイス領域１２内の材料層を保護するように、従来の材料を有するブロックマスク７２がｎＦＥＴデバイス領域１２内に形成される。ブロックマスク７２は、堆積およびリソグラフィによって形成される。ブロックマスク７２の形成には、任意選択でエッチングを使用してよい。図９は、ｎＦＥＴデバイス領域１２内にブロックマスク７２が存在する構造を示す。次にこれも図９で図示するように、ｐＦＥＴデバイス領域１４内の露出しパターン化された金属窒化物層７０が酸化プロセスを経験し、これはパターン化した窒化物層内に酸素を導入して、ｐＦＥＴデバイス領域１４内にＭ’ＯaＮb層７０’を形成し、ここでＭ’は元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族からの金属であり、ａは５原子パーセントから４０原子パーセントであり、ｂは５原子パーセントから４０原子パーセントである。Ｍ’はＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、ＷまたはＴａであることが好ましく、ＴｉまたはＴａがさらに非常に好ましい。ａは５原子パーセントから３５原子パーセントであり、ｂが１５原子パーセントから４０原子パーセントであることが好ましい。ａは２５原子パーセントであり、ｂが３５原子パーセントであることが、さらに好ましい。
【００６２】
本発明のこの時点で使用される酸化は、例えばＯ2、オゾンまたはＮＯのような任意の酸素を含む雰囲気中で、これを例えばＨｅ、Ａｒ、Ｎ2などの不活性ガスと混合して実行される。酸化は、３００℃から８００℃の温度で実行される。
【００６３】
酸素は、ｐＦＥＴデバイス領域１４内で金属窒化物層に酸素原子を選択的に注入し、次にこれを３００℃から８００℃の温度で実行されるアニールステップにかけることによっても導入することができる。注入される酸素イオンの濃度は、上述したａおよびｂの値を与えるのに十分である。ｐＦＥＴデバイス領域１４のゲートスタック内に酸素を導入するために、ガス相ドーピングも使用してよい。
【００６４】
パターン化したブロックマスク７２は、従来の剥離プロセスを使用してｎＦＥＴデバイス領域１２から除去される。
【００６５】
基板１０内に拡張領域（図示せず）を形成した後、次に本発明による最終構造を提供する上で、図４から図６にて上記で概略したような手順を実行する。
【００６６】
本発明をその好ましい実施形態に関して特に図示し、説明してきたが、本発明の精神および範囲から逸脱することなく形態および詳細に上記および他の変更を実施してよいことが、当業者には理解される。したがって、本発明は説明し、図示した正確な形態および細部に制限されず、請求の範囲に入るものとする。
【図面の簡単な説明】
【００６７】
【図１】本発明の構造を製造する本発明の一つの実施形態を（断面図で）示す図である。
【図２】本発明の構造を製造する本発明の一つの実施形態を（断面図で）示す図１に続く図である。
【図３】本発明の構造を製造する本発明の一つの実施形態を（断面図で）示す図１に続く図である。
【図４】本発明の構造を製造する本発明の一つの実施形態を（断面図で）示す図である。
【図５】本発明の構造を製造する本発明の一つの実施形態を（断面図で）示す図である。
【図６】本発明の構造を製造する本発明の一つの実施形態を（断面図で）示す図である。
【図７】本発明の構造を製造する本発明の別の実施形態を（断面図で）示す図である。
【図８】本発明の構造を製造する本発明の別の実施形態を（断面図で）示す図である。
【図９】本発明の構造を製造する本発明の別の実施形態を（断面図で）示す図である。
【符号の説明】
【００６８】
１０ 基板
１１ ｐウェル領域
１２ ｎＦＥＴデバイス領域
１３ ｎウェル領域
１４ ｐＦＥＴデバイス領域
１６ 分離領域
１８ インタフェース層
２０ 誘電体材料
２２ 希土類金属含有層
２４ 材料スタック
２６ 金属層
２８ キャップ層
３０ Ｓｉ含有層
３２ ゲート領域
３４ 拡張領域
３６ スペーサ
３８ ソース／ドレイン領域
４０ シリサイド領域
７０ 金属窒化物層
７２ ブロックマスク
【技術分野】
【０００１】
本発明は半導体構造に関し、特に少なくとも一つのｎ型電界効果トランジスタ（ｎＦＥＴ）および少なくとも一つのｐ型電界効果トランジスタ（ｐＦＥＴ）を含み、その両方が金属ゲートを含んで、上部多結晶シリコンゲート電極を含まない半導体構造に関する。本発明は、このような半導体構造を製造する方法も提供する。
【背景技術】
【０００２】
標準的な相補型金属酸化膜半導体（ＣＭＯＳ）デバイスでは、多結晶シリコンが一般的に標準的ゲート材料である。多結晶シリコンゲートを使用してＣＭＯＳデバイスを製造する技術は、常に開発状態にあり、現在は半導体産業で広く使用されている。多結晶シリコンゲートを使用する一つの利点は、これが高温に耐えられることである。しかし、多結晶シリコンゲートの使用に伴う幾つかの問題もある。例えば、ポリ空乏(poly-depletion)効果および相対的に高い電気シート抵抗(electrical sheet resistance)のために、ＣＭＯＳデバイスに一般的に使用される多結晶シリコンゲートは、０．１ミクロン以下のチャネル長ではチップ性能のゲーティング要素になりつつある。多結晶シリコンゲートの別の問題は、ホウ素などの多結晶シリコンゲートのドーパントが、薄いゲート誘電体を通って容易に拡散することができ、デバイス性能のさらなる劣化を引き起こすことである。
【０００３】
二酸化シリコンより大きい比誘電率を有する誘電体材料を含む多結晶シリコンゲートの別の問題は、反転(inversion)中に多結晶シリコンゲートが、これらの値を理想的な値から理想的でない値へとシフトさせる閾値電圧またはフラットバンド・シフトを受けることである。
【０００４】
多結晶シリコンゲートの問題を回避するために、多結晶シリコンゲートの下に単一金属を形成することが提案されている。つまり、現在の処理では、ｐＦＥＴおよびｎＦＥＴデバイス双方の薄い金属層が多結晶シリコンゲート電極の下に形成される。１０００℃を超える熱処理を含むデバイス処理中に、多結晶シリコンは薄い金属と相互作用して仕事関数を変化させ、したがってデバイスの閾値電圧を変化させるように見える。特に、シリコンばかりでなくシランからの水素も金属層内に拡散し、中間ギャップ(mid-gap)の仕事関数を有する水素化物またはケイ化物（シリサイド）を形成する。例えば、高温のアニール中に、多結晶シリコン／金属ゲートのスタックがｐＦＥＴまたはｎＦＥＴ用の解決策(solution)ではなく中間ギャップになってしまう。
【特許文献１】米国公開特許第２００４０２５６７００号
【特許文献２】米国特許出願第１０／７２５，８５０号
【特許文献３】米国特許出願第１０／６９６，６３４号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上に鑑みて、常に、ｎ型の性質（behavior）を維持する金属ゲートを含むようにｎＦＥＴが設計され、ｐ型の性質を維持する金属ゲートを含むようにｐＦＥＴが設計された半導体構造を提供する必要がある。
【課題を解決するための手段】
【０００６】
少なくとも一つのｎ型電界効果トランジスタ（ｎＦＥＴ）および少なくとも一つのｐ型電界効果トランジスタ（ｐＦＥＴ）を含み、その両方が金属ゲートを含んで、上部多結晶シリコンゲート電極を含まない半導体構造が提供される。特に、本発明は、ｎ型の性質（つまりｎ型の仕事関数）を維持する金属ゲートを含むようにｎＦＥＴが設計され、ｐ型の性質（つまりｐ型の仕事関数）を維持する金属ゲートを含むようにｐＦＥＴが設計された半導体構造を提供する。
【０００７】
本発明の一つの実施形態では、ｎＦＥＴデバイスとｐＦＥＴデバイスの両方として、上に載るＳｉ含有のゲート電極がない状態で単一の金属層を準備することを含む。ｎＦＥＴの性質を維持するために、希土類金属（または希土類様の金属）含有層がｎＦＥＴデバイスの領域で単一金属層の下に存在する。両方のデバイス領域で、二酸化シリコンより大きい比誘電率を有する誘電体材料が単一金属ゲートの下に存在する。
【０００８】
本発明の別の実施形態では、両方のデバイス領域内に金属窒化物層を含むパターン化されたゲート領域を形成することを含む。次に、ｐＦＥＴデバイス領域内のパターン化されたゲート領域を選択的に酸化して、ｐＦＥＴデバイス領域内にＭ’ＯaＮb層を形成する。後者の化学式では、Ｍ’は元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族からの金属であり、ａは５から４０原子パーセントであり、ｂは５から４０原子パーセントである。
【０００９】
一般化して述べれば、本発明は、
分離領域によって分離された少なくとも一つのｎＦＥＴデバイス領域および少なくとも一つのｐＦＥＴデバイス領域を有する半導体基板と、
前記少なくとも一つのｎＦＥＴデバイス領域内に設けられ、ｎＦＥＴの性質を有しかつ希土類金属含有層および第一金属層を備えた第一金属ゲートスタックと、
前記少なくとも一つのｐＦＥＴデバイス領域内に設けられ、ｐＦＥＴの性質を有しかつ第一金属層と同じかまたは異る第二金属層を備えた第二金属ゲートスタックとを備え、前記第一金属層および前記第二金属層がＳｉ含有ゲート電極を上部に含まない、半導体構造を提供する。
【００１０】
半導体構造を提供することに加え、本発明は、本発明の半導体構造を製造する方法を提供する。一般化して述べれば、本発明の方法は、
分離領域によって分離された少なくとも一つのｎＦＥＴデバイス領域および少なくとも一つのｐＦＥＴデバイス領域を有する半導体基板を準備するステップと、
前記少なくとも一つのｎＦＥＴデバイス領域内に設けられ、ｎＦＥＴの性質を有しかつ希土類金属含有層および第一金属層を備えた第一金属ゲートスタックを形成するステップと、
前記少なくとも一つのｐＦＥＴデバイス領域内に設けられ、ｐＦＥＴの性質を有しかつ第一金属層と同じかまたは異なる第二金属層を備えた第二金属ゲートスタックを形成するステップとを含み、前記第一金属層および前記第二金属層がＳｉ含有ゲート電極を含まない。
【発明を実施するための最良の形態】
【００１１】
次に、半導体構造およびそれを製造する方法を提供する本発明について、本願に付随する図面を参照することによってさらに詳細に説明する。本願の図面は例示の目的で提供され、したがって一定比率の拡大縮小で図示されていないことが分かる。図面では、同様の要素または対応する要素あるいはその両方を、同様の参照番号で言及する。
【００１２】
本願の図面では、単一のｎＦＥＴデバイス領域および単一のｐＦＥＴデバイス領域を含む半導体基板の断片を示す。このような実施形態について特に図示し、説明するが、本発明はｐＦＥＴデバイスの単一の領域およびｎＦＥＴデバイスの単一の領域に制限されず、基板の残りの部分の全体に配置されたこのような各デバイス領域が複数あることを想定する。また、対応するデバイス領域に複数のｎＦＥＴデバイスおよびｐＦＥＴデバイスを形成することができる。
【００１３】
最初に、本発明の第一の実施形態に使用される基本的な処理の流れを示す図１から図６を参照する。本発明の第一の実施形態では、上に載るＳｉ含有ゲート電極がない単一金属層を、ｎＦＥＴデバイスおよびｐＦＥＴデバイスの両方でゲートとして使用する。ｎＦＥＴの性質を維持するために、希土類金属（または希土類様）含有層が、ｎＦＥＴデバイスの領域で単一金属層の下に存在する。両方の場合で、二酸化シリコンより大きい比誘電率を有する誘電体材料が単一金属ゲートの下に存在する。
【００１４】
図１は、本発明のこの実施形態で使用される初期構造を示す。図１に図示された初期構造は、少なくとも一つのｎＦＥＴデバイス領域１２（つまりその後にｎＦＥＴが形成される基板１０の区域）および少なくとも一つのｐＦＥＴデバイス領域１４（つまりその後にｐＦＥＴが形成される基板１０の区域）を有する半導体基板１０を含む。本発明によると、少なくとも一つのｎＰＥＴデバイス領域１２は分離領域１６によって（横方向に）分離される。初期構造は、少なくとも一つのｎＦＥＴデバイス領域１２内にあるｐウェル領域１１、および少なくとも一つのｐＦＥＴデバイス領域１４内にあるｎウェル領域１３の存在も示す。ウェル領域１１および１３はそれぞれ任意選択であり、全ての場合に存在する必要はない。図１は、任意選択のインタフェース層１８、および両方のデバイス領域で基板上に存在する二酸化シリコンより大きい比誘電率を有する誘電体材料２０の存在も示す。希土類金属（または希土類様）含有層２２が、ｎＦＥＴデバイス領域１２内で誘電体材料２０上に存在する。
【００１５】
図１に図示された初期構造の半導体基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＧａＮ、ＩＮＡｓ、ＩｎＰおよび全ての他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体を含むが、それに制限されない任意の半導体材料を有する。半導体基板１０は、有機半導体またはＳｉ／ＳｉＧｅのような層状半導体、またはセミコンダクタ・オン・インシュレータ（ＳＯＩ）も有してもよい。本発明の幾つかの実施形態では、半導体基板１０をＳｉ含有半導体材料、つまりシリコンを含む半導体材料で構成することが好ましい。半導体基板１０は、ドーピングするかドーピングしない、または自身内にドーピングした領域およびドーピングしない領域を含んでよい。半導体基板１０は単一の結晶方位を含むか、異なる結晶方位を有する少なくとも２つの共面（コプラナー）領域を含んでよい（後者の基板は、当技術分野ではハイブリッド基板と呼ばれる）。ハイブリッド基板を使用する場合、ｎＦＥＴは一般的に（１００）結晶面上に形成され、ｐＦＥＴは一般的に（１１０）結晶面上に形成される。ハイブリッド基板は、例えば２００３年６月１７日に出願され、現在は米国特許公報第２００４０２５６７００Ａ１号である米国特許出願第１０／２５０，２４１号、２００３年１２月２日に出願された米国特許出願第１０／７２５，８５０号、および２００３年１０月２９日に出願された米国特許出願第１０／６９６，６３４号などに記載されたような技術によって形成することができる。
【００１６】
ウェル領域１１および１３は、従来のイオン注入プロセスを使用して半導体基板１０内に形成されるドープ領域である。この場合も、ウェル領域が任意選択であり、全ての場合に存在する必要がないことに留意すべきである。
【００１７】
少なくとも一つの分離領域１６が典型的に、半導体基板１０内に形成される。分離領域１６は、トレンチ分離領域またはフィールド酸化膜分離領域でよい。トレンチ分離領域は、当業者によく知られている従来のトレンチ分離プロセスを使用して形成される。例えば、トレンチ分離領域の形成には、トレンチ誘電体でのトレンチのリソグラフィ、エッチングおよび充填を使用してよい。任意選択で、トレンチ充填の前にトレンチ内にライナを形成し、トレンチ充填後に高密度化（densification）ステップを実行してよく、トレンチ充填後には平坦化プロセスでもよい。トレンチ分離領域の形成に使用するトレンチの深さは変動してよく、本発明には重要ではない。フィールド酸化膜は、いわゆる局所（local）酸化シリコンプロセスを使用して形成することができる。少なくとも一つの分離領域１６が、一般的に隣接するゲートが反対の導電性(conductivities)を有する場合に必要な隣接ゲート領域間の分離を提供する。隣接ゲート領域は、同じ導電性を有する（つまり両方ともｎ型またはｐ型）か、異なる導電性を有する（つまり一方がｎ型で他方がｐ型）ことができる。本願の図面には後者の場合が図示されている。
【００１８】
半導体基板１０を処理した後、任意選択でインタフェース層１８を半導体基板１０の表面上に化学酸化によって形成する。任意選択のインタフェース層１８は、当業者によく知られている従来のウェット化学プロセス技術を使用して形成される。あるいは、インタフェース層１８は熱酸化または熱酸窒化によって形成してよい。基板１０がＳｉ含有半導体である場合、インタフェース層１８はウェット処理によって成長させた化学酸化膜で構成するか、熱成長したシリコン酸化膜、シリコン酸窒化膜または窒化シリコン酸化膜である。基板１０がＳｉ含有半導体以外の場合、インタフェース層１８は半導体酸化膜、半導体酸窒化膜または窒化された半導体酸化膜を有してよい。
【００１９】
インタフェース層１８の厚さは一般的に０．５ｎｍから１．２ｎｍであり、０．８ｎｍから１ｎｍの厚さがさらに一般的である。しかし、ＣＭＯＳ製造中に通常必要とされるさらに高い温度で処理した後は、厚さが異なることがある。
【００２０】
本発明の実施形態によると、インタフェース層１８は、ウェット化学酸化によって形成された０．６ｎｍから０．８ｎｍの厚さを有するシリコン酸化膜層である。このウェット化学酸化のプロセス・ステップは、洗浄した半導体の表面（ＨＦラスト(HF-last)半導体表面など）を水酸化アンモニウムと過酸化水素と水との（１：１：５の比率の）混合物で６５℃にて処理することを含む。あるいは、インタフェース層１８は、ＨＦラスト半導体表面をオゾン処理した水溶液中で、オゾン濃度が通常は２ｐｐｍから４０ｐｐｍまで変えられるが、それに制限されない状態で処理することによって形成することもできる。
【００２１】
次に、存在する場合には、インタフェース層１８の表面上に、または半導体基板１０の表面上に、例えば化学的気相堆積法（ＣＶＤ）、プラズマ補助ＣＶＤ、物理的気相堆積法（ＰＶＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、原子層堆積法（ＡＬＤ）、蒸着、反応スパッタリング、化学溶液付着法(chemical solution deposition)および他の同様の堆積プロセスなどの堆積プロセスによって誘電体材料２０を形成する。本明細書では、これらのプロセスの組合せも想定される。本発明のこのステップでは、誘電体材料２０を両方のデバイス領域内に形成することが分かる。
【００２２】
本発明で使用される誘電体材料２０は、４．０より大きい、一般的には７．０より大きい比誘電率を有する任意の誘電体材料である。シリコン酸化膜は、４．０の比誘電率を有し、したがって本発明はその比誘電率が二酸化シリコンのそれより大きい任意の誘電体を想定することに留意されたい。誘電体材料２０は一般的に金属酸化膜または混合金属酸化膜である。このような誘電体の例示的な例はＴｉＯ2、Ａｌ2Ｏ3、ＬａＯ2、ＳｒＴｉＯ3、ＬａＡｌＯ3、ＺｒＯ3、Ｇｄ2Ｏ3、Ｈｆ系誘電体（本明細書の以下でさらに詳細に説明）、およびその多層膜を含む組合せを含むが、それに制限されない。誘電体材料２０はＨｆ系（Hf-based）誘電体であることが好ましい。
【００２３】
「Ｈｆ系誘電体」という用語は、本明細書ではハフニウムＨｆを含むｋが高い任意の誘電体を含むものとする。このようなＨｆ系誘電体の例は、酸化ハフニウム（ＨｆＯ2）、ケイ酸ハフニウム（ＨｆＳｉＯx）、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）またはその多層膜を有する。幾つかの実施形態では、Ｈｆ系誘電体は、ＨｆＯ2とＺｒＯ2または希土類酸化膜、例えばＬａ2Ｏ3の混合物を有する。一般的に、Ｈｆ系誘電体は酸化ハフニウムまたはケイ酸ハフニウム（ハフニウム・シリケート）である。Ｈｆ系誘電体は一般的に、１０．０より大きい比誘電率を有する。
【００２４】
誘電体材料２０の物理的厚さは変動してよいが、一般的に誘電体材料２０は０．５ｎｍから１０ｎｍの厚さを有し、１ｎｍから３ｎｍの厚さがさらに一般的である。
【００２５】
本発明の一つの実施形態では、誘電体材料２０は、ハフニウム・テトラブトキサイド(tetrabutoxide)（Ｈｆ前駆体）の７０ｍｇ／ｍから９０ｍｇ／ｍの流量およびＯ2の２５０ｓｃｃｍから３５０ｓｃｃｍの流量を使用するＭＯＣＶＤによって形成される。Ｈｆ酸化膜の堆積は、０．３トルから０．５トルのチャンバー圧および４００℃と５００℃の間の基板温度を使用して実行される。
【００２６】
本発明の別の実施形態では、誘電体材料２０は、以下の条件、つまり（ｉ）前駆体Ｈｆテトラブトキサイドの７０ｍｇ／ｍと９０ｍｇ／ｍの間の流量、Ｏ2の２５ｓｃｃｍと１００ｓｃｃｍの間の流量、ＳｉＨ4の２０ｓｃｃｍと６０ｓｃｃｍの間の流量、（ｉｉ）０．３トルと０．５トルの間のチャンバー圧、および（ｉｉｉ）４００℃と５００℃の間の基板温度を使用してＭＯＣＶＤによって形成されるケイ酸ハフニウムである。
【００２７】
誘電体材料２０を形成した後、次に希土類金属含有層２２を両方のデバイス領域内で誘電体材料２０上に形成する。希土類金属含有層２２は、例えばＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇａ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕまたはその混合物を含む元素周期表のＩＩＩＢ族からの少なくとも一つの元素の酸化物または窒化物を有する。希土類金属含有層２２は、Ｌａ、Ｃｅ、Ｙ、Ｓｍ、ＥｒまたはＴｂ、あるいはその組合せを有することが好ましく、Ｌａ2Ｏ3またはＬａＮが最も好ましい。
【００２８】
希土類金属含有層２２は、例えば蒸着、分子線蒸着、ＭＯＣＶＤ、ＡＬＤ、ＰＶＰおよび他の同様の堆積プロセスを含む従来の堆積プロセスを使用して形成される。本発明の一つの実施形態では、希土類金属含有層２２は、ブランケット付着した誘電体材料２０を分子線蒸着チャンバーのロード・ロック内に配置し、その後にこのチャンバーを１０-5トルから１０-8トルの範囲まで排気することによって形成される。これらのステップの後、真空を破壊せずに構造を成長室に挿入し、ここで希土類金属および酸素または窒素の原子／分子線を構造の表面上へと向けることによってＬａ酸化膜のような希土類金属含有層２２が付着する。特に、チャンバーの圧力が低いので、放出される原子／分子種はビーム状であり、構造に到着する前に散乱することがない。約３００℃の基板温度が使用される。Ｌａ2Ｏ3の付着の場合は、Ｌａ蒸着セルを１４００℃から１７００℃の温度範囲に保持し、分子酸素の１ｓｃｃｍから３ｓｃｃｍの流量を使用する。あるいは、原子または励起酸素も使用してよく、これは５０ワットから６００ワットの範囲で励起した無線周波源に酸素を通過させることによって生成することができる。付着中に、室内の圧力は１×１０-5トルから８×１０-5トルの範囲でよく、Ｌａ酸化膜の成長率は毎分０．１ｎｍから２ｎｍの範囲でよく、０．５ｎｍから１．５ｎｍの範囲がさらに一般的である。
【００２９】
希土類金属含有層２２は一般的に０．１ｎｍから３．０ｎｍの厚さを有し、０．３ｎｍから１．６ｎｍの厚さがさらに一般的である。
【００３０】
材料２２のブランケット層を形成した後、当技術分野でよく知られている堆積およびリソグラフィを含む従来のプロセスを使用して、ｎＦＥＴデバイス領域１内で希土類金属含有層２２の上にパターン化されたブロックマスク（図示せず）を形成する。ｎＦＥＴデバイス領域１２内のパターン化されたブロックマスクは、その領域内に配置された材料層を保護する。次に、下にある誘電体材料２０上では停止しながら、その層を除去可能であるエッチング・プロセスを使用して、ｐＦＥＴデバイス領域１４内で露出した希土類金属含有層２２を、その層から選択的に除去する。ｐＦＥＴデバイス領域１４内から露出した希土類金属含有層２２を選択的に除去する際に使用可能なエッチングプロセスの一例は、化学エッチングプロセスである。パターン化されたブロックマスクは一般的に、本発明のこの時点で、当技術分野でよく知られた従来の剥離プロセスを使用することにより少なくとも一つのｎＦＥＴ領域１２内から除去される。
【００３１】
図２に図示した構造を形成した後、上部から底部へと金属層２６、水素非含有キャップ層２８およびＳｉ含有層３０を有する材料スタック２４を、両方のデバイス領域内に形成する。
【００３２】
材料スタック２４の金属層２６は、ＭＯxＮy金属化合物を有し、ここでＭは元素周期表（ＣＡＳ版）のＩＶＢ族、ＶＢ族、ＶＩＢ族またはＶＩＩＢ族から選択した少なくとも一つの金属を含む。一般的にＭはＴｉ、Ｖ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｗ、ＴａまたはＲｅのうちの一つであり、Ｔｉが最も一般的である。上式で、ｘは５原子パーセントから４０原子パーセントであり、５原子パーセントから３５原子パーセントが好ましく、２５原子パーセントが最も好ましい。変数ｙは５原子パーセントから４０原子パーセントであり、１５原子パーセントから４０原子パーセントが好ましく、３５原子パーセントが最も好ましい。したがって、最も好ましい金属化合物はＴｉ0.4Ｏ0.25Ｎ0.35である。
【００３３】
ＭＯxＮy金属化合物は、最初に金属（Ｍ）のターゲットと、Ａｒ、Ｎ2および酸素を有する雰囲気を準備することによって形成され、酸素は、５原子パーセントから４０原子パーセントの酸素を最終的な薄膜に導入可能な濃度で雰囲気中に存在する。ＭＯxＮy薄膜は、前記金属ターゲットから前記雰囲気中にスパッタリングされる。スパッタリングのプロセスは、任意の従来通りのスパッタリング装置の反応器室内で生じる。本発明で使用される金属ターゲットは、上述した金属のうち一つの任意の固体ソース（solid source）を含む。
【００３４】
酸素は、以下の二つの方法のうち一つを使用してスパッタリング雰囲気中に導入することができる。（Ｉ）基板とターゲットが反応器室内でそれぞれの付近に位置決めされている場合は、酸素リーク弁を使用して、酸素を雰囲気中に導入することができる。（ＩＩ）基板とターゲットが多少の距離（３インチ（７．６ｃｍ）を超える）だけ離れている場合は、約１×１０-4トル以下でよいプレスパッタリングのバックグラウンド圧力から酸素を導入することができる。この場合、金属ターゲットはスパッタリングプロセス中に酸素を取り込む。
【００３５】
本発明で使用されるＡｒおよびＮ2の流れは、Ａｒでは１ｓｃｃｍから１００ｓｃｃｍであり、Ｎ2ソースでは１ｓｃｃｍから１００ｓｃｃｍである。さらに一般的には、Ａｒの流れは２０ｓｃｃｍであり、Ｎ2の流れは１．４ｓｃｃｍである。温度、ガス圧および時間などの他のスパッタリング条件は従来通りであり、当業者によく知られている。
【００３６】
形成される金属層２６の厚さは、使用されるスパッタリングの条件および製造すべきデバイスのタイプに応じて変化してよい、一般的に、金属層２６はスパッタリング後に２ｎｍから２００ｎｍの厚さを有し、１００ｎｍ以下の厚さがさらに一般的である。金属層２６は、ｎＦＥＴデバイス領域１２およびｐＦＥＴデバイス領域１４の双方内に存在するゲート金属であることが分かる。
【００３７】
金属層２６の形成後、非晶質（アモルファス）シリコンまたはドープされた非晶質シリコンのような材料スタック２４の非水素含有キャップ層２８が形成される。「非水素」とは、キャップ材料が水素を含まないという意味である。キャップ層２８の存在は、金属酸窒化膜層２６が仕事関数の変化を受けるのを防止することが分かる。キャップ層２８は、当技術分野でよく知られている従来通りの堆積プロセスを使用して形成される。キャップ層２８は一般的に、現場（in-situ）堆積プロセスで、または堆積、イオン注入およびアニールによってドープされる。本発明のこの時点で形成されるキャップ層２８の厚さ、つまり高さは、使用されるプロセスに応じて変化してよい。一般的に、キャップ層２８は、２０ｎｍから１８０ｎｍの垂直厚さを有し、４０ｎｍから１５０ｎｍの厚さがさらに一般的である。
【００３８】
本発明の幾つかの実施形態では、キャップ層２８が金属窒化物層で置換される。金属窒化物層は、元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族からの金属を含む。一例として、ＴｉＮまたはＴａＮが特に好ましい材料である。金属窒化物層は、従来通りの堆積プロセスを使用して形成される。金属窒化物層の形成に使用可能な従来通りの堆積の例は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリングまたは蒸着を含む。金属窒化物層の物理的厚さは変化してよいが、一般的に金属窒化物層は０．５ｎｍから２００ｎｍの厚さを有し、５ｎｍから１００ｎｍの厚さがさらに一般的である。
【００３９】
次に、エピタキシャルシリコン、二酸化シリコンのようなＳｉ含有層３０が、非水素含有キャップ層２８（または金属窒化物層）の上に形成される。Ｓｉ含有層３０は、例えばＣＶＤ、ＰＥＣＶＤ、蒸着などのような従来通りの堆積プロセスを使用して形成される。ＦＥＴの上に後続のシリサイド接点(contact)を形成するためにシリコンソースとして働くＳｉ含有層３０は一般的に、１０ｎｍから１００ｎｍの厚さを有し、１０ｎｍから３０ｎｍの厚さがさらに一般的である。
【００４０】
次に、それぞれのデバイス領域内にパターン化されたゲート領域またはスタック３２を準備するように、リソグラフィおよびエッチングによって材料スタック２４がパターン化される。それぞれのデバイス領域には一つのパターン化されたゲート領域（またはスタック）３２が図示されているが、本発明は、複数のパターン化されたゲート領域（またはスタック）３２を形成することを想定する。複数のパターン化されたゲート領域（またはスタック）３２を形成する場合、ゲート領域（またはスタック）は、同じ寸法、つまり長さを有するか、デバイスの性能を改善するために可変寸法を有することができる。本発明のこの時点で、パターン化された各ゲートスタック（または領域）３２は、少なくともパターン化された材料スタック２４を含む。図３は、パターン化されたゲート領域（またはスタック）３２形成後の構造を示す。図示の実施形態では、本発明のこのステップ中に材料スタック２４がエッチングされる、つまりパターン化される。
【００４１】
リソグラフィのステップは、図２で図示したブランケット層状構造の上部表面にフォトレジストを塗布することと、フォトレジストを所望のパターンの放射線に曝露することと、従来通りのレジスト現像剤を使用して曝露したフォトレジストを現像することとを含む。次に、フォトレジストのパターンが、一つまたは複数のドライエッチングステップを使用して構造に転写される。幾つかの実施形態では、パターンがブランケット層状構造の層の一つに転写された後、パターン化したフォトレジストを除去することができる。他の実施形態では、エッチングが終了した後にパターン化したフォトレジストを除去する。
【００４２】
パターン化されたゲート領域（またはスタック）３２の形成において本発明で使用可能な適切なドライエッチングプロセスは、反応性イオンエッチング、イオンビームエッチング、プラズマエッチングまたはレーザ研磨を含むが、それに制限されない。使用されるドライエッチングプロセスは一般的に、下にある誘電体に選択的であるが、必ずしもそうではなく、したがってこのエッチングステップは一般的に、構造からこれらの誘電体を除去しない。しかし、幾つかの実施形態（図示せず）では、このエッチングステップを使用して、以前にエッチングされたゲート領域（またはスタック）３２によって保護されていない希土類金属含有層２２、誘電体材料２０、およびインタフェース層１８の一部を除去することができる。
【００４３】
本発明のこの時点で、一般的に拡張（エクステンション）領域３４が当業者によく知られた従来通りのイオン注入プロセスを使用して形成される。拡張領域３４は、その後に形成すべき拡散領域に対して浅く、その内縁はゲート領域３２の垂直縁（エッジ）に位置合わせされる。拡張領域３４を含む構造は、図３にも図示されている。
【００４４】
次に図４で図示されているように、パターン化された各ゲート領域（またはスタック）３２の露出した側壁上に、一般的に少なくとも一つのスペーサ３６が形成されるが、必ずしも形成されるわけではない。少なくとも一つのスペーサ３６は、酸化物、窒化物、酸窒化物、または任意のその組合せなどの絶縁体で構成される。少なくとも一つのスペーサ３６は、堆積およびエッチングによって形成される。
【００４５】
少なくとも一つのスペーサ３６の幅は、ソースと（その後に形成すべき）ドレインシリサイド接点とがゲート領域（またはスタック）３２の縁部の下に侵入しないように、十分に広くなければならない。一般的に、少なくとも一つのスペーサ３６が底部で測定して２０ｎｍから８０ｎｍの幅を有する場合、ソース／ドレインシリサイドはゲート領域（またはスタック）３２の縁部の下に侵入しない。
【００４６】
ゲート領域（またはスタック）３２は任意選択で、スペーサ形成の前に熱酸化、窒化または酸窒化プロセスを受けることによってパッシベーション（不動態化）することができる。パッシベーションは、非水素プロセスを使用して実行すべきことが好ましい。パッシベーション・ステップは、ゲート領域（またはスタック）３２の周囲にパッシベーション材料の薄い層（図示せず）を形成する。このステップは、以前のスペーサ形成ステップの代わりに、またはそれと組み合わせて使用してよい。スペーサ形成ステップとともに使用する場合、スペーサの形成は、ゲート領域（またはスタック）３２のパッシベーション・プロセスの後に実行される。本発明で使用されるパッシベーションおよびスペーサ形成のプロセスは両方とも、非水素含有材料を使用して実行されることが分かる。
【００４７】
次に、ソース／ドレイン拡散領域３８（スペーサが存在するか、存在しない）が基板内に形成される。ソース／ドレイン拡散領域３８は、イオン注入およびアニールステップを使用して形成される。アニールステップは、以前の注入ステップによって注入されたドーパントを活性化させる働きをする。イオン注入およびアニールの条件は、当業者によく知られている。イオン注入およびアニール後に形成される構造が、図５に図示されている。
【００４８】
本明細書では、ハロー注入（図示せず）も想定される。図示のように、ソース／ドレイン拡張領域３４は一般的に、高濃度（deep）ソース／ドレイン領域３８より低濃度で、パターン化したゲート領域（またはスタック）２０の縁部と位置合わせされた縁部を含む。ソース／ドレイン領域３８は、一般的に少なくとも一つのスペーサ３６の最も外側の縁部と位置合わせされた縁部を含む。
【００４９】
次に、希土類金属含有層２２の露出部分が以前に除去されていない場合は、これをｎＦＥＴデバイス領域１２内から除去する。図６を参照のこと。ｎＦＥＴデバイス領域内で層２２の露出した部分が、希土類金属（または希土類様）材料を選択的に除去するエッチングプロセスを使用して除去される。このようなエッチングプロセスの例は、化学ウェットエッチングプロセスである。
【００５０】
図６も、誘電体材料２０およびインタフェース層１８の両方の露出部分を両方のデバイス領域から除去した後の構造を示す。本発明によると、これらの材料は、これらの絶縁材料を選択的に除去する化学エッチングプロセスを使用して除去される。このエッチングステップは、半導体基板１０の上表面で停止する。高い誘電率ｋの誘電体１４および下にあるインタフェース層１２の露出部分を除去する際には、任意の化学エッチング液を使用してよいが、一つの実施形態では、希釈フッ化水素酸（ＤＨＦ）を使用する。
【００５１】
図６はさらに、ソース／ドレイン拡散領域３８およびキャップ層２８の上にシリサイド領域４０が存在することを示す（シリサイドプロセス中に層３０が消滅されたことに留意されたい）。シリサイド領域４０は、任意の従来通りのシリサイド化プロセスを使用して形成される。幾つかの実施形態では、ＳＩ含有材料が少なくともソース／ドレイン領域３８上に存在しない場合、シリサイド化の前にエピタキシャルＳｉのようなＳｉ含有材料を形成することができる。
【００５２】
シリサイド化プロセスは、シリサイド化（ケイ化）すべき区域の上にＣ、Ｇｅ、Ｓｉなどの他の合金添加剤でＣｏ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔまたはその合金のような導電性の高融点金属を形成することを含む。ＣＶＤ、ＰＥＣＶＤ、スパッタリング、蒸着またはめっきなどの従来通りの堆積プロセスを使用することができる。任意選択で、金属を酸化から保護するバリア層を金属層上に形成してもよい。任意選択のバリア層の例は、例えばＳｉＮ、ＴｉＮ、ＴａＮ、ＴｉＯＮおよびその組合せを含む。金属堆積後、構造は少なくとも第一アニールにかけられ、これは堆積した金属とＳｉを反応させ、その後に金属シリサイドを形成させる。アニールは一般的に、２５０℃から８００℃の温度で実行され、４００℃から５５０℃の第一アニール温度がさらに一般的である。
【００５３】
幾つかの実施形態では、第一アニールが金属の豊富な（金属リッチの）シリサイド相を形成し、これは選択的エッチングプロセスに高い耐性を有する。金属が豊富な相が生成されると、抵抗が低いシリサイドを形成するために、これより高い温度の第二アニールが必要である。他の実施形態では、低い抵抗シリサイドを形成するのに第一アニールで十分である。
【００５４】
第一アニール後に、ウェットエッチング、反応性イオンエッチング（ＲＩＥ）、イオンビームエッチング、またはプラズマエッチングのような従来通りのエッチングプロセスを使用して、堆積した金属の反応せずに残っている部分を除去する。
【００５５】
必要に応じて、エッチングプロセス後に第二アニールを実行する。第二アニールは一般的に、第一アニールより高い温度で実行される。任意選択の第二アニールの典型的な温度範囲は、５５０℃から９００℃である。
【００５６】
金属相互接続部を有する後工程（ＢＥＯＬ：back-end-of-the-line）の形成のようなさらなるＣＭＯＳ処理を、当業者によく知られた処理ステップを使用して行うことができる。
【００５７】
次に、本発明の構造を製造する本発明の別の実施形態を示す断面図である図７から図９を参照する。本発明のこの実施形態では、上述した材料スタック２４を使用しない。代わりに、両方のデバイス領域内に金属窒化物層を形成して、パターン化し、次にｎＦＥＴデバイス領域１２内にパターン化したブロックマスクを形成する。次に、ｐＦＥＴデバイス領域１４内のパターン化したゲート領域を酸化し、ｐＦＥＴデバイス領域１４内にＭ’ＯaＮb層を形成する。ブロックマスクを除去し、拡張領域を形成して、図４から図６で説明したような処理を実行する。特に、第二の実施形態は、図７で示す構造から開始する。図７に図示された構造は基本的に図１に図示したものと同じであることが分かる。したがって、図１の構造の形成に使用する上記の材料および処理は、ここでは図７の構造にも適用可能である。
【００５８】
図８は、上部に金属窒化物層７０を形成した後の図７の構造を示す。金属窒化物層７０は、元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族からの金属を含む。したがって、金属窒化物層７０は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、ＷまたはＴａを含んでもよく、ＴｉまたはＴａが非常に好ましい。一例として、ＴｉＮまたはＴａＮが特に好ましい材料である。金属窒化層７０は、従来通りの堆積プロセスを使用して形成される。金属窒化物層７０の形成に使用可能な従来の堆積プロセスの例は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリングまたは蒸着を含む。
【００５９】
金属窒化物層７０の物理的厚さは変化してよいが、一般的に金属窒化物層７０は０．５ｎｍから２００ｎｍの厚さを有し、５ｎｍから１００ｎｍの厚さがさらに一般的である。
【００６０】
本発明の一つの実施形態では、金属窒化物層７０は、１５５０℃から１９００℃、一般的には１６００℃から１７５０℃の範囲に保持された浸出セル(effusion cell)からＴｉを蒸着させ、遠隔の無線周波源を通過する窒素の原子／励起ビームを使用することによって堆積させたＴｉＮである。基板の温度は約３００℃でよく、窒素の流量は０．５ｓｃｃｍと３．０ｓｃｃｍの間でよい。これらの範囲は例示であり、いかなる意味でも本発明を制限しない。窒素の流量は、堆積チャンバーの詳細、特にチャンバーのポンピング率に依存する。ＴｉＮは、化学的気相堆積またはスパッタリングのように他の方法でも堆積してよく、技術は必須ではない。
【００６１】
両方のデバイス領域内に金属窒化物層７０を形成した後、それぞれのデバイス領域内にパターン化した金属窒化物層７０を含むゲートスタックを形成するリソグラフィおよびエッチングによって、図８で図示された構造がパターン化される。次に、ｎＦＥＴデバイス領域１２内の材料層を保護するように、従来の材料を有するブロックマスク７２がｎＦＥＴデバイス領域１２内に形成される。ブロックマスク７２は、堆積およびリソグラフィによって形成される。ブロックマスク７２の形成には、任意選択でエッチングを使用してよい。図９は、ｎＦＥＴデバイス領域１２内にブロックマスク７２が存在する構造を示す。次にこれも図９で図示するように、ｐＦＥＴデバイス領域１４内の露出しパターン化された金属窒化物層７０が酸化プロセスを経験し、これはパターン化した窒化物層内に酸素を導入して、ｐＦＥＴデバイス領域１４内にＭ’ＯaＮb層７０’を形成し、ここでＭ’は元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族からの金属であり、ａは５原子パーセントから４０原子パーセントであり、ｂは５原子パーセントから４０原子パーセントである。Ｍ’はＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、ＷまたはＴａであることが好ましく、ＴｉまたはＴａがさらに非常に好ましい。ａは５原子パーセントから３５原子パーセントであり、ｂが１５原子パーセントから４０原子パーセントであることが好ましい。ａは２５原子パーセントであり、ｂが３５原子パーセントであることが、さらに好ましい。
【００６２】
本発明のこの時点で使用される酸化は、例えばＯ2、オゾンまたはＮＯのような任意の酸素を含む雰囲気中で、これを例えばＨｅ、Ａｒ、Ｎ2などの不活性ガスと混合して実行される。酸化は、３００℃から８００℃の温度で実行される。
【００６３】
酸素は、ｐＦＥＴデバイス領域１４内で金属窒化物層に酸素原子を選択的に注入し、次にこれを３００℃から８００℃の温度で実行されるアニールステップにかけることによっても導入することができる。注入される酸素イオンの濃度は、上述したａおよびｂの値を与えるのに十分である。ｐＦＥＴデバイス領域１４のゲートスタック内に酸素を導入するために、ガス相ドーピングも使用してよい。
【００６４】
パターン化したブロックマスク７２は、従来の剥離プロセスを使用してｎＦＥＴデバイス領域１２から除去される。
【００６５】
基板１０内に拡張領域（図示せず）を形成した後、次に本発明による最終構造を提供する上で、図４から図６にて上記で概略したような手順を実行する。
【００６６】
本発明をその好ましい実施形態に関して特に図示し、説明してきたが、本発明の精神および範囲から逸脱することなく形態および詳細に上記および他の変更を実施してよいことが、当業者には理解される。したがって、本発明は説明し、図示した正確な形態および細部に制限されず、請求の範囲に入るものとする。
【図面の簡単な説明】
【００６７】
【図１】本発明の構造を製造する本発明の一つの実施形態を（断面図で）示す図である。
【図２】本発明の構造を製造する本発明の一つの実施形態を（断面図で）示す図１に続く図である。
【図３】本発明の構造を製造する本発明の一つの実施形態を（断面図で）示す図１に続く図である。
【図４】本発明の構造を製造する本発明の一つの実施形態を（断面図で）示す図である。
【図５】本発明の構造を製造する本発明の一つの実施形態を（断面図で）示す図である。
【図６】本発明の構造を製造する本発明の一つの実施形態を（断面図で）示す図である。
【図７】本発明の構造を製造する本発明の別の実施形態を（断面図で）示す図である。
【図８】本発明の構造を製造する本発明の別の実施形態を（断面図で）示す図である。
【図９】本発明の構造を製造する本発明の別の実施形態を（断面図で）示す図である。
【符号の説明】
【００６８】
１０ 基板
１１ ｐウェル領域
１２ ｎＦＥＴデバイス領域
１３ ｎウェル領域
１４ ｐＦＥＴデバイス領域
１６ 分離領域
１８ インタフェース層
２０ 誘電体材料
２２ 希土類金属含有層
２４ 材料スタック
２６ 金属層
２８ キャップ層
３０ Ｓｉ含有層
３２ ゲート領域
３４ 拡張領域
３６ スペーサ
３８ ソース／ドレイン領域
４０ シリサイド領域
７０ 金属窒化物層
７２ ブロックマスク
【特許請求の範囲】
【請求項１】
分離領域によって分離された少なくとも一つのｎＦＥＴデバイス領域および少なくとも一つのｐＦＥＴデバイス領域を有する半導体基板と、
前記少なくとも一つのｎＦＥＴデバイス領域内に設けられ、ｎＦＥＴの性質を有しかつ希土類金属含有層および第一金属層を備えた第一金属ゲートスタックと、
前記少なくとも一つのｐＦＥＴデバイス領域内に設けられ、ｐＦＥＴの性質を有しかつ第一金属層と同じかまたは異なる第二金属層を備えた第二金属ゲートスタックと、
を備え、前記第一金属層および前記第二金属層が上部にＳｉ含有ゲート電極を含まない、
半導体構造。
【請求項２】
前記半導体基板がバルク半導体である、請求項１に記載の半導体構造。
【請求項３】
前記半導体基板がセミコンダクタ・オン・インシュレータである、請求項１に記載の半導体構造。
【請求項４】
前記希土類金属含有層が元素周期表のＩＩＩＢ族からの少なくとも１つの元素の酸化物または窒化物からなる、請求項１に記載の半導体構造。
【請求項５】
前記希土類金属含有層がＬａ、Ｃｅ、Ｙ、Ｓｍ、ＥｒまたはＴｂのうち少なくとも１つの酸化物からなる請求項４に記載の半導体構造。
【請求項６】
前記第一金属層と前記第二金属層が同じであり、ＭＯxＮy金属化合物からなり、Ｍが元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族から選択した少なくとも１つの金属を含み、ｘが５原子パーセントから４０原子パーセントであり、ｙが５原子パーセントから４０原子パーセントである、請求項１に記載の半導体構造。
【請求項７】
ＭがＴｉであり、ｘが２５原子パーセントであり、ｙが３５原子パーセントである、請求項６に記載の半導体構造。
【請求項８】
前記第一金属層と前記第二金属層が異なり、前記第一金属層が、元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族からの金属を含む金属窒化物からなり、前記第二金属層がＭ’ＯaＮbを有し、Ｍ’が元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族からの金属であり、ａが５原子パーセントから４０原子パーセントであり、ｂが５原子パーセントから４０原子パーセントである、請求項１に記載の半導体構造。
【請求項９】
さらに、前記第一金属および第二金属ゲートスタックの下に配置された誘電体材料を有し、前記誘電体材料が、二酸化シリコンより大きい比誘電率を有する、請求項１に記載の半導体構造。
【請求項１０】
前記誘電体材料がＨｆ系誘電体を有する、請求項９に記載の半導体構造。
【請求項１１】
分離領域によって分離された少なくとも１つのｎＦＥＴデバイス領域および少なくとも１つのｐＦＥＴデバイス領域を有する半導体基板を準備するステップと、
前記少なくとも１つのｎＦＥＴデバイス領域内に設けられ、ｎＦＥＴの性質を有しかつ希土類金属含有層および第一金属層を備える第一金属ゲートスタックを形成するステップと、
前記少なくとも１つのｐＦＥＴデバイス領域内に設けられ、ｐＦＥＴの性質を有しかつ第一金属層と同じかまたは異なる第二金属層を備えた第二金属ゲートスタックを形成するステップを含み、前記第一金属層および前記第二金属層が上部にＳｉ含有ゲート電極を含まない、
半導体構造を製造する方法。
【請求項１２】
前記第一金属層と前記第二金属層が同じであり、金属ターゲット、およびＡｒ、Ｎ2および酸素を有する雰囲気を使用するスパッタリングによって形成されるＭＯxＮy金属化合物を有し、Ｍが元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族から選択した少なくとも１つの金属を含み、ｘが５原子パーセントから４０原子パーセントであり、ｙが５原子パーセントから４０原子パーセントである、請求項１１に記載の方法。
【請求項１３】
前記酸素が、プレスパッタリングのバックグラウンド圧力からのものである、請求項１２に記載の方法。
【請求項１４】
前記希土類金属含有層が、堆積によって形成された元素周期表のＩＩＩＢ族からの少なくとも１つの元素の酸化物または窒化物からなる、請求項１１に記載の方法。
【請求項１５】
前記第一金属層と前記第二金属層が異なり、前記第一金属層が元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族からの金属を含む金属窒化物からなり、前記第二金属層が酸素を金属窒化物層内に導入して形成されるＭ’ＯaＮbからなり、Ｍ’が元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族からの金属であり、ａが５原子パーセントから４０原子パーセントであり、ｂが５原子パーセントから４０原子パーセントである、請求項１１に記載の方法。
【請求項１６】
前記酸素が酸化によって、またはイオン注入およびアニールによって、またはガス相ドーピングによって導入される、請求項１５に記載の方法。
【請求項１】
分離領域によって分離された少なくとも一つのｎＦＥＴデバイス領域および少なくとも一つのｐＦＥＴデバイス領域を有する半導体基板と、
前記少なくとも一つのｎＦＥＴデバイス領域内に設けられ、ｎＦＥＴの性質を有しかつ希土類金属含有層および第一金属層を備えた第一金属ゲートスタックと、
前記少なくとも一つのｐＦＥＴデバイス領域内に設けられ、ｐＦＥＴの性質を有しかつ第一金属層と同じかまたは異なる第二金属層を備えた第二金属ゲートスタックと、
を備え、前記第一金属層および前記第二金属層が上部にＳｉ含有ゲート電極を含まない、
半導体構造。
【請求項２】
前記半導体基板がバルク半導体である、請求項１に記載の半導体構造。
【請求項３】
前記半導体基板がセミコンダクタ・オン・インシュレータである、請求項１に記載の半導体構造。
【請求項４】
前記希土類金属含有層が元素周期表のＩＩＩＢ族からの少なくとも１つの元素の酸化物または窒化物からなる、請求項１に記載の半導体構造。
【請求項５】
前記希土類金属含有層がＬａ、Ｃｅ、Ｙ、Ｓｍ、ＥｒまたはＴｂのうち少なくとも１つの酸化物からなる請求項４に記載の半導体構造。
【請求項６】
前記第一金属層と前記第二金属層が同じであり、ＭＯxＮy金属化合物からなり、Ｍが元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族から選択した少なくとも１つの金属を含み、ｘが５原子パーセントから４０原子パーセントであり、ｙが５原子パーセントから４０原子パーセントである、請求項１に記載の半導体構造。
【請求項７】
ＭがＴｉであり、ｘが２５原子パーセントであり、ｙが３５原子パーセントである、請求項６に記載の半導体構造。
【請求項８】
前記第一金属層と前記第二金属層が異なり、前記第一金属層が、元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族からの金属を含む金属窒化物からなり、前記第二金属層がＭ’ＯaＮbを有し、Ｍ’が元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族からの金属であり、ａが５原子パーセントから４０原子パーセントであり、ｂが５原子パーセントから４０原子パーセントである、請求項１に記載の半導体構造。
【請求項９】
さらに、前記第一金属および第二金属ゲートスタックの下に配置された誘電体材料を有し、前記誘電体材料が、二酸化シリコンより大きい比誘電率を有する、請求項１に記載の半導体構造。
【請求項１０】
前記誘電体材料がＨｆ系誘電体を有する、請求項９に記載の半導体構造。
【請求項１１】
分離領域によって分離された少なくとも１つのｎＦＥＴデバイス領域および少なくとも１つのｐＦＥＴデバイス領域を有する半導体基板を準備するステップと、
前記少なくとも１つのｎＦＥＴデバイス領域内に設けられ、ｎＦＥＴの性質を有しかつ希土類金属含有層および第一金属層を備える第一金属ゲートスタックを形成するステップと、
前記少なくとも１つのｐＦＥＴデバイス領域内に設けられ、ｐＦＥＴの性質を有しかつ第一金属層と同じかまたは異なる第二金属層を備えた第二金属ゲートスタックを形成するステップを含み、前記第一金属層および前記第二金属層が上部にＳｉ含有ゲート電極を含まない、
半導体構造を製造する方法。
【請求項１２】
前記第一金属層と前記第二金属層が同じであり、金属ターゲット、およびＡｒ、Ｎ2および酸素を有する雰囲気を使用するスパッタリングによって形成されるＭＯxＮy金属化合物を有し、Ｍが元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族から選択した少なくとも１つの金属を含み、ｘが５原子パーセントから４０原子パーセントであり、ｙが５原子パーセントから４０原子パーセントである、請求項１１に記載の方法。
【請求項１３】
前記酸素が、プレスパッタリングのバックグラウンド圧力からのものである、請求項１２に記載の方法。
【請求項１４】
前記希土類金属含有層が、堆積によって形成された元素周期表のＩＩＩＢ族からの少なくとも１つの元素の酸化物または窒化物からなる、請求項１１に記載の方法。
【請求項１５】
前記第一金属層と前記第二金属層が異なり、前記第一金属層が元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族からの金属を含む金属窒化物からなり、前記第二金属層が酸素を金属窒化物層内に導入して形成されるＭ’ＯaＮbからなり、Ｍ’が元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族からの金属であり、ａが５原子パーセントから４０原子パーセントであり、ｂが５原子パーセントから４０原子パーセントである、請求項１１に記載の方法。
【請求項１６】
前記酸素が酸化によって、またはイオン注入およびアニールによって、またはガス相ドーピングによって導入される、請求項１５に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−１６５８７２（Ｐ２００７−１６５８７２Ａ）
【公開日】平成１９年６月２８日（２００７．６．２８）
【国際特許分類】
【出願番号】特願２００６−３１７８１６（Ｐ２００６−３１７８１６）
【出願日】平成１８年１１月２４日（２００６．１１．２４）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公開日】平成１９年６月２８日（２００７．６．２８）
【国際特許分類】
【出願日】平成１８年１１月２４日（２００６．１１．２４）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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