ゲート誘電層に近接する自己整合ソース及びドレイン張り出し部を有するトランジスタの作製方法は、基板上にゲート積層体を作製する工程、前記ゲート積層体に隣接する前記基板の領域へドーパントを注入する工程であって、前記ドーパントは前記基板のエッチング速度を増大させ、かつ前記ソース及びドレイン張り出し部の位置を画定する工程、前記基板のドーパントが注入された領域上に設けられた前記ゲート積層体の横方向で対向する面に一対のスペーサを形成する工程、前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の一部をエッチングする工程であって、前記ドーパントが注入された領域のエッチング速度は該領域の下に位置する前記基板の一部のエッチング速度よりも速い工程、並びに、前記の基板のエッチングされた部分中にシリコンベースの材料を堆積する工程、を有する。
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【課題】非感光性のシロキサン樹脂を用いて、ウェットエッチング法で所望の形状に形成された絶縁膜を形成することができる、絶縁膜の作製方法を提供する。
【解決手段】有機溶媒中にシロキサン樹脂またはシロキサン系材料を有する懸濁液を用いて薄膜を形成し、薄膜に第１の加熱処理を施し、第１の加熱処理後の薄膜上にマスクを形成し、有機溶媒を用いてウェットエッチングすることで、第１の加熱処理後の薄膜の形状を加工し、加工された薄膜に第２の加熱処理を施す。 （もっと読む）

【課題】 均一な幅の短いフィンを有するＦｉｎＦＥＴを形成する改善された方法を提供すること。
【解決手段】 本発明の実施形態は、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）における比較的均一な幅のフィン、並びに、これを形成するための装置及び方法を提供するものである。フィン構造体は、該フィン構造体の側壁部分の表面が、第１の結晶方向に対して垂直になるように形成することができる。フィン構造体の端部のテーパ状領域は、第２の結晶方向に対して垂直であり得る。フィン構造体に結晶依存エッチングを行うことができる。結晶依存エッチングは、第２の結晶方向に対して垂直なフィンの部分から、相対的により速く材料を除去することができ、これにより、比較的均一な幅のフィン構造体がもたらされる。 （もっと読む）

【課題】本発明は、２つの仕事関数の半導体デバイスの製造方法を提供する。
【解決手段】製造方法は、基板の第１領域及び第２領域上にデバイスを設けることを備える。これは、基板の第１領域及び第２領域上に誘電性層を設けること、及び第１及び第２領域の両方の誘電性層の上部にゲート電極を設けることによってなされる。第１領域上のゲート電極及び第２領域上のゲート電極の両方は仕事関数を有する。上記方法は、さらに、誘電性層とゲート電極との間で第１領域上にキャッピング層を設けることで第１領域上のゲート電極の仕事関数を変更し、及び第２領域における誘電性層とゲート電極との間の界面でスピーシーズを導入するようにスピーシーズを埋め込むことにより第２領域上のゲート電極の仕事関数を変更することを備える。 （もっと読む）

【課題】化合物半導体領域の表面における化学的な安定性の向上と、絶縁膜自体の良好な絶縁性という、保護絶縁膜に求められる相反する要求を共に満たし、高性能で信頼性に優れた半導体装置を実現する。
【解決手段】化合物半導体領域２の表面を覆う保護絶縁膜１０を性質の異なる第１の絶縁膜１１と第２の絶縁膜１２との２層構造を有するように形成する。第１の絶縁膜１１は非ストイキオメトリのシリコン窒化膜、第２の絶縁膜１２はほぼストイキオメトリの状態とされたシリコン窒化膜とする。 （もっと読む）

【課題】 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体を提供する。
【解決手段】 ＣＭＯＳ構造体などの半導体構造体が、横方向に可変の仕事関数を有するゲート電極を含む。横方向に可変の仕事関数を有するゲート電極は、角度傾斜イオン注入法又は逐次積層法を用いて形成することができる。横方向に可変の仕事関数を有するゲート電極は、非ドープ・チャネルの電界効果トランジスタ・デバイスに向上した電気的性能をもたらす。 （もっと読む）

【課題】微細化されても良好な品質を有するゲート絶縁膜を備え、信頼性が高く、高速に動作可能な半導体装置およびその製造方法を提供する。
【構成】半導体装置は、半導体基板１００１内に形成されたｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３の上面に形成されたゲート絶縁膜１００６と、上部におけるＬａの濃度がその他の部分のＬａの濃度よりも大きい第１の電極形成膜１０１５を含む第１のゲート電極とを有するｐ型ＭＩＳＦＥＴとを備えている。さらに、ｎ型活性領域１００４の上面に形成されたゲート絶縁膜１００６と、上部におけるＡｌの濃度がその他の部分のＡｌの濃度よりも大きい第２の電極形成膜１０１４を含む第２のゲート電極とを有するｎ型ＭＩＳＦＥＴとを備えている。 （もっと読む）

【課題】ゲートの誘電性スタックの制御された形成方法を提供する。
【解決手段】半導体基板に誘電性材料層を形成し、上記誘電性材料層上に希土類酸化物層を堆積し、上記希土類酸化物層上に金属ゲート電極材料を堆積した後、焼き鈍しを行い希土類ケイ酸塩層を形成する。ここで、金属ゲート電極材料を堆積する前に、焼き鈍し工程は行わない。 （もっと読む）

【課題】金属酸化物半導体電界効果トランジスタのような金属絶縁体デバイスおよび／または金属絶縁体金属キャパシタを提供する。
【解決手段】装置は、
炭化タンタル、炭窒化タンタル、炭化ハフニウム、および炭窒化ハフニウムからなる組から選択される金属化合物を含む電極と、
窒素とシリコンを含む酸化ハフニウムからなるｈｉｇｈ−ｋ誘電体層であって、少なくとも４．０のｋ値を有するｈｉｇｈ−ｋ誘電体層と、
電極とｈｉｇｈ−ｋ誘電体層との間に配置された窒素および／またはシリコンおよび／または炭素のバリア層とを含み、
窒素および／またはシリコンおよび／または炭素のバリア層は、１またはそれ以上の金属酸化物を含み、金属酸化物の金属はランタニド、アルミニウム、およびハフニウムからなる組から選択される。 （もっと読む）

【課題】改善した能力を備えた、ＭＯＳＦＥＴやＨＥＭＴなどの半導体トランジスタ素子を提供する。
【解決手段】本発明に係る半導体トランジスタ素子は、トランジスタがオンしたとき、電流をトランジスタに通すために、キャリアが移動できるチャネル層を含むチャネルエリア（１）と、チャネル層に対して電流を供給するために、チャネル層と接触したソースエリア（４）およびドレインエリア（５）と、ゲート電極（３）とを備え、好ましくは、ゲート電極とチャネル層との間にゲート誘電体（２）が設けられ、前記チャネル層はＩＩＩ−Ｖ族材料からなり、前記ソースエリアおよびドレインエリアはＳｉＧｅ（Ｓｉ_ｘＧｅ_１−ｘ、ｘは０と１００％の間）を含み、ヘテロ接合（３０，３１）がＩＩＩ−Ｖ族材料とＳｉＧｅの間に存在し、前記ヘテロ接合は、前記電流が前記ヘテロ接合を通過するように配置されており、前記ヘテロ接合（３０，３１）は、前記ゲート誘電体（２）または前記ゲート電極と交差するように配向している。 （もっと読む）

【課題】良好な半導体装置およびそのような半導体装置を作製するための良好な方法を提供する。
【解決手段】本発明は、半導体材料と金属の合金から形成され、合金の仕事関数を変調させる仕事関数変調元素を含む完全にシリサイド化されたゲート電極（４）と、完全にシリサイド化されたゲート電極（４）に接触した誘電体（３）とを含む半導体装置（１）を提供する。完全にシリサイド化された電極と直接接触する誘電体（３）の少なくとも一部は、仕事関数変調元素が誘電体（３）中に注入され、および／または誘電体（３）に向かって拡散するのを実質的に防止するストップ金属を含む。本発明は、また、そのような半導体装置（１）を形成する方法を提供する。 （もっと読む）

【課題】良好な半導体装置およびそのような半導体装置を作製するための良好な方法を提供する。
【解決手段】半導体装置は、主電極（４）と主電極（４）に接触した誘電体（３）を含み、主電極（４）は、所定の仕事関数を有する材料と、主電極（４）の材料の仕事関数を予め決められた値に向かって変調する仕事関数変調元素（６）とを含み、更に、主電極（４）は、仕事関数変調元素（６）が誘電体（３）に向かっておよび／または誘電体（３）中に拡散するのを防止する拡散防止ドーパント元素（５）を含む。 （もっと読む）

【課題】 複数の結晶方位の半導体基板領域を有するＣＭＯＳデバイス及びＣＭＯＳ構造体、及び、そのようなＣＭＯＳデバイス及びＣＭＯＳ構造体を製造するための方法を提供する。
【解決手段】 ＣＭＯＳ構造体は、半導体基板内の第１の活性領域を用いて配置された第１のデバイスを含み、第１の活性領域は、平坦であり、第１の結晶方位を有する。ＣＭＯＳ構造体はまた、半導体基板内の第２の活性領域を用いて配置された第２のデバイスを含み、第２の活性領域は、立体的形状であり、第１の結晶方位の存在しない第２の結晶方位をもつ。第１の結晶方位及び第２の結晶方位は、典型的には電荷キャリア移動度に関して、第１のデバイス及び第２のデバイスの性能を最適化することを可能にする。立体的形状の第２の活性領域はまた、単一厚さを有する。ＣＭＯＳ構造体は、立体的形状の第２の活性領域を形成するための結晶学的特異性エッチャントを用いて製造することができる。 （もっと読む）

【課題】ノーマリオフ動作が可能な絶縁ゲート電界効果トランジスタを提供する。
【解決手段】このヘテロ接合電界効果トランジスタ(ＭＩＳＨＦＥＴ)は、ＡｌＧａＮバリア層１０４の上にソースオーミック電極１０５とドレインオーミック電極１０６が形成されている。ＡｌＧａＮバリア層１０４上にＳｉＮｘゲート絶縁膜１０８、ｐ型多結晶ＳｉＣ層１０９、オーミック電極であるＰｔ／Ａｕゲート電極１１０が順次形成されている。ｐ型多結晶ＳｉＣ層１０９は仕事関数が相対的に大きいので、ゼロバイアス状態でもＭＩＳＨＦＥＴのチャネルが空乏化されて、ノーマリオフ動作が生じる。 （もっと読む）

本発明は、半導体デバイス（１）の製造中に、少なくとも一つの半導体デバイス層（４）から該半導体デバイス層（４）を用いて不純物を除去する方法を提供し、上記少なくとも一つの半導体デバイス層（４）は、化合物半導体材料及び／又はゲルマニウムを備え、少なくとも一つの半導体デバイス層（４）を準備した後、半導体デバイス（１）の製造中に実行される各加熱工程は、９００℃以下の温度で、５分以下の時間により決定される低サーマルバジェットを有する。上記方法は、半導体デバイス層（４）よりも不純物に関して高い溶解度を有するゲルマニウム・ゲッタリング層（３）を設けることを備え、ゲルマニウム・ゲッタリング層（３）は、少なくとも一つの半導体デバイス層（４）に直接又は間接に接触して少なくとも部分的に設けられ、これにより、不純物は、少なくとも一つの半導体デバイス層（４）からゲルマニウム・ゲッタリング層（３）へ拡散することができる。本発明は、また、発明の実施態様による不純物の除去方法を用いて半導体デバイスを形成する方法を提供し、及びそれにて得られる半導体デバイスを提供する。
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【課題】半導体装置の所望のソース／ドレイン接合深さの近傍にある、エンドオブレンジ（ＥＯＲ）領域の存在の、負の影響を低減する。
【解決手段】装置とその装置の製造方法が記載され、それにより、装置がエンドオブレンジ欠陥から離れた浅い接合深さを有する。方法は、シリコンのような結晶半導体中に、第１深さまで、アモルファス領域を形成する工程と、これに続いて、例えば炭素のような置換型元素を、第１深さより浅い深さまで注入する工程とを含む。続いて領域は例えばリンやボロンのような適当なドーパントでドープされ、熱処理工程によりアモルファス領域が再結晶化される。 （もっと読む）

活性領域と、適合可能な誘電層を有する半導体構造を形成する方法を開示する。１つの実施形態においては、半導体構造は、第１の半導体材料の酸化物を含む誘電層を有しており、誘電層と第１の半導体材料との間に第２の（組成的に異なった）半導体材料が形成される。別の実施形態においては、第２の半導体材料の格子構造に一軸性ひずみを与える目的で、第２の半導体材料の一部は、第３の半導体材料に置き換えられる。 （もっと読む）

本発明は、ラップゲート構造を有する縦型ナノワイヤトランジスタに関する。縦型ナノワイヤトランジスタの閾値電圧は、ナノワイヤの直径、ナノワイヤの不純物添加レベル、ナノワイヤへのヘテロ構造のセグメントの導入、ナノワイヤを取り囲むシェル構造における不純物添加、ゲートスタックの仕事関数の適応、歪み調整、誘電体材料の制御又はナノワイヤ材料の選択により制御される。異なる閾値電圧を有するトランジスタが同一の基板上に形成されることにより、直接結合フィールドロジックと同様に、閾値電圧の変化を利用する最先端回路の設計が可能になる。
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【課題】 性能が向上した垂直型電界効果トランジスタ・アレイを提供すること。
【解決手段】 垂直型電界効果トランジスタの半導体構造体、及び垂直型電界効果トランジスタの半導体構造体を製造する方法が、半導体ピラーのアレイを提供する。半導体ピラー・アレイ内の各半導体ピラーの各垂直部分は、隣接する半導体ピラーまでの分離距離より広い線幅を有する。代替的に、アレイは、随意的に上記の線幅及び分離距離の制限の中で、異なる線幅を有する半導体ピラーを含むことができる。半導体ピラーのアレイを製造する方法は、エッチング・マスクとして用いられる前に少なくとも１つのスペーサ層が環状に増大される、フォトリソグラフィを用いて最小寸法に作られたピラー・マスク層を用いる。 （もっと読む）

【課題】 簡単化されたデュアル応力ライナ構成を用いる向上した性能をもつ半導体構造体を提供すること。
【解決手段】 ゲート誘電体の下にあるチャネル領域内の応力を強化するために、新しいデュアル応力ライナ構成が用いられる、完全にシリサイド化されたゲート電極を有するｎＦＥＴを含む半導体構造体が提供される。新しいデュアル応力ライナ構成は、ｎＦＥＴの完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する第１の応力ライナを含む。本発明によると、第１の応力ライナは、完全にシリサイド化されたゲート電極を含むｎＦＥＴの上には存在しない。代わりに、本発明の第１の応力ライナは、完全にシリサイド化されたゲート電極を有するｎＦＥＴを部分的に包み込む、すなわちその両側を囲む。第１の応力ライナのものと反対の極性を有する（すなわち、反対の応力型の）第２の応力ライナが、第１の応力ライナの上面上及び完全にシリサイド化されたＦＥＴを含むｎＦＥＴの上に配置される。本発明によると、第１の応力ライナは引張応力ライナであり、第２の応力ライナは圧縮応力ライナである。 （もっと読む）