２つの仕事関数を備えたＣＭＯＳデバイスの製造方法
【課題】本発明は、２つの仕事関数の半導体デバイスの製造方法を提供する。
【解決手段】製造方法は、基板の第１領域及び第２領域上にデバイスを設けることを備える。これは、基板の第１領域及び第２領域上に誘電性層を設けること、及び第１及び第２領域の両方の誘電性層の上部にゲート電極を設けることによってなされる。第１領域上のゲート電極及び第２領域上のゲート電極の両方は仕事関数を有する。上記方法は、さらに、誘電性層とゲート電極との間で第１領域上にキャッピング層を設けることで第１領域上のゲート電極の仕事関数を変更し、及び第２領域における誘電性層とゲート電極との間の界面でスピーシーズを導入するようにスピーシーズを埋め込むことにより第２領域上のゲート電極の仕事関数を変更することを備える。
【解決手段】製造方法は、基板の第１領域及び第２領域上にデバイスを設けることを備える。これは、基板の第１領域及び第２領域上に誘電性層を設けること、及び第１及び第２領域の両方の誘電性層の上部にゲート電極を設けることによってなされる。第１領域上のゲート電極及び第２領域上のゲート電極の両方は仕事関数を有する。上記方法は、さらに、誘電性層とゲート電極との間で第１領域上にキャッピング層を設けることで第１領域上のゲート電極の仕事関数を変更し、及び第２領域における誘電性層とゲート電極との間の界面でスピーシーズを導入するようにスピーシーズを埋め込むことにより第２領域上のゲート電極の仕事関数を変更することを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの仕事関数を備えたＣＭＯＳデバイスを製造する方法に関する。
【背景技術】
【０００２】
ＣＭＯＳデバイスを作製ため、Ｎ−ＭＯＳ及びＰ−ＭＯＳ型トランジスタゲートのそれぞれに２つの明確に異なる仕事関数（ＷＦ）が必要である。このゲート仕事関数は、ゲート電極用に使用される材料により主に決定されるので、２つの仕事関数の要求は、通常、所定のゲート誘電体用の２つの異なる材料、とりわけ２つの異なる金属の使用を意味する。そのような２つの金属へのアプローチの処理フロー又は統合は、非常に扱いにくく、多くの処理工程を含んでいる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明に関し、２つの仕事関数を備えたＣＭＯＳデバイスの形成方法を開示し、該方法は、処理工程数を低減した単純化された処理フローを提供する。Ｐ−ＭＯＳ及びＮ−ＭＯＳトランジスタの両方について、ゲート電極に同じ材料を使用し、それぞれのトランジスタ・ゲートの仕事関数を調節することを提案する。これは、（１）ゲート誘電体の埋め込み、又は（２）ゲート電極とホスト・ゲート誘電性材料との間に誘電性キャッピング層の挿入、及び/又は（３）完全にシリサイドされた（ＦＵＳＩ）ゲート形成の前にホスト・ゲート電極の埋め込みによりなされる。本発明の実施形態は、特にＦＵＳＩゲートを有するデバイスに適用可能である。
【課題を解決するための手段】
【０００４】
第一の態様では、本発明は、２つの仕事関数半導体デバイスを製造する方法を提供する。この方法は、基板の第１領域上のデバイス、及び第２領域上のデバイスを提供することを備える。本発明の実施形態によれば、このことは、
−基板の第１及び第２の領域上に誘電性層を設けること、ここで、第１領域上の誘電性層は第２領域上の誘電性層に完全に堆積され、それゆえ同じ特性、例えば同じ材質、同じ厚さ等を有する、及び
−第１及び第２の両領域の誘電性層上にゲート電極を設けること、ここで、第１領域上のゲート電極は第２領域上のゲート電極に完全に堆積され、それ故、同じ特性、例えば同じ材質、同じ厚さ等を有する、
によってなされる。
【０００５】
本発明の第一の態様の実施形態に係る方法は、さらに、
誘電性層とゲート電極との間の第１領域上にキャッピング層を設けることにより第１領域上のデバイスの仕事関数を変化させること、及び
誘電性層と電極との間の界面でスピーシーズを含むことにより第２領域上のデバイスの仕事関数を変更すること、
を備える。
【０００６】
本発明の実施形態の利点は、ゲート材料の選択的な除去が必要でないということである。普通の導電性、例えば金属又はＦＵＳＩのゲート電極は、ｎｍｏｓ及びｐｍｏｓデバイスの両方に使用可能である。このことは、二重相のＦＵＳＩ ＣＭＯＳスキーム、例えばｎｍｏｓ用のＮｉＳｉ、ｐｍｏｓ用Ｎｉリッチ、が使用されるとき、従来の方法に比較して、Ｎ＋/Ｐ＋境界での電位問題を低減又はさらに削除する。後者の場合、ＮｉＳｉ（ｎｍｏｓ）とＮｉリッチ（ｐｍｏｓ）とのゲート電極間の界面の長さは、高密度アプリケーションに対する関心事でありえる。ｎｍｏｓ及びｐｍｏｓ両方の普通の（つまり同じ相）ＦＵＳＩ電極の場合、本発明の実施形態のように、この問題／関心事は解決される。更に、ｎｍｏｓ及びｐｍｏｓ両方のＮｉリッチＦＵＳＩの使用は、ＦＵＳＩ ＣＭＯＳ統合プロセス用のより高いプロセスウインドウに導き、従ってより有利な生産能力を有する。
【０００７】
本発明の実施形態に従い、仕事関数は、ゲート誘電体を適合させることにより変更される。これは、以下により詳しく説明するように、酸化膜換算膜厚（ＥＯＴ）を低く維持しながら、好ましくはできるだけ低くしながら、キャッピング及び埋め込みによりなすことができる。このＥＯＴ要求は、何も堆積又は埋め込みができないことを意味する。
【０００８】
本発明の実施形態では、第１領域上のデバイスはＮ−ＭＯＳデバイスである。本発明の実施形態では、第２領域上のデバイスはＰ−ＭＯＳデバイスである。本発明の実施形態では、誘電性層と電極との間の界面でスピーシーズを含むことは、誘電性層の上にゲート電極を設ける前に実行可能である。他の実施形態では、誘電性層と電極との間の界面でスピーシーズを含むことは、電極形成後に行なわれることがある。
【０００９】
本発明の実施形態に係る方法は、更に、誘電性層とゲート電極との間の第２領域上にキャッピング層を設けることを含むことができる。この方法は、埋め込みの間、二重のキャッピングが保護のために設けられる。
【００１０】
本発明の実施形態に係る方法は、更に、デバイスの処理の間、ゲート耐圧を保護するためのキャッピング層を設けることを含むことができる。
【００１１】
本発明の実施形態に係る方法では、誘電性層と電極との間の界面にスピーシーズを含むことは、イオン注入によりスピーシーズを導入することを備えることができる。導入されたスピーシーズは、仕事関数調整要素である。イオン注入でスピーシーズを導入することは、誘電性層の特定位置にレジスト層を設けること、及びそのレジスト層によってカバーされない領域へのイオン注入を実行することを含む。
【００１２】
本発明の実施形態に係る方法は、半導体デバイスの仕事関数をさらに調整するため、プレ及び/又はポストキャッピング層堆積窒化条件を調整することを備えることができる。
【００１３】
本発明の実施形態に係る方法では、キャッピングは、ＤｙＯによって実行可能である。そのようなＤｙＯキャッピング層は、選択的なウェットエッチングによって除去可能である。この選択的なウェットエッチングは、低ｐＨのＨＣｌ系溶液によって実行可能である。上記選択的なウェットエッチング溶液のｐＨ値は、５未満が可能であり、より好ましくは２と４の間である。
【００１４】
本発明の実施形態に係る方法では、ゲート電極は、ＦＵＳＩ電極であってもよい。
【００１５】
第２態様において、本発明の実施形態は、ＤｙＯ層を除去する方法を提供し、その方法は、選択的なウェットエッチングを行なうことを含む。その選択的なウェットエッチングは、ＨＣｌ系溶液によって実行可能である。有利なことは、そのようなＨＣｌ系溶液は、ＤｙＯ層、その中でもＨｆＳｉＯＮ又はＳｉＯＮ層の方に選択的にエッチングすることを可能にすることである。
【００１６】
第３態様では、本発明は、第１のタイプの半導体デバイス及び第２タイプの半導体デバイスを備えた、２仕事関数半導体デバイスを提供する。各半導体デバイスは、
−基板上のゲート誘電体、及び
−ゲート誘電体上のゲート電極、を備え、
ここで、第１タイプの半導体デバイスのゲート電極は、第２タイプの半導体デバイスのゲート電極と一体的に堆積され、したがって、同じ特性、例えば同じ材料、同じ厚さなど、を有し、また、第１タイプの半導体デバイスのゲート誘電体は、同じ基材で作製されるが誘電性層と電極との間の界面で異なるスピーシーズを含んでいる第２タイプの半導体デバイスのゲート誘電体と異なる。
【発明を実施するための最良の形態】
【００１７】
本発明は、特別な実施形態に関して、図面を参照して記載される。しかしながら、本発明は、それに限定されず、特許請求の範囲によってのみ限定される。記載された図面は、単に模式的なものであり、限定するものではない。図面では、構成要素のうちのいくつかのサイズは、図示のために拡大され、実際の寸法にて描かれないことがある。寸法及び相対的な寸法は、本発明の実施への実際の縮小とは対応していない。
【００１８】
さらに、明細書及び特許請求の範囲において、第１、第２、第３のような用語は、類似の構成要素間での区別のために使用され、ランキングや他の方法において、順番を一時的に、空間的に記述するのに必ずしも必要ではない。そのように使用された用語は、適切な状況の下で交換可能であり、また、ここに記載された本発明の実施形態は、ここに記載された又は図示された以外の他の順序において操作可能であるということが理解されねばならない。
【００１９】
さらに、明細書及び特許請求の範囲において、上部、底部、上方、下方、及びそれに類似する用語は、描写的な目的のために使用され、相対的な位置を記述するために必ずしも必要ではない。そのように使用された用語は、適切な状況の下で交換可能であり、また、ここに記載された本発明の実施形態は、ここに記載された又は図示された以外の他の配向において操作可能であるということが理解されねばならない。
【００２０】
特許請求の範囲にて使用される「備える」の用語は、それ以後に列挙された手段に限定されるように解釈されるべきでないということに注意すべきである。即ち、それは、他の要素又はステップを排除するものではない。それは、記載された特徴、整数、ステップ、又は構成部分の存在を言及されるように明示するように解釈されるべきであり、一つ若しくは複数の他の特徴、整数、ステップ、又は構成部分、あるいはそれらのグループの存在又は追加を排除するものではない。したがって、「手段Ａ及びＢを備えるデバイス」の表現の範囲は、構成部分Ａ及びＢからだけ成るデバイスに限定されるべきではない。本発明に関して、デバイスに関連する構成部分のみがＡ及びＢであるということを意味する。
【００２１】
同様に、また特許請求の範囲にて使用される「連結された」の用語は、接続だけに関するものに制限されると解釈されるべきではない。用語「連結された」及び「接続された」は、それらの派生語と共に用いられることがある。これらの用語が互いに同意語として意図されないことが理解されるべきである。したがって、表現「デバイスＢに連結されたデバイスＡ」の範囲は、デバイスＡの出力がデバイスＢの入力に直接に接続されるデバイス又はシステムに限定されるべきでない。それは、他のデバイス又は手段を含む経路であることができるＡの出力とＢの入力との間の経路が存在することを意味する。「連結された」は、２つ以上の要素が直接に物理的又は電気的に接触することを意味することができ、あるいは、２つ以上の要素が互いに直接に接触するのではなく、さらに互いに協働し相互作用することを意味することができる。
【００２２】
本明細書を通して記載した「１つの実施形態」又は「実施形態」は、実施形態に関連して記載された特別な特性、構造、特徴が本発明の少なくとも一つの実施形態に含まれることを意味する。したがって、この明細書の全体にわたり様々な箇所に記載の「１つの実施形態において」又は「実施形態において」の表現は、必ずしも同じ実施形態を参照していないが、同じ実施形態を参照していてもよい。更に、特別な特性、構造、特徴は、この開示から当業者に明らかなように一つ以上の実施形態において、いずれかの適切な方法で組み合わせられることができる。
【００２３】
同様に、本発明の典型的な実施形態の記述では、発明の種々の特徴は、開示を合理化し、一以上の種々の創造性のある態様の理解を援助する目的のため、一つの実施形態、図、又は記述において、時々、グループ化されることを認識すべきである。しかしながら、開示の方法は、クレームされた発明が各請求項で明らかに詳述されるよりも多くの特徴を必要とする意図を反映すると解釈されるべきではない。むしろ、以下の請求項が反映するように、創造性のある態様は、一つの先に示された実施形態のすべての特徴よりも少ないところにある。したがって、詳細な説明に従う請求項は、それにより、本発明の別個の実施形態としてそれ自身で主張する各請求項と共に、この詳細な説明に明らかに組み入れられる。
【００２４】
更に、ここに記載された幾つかの実施形態は、他の実施形態に含まれた他の特徴ではない幾つかの特徴を含んでおり、異なる実施形態の特徴の組み合わせは、本発明の範囲内であり、かつ技術の当業者によって理解されるように、異なる実施形態を形成することを意味する。例えば、以下の請求項において、クレームされたいずれの実施形態も、いずれの組み合わせの中でも用いることができる。
【００２５】
更に、幾つかの実施形態は、方法、又はコンピュータシステムのプロセッサ又は機能を実行する他の手段によって実行可能な方法の要素の組み合わせとして、ここに記載される。したがって、そのような方法又は方法の要素を実行するための必要な指示を備えたプロセッサは、上記方法又は方法の要素を実行するための手段を形成する。更に、装置の実施形態における、ここに記載された要素は、本発明を実行する目的の要素により実行された機能を実行するための手段の一例である。
【００２６】
ここに提供される記述では、多数の特定の細部が述べられている。しかしながら、本発明の実施形態は、それらの特定の細部なしで実行可能であることが理解されよう。他の例では、公知の方法、構造、及び技術は、この記述の理解を不明瞭にしないために詳細には示されていない。
【００２７】
本発明は、本発明のいくつかの実施形態の詳細な説明によって記載される。本発明の他の実施形態は、本発明の真の思想又は技術的な教えから逸脱せずに当業者の知識により形成可能であることは明らかである。ここで、本発明は、添付の特許請求の範囲の用語によってのみ限定される。
【００２８】
本発明の実施形態では、用語「基板」は、使用可能な、あるいはデバイス、回路又はエピタキシャル層が形成される、いずれの基礎をなす一つ若しくは複数の材料を含むことができる。他の実施形態では、この「基板」は、例えば不純物添加シリコン、ガリウムヒ素（ＧａＡｓ）、ガリウムヒ素リン（ＧａＡｓＰ）、インジウムリン（ＩｎＰ）、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）基板のような、半導体基板を含むことができる。上記「基板」は、例えば半導体基板部分に加えて、ＳｉＯ２又はＳｉ３Ｎ４層のような絶縁層を含むことができる。したがって、基板の用語は、また、シリコン・オン・ガラス、シリコン・オン・サファイア基板を含んでいる。用語「基板」は、対象の層又は部分の下にある層用の要素を一般的に定義するために使用される。また、「基板」は、層、例えばガラスや金属層が形成される他のいかなるベース材であってもよい。
【００２９】
基板、例えば、半導体基板（１０）は、２つの異なった領域（Ｎ−ＭＯＳ領域Ｉ、及びＰ−ＭＯＳ領域ＩＩ）を備え、露出した表面を有する。半導体基板（１０）の露出表面は、少なくとも２つの異なった半導体材料の領域を備え、その領域（ＩとＩＩ）は互いに分離されている。それらの領域（ＩとＩＩ）は、能動的な領域として一般的に知られ、一方、それらの間の分離部は、表面絶縁（ＬＯＣＯＳ）又は浅溝型素子分離（ＳＴＩ）として典型的に知られている。ｐ型の能動的な領域として典型的に知られている１つのタイプの領域（Ｉ）では、Ｎ−ＭＯＳ型トランジスタが形成され、一方、ｎ−タイプの能動的な領域として典型的に知られている別のタイプの領域（ＩＩ）では、Ｐ−ＭＯＳ型トランジスタが形成されることになる。基板の露出表面上には、図１及び図９に示されるように、ホスト・ゲート誘電体（１１）が堆積される。ホスト・ゲート誘電体（１１）は、例えばＳｉＯ２、ＳｉＯＮ；ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ；ＺｒＯ２、ＺｒＳｉＯ、ＺｒＳｉＯＮ；両層（ＨｆＯ２／ＳｉＯ２のような）、又はＨｆＺｒＯ、ＨｆＺｒＳｉＯ、ＨｆＬａＯ、ＨｆＬａＳｉＯのような３成分の誘電体が可能である。
【００３０】
１つのタイプの基板領域は、任意に、図２及び図１０に示されるようなフォトレジスト（１２）で覆われていることがある。典型的な実施形態では、領域（Ｉ）は、図１〜図８により示された実施形態において感光層（１２）で覆われ、一方、別の領域タイプ（ＩＩ）は、露出したままである。しかしながら、ゲート誘電体の選択に依存して、及び、例えばゲート誘電体や、ゲート誘電体とゲート電極との間の中間層又は両方の組み合わせにおけるイオン注入である、トランジスタ・ゲートの仕事関数を調節する方法の選択に依存して、別のタイプの領域（ＩＩ）をカバーすることを選択したり、及び図９〜図１６に図示される実施形態で示されるように露出した１つの領域（Ｉ）を有することを選択したりすることができる。
【００３１】
次に、露出した領域（ＩＩ、Ｉ）のホスト・ゲート誘電体は、図３及び図１１に示されるように、選択された埋め込みスピーシーズ（１３）が埋め込まれる。優先的に、ＮＭＯＳ用のイオン注入スピーシーズは、ランタノイド元素（Ｙｂ、Ｌａ、Ｄｙ、Ｅｒ、Ｇｄ、Ｓｃなど）、又はＰ、Ａｓ、Ｓｂや、（Ｙｂ＋Ｐ）のようなこれらの化合物のようなドーパントの一つを含むことができる。ＰＭＯＳに関し、イオン注入スピーシーズは、Ａｌ、Ｏ、Ｒｕ、Ｐｔ、Ｗ、Ｍｏ、Ｂ、又は（Ａｌ＋Ｂ）のようなその組み合わせを含むことができる。
【００３２】
埋め込み後、他方の領域（Ｉ、ＩＩ）における他方の誘電性層と比べて変更された電気的特性（１４）を有する一方の領域（ＩＩ、Ｉ）における誘電性層を残して、図４及び図１２に示すように、レジスト（１２）が除去される。
【００３３】
次に、図５及び図１３に示すように、高ｋのキャップ層（１５）が両方のタイプの領域（Ｉ、ＩＩ）、つまりホスト誘電性層（１１）及び変更されたホスト誘電性層（１４）の両方の上に任意に堆積可能である。高ｋのキャップ層は、誘電率がＳｉＯ２の誘電率よりも高い、つまり４を超える層である。そして高ｋのキャップ層（１５）は、例えば図６及び図１４に示されるようなパターン化されたフォトレジスト・マスク（１６）、並びに、図７及び図１５に示されるような選択的なウェットエッチング工程を用いることによって、変更されたホスト誘電性層で覆われた領域（ＩＩ、Ｉ）から選択的に取り除かれる。
【００３４】
図８及び図１６は、フォトレジスト（１６）の除去後の、最終のゲート誘電性スタックを示す。高ｋのキャップ層（１５）の選択的ウェットエッチング及びフォトレジスト（１６）除去の両方は、ゲート誘電体を完全に保全するようなゲート誘電体処理に対する強い要求に合うように選択され、それによってその誘電性特性は実質的に保持される。これらの処理工程は、別の実施形態でより詳しく説明する。
【００３５】
最終ゲート誘電体スタックの準備後に、最終ゲート誘電体スタックの上部にゲート電極が設けられる。本発明の実施形態に従い、ゲート電極は、第１及び第２領域における両方のゲートスタック上に一体的にそれぞれ設けられ、それによって、同じ特性、例えば同じ電極材料、同じ電極厚さなど、を有するゲート電極が提供される。
【００３６】
ゲート仕事関数を調整するためのさらなる３つの方法は、Ｎ−ＭＯＳ及びＰ−ＭＯＳ型トランジスタ用の同じゲート電極材料を備えたＣＭＯＳデバイスを形成するときに、本発明の実施形態に従って開示される。これらの方法は、それ自身又は組み合わせて用いることができる。
【００３７】
（１） ホスト・ゲート誘電体へのイオン注入による仕事関数調整
ホスト・ゲート誘電体（１１）への埋め込み（１３）は、図３及び図１１におけるように、ゲート電極、例えば多結晶シリコン又は金属ゲート電極のような半導体ゲート電極を形成する前に実施可能である。
【００３８】
又は、図１７及び図１９に示すように、埋め込み（１３）は、パターン化されていないゲート電極によって行うことができる。このことは、埋め込みは、ゲート電極形成の前又は後に実行可能であることを意味する。後者の場合、ゲート電極（１７）は、単一の電極材料層、例えば半導体材料又は金属から成ることができるか、又は、金属を有するポリシリコンあるいは第２金属を有する第１金属のようなスタック層を備えることができる。後者の場合、ホスト・ゲート誘電体（１１）へゲート電極（１７）を介しての埋め込みは、スタックの第１層がホスト・ゲート誘電体上に堆積された後、又は複数の層、つまり全ゲート電極スタックが堆積された後、処理可能である。
【００３９】
ゲート電極は、ポリシリコン・ゲートのような半導体ゲート、低い埋め込みエネルギーが使用されたときでも埋め込まれたスピーシーズ（１３）がホスト・ゲート誘電体（１１）に到達可能であるような低い埋め込み阻止能を有する金属ゲート、ＭＩＰＳ（ポリシリコン＋金属ゲートスタック）、完全にシリサイドされた（ＦＵＳＩ）ゲート、又はＮ−ＭＯＳ及びＰ−ＭＯＳ上のこれらの異なったゲート電極の組み合わせであってもよい。
【００４０】
ホスト・ゲート誘電体（１１）のイオン注入による仕事関数の調整方法は、また、例えば、高品質ホスト・ゲート誘電体（１１）の誘電特性が後で修正されながら、厚いホスト・ゲート誘電体（１１）が良好な電気的特性を有して形成可能であるように酸化膜換算膜厚（ＥＯＴ）を調整することに関して良好な方法を提供する。
【００４１】
フォトレジストがイオン注入プロセス（１３）の間、保護マスクとして用いられる。フォトレジストを除去した後、ポスト・イオン注入アニールが好ましくは必要である。このアニール・ステップは、複数の目的を有している。即ち、１）Ｖｔ調整のためのターゲットとされた場所へ埋め込むスピーシーズを飛ばすこと。この場所は、ホスト・ゲート誘電体（１１）、又はゲート電極とホスト誘電体（１１）との界面のどちらかであり得る。２）新しいゲート誘電体（１４）（図４、図１２、図１８及び図２０におけるように）の形成を容易にすること。３）イオン注入後にゲート誘電体（１４）中の可能な破損を修理すること。
【００４２】
（２） ホスト・ゲート誘電体とゲート電極との間の高ｋの誘電性キャップ層を用いることによる仕事関数調整
キャップ層（１５）は、選択的に堆積するか、又はＮＭＯＳ（Ｉ）又はＰＭＯＳ（ＩＩ）領域からそれぞれ選択的に取り除くことができる。適切な熱の蓄え（例えば結合スパイク又はレーザー・アニールによって供給された）の下では、キャップ層は、混合誘電体を形成するためにホスト誘電体と相互に作用することができるか、又はホスト誘電体と混ざらないことを示すことができる。キャップ層は、また、電極材料と反応することがある。
【００４３】
キャップ層は、ＮＭＯＳ用の、Ｌａ系酸化物（ＹｂＯ、ＤｙＯ、ＬａＯ、ＥｒＯ、ＧｄＯ）又はＳｃＯ、及びＰＭＯＳ用のＡｌＯからの酸化物であることができる。ＤｙＳｃＯのような３元素、又はＳｉあるいはＮ混合物（ＤｙＳｃＯＮ）との化合物のような４元素の酸化物もまた考えられる。
【００４４】
電極は、ポリシリコンゲート、金属ゲート、ＭＩＰＳ（ポリシリコン＋金属ゲートスタック）、十分にシリサイド化された（ＦＵＳＩ）ゲート、又は、Ｎ−及びＰ−ＭＯＳ上の異なるゲート電極の化合物のいずれか一方であることができる。又、方法は、ＥＯＴスケーリング用の良好な方法も提供する。
【００４５】
ホスト・ゲート誘電体は、ＳｉＯ２、ＳｉＯＮ；ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ；ＺｒＯ２、ＺｒＳｉＯ、ＺｒＳｉＯＮ；二重層（ＨｆＯ２／ＳｉＯ２のような）、又は、ＨｆＺｒＯ ＨｆＺｒＳｉＯのような三元素誘電体であることができる。
【００４６】
（３） ＦＵＳＩ形成前のゲート電極におけるイオン注入による仕事関数調整
半導体ゲート電極へのイオン注入を用いることにより、またＦＵＳＩプロセス間の熱サイクル及びスノープロー効果の両方と結合されることにより、埋め込まれたスピーシーズは、これらのスピーシーズがホスト・ゲート誘電体（１１）と反応するか、又はゲート電極とホスト・ゲート誘電体との間の界面を修正する部分である、ゲート電極とホスト・ゲート誘電体（１１）との間の界面の方へ押される。半導体材料とシリサイド形成金属間の反応により金属合金を形成することにより完全にシリサイド化されたゲート電極を形成するとき、半導体ゲートに埋め込まれたスピーシーズは、反応しない半導体材料と比較して、形成された金属合金において低い可溶性を呈する。したがって、埋め込まれたスピーシーズは、形成された金属合金の前に移動される。この現象は、スノープロー効果として知られている。
【００４７】
ＦＵＳＩゲート形成は、Ｎｉ、Ｃｏ、Ｐｔ、ＮｉＰｔ、ＮｉＹｂの金属のうちの１つとポリＳｉ（ａ−Ｓｉ、Ｓｉ、ＳｉＧｅ、Ｇｅ）、又はドープしたポリＳｉ（ａ−Ｓｉ、Ｓｉ、ＳｉＧｅ、Ｇｅ）の反応を通じて起こる。
【００４８】
優先的に、ＮＭＯＳ用のイオン注入スピーシーズは、ランタニド元素（Ｙｂ、ｌａ、Ｄｙ、Ｅｒ、Ｇｄ、Ｓｃなど）、又はＰ、Ａｓ，Ｓｂのようなドーパントの一つや、（Ｙｂ＋Ｐ）のようなそれらの組み合わせを含むことができる。ＰＭＯＳに関し、イオン注入スピーシーズは、Ａｌ、Ｏ、Ｒｕ、Ｐｔ、Ｗ、Ｍｏ、Ｂ、又は（Ａｌ＋Ｂ）のようなそれらの組み合わせを含むことができる。
【００４９】
ホスト・ゲート誘電体は、ＳｉＯ２、ＳｉＯＮ；ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ；ＺｒＯ２、ＺｒＳｉＯ、ＺｒＳｉＯＮ；二重層（ＨｆＯ２／ＳｉＯ２のような）又はＨｆＺｒＯ、ＨｆＺｒＳｉＯ、ＨｆＬａＯ、ＨｆＬａＳｉＯのような三元素誘電体であることができる。
【００５０】
例
さらに、２つの誘電体層を用いて、つまりＮ−ＭＯＳ及びＰ−ＭＯＳ型トランジスタ用の異なるゲート誘電性層をそれぞれ形成することによりＣＭＯＳ ＦＥＴを作製するため、上述の仕事関数調整方法を用いることによるいくつかの特定の完成方法を開示する。
【００５１】
方法１：ＮＭＯＳ上のキャップ層（１５）及びＰＭＯＳ上のイオン注入（１３）
方法１は、図１〜８に示されている。図１では、ホスト誘電体（１１）層は、２つの異なる領域、つまり（Ｉ）ＮＭＯＳ及び（ＩＩ）ＰＭＯＳを備える半導体基板（１０）上に堆積される。半導体基板は、例えばＳｉ、ＳｉＧｅ、ＳＯＩ、Ｇｅ、及びＩＩＩ−Ｖ材料のいずれかであることができる。方法は、プレーナ型又はＦｉｎＦＥＴの構造のいずれかを有するトランジスタの生産に適用することができる。
【００５２】
ホスト誘電体（１１）は、例えばＳｉＯＮ、ＨｆＳｉＯＮ、ＨｆＯ２、ＨｆＳｉＯ、ＺｒＯ２、ＨｆＺｒＯ、ＨｆＬａＯ、ＨｆＬａＳｉＯのうちの一つであることができる。特別の実施形態では、ホスト誘電体（１１）は、１〜２０Å間の厚さを有する、薄いＳｉＯＮ層である。
【００５３】
ＰＭＯＳ領域用のイオン注入スピーシーズ（１３）は、Ａｌ又はＯであることができる。後の処理において、高ｋのキャップ層（１５）がＮＭＯＳ領域（Ｉ）上に形成されるならば、ゲート電極の選択に依存して、イオン注入は、選択されなくてもよい。
【００５４】
高ｋのキャップ層（１５）は、ホスト誘電体（１１）の上部に堆積され、その後、ＰＭＯＳ領域（ＩＩ）から選択的に除去される。高ｋのキャップ層（１５）は、次の酸化物ＤｙＯ、ＳｃＯ、ＬａＯ、ＹｂＯ、ＤｙＳｃＯ、ＤｙＹｂＯ、ＤｙＬａＯのうちの一つであることができる。
【００５５】
シングル・ゲート電極アプローチでは、Ｎ−ＭＯＳ及びＰ−ＭＯＳ型トランジスタの両者のゲート電極は、一体的に作製され、よって、同じ特性を有する。即ち、上記ゲート電極は、例えば、とりわけ、ポリシリコン、アモルファス・シリコン、ＳｉＧｅ、ＮｉリッチなＦＵＳＩ、次の金属窒化物（ＴｉＮ、ＴａＮ）、金属炭化物／炭素窒化物（ＴａＣ、ＴａＣＮ）、金属酸化−（炭化）窒化物（ＴａＣＮＯ、ＭｏＯＮ、ＷＯＮ）の一つ、又はＭＩＰＳ（上部にポリシリコン・キャップ層を備えた上記の金属電極のうちの一つ）であり同じ厚さを有するような、同じ材料から作製される。
【００５６】
熱的焼きなましに際して、ＮＭＯＳ領域（Ｉ）上の最終誘電体は、キャップ層（１５）とホスト誘電体（１１）間の混合、又は２つの特殊な層から成るスタックのいずれかであることができる。
【００５７】
方法２：ＰＭＯＳ上のキャップ層（１５）及びＮＭＯＳ上のイオン注入（１３）
方法２は、図９〜図１６に示されている。図９では、ホスト誘電体（１１）層は、２つの異なる領域、つまり（Ｉ）ＮＭＯＳ及び（ＩＩ）ＰＭＯＳを備える半導体基板（１０）上に堆積される。半導体基板は、例えばＳｉ、ＳｉＧｅ、ＳＯＩ、Ｇｅ及びＩＩＩ−Ｖ材料のいずれかであることができる。方法は、プレーナ型又はＦｉｎＦＥＴのいずれかの構造を有するトランジスタの生産に適用することができる。
【００５８】
ホスト誘電体（１１）は、例えばＳｉＯＮ、ＨｆＳｉＯＮ、ＨｆＯ２、ＨｆＳｉＯ、ＺｒＯ２、ＨｆＺｒＯ、ＨｆＬａＯ、ＨｆＬａＳｉＯのうちの一つであることができる。特別な実施形態では、ホスト誘電体（１１）は、１〜２０Å間の厚さを備えた薄いＳｉＯＮ層である。
【００５９】
ＮＭＯＳ領域（Ｉ）用のイオン注入スピーシーズ（１３）は、Ｙｂ、Ｌａ、Ｄｙ、Ｅｒ、Ｇｄ、Ｓｃ、Ｐ、Ａｓ、Ｓｂのうちの一つであることができる。高ｋのキャップ層（１５）が後の処理においてＰＭＯＳ領域（ＩＩ）上に形成されるならば、ゲート電極の選択に依存して、埋め込みをしないことが選択可能である。
【００６０】
ホスト誘電体（１１）の上部に堆積され、ＮＭＯＳ領域（Ｉ）から選択的に除去される高ｋのキャップ層（１５）は、ＡｌＯ若しくはＡｌＮ、又はＡｌＯＮのようなそれらの組み合わせであることができる。前の処理の間に、ＮＭＯＳ領域（ＩＩ）におけるホスト・ゲート誘電体（１１）に埋め込みが行なわれるならば、ゲート電極の選択に依存して、キャップ無しが選択可能である。
【００６１】
シングル・ゲート電極アプローチでは、Ｎ−ＭＯＳ及びＰ−ＭＯＳ型トランジスタの両者のゲート電極は、一体的に作製され、よって、同じ特性を有する。即ち、上記ゲート電極は、例えば、とりわけ、ポリシリコン、アモルファス・シリコン、ＳｉＧｅ、ＮｉリッチなＦＵＳＩ、次の金属窒化物（ＴｉＮ、ＴａＮ）、金属炭化物／炭素窒化物（ＴａＣ、ＴａＣＮ）、金属酸化−（炭化）窒化物（ＴａＣＮＯ、ＭｏＯＮ、ＷＯＮ）の一つ、又はＭＩＰＳ（上部にポリシリコン・キャップ層を備えた上記の金属電極のうちの一つ）であり同じ厚さを有するような、同じ材料から作製される。
【００６２】
熱的焼きなましに際して、ＰＭＯＳ領域（ＩＩ）上の最終誘電体は、キャップ層（１５）とホスト誘電体（１１）間の混合、又は２つの特殊な層から成るスタックのいずれかであることができる。
【００６３】
方法３：ＰＭＯＳ上のキャップ層（１５）及びＮＭＯＳ上のキャップ層（１５’）
方法１及び方法２の組み合わせである第三の方法も提供される。この方法は、方法１でのようなＮＭＯＳ領域（Ｉ）用の第１の高ｋキャップ層を使用し、かつ方法２でのようなＰＭＯＳ領域（ＩＩ）用の第２の、異なった、高ｋキャップ層を用いる。この実施形態では、キャップ層は、ＮＭＯＳ（Ｉ）及びＰＭＯＳ（ＩＩ）領域に選択的にそれぞれ形成される。これは、第２キャップ層を堆積し、他の領域、例えばＰＭＯＳ（ＩＩ）における第１キャップ層からこの第２キャップ層を選択的に除去した後、例えば、第１キャップ層を堆積し、一方の領域、例えばＮＭＯＳ（Ｉ）から選択的にこの第１キャップ層を取り除くことによって行うことができる。この実施形態では、埋め込みは用いられず、対象とされる仕事関数は、ＮＭＯＳ（Ｉ）及びＰＭＯＳ（ＩＩ）領域用の２つの異なるキャップ層を用いることによりそれぞれ得られる。
【００６４】
基板、ホスト誘電体（１１）、キャップ層（１５）及びゲート電極に関する材料選択は、方法１及び方法２によるものである。
【００６５】
単一のＦＵＳＩゲート電極 −２つの誘電体プロセス完成の流れ
特別の実施形態では、ＣＭＯＳ完成用の単純化された方法を記載する。この方法は、高機能な応用例（低Ｖｔ）を含めて、広いＶｔ範囲に適している。この方法は、ＮＭＯＳデバイス上のホスト誘電体層の上部の高ｋキャップ層、及びＮＭＯＳ及びＰＭＯＳデバイスの両方に同時に形成された単相のＮｉリッチのＦＵＳＩ電極を使用する。
【００６６】
該方法は、ホスト・ゲート誘電体上に薄い高ｋキャップ層（例えば、ＤｙＯ、ＳｃＯ、ＬａＯ）の使用により、低Ｖｔのｎ−タイプ電極もＮｉリッチのＦＵＳＩで達成可能であるように仕事関数（ＷＦ）が調整可能であるという利点がある。ホスト・ゲート誘電体は、例えばＳｉＯ２、ＳｉＯＮ、又はＨｆＳｉＯＮのような高ｋ材料のうちの一つであってもよい。高ｋを有する誘電体は、ＳｉＯ２の誘電率、つまり４より高い誘電率を有する誘電体を意味する。そのような高ｋの誘電体の誘電率は、好ましくは１０〜４０の範囲、好ましくは１５〜３０の範囲である。
【００６７】
ＮＭＯＳデバイス上のＤｙＯキャップ層、及び単相のＮｉリッチなＦＵＳＩゲート電極を用いた実施形態の結果が以下に示される。
【００６８】
提案されたＣＭＯＳ完成のフローでは、高ｋのキャップ層１５は、図１〜図８に示すようにＰＭＯＳデバイスから選択的に取り除かれ、ＮｉリッチのＦＵＳＩ相は、後でＮＭＯＳ及びＰＭＯＳのデバイス用に同時に形成される。高ｋキャップ層の選択的な除去、及び後のフォトレジストの除去は、本発明の別個の実施形態の目的をなす。
【００６９】
さらに、ゲート仕事関数調整（ＮｉリッチのＦＵＳＩゲート電極を備えたｐ又はｎ型のデバイスのための）は、例えばＰＭＯＳ用のＡｌ又はＮＭＯＳ用のＰ／Ｙｂのようなキャッピング層によりカバーされていないデバイスの誘電体層への仕事関数調整要素の埋め込みによって達成することができる。プレ又はポストの高ｋキャップ堆積窒化条件調整は、また、仕事関数をさらに調整するために使用可能である。
【００７０】
ＮＭＯＳ及びＰＭＯＳデバイスの両方のための単相のＦＵＳＩ（Ｎｉリッチ）ゲート電極のさらなる利点は、２重相のＦＵＳＩ ＣＭＯＳスキームが用いられるときに、ＮＭＯＳゲート電極とＰＭＯＳゲート電極との間の境界での電位問題を排除することである。シリサイド相で、特別な金属シリサイドの所定のタイプ、即ち、金属リッチな（シリコンがプア）又は金属プアな（シリコンがリッチ）シリサイドが示される。２重相のＦＵＳＩの場合、ＮｉＳｉ（ＮＭＯＳ）とＮｉリッチな（ＰＭＯＳ）ゲート電極との間の界面領域の長さは、非常に高密度の応用例に関するものでありえる。本発明の実施形態のように、ＮＭＯＳ及びＰＭＯＳの両方に関する単相ＦＵＳＩ電極の場合、この界面問題が解決される。
【００７１】
ＮＭＯＳ及びＰＭＯＳの両者用のＮｉリッチな相ＦＵＳＩの使用は、また、ＦＵＳＩ ＣＭＯＳ完成プロセス用のより高いプロセスウインドウへ我々を導き、よって、生産可能性のさらなる利点となる。
【００７２】
実験
ＮｉＳｉ又はＮｉ３１Ｓｉ１２ ＦＵＳＩゲートを備えた短いチャネルｎ−ＦＥＴデバイスがセルフアラインＣＭＰに基づくアプローチを使用して製造された。最適化されたＭＯＣＶＤ ＨｆＳｉＯＮ（２．３ｎｍ）又は熱ＳｉＯＮ（２ｎｍ）は、ホスト誘電体として堆積された。その後、極めて薄いＤｙＯキャップ層（５Å）が５５０℃でＤｙ（ＥＤＭＤＤ）３及びＯ２先駆物質を用いて、ＡＶＤ（登録商標）によって堆積された。ＳｉＯ２表面（３〜７ｎｍ）をエッチングした傾斜を備えたＭＯＳＣＡＰは、５又は１０ÅのＤｙＯを有する両方のＮｉＳｉ又はＮｉ２Ｓｉ ＦＵＳＩのｅＷＦを評価するために用いられた。
【００７３】
ＤｙＯキャップ層を備えたＨｆＳｉＯＮ
ＶｆｂとＥＯＴとのプロット（図２６）から、ＤｙＯキャップ層で、ＨｆＳｉＯＮ上のＮｉ ＦＵＳＩの有効なＷＦが、ＤｙＯ厚さ及びＮｉシリサイド相に依存して、Ｓｉ伝導帯エッジの方へ調整されることが理解可能である。図２７では、ＦＵＳＩ／ＤｙＯ／ＨｆＳｉＯＮゲートスタックのＸＴＥＭは、完全なデバイス製造後、ＨｆＳｉＯＮとＤｙＯとの間で十分に混ざることを示す。高周波キャパシタンス電圧（ＨＦＣＶ）測定（図２８）を用いて、ＨｆＳｉＯＮ又はＤｙＯ／ＨｆＳｉＯＮ誘電体の厚さＴｉｎｖがそれぞれ約１．７２ｎｍ又は１．７５ｎｍであるとわかる。動作状態のよい短いチャネルデバイス（Ｌｇ＝１００ｎｍ）ドレイン電流に対するゲート電圧（Ｉｄ−Ｖｇ）カーブは、ＮｉＳｉ ＦＵＳＩ電極を備えたＨｆＳｉＯＮ及びＤｙＯ／ＨｆＳｉＯＮデバイスの両方に関して約７０ｍＶ／Ｄｅｃの良好なサブトレショールド傾斜（ＳＳ）とともに図２９に実証されている。さらに、両デバイスは、それらの良好な短チャネル効果を提案する同様のドレイン誘起電位障壁低下（ＤＩＢＬ）値（〜６５ｍＶ／Ｖ）を示す。ＤｙＯキャップを利用することは、それらのＣＶデータ（図２８）に対応して、３００ｍＶの、ＮｉＳｉ ＦＵＳＩデバイスの閾値電圧（Ｖｔ）低下に帰着することが観察されている。図３０では、ＤｙＯ／ＨｆＳｉＯＮスタックを備えたデバイスは、基準のＨｆＳｉＯＮデバイスへ同様のＶｔロールオフ特性を維持する。ＮｉＳｉ／ＤｙＯ／ＨｆＳｉＯＮスタックを備えた長いチャネルデバイス（チャネル長Ｌｇ＝１μｍを備えた）のＶｔは、０．２２Ｖであり、低Ｖｔ要求を満たしている。
【００７４】
ＮｉリッチのＦＵＳＩは、特にＨｆＳｉＯＮ上でその高い仕事関数（ＷＦ）により、良好なｐＦＥＴ電極の候補であることはよく知られている。よって、図３０において、５ÅのＤｙＯキャップ層を有するＮｉ２１Ｓｉ１２ＦＵＳＩ ｎＦＥＴｓのＶｔは、ＮｉＳｉ ＦＵＳＩのそれよりも約３０ｍＶ低くなるように生産されることに注目することは興味がある。同じ図において、１ｎｍのＤｙＯキャップを用いる場合、Ｎｉ２Ｓｉ ＦＵＳＩ ｎＦＥＴのＶｔは、約０．３５Ｖであることが予想される。Ｎ又はＦのチャネル埋め込みと組み合わせて、このデータは、単相のＮｉ２Ｓｉゲートを用いて、低Ｖｔ ＦＵＳＩ／ＨｆＳｉＯＮ ＣＭＯＳを実現するための可能性を実証する。図３１では、ＨｆＳｉＯＮ上でＤｙＯキャップを様々なＬｇを備えたすべてのデバイスに用いるときに、可動性又はゲートリーク（転換）の低下は、観察されない。
【００７５】
ＤｙＯキャップ層を備えたＳｉＯＮ
ＤｙＯ／ＳｉＯＮのＸＴＥＭ（図３２）は、完全なデバイス製作の後に、新しいＤｙＳｉＯＮケイ酸塩形成を提案する。ＤｙＯキャップを用いたＳｉＯＮ上のＮｉ ＦＵＳＩのＷＦを低下させるＷＦの範囲は、キャップ厚さ及びシリサイド相（図３２の挿入図）に依存する。ｎＦＥＴｓ（図３３）のＨＦＣＶから、ＤｙＯキャップは、ＨｆＳｉＯＮの場合に対比して、約０．８ÅまでＳｉＯＮの厚さＴｉｎｖの低下を導くということに注目するのは興味がある。図３４から、ＤｙＯキャップは、そのわずかに薄い厚さＴｉｎｖにかかわらず、ＳｉＯＮ（〜１５０ｘまで）と比較して、ゲートリークＪＧ（＠Ｖｄｄ＝１．１Ｖ）を著しく減少することが理解できる。図３５から判るように、ＤｙＯキャップは、基準のＳｉＯＮ ｎＦＥＴｓと比較して、閾値電圧（Ｖｔ）ロールオフ特性を低下させない。５ÅのＤｙＯキャップでは、ｎＦＥＴのＶｔ、ＮｉＳｉ／Ｎｉ３１Ｓｉ１２ ＦＵＳＩゲートを備えたｌｉｎは、それぞれ０．１８Ｖ／０．３８Ｖである（チャネル長Ｌｇ＝１μｍ）。図３２を考慮すると、１ｎｍのＤｙＯキャップ及びＮｉ２Ｓｉ ＦＵＳＩゲートを備えたデバイスのＶｔは、約０．２８Ｖになると予想される。ｐ−ＦＥＴ用のＡｌのプレドーピング、又はＮ／Ｆ埋め込みチャネルのプロセスを組み合わせて、このデータは、単一相Ｎｉ２Ｓｉゲートを使用した低Ｖｔ ＦＵＳＩ／ＳｉＯＮ ＣＭＯＳを実現することが実行可能であることを示している。
【００７６】
高ｋキャップ層の選択的なウェットエッチング
この実施形態では、ＨｆＯ、ＨｆＳｉＯＮｘ、ＨｆＤｙＯｘ、ＨｆＳｃＯｘのような下にあるホスト誘電体の方へＤｙＯ又はＤｙＳｃＯ系のキャップ層を選択的に除去することができるウェットエッチング溶液が提案されている。ランタニド元素（ＬａＯを含む）からの同様の酸化物は、提案された溶液で同様に選択的に除去可能であろう。
【００７７】
選択的な除去プロセス用の保護マスクとして、異なる材料が選択可能であろう。この特定の実施形態では、フォトレジストは、残っているキャップ層（１５）及び露出したホスト誘電体（１１、１４）の両方へ良好な選択性で除去されることから、フォトレジストが保護マスクとして用いられる。
【００７８】
高ｋキャップ層（１５）は、ホスト誘電体（１１）の上部に堆積される。このように、基板（１０）の全体は、高ｋキャップ層で覆われる。フォトレジスト（１６）は、標準の方法でコートされる。その後、レジスト（１６）は、高ｋキャップ層（１５）上で、例えばＤｙＯが後に除去されるべきウエハの領域から取り除かれる。残っているレジストは、ＤｙＯキャップ層（１５）エッチング／除去用の保護マスクとして用いられる。ＤｙＯ除去の化学的作用は、非常に小さな厚さの変化がｋ値における大きな変化をもたらす場合があるので、キャップ層（１５）へのレジストパターンの良好な形成／移動が保証されかつ下にあるホスト誘電体層（１１）の方へ選択的になされるように、フォトレジスト（１６）保護マスクをそのままにするように選択される。ＤｙＯの除去後、パターン化されたレジスト保護層（１６）は、除去されるべきである。このレジスト除去のプロセスは、ホスト誘電材料（１１）及び高ｋキャップ層（１５）に選択的になるように選択される。
【００７９】
高ｋキャップ層（ＤｙＯ）除去
特定の実施形態では、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、又は同様の高ｋ層からＤｙＯ系のキャップ層（１５）（図２１を参照）を選択的に取り除くために、低ｐＨ溶液が使用される。図１７は、酸性化された溶液において、ＤｙＯ、ＤｙＳｃＯ及びＬａＯのエッチング速度を示す。
【００８０】
希釈されたＨＣｌ溶液のような酸は、評価された。しかしながら、ここに記載された実施形態は、ＨＣｌ系の溶液の使用に制限されない。ＨＮＯ３、Ｈ３ＰＯ４、Ｈ２ＳＯ４、ＨＢｒ、酢酸、ギ酸、プロピオン酸のような他の希釈された酸を用いることができる。
【００８１】
概念を実証するために用いられるＨＣｌ稀釈の例としては、水９にＨＣｌ１の割合である。これは、約３．６ ｗ／ｗ％、つまり約１．２Ｍ（ｍｏｌ／ｌ）の濃度、又は約０のｐＨを意味する。より広い濃度範囲が有益であり、ｐＨ範囲は、ｐＨ０〜ｐＨ５であり、より好ましくはｐＨ０〜ｐＨ４である。実験では、温度は２５℃であったが、他の温度もまた使用可能である。低い温度は、反応速度を減少させる可能性があり、一方、高い温度は、高ｋキャップ層の除去を加速する。
【００８２】
ＤｙＯ除去の実験は、ビーカー、及び市販の単一のウエハー・スプレー・ツール中で行われた。しかしながら、その方法は、これらのツール・タイプ又はカテゴリーに制限されるものではなく、バッチ・スプレー・プロセッサー、又は再循環槽もまた使用可能であろう。
【００８３】
希釈されたＨＦは、ＤｙＯ（もし他の酸と組み合わせが必要ならば）を除去するために使用可能であるが、これは、レジスト ハードマスクのパターンの完全な損失を引き起こす可能性があり、Ｈｆ系の高ｋ材が使用されたならば、下にあるホスト誘電体を攻撃することから、本発明の実施形態による完成アプローチの中で用いることはできない。ＨＣｌ及びＨＦ／ＨＣｌ（０．０３Ｍ／１．２Ｍ）の溶液は、ＤＵＶレジストとのそれらの互換性に関する単一のウエハー・ツール上でチェックされる。図２２は、ＨＣｌ及びＨＦ／ＨＣｌ化学的作用でのＤＵＶ（遠紫外線）レジストの互換性を示す。図１８（ａ）は、非処理のレジスト特性、つまりリソグラフィーパターニング後で、ウェットエッチング腐食液にさらす前のＳＥＭの断面を示し、図１８（ｂ）は、ＨＦ／ＨＣｌ処理されたレジスト特性を示し、図１８（ｃ）は、ＨＣｌ処理されたレジスト特性を示す。ＨＦ／ＨＣｌプロセスの後、レジストパターンの損失が観察されることは明らかである。ＳＥＭの平面で、検査も行なわれており、同じ結果であった。これは、エッチング混合物としてのＨＦの制限された使用を示している。
【００８４】
図２３は、ＤｙＯ除去のエッチング速度を要約している。エッチング速度実験は、２５℃の温度で、ＨＣｌ（３．６ｗ／ｗ％）で、単一のウエハースピンプロセッサー・ツールで行なわれた。方法の順番は、希釈されたＨＣｌ（ｄＨＣｌ）への露出、水でのすすぎ、回転乾燥だった。観察されるように、ＤｙＯ層は、ｄＨＣｌ内で容易に除去される。エッチング速度は、比較的高い。また、図１７に示されるデータから認識可能なように、より薄められたＨＣｌは、より信頼でき、より製造可能な値へエッチング速度を減少させるであろう。
【００８５】
ＤｙＯを除去するために用いられる溶液は、ホスト誘電体層を実質的にそのままにしておくべきである。異なるホスト誘電体層（ＨｆＯ２、ＨｆＳｉＯＮ、ＳｉＯＮ）は、２５℃の温度で、希釈されたＨＣｌ（３．６ｗ／ｗ％）溶液にさらされた。その結果は、図２４に要約されている。テストされたホスト誘電体層は、本質的にふれられず、その結果、表１に要約されるように優れた選択性となる。
【００８６】
表１： ３．７ｗ−％のＨＣｌ溶液及びフォトレジスト ハードマスクを用いて異なるホスト誘電体への高ｋキャップ層除去の選択性。
【００８７】
【表１】
【００８８】
図３６は、選択的なＤｙＯキャップ除去後にｎＦＥＴｓを、基準ウエハ（つまりいずれの選択的なウェットエッチングプロセス無しに新たなＨｆＳｉＯＮ又は新たなＤｙＯ／ＨｆＳｉＯＮを備えたｎＦＥＴｓ）と比較することにより、同様のＶｆｂ及びＴｉｎｖ変化を示している。２つのゲート誘電体を有するｎＦＥＴｓに関して、図３７は、ＤｙＯキャップ層により約１８０ｍＶのＶｔ低下を示し、これは、ＣＶデータ（図３６）と一致している。
【００８９】
フォトレジスト除去
非常に低いｐＨを有するので、業界基準のＳＰＭ清浄液は、用いることができない。上述から判るように、これは、このステップで望まないＤｙＯを除去するのに理想的である。
【００９０】
中性又はアルカリ性の水性ストリッパ、又は非水性のストリッピング溶液が好ましくは用いられる。中性又はアルカリ性ｐＨの水性ストリッピング溶液の場合、酸化成分は、フォトレジストを酸化させて、かつそれを可溶性にするのに存在する必要がある。本発明の実施形態では、有機系の溶剤ストリッパの使用を主張する。レジストは、多くの溶剤に溶解可能であり、仮のリストを含むが、１−メトキシ−２−プロパノール、２−ブタノール、アセトニトリル、アセチルアセトン、シクロヘキサノン、ジメチルスルフォキシド（ＤＭＳＯ）、酢酸エチル、メチルイソブチルケトン（ＭＩＢＫ）、Ｎ−エチルピロリドン（ＮＥＰ）、Ｎ−メチルピロリドン（ＮＭＰ）、テトラヒドロフラン（ＴＨＦ）、テトラヒドロフルフリラルコール（ＴＨＦＡ）に限定されるものではない。
【００９１】
そのようなレジストストリッパ調剤は、市販されている（例えばFujifilmからのMicrostrip 2001）。本発明では、例としてこのレジストストリッパ調剤が使用され、ビーカー内で希釈されずに調整され、８０℃に加熱された。高温での他のアプローチが恐らく同様に可能であろう。用いられる順番は、Microstrip 2001へ浸し、１０分の水でのすすぎ、及びMarangoniによる乾燥だった。
【００９２】
ＳＥＭの平面で、レジスト除去速度が検査され、レジストは１分以内で完全に除去されることが観察された。プロセスウインドウを確立するため、ホスト誘電体と高ｋキャップ層のこの化学作用での互換性が検査された。８０℃でのMicrostrip 2001（ビーカー調整）に関する結果は、図２５に示されている。２０分の時間枠では、テストされたいずれの層においても、厚さの低下（損失）はほとんど観察されない。レジスト除去が１分未満にて達成されることから、このことは、ホスト誘電体又は高ｋキャップ層を損傷することなく、レジストの十分な過剰エッチングを可能にする。
【００９３】
レジスト除去は、静的なタンク内で行われるが、再循環槽内でも可能であり、単一ウエハ又はバッチスプレープロセッサで行われる。レジストの洗浄効率を向上させるため、メガソニック放射又は流体ジェットスプレー（例えば、Nano Spray −ナノ組織材料の熱スプレー）によるような物理的な除去力が、レジスト除去プロセスの間、使用可能である。
【００９４】
さらに、有機溶媒によるレジストの除去後、ウエハ表面からレジスト又は溶媒のいずれかから残余の汚れをさらに除去するために、追加の水性系（低又はアルカリｐＨ）の洗浄溶液が使用可能である。そのような水性系の清浄液は、室温又は高い温度でＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏの混合物を含むことができる。これは、静的なタンク内でなすことができるが、再循環槽内でも可能であり、単一ウエハ又はバッチスプレープロセッサで行われる。レジストの洗浄効率を向上させるため、メガソニック放射又は流体ジェットスプレー（例えばNano Spray）によるような物理的な除去力が、このプロセスの間、使用可能である。
【００９５】
上述の説明は、本発明のある実施形態を詳細である。しかしながら、たとえどのように詳しく説明が本文においてなされていても、本発明は、多くの方法で実施されるであろう。ある特徴、又は本発明の態様を説明するときの特別な用語の使用は、その用語が関連する本発明の態様又は特性の特定の特徴を含むことに限定されるように、その用語が再定義されているということを意味するように取られるべきではないことに注意すべきである。
【００９６】
種々の実施形態に適用されるように、上述の詳細な説明が本発明の新規な特徴を示し、記載し、指摘しているが、示されたデバイスやプロセスの形態や詳述における様々な省略、代用及び変更は、本発明の精神から逸脱することなく当業者によってなされるであろうことが理解されるであろう。
【図面の簡単な説明】
【００９７】
【図１】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図２】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図３】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図４】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図５】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図６】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図７】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図８】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図９】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図１０】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図１１】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図１２】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図１３】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図１４】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図１５】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図１６】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図１７】本発明の実施形態に係る、領域ＩＩ（ｐｍｏｓ）上のパターン化されていないゲート電極を介するゲート誘電体埋め込みを示す。
【図１８】本発明の実施形態に係る、領域ＩＩ（ｐｍｏｓ）上のパターン化されていないゲート電極を介するゲート誘電体埋め込みを示す。
【図１９】本発明の実施形態に係る、領域Ｉ（ｎｍｏｓ）上のパターン化されていないゲート電極を介するゲート誘電体埋め込みを示す。
【図２０】本発明の実施形態に係る、領域Ｉ（ｎｍｏｓ）上のパターン化されていないゲート電極を介するゲート誘電体埋め込みを示す。
【図２１】酸性化された溶液で、特に希釈されたＨＣｌにて、ＤｙＯ、ＤｙＳｃＯ及びＬａＯの１０ｎｍ厚の層のエッチング速度をそれぞれ示す。
【図２２】ＨＣＬ及びＨＦ／ＨＣｌ化学でのＤＵＶレジストの互換性を示す。図では、図１８において（a）は未処理のサンプルを示し、（ｂ）はＨＦ／ＨＣｌで処理されたサンプルを示し、（ｃ）はＨＣｌで処理されたサンプルを示す。
【図２３】ＳＷスプレーツールにおける２５°Ｃの温度でｄＨＣｌ（３．６ ｗ／ｗ％）でのＤｙを含む酸化物の除去を示す。
【図２４】ＳＷスプレーツールにおける２５°Ｃの温度でｄＨＣｌ（３．６ ｗ／ｗ％）との高ｋ層の互換性を示す。
【図２５】ビーカー・セット・アップにおける８０°Ｃでマイクロストリップ２００１と高ｋ層及び高ｋキャップ層の互換性を示す。
【図２６】本発明の実施形態に従い、ＤｙＯで覆ったＨｆＳｉＯＮ上のＮｉ ＦＵＳＩ電極の仕事関数ＷＦ（Ｖｆｂ）をプロットしている。
【図２７】本発明の実施形態に従い、ＮｉＳｉ ＦＵＳＩ／ＤｙＯ／ＨｆＳｉＯＮゲートスタックのＸＴＥＭを示す。
【図２８】ＤｙＯ層キャップ層の有、無でのＨｆＳｉＯＮ上のＦＵＳＩデバイスの高周波キャパシタンス電圧（ＨＦＣＶ）測定の結果を示す。
【図２９】短いチャネルデバイス（Ｌｇ＝１００ｎｍ）のためのＤｙＯキャップ層の有無でのＨｆＳｉＯＮ ｎ−ＦＥＴのＩｄ−Ｖｇ曲線をプロットしている。
【図３０】ＨｆＳｉＯＮ又はＤｙＯ／ＨｆＳｉＯＮ誘電体を備えたｎ−ＦＥＴに関するチャネル長（Ｌｇ）の関数としてのスレショルド電圧（Ｖｔ、sat）をプロットしている。
【図３１】ＨｆＳｉＯＮ又はＤｙＯ／ＨｆＳｉＯＮ誘電体を備えたｎＦＥＴに関するチャネル長（Ｌｇ）対ゲートリーク（ＪＧ）をプロットしている。
【図３２】ソース／ドレイン活性化の後、ＮｉＳｉ／ＤｙＯ（０．５ｎｍ）／ＳｉＯＮ（２ｎｍ）ゲートのＸＴＥＭを示す。
【図３３】ＤｙＯキャップ層の有無でのｎＦＥＴｓ ＮｉＳｉ／ＳｉＯＮのＨＦＣＶ測定の結果を示す。
【図３４】ＳｉＯＮ又はＤｙＯ／ＳｉＯＮの誘電体を備えたｎＦＥＴに関するチャネル長（Ｌｇ）対ゲートリーク（ＪＧ）をプロットしている。
【図３５】ＳｉＯＮ又はＤｙ／ＳｉＯＮの誘電体を備えたｎＦＥＴに関するスレショルド電圧（Ｖｔ，ｓａｔ）対チャネル長（Ｌｇ）をプロットしている。
【図３６】基準ウエハと、選択的なＤｙＯキャップ層除去後の同じウエハとに関するＣ−Ｖ曲線間の比較をプロットしている。
【図３７】ゲート電流（Ｉｇ）対２つのゲート誘電体（同じウエハー上の）を有するＭＩＰＳ ｎＦＥＴＳのゲート電圧（Ｖｇ）をプロットしている。
【技術分野】
【０００１】
本発明は、２つの仕事関数を備えたＣＭＯＳデバイスを製造する方法に関する。
【背景技術】
【０００２】
ＣＭＯＳデバイスを作製ため、Ｎ−ＭＯＳ及びＰ−ＭＯＳ型トランジスタゲートのそれぞれに２つの明確に異なる仕事関数（ＷＦ）が必要である。このゲート仕事関数は、ゲート電極用に使用される材料により主に決定されるので、２つの仕事関数の要求は、通常、所定のゲート誘電体用の２つの異なる材料、とりわけ２つの異なる金属の使用を意味する。そのような２つの金属へのアプローチの処理フロー又は統合は、非常に扱いにくく、多くの処理工程を含んでいる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明に関し、２つの仕事関数を備えたＣＭＯＳデバイスの形成方法を開示し、該方法は、処理工程数を低減した単純化された処理フローを提供する。Ｐ−ＭＯＳ及びＮ−ＭＯＳトランジスタの両方について、ゲート電極に同じ材料を使用し、それぞれのトランジスタ・ゲートの仕事関数を調節することを提案する。これは、（１）ゲート誘電体の埋め込み、又は（２）ゲート電極とホスト・ゲート誘電性材料との間に誘電性キャッピング層の挿入、及び/又は（３）完全にシリサイドされた（ＦＵＳＩ）ゲート形成の前にホスト・ゲート電極の埋め込みによりなされる。本発明の実施形態は、特にＦＵＳＩゲートを有するデバイスに適用可能である。
【課題を解決するための手段】
【０００４】
第一の態様では、本発明は、２つの仕事関数半導体デバイスを製造する方法を提供する。この方法は、基板の第１領域上のデバイス、及び第２領域上のデバイスを提供することを備える。本発明の実施形態によれば、このことは、
−基板の第１及び第２の領域上に誘電性層を設けること、ここで、第１領域上の誘電性層は第２領域上の誘電性層に完全に堆積され、それゆえ同じ特性、例えば同じ材質、同じ厚さ等を有する、及び
−第１及び第２の両領域の誘電性層上にゲート電極を設けること、ここで、第１領域上のゲート電極は第２領域上のゲート電極に完全に堆積され、それ故、同じ特性、例えば同じ材質、同じ厚さ等を有する、
によってなされる。
【０００５】
本発明の第一の態様の実施形態に係る方法は、さらに、
誘電性層とゲート電極との間の第１領域上にキャッピング層を設けることにより第１領域上のデバイスの仕事関数を変化させること、及び
誘電性層と電極との間の界面でスピーシーズを含むことにより第２領域上のデバイスの仕事関数を変更すること、
を備える。
【０００６】
本発明の実施形態の利点は、ゲート材料の選択的な除去が必要でないということである。普通の導電性、例えば金属又はＦＵＳＩのゲート電極は、ｎｍｏｓ及びｐｍｏｓデバイスの両方に使用可能である。このことは、二重相のＦＵＳＩ ＣＭＯＳスキーム、例えばｎｍｏｓ用のＮｉＳｉ、ｐｍｏｓ用Ｎｉリッチ、が使用されるとき、従来の方法に比較して、Ｎ＋/Ｐ＋境界での電位問題を低減又はさらに削除する。後者の場合、ＮｉＳｉ（ｎｍｏｓ）とＮｉリッチ（ｐｍｏｓ）とのゲート電極間の界面の長さは、高密度アプリケーションに対する関心事でありえる。ｎｍｏｓ及びｐｍｏｓ両方の普通の（つまり同じ相）ＦＵＳＩ電極の場合、本発明の実施形態のように、この問題／関心事は解決される。更に、ｎｍｏｓ及びｐｍｏｓ両方のＮｉリッチＦＵＳＩの使用は、ＦＵＳＩ ＣＭＯＳ統合プロセス用のより高いプロセスウインドウに導き、従ってより有利な生産能力を有する。
【０００７】
本発明の実施形態に従い、仕事関数は、ゲート誘電体を適合させることにより変更される。これは、以下により詳しく説明するように、酸化膜換算膜厚（ＥＯＴ）を低く維持しながら、好ましくはできるだけ低くしながら、キャッピング及び埋め込みによりなすことができる。このＥＯＴ要求は、何も堆積又は埋め込みができないことを意味する。
【０００８】
本発明の実施形態では、第１領域上のデバイスはＮ−ＭＯＳデバイスである。本発明の実施形態では、第２領域上のデバイスはＰ−ＭＯＳデバイスである。本発明の実施形態では、誘電性層と電極との間の界面でスピーシーズを含むことは、誘電性層の上にゲート電極を設ける前に実行可能である。他の実施形態では、誘電性層と電極との間の界面でスピーシーズを含むことは、電極形成後に行なわれることがある。
【０００９】
本発明の実施形態に係る方法は、更に、誘電性層とゲート電極との間の第２領域上にキャッピング層を設けることを含むことができる。この方法は、埋め込みの間、二重のキャッピングが保護のために設けられる。
【００１０】
本発明の実施形態に係る方法は、更に、デバイスの処理の間、ゲート耐圧を保護するためのキャッピング層を設けることを含むことができる。
【００１１】
本発明の実施形態に係る方法では、誘電性層と電極との間の界面にスピーシーズを含むことは、イオン注入によりスピーシーズを導入することを備えることができる。導入されたスピーシーズは、仕事関数調整要素である。イオン注入でスピーシーズを導入することは、誘電性層の特定位置にレジスト層を設けること、及びそのレジスト層によってカバーされない領域へのイオン注入を実行することを含む。
【００１２】
本発明の実施形態に係る方法は、半導体デバイスの仕事関数をさらに調整するため、プレ及び/又はポストキャッピング層堆積窒化条件を調整することを備えることができる。
【００１３】
本発明の実施形態に係る方法では、キャッピングは、ＤｙＯによって実行可能である。そのようなＤｙＯキャッピング層は、選択的なウェットエッチングによって除去可能である。この選択的なウェットエッチングは、低ｐＨのＨＣｌ系溶液によって実行可能である。上記選択的なウェットエッチング溶液のｐＨ値は、５未満が可能であり、より好ましくは２と４の間である。
【００１４】
本発明の実施形態に係る方法では、ゲート電極は、ＦＵＳＩ電極であってもよい。
【００１５】
第２態様において、本発明の実施形態は、ＤｙＯ層を除去する方法を提供し、その方法は、選択的なウェットエッチングを行なうことを含む。その選択的なウェットエッチングは、ＨＣｌ系溶液によって実行可能である。有利なことは、そのようなＨＣｌ系溶液は、ＤｙＯ層、その中でもＨｆＳｉＯＮ又はＳｉＯＮ層の方に選択的にエッチングすることを可能にすることである。
【００１６】
第３態様では、本発明は、第１のタイプの半導体デバイス及び第２タイプの半導体デバイスを備えた、２仕事関数半導体デバイスを提供する。各半導体デバイスは、
−基板上のゲート誘電体、及び
−ゲート誘電体上のゲート電極、を備え、
ここで、第１タイプの半導体デバイスのゲート電極は、第２タイプの半導体デバイスのゲート電極と一体的に堆積され、したがって、同じ特性、例えば同じ材料、同じ厚さなど、を有し、また、第１タイプの半導体デバイスのゲート誘電体は、同じ基材で作製されるが誘電性層と電極との間の界面で異なるスピーシーズを含んでいる第２タイプの半導体デバイスのゲート誘電体と異なる。
【発明を実施するための最良の形態】
【００１７】
本発明は、特別な実施形態に関して、図面を参照して記載される。しかしながら、本発明は、それに限定されず、特許請求の範囲によってのみ限定される。記載された図面は、単に模式的なものであり、限定するものではない。図面では、構成要素のうちのいくつかのサイズは、図示のために拡大され、実際の寸法にて描かれないことがある。寸法及び相対的な寸法は、本発明の実施への実際の縮小とは対応していない。
【００１８】
さらに、明細書及び特許請求の範囲において、第１、第２、第３のような用語は、類似の構成要素間での区別のために使用され、ランキングや他の方法において、順番を一時的に、空間的に記述するのに必ずしも必要ではない。そのように使用された用語は、適切な状況の下で交換可能であり、また、ここに記載された本発明の実施形態は、ここに記載された又は図示された以外の他の順序において操作可能であるということが理解されねばならない。
【００１９】
さらに、明細書及び特許請求の範囲において、上部、底部、上方、下方、及びそれに類似する用語は、描写的な目的のために使用され、相対的な位置を記述するために必ずしも必要ではない。そのように使用された用語は、適切な状況の下で交換可能であり、また、ここに記載された本発明の実施形態は、ここに記載された又は図示された以外の他の配向において操作可能であるということが理解されねばならない。
【００２０】
特許請求の範囲にて使用される「備える」の用語は、それ以後に列挙された手段に限定されるように解釈されるべきでないということに注意すべきである。即ち、それは、他の要素又はステップを排除するものではない。それは、記載された特徴、整数、ステップ、又は構成部分の存在を言及されるように明示するように解釈されるべきであり、一つ若しくは複数の他の特徴、整数、ステップ、又は構成部分、あるいはそれらのグループの存在又は追加を排除するものではない。したがって、「手段Ａ及びＢを備えるデバイス」の表現の範囲は、構成部分Ａ及びＢからだけ成るデバイスに限定されるべきではない。本発明に関して、デバイスに関連する構成部分のみがＡ及びＢであるということを意味する。
【００２１】
同様に、また特許請求の範囲にて使用される「連結された」の用語は、接続だけに関するものに制限されると解釈されるべきではない。用語「連結された」及び「接続された」は、それらの派生語と共に用いられることがある。これらの用語が互いに同意語として意図されないことが理解されるべきである。したがって、表現「デバイスＢに連結されたデバイスＡ」の範囲は、デバイスＡの出力がデバイスＢの入力に直接に接続されるデバイス又はシステムに限定されるべきでない。それは、他のデバイス又は手段を含む経路であることができるＡの出力とＢの入力との間の経路が存在することを意味する。「連結された」は、２つ以上の要素が直接に物理的又は電気的に接触することを意味することができ、あるいは、２つ以上の要素が互いに直接に接触するのではなく、さらに互いに協働し相互作用することを意味することができる。
【００２２】
本明細書を通して記載した「１つの実施形態」又は「実施形態」は、実施形態に関連して記載された特別な特性、構造、特徴が本発明の少なくとも一つの実施形態に含まれることを意味する。したがって、この明細書の全体にわたり様々な箇所に記載の「１つの実施形態において」又は「実施形態において」の表現は、必ずしも同じ実施形態を参照していないが、同じ実施形態を参照していてもよい。更に、特別な特性、構造、特徴は、この開示から当業者に明らかなように一つ以上の実施形態において、いずれかの適切な方法で組み合わせられることができる。
【００２３】
同様に、本発明の典型的な実施形態の記述では、発明の種々の特徴は、開示を合理化し、一以上の種々の創造性のある態様の理解を援助する目的のため、一つの実施形態、図、又は記述において、時々、グループ化されることを認識すべきである。しかしながら、開示の方法は、クレームされた発明が各請求項で明らかに詳述されるよりも多くの特徴を必要とする意図を反映すると解釈されるべきではない。むしろ、以下の請求項が反映するように、創造性のある態様は、一つの先に示された実施形態のすべての特徴よりも少ないところにある。したがって、詳細な説明に従う請求項は、それにより、本発明の別個の実施形態としてそれ自身で主張する各請求項と共に、この詳細な説明に明らかに組み入れられる。
【００２４】
更に、ここに記載された幾つかの実施形態は、他の実施形態に含まれた他の特徴ではない幾つかの特徴を含んでおり、異なる実施形態の特徴の組み合わせは、本発明の範囲内であり、かつ技術の当業者によって理解されるように、異なる実施形態を形成することを意味する。例えば、以下の請求項において、クレームされたいずれの実施形態も、いずれの組み合わせの中でも用いることができる。
【００２５】
更に、幾つかの実施形態は、方法、又はコンピュータシステムのプロセッサ又は機能を実行する他の手段によって実行可能な方法の要素の組み合わせとして、ここに記載される。したがって、そのような方法又は方法の要素を実行するための必要な指示を備えたプロセッサは、上記方法又は方法の要素を実行するための手段を形成する。更に、装置の実施形態における、ここに記載された要素は、本発明を実行する目的の要素により実行された機能を実行するための手段の一例である。
【００２６】
ここに提供される記述では、多数の特定の細部が述べられている。しかしながら、本発明の実施形態は、それらの特定の細部なしで実行可能であることが理解されよう。他の例では、公知の方法、構造、及び技術は、この記述の理解を不明瞭にしないために詳細には示されていない。
【００２７】
本発明は、本発明のいくつかの実施形態の詳細な説明によって記載される。本発明の他の実施形態は、本発明の真の思想又は技術的な教えから逸脱せずに当業者の知識により形成可能であることは明らかである。ここで、本発明は、添付の特許請求の範囲の用語によってのみ限定される。
【００２８】
本発明の実施形態では、用語「基板」は、使用可能な、あるいはデバイス、回路又はエピタキシャル層が形成される、いずれの基礎をなす一つ若しくは複数の材料を含むことができる。他の実施形態では、この「基板」は、例えば不純物添加シリコン、ガリウムヒ素（ＧａＡｓ）、ガリウムヒ素リン（ＧａＡｓＰ）、インジウムリン（ＩｎＰ）、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）基板のような、半導体基板を含むことができる。上記「基板」は、例えば半導体基板部分に加えて、ＳｉＯ２又はＳｉ３Ｎ４層のような絶縁層を含むことができる。したがって、基板の用語は、また、シリコン・オン・ガラス、シリコン・オン・サファイア基板を含んでいる。用語「基板」は、対象の層又は部分の下にある層用の要素を一般的に定義するために使用される。また、「基板」は、層、例えばガラスや金属層が形成される他のいかなるベース材であってもよい。
【００２９】
基板、例えば、半導体基板（１０）は、２つの異なった領域（Ｎ−ＭＯＳ領域Ｉ、及びＰ−ＭＯＳ領域ＩＩ）を備え、露出した表面を有する。半導体基板（１０）の露出表面は、少なくとも２つの異なった半導体材料の領域を備え、その領域（ＩとＩＩ）は互いに分離されている。それらの領域（ＩとＩＩ）は、能動的な領域として一般的に知られ、一方、それらの間の分離部は、表面絶縁（ＬＯＣＯＳ）又は浅溝型素子分離（ＳＴＩ）として典型的に知られている。ｐ型の能動的な領域として典型的に知られている１つのタイプの領域（Ｉ）では、Ｎ−ＭＯＳ型トランジスタが形成され、一方、ｎ−タイプの能動的な領域として典型的に知られている別のタイプの領域（ＩＩ）では、Ｐ−ＭＯＳ型トランジスタが形成されることになる。基板の露出表面上には、図１及び図９に示されるように、ホスト・ゲート誘電体（１１）が堆積される。ホスト・ゲート誘電体（１１）は、例えばＳｉＯ２、ＳｉＯＮ；ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ；ＺｒＯ２、ＺｒＳｉＯ、ＺｒＳｉＯＮ；両層（ＨｆＯ２／ＳｉＯ２のような）、又はＨｆＺｒＯ、ＨｆＺｒＳｉＯ、ＨｆＬａＯ、ＨｆＬａＳｉＯのような３成分の誘電体が可能である。
【００３０】
１つのタイプの基板領域は、任意に、図２及び図１０に示されるようなフォトレジスト（１２）で覆われていることがある。典型的な実施形態では、領域（Ｉ）は、図１〜図８により示された実施形態において感光層（１２）で覆われ、一方、別の領域タイプ（ＩＩ）は、露出したままである。しかしながら、ゲート誘電体の選択に依存して、及び、例えばゲート誘電体や、ゲート誘電体とゲート電極との間の中間層又は両方の組み合わせにおけるイオン注入である、トランジスタ・ゲートの仕事関数を調節する方法の選択に依存して、別のタイプの領域（ＩＩ）をカバーすることを選択したり、及び図９〜図１６に図示される実施形態で示されるように露出した１つの領域（Ｉ）を有することを選択したりすることができる。
【００３１】
次に、露出した領域（ＩＩ、Ｉ）のホスト・ゲート誘電体は、図３及び図１１に示されるように、選択された埋め込みスピーシーズ（１３）が埋め込まれる。優先的に、ＮＭＯＳ用のイオン注入スピーシーズは、ランタノイド元素（Ｙｂ、Ｌａ、Ｄｙ、Ｅｒ、Ｇｄ、Ｓｃなど）、又はＰ、Ａｓ、Ｓｂや、（Ｙｂ＋Ｐ）のようなこれらの化合物のようなドーパントの一つを含むことができる。ＰＭＯＳに関し、イオン注入スピーシーズは、Ａｌ、Ｏ、Ｒｕ、Ｐｔ、Ｗ、Ｍｏ、Ｂ、又は（Ａｌ＋Ｂ）のようなその組み合わせを含むことができる。
【００３２】
埋め込み後、他方の領域（Ｉ、ＩＩ）における他方の誘電性層と比べて変更された電気的特性（１４）を有する一方の領域（ＩＩ、Ｉ）における誘電性層を残して、図４及び図１２に示すように、レジスト（１２）が除去される。
【００３３】
次に、図５及び図１３に示すように、高ｋのキャップ層（１５）が両方のタイプの領域（Ｉ、ＩＩ）、つまりホスト誘電性層（１１）及び変更されたホスト誘電性層（１４）の両方の上に任意に堆積可能である。高ｋのキャップ層は、誘電率がＳｉＯ２の誘電率よりも高い、つまり４を超える層である。そして高ｋのキャップ層（１５）は、例えば図６及び図１４に示されるようなパターン化されたフォトレジスト・マスク（１６）、並びに、図７及び図１５に示されるような選択的なウェットエッチング工程を用いることによって、変更されたホスト誘電性層で覆われた領域（ＩＩ、Ｉ）から選択的に取り除かれる。
【００３４】
図８及び図１６は、フォトレジスト（１６）の除去後の、最終のゲート誘電性スタックを示す。高ｋのキャップ層（１５）の選択的ウェットエッチング及びフォトレジスト（１６）除去の両方は、ゲート誘電体を完全に保全するようなゲート誘電体処理に対する強い要求に合うように選択され、それによってその誘電性特性は実質的に保持される。これらの処理工程は、別の実施形態でより詳しく説明する。
【００３５】
最終ゲート誘電体スタックの準備後に、最終ゲート誘電体スタックの上部にゲート電極が設けられる。本発明の実施形態に従い、ゲート電極は、第１及び第２領域における両方のゲートスタック上に一体的にそれぞれ設けられ、それによって、同じ特性、例えば同じ電極材料、同じ電極厚さなど、を有するゲート電極が提供される。
【００３６】
ゲート仕事関数を調整するためのさらなる３つの方法は、Ｎ−ＭＯＳ及びＰ−ＭＯＳ型トランジスタ用の同じゲート電極材料を備えたＣＭＯＳデバイスを形成するときに、本発明の実施形態に従って開示される。これらの方法は、それ自身又は組み合わせて用いることができる。
【００３７】
（１） ホスト・ゲート誘電体へのイオン注入による仕事関数調整
ホスト・ゲート誘電体（１１）への埋め込み（１３）は、図３及び図１１におけるように、ゲート電極、例えば多結晶シリコン又は金属ゲート電極のような半導体ゲート電極を形成する前に実施可能である。
【００３８】
又は、図１７及び図１９に示すように、埋め込み（１３）は、パターン化されていないゲート電極によって行うことができる。このことは、埋め込みは、ゲート電極形成の前又は後に実行可能であることを意味する。後者の場合、ゲート電極（１７）は、単一の電極材料層、例えば半導体材料又は金属から成ることができるか、又は、金属を有するポリシリコンあるいは第２金属を有する第１金属のようなスタック層を備えることができる。後者の場合、ホスト・ゲート誘電体（１１）へゲート電極（１７）を介しての埋め込みは、スタックの第１層がホスト・ゲート誘電体上に堆積された後、又は複数の層、つまり全ゲート電極スタックが堆積された後、処理可能である。
【００３９】
ゲート電極は、ポリシリコン・ゲートのような半導体ゲート、低い埋め込みエネルギーが使用されたときでも埋め込まれたスピーシーズ（１３）がホスト・ゲート誘電体（１１）に到達可能であるような低い埋め込み阻止能を有する金属ゲート、ＭＩＰＳ（ポリシリコン＋金属ゲートスタック）、完全にシリサイドされた（ＦＵＳＩ）ゲート、又はＮ−ＭＯＳ及びＰ−ＭＯＳ上のこれらの異なったゲート電極の組み合わせであってもよい。
【００４０】
ホスト・ゲート誘電体（１１）のイオン注入による仕事関数の調整方法は、また、例えば、高品質ホスト・ゲート誘電体（１１）の誘電特性が後で修正されながら、厚いホスト・ゲート誘電体（１１）が良好な電気的特性を有して形成可能であるように酸化膜換算膜厚（ＥＯＴ）を調整することに関して良好な方法を提供する。
【００４１】
フォトレジストがイオン注入プロセス（１３）の間、保護マスクとして用いられる。フォトレジストを除去した後、ポスト・イオン注入アニールが好ましくは必要である。このアニール・ステップは、複数の目的を有している。即ち、１）Ｖｔ調整のためのターゲットとされた場所へ埋め込むスピーシーズを飛ばすこと。この場所は、ホスト・ゲート誘電体（１１）、又はゲート電極とホスト誘電体（１１）との界面のどちらかであり得る。２）新しいゲート誘電体（１４）（図４、図１２、図１８及び図２０におけるように）の形成を容易にすること。３）イオン注入後にゲート誘電体（１４）中の可能な破損を修理すること。
【００４２】
（２） ホスト・ゲート誘電体とゲート電極との間の高ｋの誘電性キャップ層を用いることによる仕事関数調整
キャップ層（１５）は、選択的に堆積するか、又はＮＭＯＳ（Ｉ）又はＰＭＯＳ（ＩＩ）領域からそれぞれ選択的に取り除くことができる。適切な熱の蓄え（例えば結合スパイク又はレーザー・アニールによって供給された）の下では、キャップ層は、混合誘電体を形成するためにホスト誘電体と相互に作用することができるか、又はホスト誘電体と混ざらないことを示すことができる。キャップ層は、また、電極材料と反応することがある。
【００４３】
キャップ層は、ＮＭＯＳ用の、Ｌａ系酸化物（ＹｂＯ、ＤｙＯ、ＬａＯ、ＥｒＯ、ＧｄＯ）又はＳｃＯ、及びＰＭＯＳ用のＡｌＯからの酸化物であることができる。ＤｙＳｃＯのような３元素、又はＳｉあるいはＮ混合物（ＤｙＳｃＯＮ）との化合物のような４元素の酸化物もまた考えられる。
【００４４】
電極は、ポリシリコンゲート、金属ゲート、ＭＩＰＳ（ポリシリコン＋金属ゲートスタック）、十分にシリサイド化された（ＦＵＳＩ）ゲート、又は、Ｎ−及びＰ−ＭＯＳ上の異なるゲート電極の化合物のいずれか一方であることができる。又、方法は、ＥＯＴスケーリング用の良好な方法も提供する。
【００４５】
ホスト・ゲート誘電体は、ＳｉＯ２、ＳｉＯＮ；ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ；ＺｒＯ２、ＺｒＳｉＯ、ＺｒＳｉＯＮ；二重層（ＨｆＯ２／ＳｉＯ２のような）、又は、ＨｆＺｒＯ ＨｆＺｒＳｉＯのような三元素誘電体であることができる。
【００４６】
（３） ＦＵＳＩ形成前のゲート電極におけるイオン注入による仕事関数調整
半導体ゲート電極へのイオン注入を用いることにより、またＦＵＳＩプロセス間の熱サイクル及びスノープロー効果の両方と結合されることにより、埋め込まれたスピーシーズは、これらのスピーシーズがホスト・ゲート誘電体（１１）と反応するか、又はゲート電極とホスト・ゲート誘電体との間の界面を修正する部分である、ゲート電極とホスト・ゲート誘電体（１１）との間の界面の方へ押される。半導体材料とシリサイド形成金属間の反応により金属合金を形成することにより完全にシリサイド化されたゲート電極を形成するとき、半導体ゲートに埋め込まれたスピーシーズは、反応しない半導体材料と比較して、形成された金属合金において低い可溶性を呈する。したがって、埋め込まれたスピーシーズは、形成された金属合金の前に移動される。この現象は、スノープロー効果として知られている。
【００４７】
ＦＵＳＩゲート形成は、Ｎｉ、Ｃｏ、Ｐｔ、ＮｉＰｔ、ＮｉＹｂの金属のうちの１つとポリＳｉ（ａ−Ｓｉ、Ｓｉ、ＳｉＧｅ、Ｇｅ）、又はドープしたポリＳｉ（ａ−Ｓｉ、Ｓｉ、ＳｉＧｅ、Ｇｅ）の反応を通じて起こる。
【００４８】
優先的に、ＮＭＯＳ用のイオン注入スピーシーズは、ランタニド元素（Ｙｂ、ｌａ、Ｄｙ、Ｅｒ、Ｇｄ、Ｓｃなど）、又はＰ、Ａｓ，Ｓｂのようなドーパントの一つや、（Ｙｂ＋Ｐ）のようなそれらの組み合わせを含むことができる。ＰＭＯＳに関し、イオン注入スピーシーズは、Ａｌ、Ｏ、Ｒｕ、Ｐｔ、Ｗ、Ｍｏ、Ｂ、又は（Ａｌ＋Ｂ）のようなそれらの組み合わせを含むことができる。
【００４９】
ホスト・ゲート誘電体は、ＳｉＯ２、ＳｉＯＮ；ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ；ＺｒＯ２、ＺｒＳｉＯ、ＺｒＳｉＯＮ；二重層（ＨｆＯ２／ＳｉＯ２のような）又はＨｆＺｒＯ、ＨｆＺｒＳｉＯ、ＨｆＬａＯ、ＨｆＬａＳｉＯのような三元素誘電体であることができる。
【００５０】
例
さらに、２つの誘電体層を用いて、つまりＮ−ＭＯＳ及びＰ−ＭＯＳ型トランジスタ用の異なるゲート誘電性層をそれぞれ形成することによりＣＭＯＳ ＦＥＴを作製するため、上述の仕事関数調整方法を用いることによるいくつかの特定の完成方法を開示する。
【００５１】
方法１：ＮＭＯＳ上のキャップ層（１５）及びＰＭＯＳ上のイオン注入（１３）
方法１は、図１〜８に示されている。図１では、ホスト誘電体（１１）層は、２つの異なる領域、つまり（Ｉ）ＮＭＯＳ及び（ＩＩ）ＰＭＯＳを備える半導体基板（１０）上に堆積される。半導体基板は、例えばＳｉ、ＳｉＧｅ、ＳＯＩ、Ｇｅ、及びＩＩＩ−Ｖ材料のいずれかであることができる。方法は、プレーナ型又はＦｉｎＦＥＴの構造のいずれかを有するトランジスタの生産に適用することができる。
【００５２】
ホスト誘電体（１１）は、例えばＳｉＯＮ、ＨｆＳｉＯＮ、ＨｆＯ２、ＨｆＳｉＯ、ＺｒＯ２、ＨｆＺｒＯ、ＨｆＬａＯ、ＨｆＬａＳｉＯのうちの一つであることができる。特別の実施形態では、ホスト誘電体（１１）は、１〜２０Å間の厚さを有する、薄いＳｉＯＮ層である。
【００５３】
ＰＭＯＳ領域用のイオン注入スピーシーズ（１３）は、Ａｌ又はＯであることができる。後の処理において、高ｋのキャップ層（１５）がＮＭＯＳ領域（Ｉ）上に形成されるならば、ゲート電極の選択に依存して、イオン注入は、選択されなくてもよい。
【００５４】
高ｋのキャップ層（１５）は、ホスト誘電体（１１）の上部に堆積され、その後、ＰＭＯＳ領域（ＩＩ）から選択的に除去される。高ｋのキャップ層（１５）は、次の酸化物ＤｙＯ、ＳｃＯ、ＬａＯ、ＹｂＯ、ＤｙＳｃＯ、ＤｙＹｂＯ、ＤｙＬａＯのうちの一つであることができる。
【００５５】
シングル・ゲート電極アプローチでは、Ｎ−ＭＯＳ及びＰ−ＭＯＳ型トランジスタの両者のゲート電極は、一体的に作製され、よって、同じ特性を有する。即ち、上記ゲート電極は、例えば、とりわけ、ポリシリコン、アモルファス・シリコン、ＳｉＧｅ、ＮｉリッチなＦＵＳＩ、次の金属窒化物（ＴｉＮ、ＴａＮ）、金属炭化物／炭素窒化物（ＴａＣ、ＴａＣＮ）、金属酸化−（炭化）窒化物（ＴａＣＮＯ、ＭｏＯＮ、ＷＯＮ）の一つ、又はＭＩＰＳ（上部にポリシリコン・キャップ層を備えた上記の金属電極のうちの一つ）であり同じ厚さを有するような、同じ材料から作製される。
【００５６】
熱的焼きなましに際して、ＮＭＯＳ領域（Ｉ）上の最終誘電体は、キャップ層（１５）とホスト誘電体（１１）間の混合、又は２つの特殊な層から成るスタックのいずれかであることができる。
【００５７】
方法２：ＰＭＯＳ上のキャップ層（１５）及びＮＭＯＳ上のイオン注入（１３）
方法２は、図９〜図１６に示されている。図９では、ホスト誘電体（１１）層は、２つの異なる領域、つまり（Ｉ）ＮＭＯＳ及び（ＩＩ）ＰＭＯＳを備える半導体基板（１０）上に堆積される。半導体基板は、例えばＳｉ、ＳｉＧｅ、ＳＯＩ、Ｇｅ及びＩＩＩ−Ｖ材料のいずれかであることができる。方法は、プレーナ型又はＦｉｎＦＥＴのいずれかの構造を有するトランジスタの生産に適用することができる。
【００５８】
ホスト誘電体（１１）は、例えばＳｉＯＮ、ＨｆＳｉＯＮ、ＨｆＯ２、ＨｆＳｉＯ、ＺｒＯ２、ＨｆＺｒＯ、ＨｆＬａＯ、ＨｆＬａＳｉＯのうちの一つであることができる。特別な実施形態では、ホスト誘電体（１１）は、１〜２０Å間の厚さを備えた薄いＳｉＯＮ層である。
【００５９】
ＮＭＯＳ領域（Ｉ）用のイオン注入スピーシーズ（１３）は、Ｙｂ、Ｌａ、Ｄｙ、Ｅｒ、Ｇｄ、Ｓｃ、Ｐ、Ａｓ、Ｓｂのうちの一つであることができる。高ｋのキャップ層（１５）が後の処理においてＰＭＯＳ領域（ＩＩ）上に形成されるならば、ゲート電極の選択に依存して、埋め込みをしないことが選択可能である。
【００６０】
ホスト誘電体（１１）の上部に堆積され、ＮＭＯＳ領域（Ｉ）から選択的に除去される高ｋのキャップ層（１５）は、ＡｌＯ若しくはＡｌＮ、又はＡｌＯＮのようなそれらの組み合わせであることができる。前の処理の間に、ＮＭＯＳ領域（ＩＩ）におけるホスト・ゲート誘電体（１１）に埋め込みが行なわれるならば、ゲート電極の選択に依存して、キャップ無しが選択可能である。
【００６１】
シングル・ゲート電極アプローチでは、Ｎ−ＭＯＳ及びＰ−ＭＯＳ型トランジスタの両者のゲート電極は、一体的に作製され、よって、同じ特性を有する。即ち、上記ゲート電極は、例えば、とりわけ、ポリシリコン、アモルファス・シリコン、ＳｉＧｅ、ＮｉリッチなＦＵＳＩ、次の金属窒化物（ＴｉＮ、ＴａＮ）、金属炭化物／炭素窒化物（ＴａＣ、ＴａＣＮ）、金属酸化−（炭化）窒化物（ＴａＣＮＯ、ＭｏＯＮ、ＷＯＮ）の一つ、又はＭＩＰＳ（上部にポリシリコン・キャップ層を備えた上記の金属電極のうちの一つ）であり同じ厚さを有するような、同じ材料から作製される。
【００６２】
熱的焼きなましに際して、ＰＭＯＳ領域（ＩＩ）上の最終誘電体は、キャップ層（１５）とホスト誘電体（１１）間の混合、又は２つの特殊な層から成るスタックのいずれかであることができる。
【００６３】
方法３：ＰＭＯＳ上のキャップ層（１５）及びＮＭＯＳ上のキャップ層（１５’）
方法１及び方法２の組み合わせである第三の方法も提供される。この方法は、方法１でのようなＮＭＯＳ領域（Ｉ）用の第１の高ｋキャップ層を使用し、かつ方法２でのようなＰＭＯＳ領域（ＩＩ）用の第２の、異なった、高ｋキャップ層を用いる。この実施形態では、キャップ層は、ＮＭＯＳ（Ｉ）及びＰＭＯＳ（ＩＩ）領域に選択的にそれぞれ形成される。これは、第２キャップ層を堆積し、他の領域、例えばＰＭＯＳ（ＩＩ）における第１キャップ層からこの第２キャップ層を選択的に除去した後、例えば、第１キャップ層を堆積し、一方の領域、例えばＮＭＯＳ（Ｉ）から選択的にこの第１キャップ層を取り除くことによって行うことができる。この実施形態では、埋め込みは用いられず、対象とされる仕事関数は、ＮＭＯＳ（Ｉ）及びＰＭＯＳ（ＩＩ）領域用の２つの異なるキャップ層を用いることによりそれぞれ得られる。
【００６４】
基板、ホスト誘電体（１１）、キャップ層（１５）及びゲート電極に関する材料選択は、方法１及び方法２によるものである。
【００６５】
単一のＦＵＳＩゲート電極 −２つの誘電体プロセス完成の流れ
特別の実施形態では、ＣＭＯＳ完成用の単純化された方法を記載する。この方法は、高機能な応用例（低Ｖｔ）を含めて、広いＶｔ範囲に適している。この方法は、ＮＭＯＳデバイス上のホスト誘電体層の上部の高ｋキャップ層、及びＮＭＯＳ及びＰＭＯＳデバイスの両方に同時に形成された単相のＮｉリッチのＦＵＳＩ電極を使用する。
【００６６】
該方法は、ホスト・ゲート誘電体上に薄い高ｋキャップ層（例えば、ＤｙＯ、ＳｃＯ、ＬａＯ）の使用により、低Ｖｔのｎ−タイプ電極もＮｉリッチのＦＵＳＩで達成可能であるように仕事関数（ＷＦ）が調整可能であるという利点がある。ホスト・ゲート誘電体は、例えばＳｉＯ２、ＳｉＯＮ、又はＨｆＳｉＯＮのような高ｋ材料のうちの一つであってもよい。高ｋを有する誘電体は、ＳｉＯ２の誘電率、つまり４より高い誘電率を有する誘電体を意味する。そのような高ｋの誘電体の誘電率は、好ましくは１０〜４０の範囲、好ましくは１５〜３０の範囲である。
【００６７】
ＮＭＯＳデバイス上のＤｙＯキャップ層、及び単相のＮｉリッチなＦＵＳＩゲート電極を用いた実施形態の結果が以下に示される。
【００６８】
提案されたＣＭＯＳ完成のフローでは、高ｋのキャップ層１５は、図１〜図８に示すようにＰＭＯＳデバイスから選択的に取り除かれ、ＮｉリッチのＦＵＳＩ相は、後でＮＭＯＳ及びＰＭＯＳのデバイス用に同時に形成される。高ｋキャップ層の選択的な除去、及び後のフォトレジストの除去は、本発明の別個の実施形態の目的をなす。
【００６９】
さらに、ゲート仕事関数調整（ＮｉリッチのＦＵＳＩゲート電極を備えたｐ又はｎ型のデバイスのための）は、例えばＰＭＯＳ用のＡｌ又はＮＭＯＳ用のＰ／Ｙｂのようなキャッピング層によりカバーされていないデバイスの誘電体層への仕事関数調整要素の埋め込みによって達成することができる。プレ又はポストの高ｋキャップ堆積窒化条件調整は、また、仕事関数をさらに調整するために使用可能である。
【００７０】
ＮＭＯＳ及びＰＭＯＳデバイスの両方のための単相のＦＵＳＩ（Ｎｉリッチ）ゲート電極のさらなる利点は、２重相のＦＵＳＩ ＣＭＯＳスキームが用いられるときに、ＮＭＯＳゲート電極とＰＭＯＳゲート電極との間の境界での電位問題を排除することである。シリサイド相で、特別な金属シリサイドの所定のタイプ、即ち、金属リッチな（シリコンがプア）又は金属プアな（シリコンがリッチ）シリサイドが示される。２重相のＦＵＳＩの場合、ＮｉＳｉ（ＮＭＯＳ）とＮｉリッチな（ＰＭＯＳ）ゲート電極との間の界面領域の長さは、非常に高密度の応用例に関するものでありえる。本発明の実施形態のように、ＮＭＯＳ及びＰＭＯＳの両方に関する単相ＦＵＳＩ電極の場合、この界面問題が解決される。
【００７１】
ＮＭＯＳ及びＰＭＯＳの両者用のＮｉリッチな相ＦＵＳＩの使用は、また、ＦＵＳＩ ＣＭＯＳ完成プロセス用のより高いプロセスウインドウへ我々を導き、よって、生産可能性のさらなる利点となる。
【００７２】
実験
ＮｉＳｉ又はＮｉ３１Ｓｉ１２ ＦＵＳＩゲートを備えた短いチャネルｎ−ＦＥＴデバイスがセルフアラインＣＭＰに基づくアプローチを使用して製造された。最適化されたＭＯＣＶＤ ＨｆＳｉＯＮ（２．３ｎｍ）又は熱ＳｉＯＮ（２ｎｍ）は、ホスト誘電体として堆積された。その後、極めて薄いＤｙＯキャップ層（５Å）が５５０℃でＤｙ（ＥＤＭＤＤ）３及びＯ２先駆物質を用いて、ＡＶＤ（登録商標）によって堆積された。ＳｉＯ２表面（３〜７ｎｍ）をエッチングした傾斜を備えたＭＯＳＣＡＰは、５又は１０ÅのＤｙＯを有する両方のＮｉＳｉ又はＮｉ２Ｓｉ ＦＵＳＩのｅＷＦを評価するために用いられた。
【００７３】
ＤｙＯキャップ層を備えたＨｆＳｉＯＮ
ＶｆｂとＥＯＴとのプロット（図２６）から、ＤｙＯキャップ層で、ＨｆＳｉＯＮ上のＮｉ ＦＵＳＩの有効なＷＦが、ＤｙＯ厚さ及びＮｉシリサイド相に依存して、Ｓｉ伝導帯エッジの方へ調整されることが理解可能である。図２７では、ＦＵＳＩ／ＤｙＯ／ＨｆＳｉＯＮゲートスタックのＸＴＥＭは、完全なデバイス製造後、ＨｆＳｉＯＮとＤｙＯとの間で十分に混ざることを示す。高周波キャパシタンス電圧（ＨＦＣＶ）測定（図２８）を用いて、ＨｆＳｉＯＮ又はＤｙＯ／ＨｆＳｉＯＮ誘電体の厚さＴｉｎｖがそれぞれ約１．７２ｎｍ又は１．７５ｎｍであるとわかる。動作状態のよい短いチャネルデバイス（Ｌｇ＝１００ｎｍ）ドレイン電流に対するゲート電圧（Ｉｄ−Ｖｇ）カーブは、ＮｉＳｉ ＦＵＳＩ電極を備えたＨｆＳｉＯＮ及びＤｙＯ／ＨｆＳｉＯＮデバイスの両方に関して約７０ｍＶ／Ｄｅｃの良好なサブトレショールド傾斜（ＳＳ）とともに図２９に実証されている。さらに、両デバイスは、それらの良好な短チャネル効果を提案する同様のドレイン誘起電位障壁低下（ＤＩＢＬ）値（〜６５ｍＶ／Ｖ）を示す。ＤｙＯキャップを利用することは、それらのＣＶデータ（図２８）に対応して、３００ｍＶの、ＮｉＳｉ ＦＵＳＩデバイスの閾値電圧（Ｖｔ）低下に帰着することが観察されている。図３０では、ＤｙＯ／ＨｆＳｉＯＮスタックを備えたデバイスは、基準のＨｆＳｉＯＮデバイスへ同様のＶｔロールオフ特性を維持する。ＮｉＳｉ／ＤｙＯ／ＨｆＳｉＯＮスタックを備えた長いチャネルデバイス（チャネル長Ｌｇ＝１μｍを備えた）のＶｔは、０．２２Ｖであり、低Ｖｔ要求を満たしている。
【００７４】
ＮｉリッチのＦＵＳＩは、特にＨｆＳｉＯＮ上でその高い仕事関数（ＷＦ）により、良好なｐＦＥＴ電極の候補であることはよく知られている。よって、図３０において、５ÅのＤｙＯキャップ層を有するＮｉ２１Ｓｉ１２ＦＵＳＩ ｎＦＥＴｓのＶｔは、ＮｉＳｉ ＦＵＳＩのそれよりも約３０ｍＶ低くなるように生産されることに注目することは興味がある。同じ図において、１ｎｍのＤｙＯキャップを用いる場合、Ｎｉ２Ｓｉ ＦＵＳＩ ｎＦＥＴのＶｔは、約０．３５Ｖであることが予想される。Ｎ又はＦのチャネル埋め込みと組み合わせて、このデータは、単相のＮｉ２Ｓｉゲートを用いて、低Ｖｔ ＦＵＳＩ／ＨｆＳｉＯＮ ＣＭＯＳを実現するための可能性を実証する。図３１では、ＨｆＳｉＯＮ上でＤｙＯキャップを様々なＬｇを備えたすべてのデバイスに用いるときに、可動性又はゲートリーク（転換）の低下は、観察されない。
【００７５】
ＤｙＯキャップ層を備えたＳｉＯＮ
ＤｙＯ／ＳｉＯＮのＸＴＥＭ（図３２）は、完全なデバイス製作の後に、新しいＤｙＳｉＯＮケイ酸塩形成を提案する。ＤｙＯキャップを用いたＳｉＯＮ上のＮｉ ＦＵＳＩのＷＦを低下させるＷＦの範囲は、キャップ厚さ及びシリサイド相（図３２の挿入図）に依存する。ｎＦＥＴｓ（図３３）のＨＦＣＶから、ＤｙＯキャップは、ＨｆＳｉＯＮの場合に対比して、約０．８ÅまでＳｉＯＮの厚さＴｉｎｖの低下を導くということに注目するのは興味がある。図３４から、ＤｙＯキャップは、そのわずかに薄い厚さＴｉｎｖにかかわらず、ＳｉＯＮ（〜１５０ｘまで）と比較して、ゲートリークＪＧ（＠Ｖｄｄ＝１．１Ｖ）を著しく減少することが理解できる。図３５から判るように、ＤｙＯキャップは、基準のＳｉＯＮ ｎＦＥＴｓと比較して、閾値電圧（Ｖｔ）ロールオフ特性を低下させない。５ÅのＤｙＯキャップでは、ｎＦＥＴのＶｔ、ＮｉＳｉ／Ｎｉ３１Ｓｉ１２ ＦＵＳＩゲートを備えたｌｉｎは、それぞれ０．１８Ｖ／０．３８Ｖである（チャネル長Ｌｇ＝１μｍ）。図３２を考慮すると、１ｎｍのＤｙＯキャップ及びＮｉ２Ｓｉ ＦＵＳＩゲートを備えたデバイスのＶｔは、約０．２８Ｖになると予想される。ｐ−ＦＥＴ用のＡｌのプレドーピング、又はＮ／Ｆ埋め込みチャネルのプロセスを組み合わせて、このデータは、単一相Ｎｉ２Ｓｉゲートを使用した低Ｖｔ ＦＵＳＩ／ＳｉＯＮ ＣＭＯＳを実現することが実行可能であることを示している。
【００７６】
高ｋキャップ層の選択的なウェットエッチング
この実施形態では、ＨｆＯ、ＨｆＳｉＯＮｘ、ＨｆＤｙＯｘ、ＨｆＳｃＯｘのような下にあるホスト誘電体の方へＤｙＯ又はＤｙＳｃＯ系のキャップ層を選択的に除去することができるウェットエッチング溶液が提案されている。ランタニド元素（ＬａＯを含む）からの同様の酸化物は、提案された溶液で同様に選択的に除去可能であろう。
【００７７】
選択的な除去プロセス用の保護マスクとして、異なる材料が選択可能であろう。この特定の実施形態では、フォトレジストは、残っているキャップ層（１５）及び露出したホスト誘電体（１１、１４）の両方へ良好な選択性で除去されることから、フォトレジストが保護マスクとして用いられる。
【００７８】
高ｋキャップ層（１５）は、ホスト誘電体（１１）の上部に堆積される。このように、基板（１０）の全体は、高ｋキャップ層で覆われる。フォトレジスト（１６）は、標準の方法でコートされる。その後、レジスト（１６）は、高ｋキャップ層（１５）上で、例えばＤｙＯが後に除去されるべきウエハの領域から取り除かれる。残っているレジストは、ＤｙＯキャップ層（１５）エッチング／除去用の保護マスクとして用いられる。ＤｙＯ除去の化学的作用は、非常に小さな厚さの変化がｋ値における大きな変化をもたらす場合があるので、キャップ層（１５）へのレジストパターンの良好な形成／移動が保証されかつ下にあるホスト誘電体層（１１）の方へ選択的になされるように、フォトレジスト（１６）保護マスクをそのままにするように選択される。ＤｙＯの除去後、パターン化されたレジスト保護層（１６）は、除去されるべきである。このレジスト除去のプロセスは、ホスト誘電材料（１１）及び高ｋキャップ層（１５）に選択的になるように選択される。
【００７９】
高ｋキャップ層（ＤｙＯ）除去
特定の実施形態では、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、又は同様の高ｋ層からＤｙＯ系のキャップ層（１５）（図２１を参照）を選択的に取り除くために、低ｐＨ溶液が使用される。図１７は、酸性化された溶液において、ＤｙＯ、ＤｙＳｃＯ及びＬａＯのエッチング速度を示す。
【００８０】
希釈されたＨＣｌ溶液のような酸は、評価された。しかしながら、ここに記載された実施形態は、ＨＣｌ系の溶液の使用に制限されない。ＨＮＯ３、Ｈ３ＰＯ４、Ｈ２ＳＯ４、ＨＢｒ、酢酸、ギ酸、プロピオン酸のような他の希釈された酸を用いることができる。
【００８１】
概念を実証するために用いられるＨＣｌ稀釈の例としては、水９にＨＣｌ１の割合である。これは、約３．６ ｗ／ｗ％、つまり約１．２Ｍ（ｍｏｌ／ｌ）の濃度、又は約０のｐＨを意味する。より広い濃度範囲が有益であり、ｐＨ範囲は、ｐＨ０〜ｐＨ５であり、より好ましくはｐＨ０〜ｐＨ４である。実験では、温度は２５℃であったが、他の温度もまた使用可能である。低い温度は、反応速度を減少させる可能性があり、一方、高い温度は、高ｋキャップ層の除去を加速する。
【００８２】
ＤｙＯ除去の実験は、ビーカー、及び市販の単一のウエハー・スプレー・ツール中で行われた。しかしながら、その方法は、これらのツール・タイプ又はカテゴリーに制限されるものではなく、バッチ・スプレー・プロセッサー、又は再循環槽もまた使用可能であろう。
【００８３】
希釈されたＨＦは、ＤｙＯ（もし他の酸と組み合わせが必要ならば）を除去するために使用可能であるが、これは、レジスト ハードマスクのパターンの完全な損失を引き起こす可能性があり、Ｈｆ系の高ｋ材が使用されたならば、下にあるホスト誘電体を攻撃することから、本発明の実施形態による完成アプローチの中で用いることはできない。ＨＣｌ及びＨＦ／ＨＣｌ（０．０３Ｍ／１．２Ｍ）の溶液は、ＤＵＶレジストとのそれらの互換性に関する単一のウエハー・ツール上でチェックされる。図２２は、ＨＣｌ及びＨＦ／ＨＣｌ化学的作用でのＤＵＶ（遠紫外線）レジストの互換性を示す。図１８（ａ）は、非処理のレジスト特性、つまりリソグラフィーパターニング後で、ウェットエッチング腐食液にさらす前のＳＥＭの断面を示し、図１８（ｂ）は、ＨＦ／ＨＣｌ処理されたレジスト特性を示し、図１８（ｃ）は、ＨＣｌ処理されたレジスト特性を示す。ＨＦ／ＨＣｌプロセスの後、レジストパターンの損失が観察されることは明らかである。ＳＥＭの平面で、検査も行なわれており、同じ結果であった。これは、エッチング混合物としてのＨＦの制限された使用を示している。
【００８４】
図２３は、ＤｙＯ除去のエッチング速度を要約している。エッチング速度実験は、２５℃の温度で、ＨＣｌ（３．６ｗ／ｗ％）で、単一のウエハースピンプロセッサー・ツールで行なわれた。方法の順番は、希釈されたＨＣｌ（ｄＨＣｌ）への露出、水でのすすぎ、回転乾燥だった。観察されるように、ＤｙＯ層は、ｄＨＣｌ内で容易に除去される。エッチング速度は、比較的高い。また、図１７に示されるデータから認識可能なように、より薄められたＨＣｌは、より信頼でき、より製造可能な値へエッチング速度を減少させるであろう。
【００８５】
ＤｙＯを除去するために用いられる溶液は、ホスト誘電体層を実質的にそのままにしておくべきである。異なるホスト誘電体層（ＨｆＯ２、ＨｆＳｉＯＮ、ＳｉＯＮ）は、２５℃の温度で、希釈されたＨＣｌ（３．６ｗ／ｗ％）溶液にさらされた。その結果は、図２４に要約されている。テストされたホスト誘電体層は、本質的にふれられず、その結果、表１に要約されるように優れた選択性となる。
【００８６】
表１： ３．７ｗ−％のＨＣｌ溶液及びフォトレジスト ハードマスクを用いて異なるホスト誘電体への高ｋキャップ層除去の選択性。
【００８７】
【表１】
【００８８】
図３６は、選択的なＤｙＯキャップ除去後にｎＦＥＴｓを、基準ウエハ（つまりいずれの選択的なウェットエッチングプロセス無しに新たなＨｆＳｉＯＮ又は新たなＤｙＯ／ＨｆＳｉＯＮを備えたｎＦＥＴｓ）と比較することにより、同様のＶｆｂ及びＴｉｎｖ変化を示している。２つのゲート誘電体を有するｎＦＥＴｓに関して、図３７は、ＤｙＯキャップ層により約１８０ｍＶのＶｔ低下を示し、これは、ＣＶデータ（図３６）と一致している。
【００８９】
フォトレジスト除去
非常に低いｐＨを有するので、業界基準のＳＰＭ清浄液は、用いることができない。上述から判るように、これは、このステップで望まないＤｙＯを除去するのに理想的である。
【００９０】
中性又はアルカリ性の水性ストリッパ、又は非水性のストリッピング溶液が好ましくは用いられる。中性又はアルカリ性ｐＨの水性ストリッピング溶液の場合、酸化成分は、フォトレジストを酸化させて、かつそれを可溶性にするのに存在する必要がある。本発明の実施形態では、有機系の溶剤ストリッパの使用を主張する。レジストは、多くの溶剤に溶解可能であり、仮のリストを含むが、１−メトキシ−２−プロパノール、２−ブタノール、アセトニトリル、アセチルアセトン、シクロヘキサノン、ジメチルスルフォキシド（ＤＭＳＯ）、酢酸エチル、メチルイソブチルケトン（ＭＩＢＫ）、Ｎ−エチルピロリドン（ＮＥＰ）、Ｎ−メチルピロリドン（ＮＭＰ）、テトラヒドロフラン（ＴＨＦ）、テトラヒドロフルフリラルコール（ＴＨＦＡ）に限定されるものではない。
【００９１】
そのようなレジストストリッパ調剤は、市販されている（例えばFujifilmからのMicrostrip 2001）。本発明では、例としてこのレジストストリッパ調剤が使用され、ビーカー内で希釈されずに調整され、８０℃に加熱された。高温での他のアプローチが恐らく同様に可能であろう。用いられる順番は、Microstrip 2001へ浸し、１０分の水でのすすぎ、及びMarangoniによる乾燥だった。
【００９２】
ＳＥＭの平面で、レジスト除去速度が検査され、レジストは１分以内で完全に除去されることが観察された。プロセスウインドウを確立するため、ホスト誘電体と高ｋキャップ層のこの化学作用での互換性が検査された。８０℃でのMicrostrip 2001（ビーカー調整）に関する結果は、図２５に示されている。２０分の時間枠では、テストされたいずれの層においても、厚さの低下（損失）はほとんど観察されない。レジスト除去が１分未満にて達成されることから、このことは、ホスト誘電体又は高ｋキャップ層を損傷することなく、レジストの十分な過剰エッチングを可能にする。
【００９３】
レジスト除去は、静的なタンク内で行われるが、再循環槽内でも可能であり、単一ウエハ又はバッチスプレープロセッサで行われる。レジストの洗浄効率を向上させるため、メガソニック放射又は流体ジェットスプレー（例えば、Nano Spray −ナノ組織材料の熱スプレー）によるような物理的な除去力が、レジスト除去プロセスの間、使用可能である。
【００９４】
さらに、有機溶媒によるレジストの除去後、ウエハ表面からレジスト又は溶媒のいずれかから残余の汚れをさらに除去するために、追加の水性系（低又はアルカリｐＨ）の洗浄溶液が使用可能である。そのような水性系の清浄液は、室温又は高い温度でＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏの混合物を含むことができる。これは、静的なタンク内でなすことができるが、再循環槽内でも可能であり、単一ウエハ又はバッチスプレープロセッサで行われる。レジストの洗浄効率を向上させるため、メガソニック放射又は流体ジェットスプレー（例えばNano Spray）によるような物理的な除去力が、このプロセスの間、使用可能である。
【００９５】
上述の説明は、本発明のある実施形態を詳細である。しかしながら、たとえどのように詳しく説明が本文においてなされていても、本発明は、多くの方法で実施されるであろう。ある特徴、又は本発明の態様を説明するときの特別な用語の使用は、その用語が関連する本発明の態様又は特性の特定の特徴を含むことに限定されるように、その用語が再定義されているということを意味するように取られるべきではないことに注意すべきである。
【００９６】
種々の実施形態に適用されるように、上述の詳細な説明が本発明の新規な特徴を示し、記載し、指摘しているが、示されたデバイスやプロセスの形態や詳述における様々な省略、代用及び変更は、本発明の精神から逸脱することなく当業者によってなされるであろうことが理解されるであろう。
【図面の簡単な説明】
【００９７】
【図１】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図２】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図３】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図４】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図５】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図６】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図７】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図８】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図９】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図１０】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図１１】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図１２】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図１３】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図１４】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図１５】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図１６】２つのプロセス統合フローが模式的に表わされている。各プロセスフローは、高ｋキャップ層堆積、及びこの高ｋキャップ層の選択的除去によるゲート誘電体埋め込みのステップを備える。
【図１７】本発明の実施形態に係る、領域ＩＩ（ｐｍｏｓ）上のパターン化されていないゲート電極を介するゲート誘電体埋め込みを示す。
【図１８】本発明の実施形態に係る、領域ＩＩ（ｐｍｏｓ）上のパターン化されていないゲート電極を介するゲート誘電体埋め込みを示す。
【図１９】本発明の実施形態に係る、領域Ｉ（ｎｍｏｓ）上のパターン化されていないゲート電極を介するゲート誘電体埋め込みを示す。
【図２０】本発明の実施形態に係る、領域Ｉ（ｎｍｏｓ）上のパターン化されていないゲート電極を介するゲート誘電体埋め込みを示す。
【図２１】酸性化された溶液で、特に希釈されたＨＣｌにて、ＤｙＯ、ＤｙＳｃＯ及びＬａＯの１０ｎｍ厚の層のエッチング速度をそれぞれ示す。
【図２２】ＨＣＬ及びＨＦ／ＨＣｌ化学でのＤＵＶレジストの互換性を示す。図では、図１８において（a）は未処理のサンプルを示し、（ｂ）はＨＦ／ＨＣｌで処理されたサンプルを示し、（ｃ）はＨＣｌで処理されたサンプルを示す。
【図２３】ＳＷスプレーツールにおける２５°Ｃの温度でｄＨＣｌ（３．６ ｗ／ｗ％）でのＤｙを含む酸化物の除去を示す。
【図２４】ＳＷスプレーツールにおける２５°Ｃの温度でｄＨＣｌ（３．６ ｗ／ｗ％）との高ｋ層の互換性を示す。
【図２５】ビーカー・セット・アップにおける８０°Ｃでマイクロストリップ２００１と高ｋ層及び高ｋキャップ層の互換性を示す。
【図２６】本発明の実施形態に従い、ＤｙＯで覆ったＨｆＳｉＯＮ上のＮｉ ＦＵＳＩ電極の仕事関数ＷＦ（Ｖｆｂ）をプロットしている。
【図２７】本発明の実施形態に従い、ＮｉＳｉ ＦＵＳＩ／ＤｙＯ／ＨｆＳｉＯＮゲートスタックのＸＴＥＭを示す。
【図２８】ＤｙＯ層キャップ層の有、無でのＨｆＳｉＯＮ上のＦＵＳＩデバイスの高周波キャパシタンス電圧（ＨＦＣＶ）測定の結果を示す。
【図２９】短いチャネルデバイス（Ｌｇ＝１００ｎｍ）のためのＤｙＯキャップ層の有無でのＨｆＳｉＯＮ ｎ−ＦＥＴのＩｄ−Ｖｇ曲線をプロットしている。
【図３０】ＨｆＳｉＯＮ又はＤｙＯ／ＨｆＳｉＯＮ誘電体を備えたｎ−ＦＥＴに関するチャネル長（Ｌｇ）の関数としてのスレショルド電圧（Ｖｔ、sat）をプロットしている。
【図３１】ＨｆＳｉＯＮ又はＤｙＯ／ＨｆＳｉＯＮ誘電体を備えたｎＦＥＴに関するチャネル長（Ｌｇ）対ゲートリーク（ＪＧ）をプロットしている。
【図３２】ソース／ドレイン活性化の後、ＮｉＳｉ／ＤｙＯ（０．５ｎｍ）／ＳｉＯＮ（２ｎｍ）ゲートのＸＴＥＭを示す。
【図３３】ＤｙＯキャップ層の有無でのｎＦＥＴｓ ＮｉＳｉ／ＳｉＯＮのＨＦＣＶ測定の結果を示す。
【図３４】ＳｉＯＮ又はＤｙＯ／ＳｉＯＮの誘電体を備えたｎＦＥＴに関するチャネル長（Ｌｇ）対ゲートリーク（ＪＧ）をプロットしている。
【図３５】ＳｉＯＮ又はＤｙ／ＳｉＯＮの誘電体を備えたｎＦＥＴに関するスレショルド電圧（Ｖｔ，ｓａｔ）対チャネル長（Ｌｇ）をプロットしている。
【図３６】基準ウエハと、選択的なＤｙＯキャップ層除去後の同じウエハとに関するＣ−Ｖ曲線間の比較をプロットしている。
【図３７】ゲート電流（Ｉｇ）対２つのゲート誘電体（同じウエハー上の）を有するＭＩＰＳ ｎＦＥＴＳのゲート電圧（Ｖｇ）をプロットしている。
【特許請求の範囲】
【請求項１】
２つの仕事関数半導体デバイスの製造方法において、
−基板の第１領域及び第２領域上に誘電性層を設けること、ここで第１領域上の誘電性層は第２領域上の誘電性層とともに一体に堆積され、さらに、
−第１及び第２領域の両方の誘電性層の上部にゲート電極を設けること、ここで第１領域上のゲート電極は第２領域上のゲート電極とともに一体に堆積され、かつ第１領域上のゲート電極及び第２領域上のゲート電極の両方は仕事関数を有し、
によって、基板の第１領域及び第２領域上にそれぞれデバイスを設けることを備え、
上記方法は、さらに、
誘電性層とゲート電極との間で第１領域上にキャッピング層を設け第２領域上には設けないことで第１領域上のゲート電極の仕事関数を変更し、及び
第１領域ではなく第２領域における誘電性層とゲート電極との間の界面でスピーシーズを導入するようにスピーシーズを埋め込むことにより第２領域上のゲート電極の仕事関数を変更する、
ことを備えた、２つの仕事関数半導体デバイスの製造方法。
【請求項２】
第１領域上のデバイスは、Ｎ−ＭＯＳデバイスである、請求項１記載の製造方法。
【請求項３】
第２領域上のデバイスは、Ｐ−ＭＯＳデバイスである、請求項１又は２記載の製造方法。
【請求項４】
誘電性層とゲート電極との間の界面でのスピーシーズの埋め込みは、誘電性層の上部にゲート電極を設ける前に行われる、請求項１から３のいずれかに記載の製造方法。
【請求項５】
誘電性層とゲート電極との間の界面でのスピーシーズの埋め込みは、ゲート電極形成後に行われる、請求項１から３のいずれかに記載の製造方法。
【請求項６】
スピーシーズの埋め込みは、誘電性層の特定位置上にレジスト層を設け、レジスト層にて覆われていない領域にイオン注入することを備える、請求項１から５のいずれかに記載の製造方法。
【請求項７】
キャッピング層を設けることは、ＤｙＤｘキャッピング層を設けることでなされる、請求項１から６のいずれかに記載の製造方法。
【請求項８】
選択的ウェットエッチングによりキャッピング層を除去することをさらに備える、請求項７記載の製造方法。
【請求項９】
選択的ウェットエッチングは、５未満のｐＨを有する低ｐＨ溶液によりなされる、請求項８記載の製造方法。
【請求項１０】
ゲート電極は、ＦＵＳＩゲート電極である、請求項１から９のいずれかに記載の製造方法。
【請求項１１】
２つの仕事関数半導体デバイスであって、該デバイスは、第１タイプのデバイス及び第２タイプのデバイスを備え、各タイプのデバイスは、
−基板上のゲート誘電体と、及び
−ゲート誘電体上のゲート電極とを備え、該ゲート電極は仕事関数を有し、
ここで、第１タイプデバイスのゲート電極は、第２タイプデバイスのゲート電極とともに一体に作製され、第１タイプデバイスのゲート誘電体は、第２タイプデバイスのゲート誘電体とともに一体に作製され、及び、２つの仕事関数半導体デバイスは、さらに、第２タイプデバイスの誘電性層とゲート電極との間ではなく第１タイプデバイスの誘電性層とゲート電極との間にキャッピング層を備え、第１タイプデバイスの誘電性層とゲート電極との間の界面ではなく第２タイプデバイスの誘電性層とゲート電極との間の界面に埋め込まれたスピーシーズを備える、２つの仕事関数半導体デバイス。
【請求項１】
２つの仕事関数半導体デバイスの製造方法において、
−基板の第１領域及び第２領域上に誘電性層を設けること、ここで第１領域上の誘電性層は第２領域上の誘電性層とともに一体に堆積され、さらに、
−第１及び第２領域の両方の誘電性層の上部にゲート電極を設けること、ここで第１領域上のゲート電極は第２領域上のゲート電極とともに一体に堆積され、かつ第１領域上のゲート電極及び第２領域上のゲート電極の両方は仕事関数を有し、
によって、基板の第１領域及び第２領域上にそれぞれデバイスを設けることを備え、
上記方法は、さらに、
誘電性層とゲート電極との間で第１領域上にキャッピング層を設け第２領域上には設けないことで第１領域上のゲート電極の仕事関数を変更し、及び
第１領域ではなく第２領域における誘電性層とゲート電極との間の界面でスピーシーズを導入するようにスピーシーズを埋め込むことにより第２領域上のゲート電極の仕事関数を変更する、
ことを備えた、２つの仕事関数半導体デバイスの製造方法。
【請求項２】
第１領域上のデバイスは、Ｎ−ＭＯＳデバイスである、請求項１記載の製造方法。
【請求項３】
第２領域上のデバイスは、Ｐ−ＭＯＳデバイスである、請求項１又は２記載の製造方法。
【請求項４】
誘電性層とゲート電極との間の界面でのスピーシーズの埋め込みは、誘電性層の上部にゲート電極を設ける前に行われる、請求項１から３のいずれかに記載の製造方法。
【請求項５】
誘電性層とゲート電極との間の界面でのスピーシーズの埋め込みは、ゲート電極形成後に行われる、請求項１から３のいずれかに記載の製造方法。
【請求項６】
スピーシーズの埋め込みは、誘電性層の特定位置上にレジスト層を設け、レジスト層にて覆われていない領域にイオン注入することを備える、請求項１から５のいずれかに記載の製造方法。
【請求項７】
キャッピング層を設けることは、ＤｙＤｘキャッピング層を設けることでなされる、請求項１から６のいずれかに記載の製造方法。
【請求項８】
選択的ウェットエッチングによりキャッピング層を除去することをさらに備える、請求項７記載の製造方法。
【請求項９】
選択的ウェットエッチングは、５未満のｐＨを有する低ｐＨ溶液によりなされる、請求項８記載の製造方法。
【請求項１０】
ゲート電極は、ＦＵＳＩゲート電極である、請求項１から９のいずれかに記載の製造方法。
【請求項１１】
２つの仕事関数半導体デバイスであって、該デバイスは、第１タイプのデバイス及び第２タイプのデバイスを備え、各タイプのデバイスは、
−基板上のゲート誘電体と、及び
−ゲート誘電体上のゲート電極とを備え、該ゲート電極は仕事関数を有し、
ここで、第１タイプデバイスのゲート電極は、第２タイプデバイスのゲート電極とともに一体に作製され、第１タイプデバイスのゲート誘電体は、第２タイプデバイスのゲート誘電体とともに一体に作製され、及び、２つの仕事関数半導体デバイスは、さらに、第２タイプデバイスの誘電性層とゲート電極との間ではなく第１タイプデバイスの誘電性層とゲート電極との間にキャッピング層を備え、第１タイプデバイスの誘電性層とゲート電極との間の界面ではなく第２タイプデバイスの誘電性層とゲート電極との間の界面に埋め込まれたスピーシーズを備える、２つの仕事関数半導体デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【公開番号】特開２００８−２１１１８２（Ｐ２００８−２１１１８２Ａ）
【公開日】平成２０年９月１１日（２００８．９．１１）
【国際特許分類】
【外国語出願】
【出願番号】特願２００８−２３６７（Ｐ２００８−２３６７）
【出願日】平成２０年１月９日（２００８．１．９）
【出願人】（５９１０６０８９８）アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ (302)
【氏名又は名称原語表記】ＩＮＴＥＲＵＮＩＶＥＲＳＩＴＡＩＲ ＭＩＣＲＯ−ＥＬＥＫＴＲＯＮＩＣＡ ＣＥＮＴＲＵＭ ＶＺＷ
【出願人】（５０７３５０９１２）タイワン・セミコンダクター・マニュファクチャリング・カンパニー・リミテッド (15)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成２０年９月１１日（２００８．９．１１）
【国際特許分類】
【出願番号】特願２００８−２３６７（Ｐ２００８−２３６７）
【出願日】平成２０年１月９日（２００８．１．９）
【出願人】（５９１０６０８９８）アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ (302)
【氏名又は名称原語表記】ＩＮＴＥＲＵＮＩＶＥＲＳＩＴＡＩＲ ＭＩＣＲＯ−ＥＬＥＫＴＲＯＮＩＣＡ ＣＥＮＴＲＵＭ ＶＺＷ
【出願人】（５０７３５０９１２）タイワン・セミコンダクター・マニュファクチャリング・カンパニー・リミテッド (15)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ Ｌｔｄ．
【Ｆターム（参考）】
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