【課題】 ＴｉＣ膜を含む半導体構造を形成する方法を提供する。
【解決手段】 高誘電率（ｋ）の誘電体１４および界面層１２を含む積層体を基板１０の表面上に設けるステップと、Ｈｅによって希釈された炭素（Ｃ）源およびＡｒを含む雰囲気において、Ｔｉターゲットをスパッタすることにより、前記積層体上にＴｉＣ膜１６を形成するステップとを含む、半導体構造を形成する方法である。 （もっと読む）

【課題】ＧＩＤＬによるホールの発生効率を向上させることが可能な半導体記憶装置を提供する。
【解決手段】フィン３の両側にゲート絶縁膜５を介して設けられ、フィン３にチャネル領域を形成するゲート電極Ｇと、チャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する不純物拡散層６と、チャネル領域を挟み込むようにしてフィン３に形成されたソース層Ｓ／ドレイン層Ｄとを備え、データ‘１’が書き込まれる際にゲート電圧が負電位かつ基板バイアス電圧およびドレイン電圧が正電位に設定される。 （もっと読む）

【課題】単色性が強く、高効率にテラヘルツ波を発生または検出することができるテラヘルツ波素子を提供する。
【解決手段】テラヘルツ波素子１００は、バッファ層１０２と電子供給層１０４とのヘテロ接合を含む半導体多層構造１０１〜１０４と、半導体多層構造１０１〜１０４上に形成されたゲート電極１０５、ドレイン電極１０６およびソース電極１０７とを有し、ゲート電極１０５とヘテロ接合界面との間の静電容量は、ドレインとソースとの間を流れる電流の方向と直交する方向に周期的に、第１の静電容量と第１の静電容量の値と異なる第２の静電容量とを有している。 （もっと読む）

【課題】シリコン膜のエッチング時に膜厚方向中央部での括れの発生を防止する。
【解決手段】多結晶シリコン膜３の上部と下部はノンドープ層３ａ、３ｃにてそれぞれ構成され、多結晶シリコン膜３の中央部は不純物ドープ層３ｂにて構成され、多結晶シリコン膜３に凹部Ｍ１を形成した後、多結晶シリコン膜３の酸化処理にて凹部Ｍ１の表面にシリコン酸化膜６を形成し、凹部Ｍ１下の多結晶シリコン膜３を除去する。 （もっと読む）

【課題】フェルミ準位ピン止めが低減された化合物半導体を用いたＭＯＳ型の化合物半導体装置がより容易に製造できるようにする。
【解決手段】化合物半導体からなる第１半導体層１０１を形成し、次に、第１半導体層１０１より小さいバンドギャップエネルギーの化合物半導体からなる臨界膜厚以下の第２半導体層１０２を、第１半導体層１０１の上に接して形成し、次に、第２半導体層１０２の上にアモルファス状態の金属酸化物からなる絶縁層１０３を形成する。 （もっと読む）

【課題】シリサイド化金属ゲートと、シリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物と、同ゲート構造物を製造する方法と、を提供する。
【解決手段】シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を提供する。詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。さらに、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を製造する方法も提供する。 （もっと読む）

【課題】埋め込みゲートトランジスタのＳＣＥに対する免疫性を向上させると同時に、分岐点での重なりを増加させる方法及び構造の提供。
【解決手段】基板１０２は第１活性領域１０４と第２活性領域１０６とを有し、浅溝分離（ＳＴＩ）領域１０８によって分離される。バッファ層１１２は応力緩和層として機能しハードマスク層１１４が形成される。基板１０２の表面に分離領域１０８を部分的に網羅するように凹部１１８を設ける。ゲート誘電体１２０が凹部１１８に形成された後第一ドーパントインプラント１２２により、ドープ済みチャンネル領域１２４が形成される。インプラントはハードマスク１１４を貫通しないので、凹部１１８の下に形成されたドープ済みチャンネル領域１２４中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域１２４はトランジスタのオン・オフを切り替える閾値電圧を変調する。 （もっと読む）

【課題】電極領域の抵抗を従来よりも一段と低減させることができる半導体デバイス、その製造方法及び集積回路を提供する。
【解決手段】III−Ｖ族化合物半導体層４上にニッケル層17を形成し、RTA処理により加熱することで、ニッケルIII−Ｖ族合金（Ni-In_xGa_1-xAs_yP_1-y合金）からなるソース領域５及びドレイン領域６が形成される。これにより、MOSFET１では、III−Ｖ族化合物半導体層４に対して単に不純物をインプラテーションで注入して形成された従来のソース領域及びドレイン領域の寄生抵抗に比べて、ソース領域５及びドレイン領域６の寄生抵抗を一段と低減させることができる。 （もっと読む）

【課題】絶縁ゲート型Ｐ−ＨＥＭＴ構造において、良好なトランジスタ性能を実現する。
【解決手段】ベース基板、第１結晶層、第２結晶層および絶縁層をこの順に有し、第１結晶層と第２結晶層との間、または、ベース基板と第１結晶層との間に位置する第３結晶層をさらに有し、第２結晶層が、第１結晶層を構成する結晶に格子整合または擬格子整合し、かつ第１結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、第３結晶層が、第１結晶層を構成する結晶に格子整合または擬格子整合し、かつ第１結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、第３結晶層は、ドナーまたはアクセプタとなる第１原子を含み、第３結晶層がドナーとなる第１原子を含む場合、第２結晶層が、アクセプタとなる第２原子を含み、第３結晶層がアクセプタとなる第１原子を含む場合、第２結晶層が、ドナーとなる第２原子を含む半導体基板。 （もっと読む）

【課題】ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。
【解決手段】形成されるシリサイド金属ゲート相の変化を生じさせるポリＳｉゲートスタック高さの変化という欠点のないＣＭＯＳシリサイド金属ゲート集積化手法が提供される。集積化手法は、プロセスの複雑さ最小限に保ち、それによって、ＣＭＯＳトランジスタの製造コストを増加させない。 （もっと読む）

【課題】半導体素子を提供すること。
【解決手段】半導体素子であって、基板と、該基板内に形成された井戸領域と、該基板の表面の上方に形成されたゲート構造と、該ゲート構造に隣接して基板内に形成されたソース領域と、該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成されたドレイン領域と、該ソース領域を通して形成されたトレンチと、該トレンチを通して形成されたプラグと、該トレンチを通して該プラグの上方に形成されたソースタイと、該ソース領域、該ドレイン領域、および該ゲート構造の上方に形成された相互接続構造とを備える、半導体素子。 （もっと読む）

【課題】超伝導電極層としてＭｇＢ₂、接合部にＩｎＧａＡｓチャネル層を用い、第三電極を用いて超伝導電流を制御する半導体結合超伝導三端子素子において、超伝導電極層の成長時のＭｇのＩｎＧａＡｓチャネル層への拡散を抑制し、接合特性を改善した半導体結合超伝導三端子素子を提供することにある。
【解決手段】超伝導電流のチャネル層となるＩｎＧａＡｓ層とソース電極となる第１のＭｇＢ₂超伝導電極層及びドレイン電極となる第２のＭｇＢ₂超伝導電極層とその二つの超伝導電極間のＩｎＧａＡｓ層中に流れる超伝導電流を制御する第三電極とを有する半導体結合超伝導三端子素子において、ＭｇＢ₂超伝導電極層１，２とＩｎＧａＡｓチャネル層６との層間にＡｕ層６が挿入された。 （もっと読む）

【課題】半導体素子の微細化に伴うゲート電極サイズの微細化においても、ゲート電極とチャネル形成領域間のリーク電流が抑制された半導体素子を提供することを課題の一とする。また、小型かつ高性能な半導体装置を提供することを課題の一とする
【解決手段】チャネル形成領域として機能する半導体層上に、ゲート絶縁膜として比誘電率が１０以上の酸化ガリウムを含む絶縁膜を形成し、前記酸化ガリウム上にゲート電極が形成された構造を有する半導体素子を作製することにより、課題の一を解決する。また、前記半導体素子を用いて半導体装置を作製することにより、課題の一を解決する。 （もっと読む）

【課題】低い寄生抵抗（例えば、Ｒｐａｒａ）および／または高い駆動電流の改善された特性を有するフィンフェットを提供する。
【解決手段】フィンフェット１００およびフィンフェットの製造方法が提供される。フィンフェットは、半導体基板１０６上に、２つまたは複数のフィン１０２，１０４と、前記フィンの側面に設けられるエピタキシャル層１０８，１１０と、前記エピタキシャル層の表面上を覆うように設けられる金属−半導体化合物１１２，１１４とを備える。フィンは、前記半導体基板の表面上に対して実質的に垂直な側面を有する。前記エピタキシャル層は、前記フィンの側面に対して斜角を有して延設される表面を有する。フィンフェットは、前記金属−半導体化合物上に設けられるコンタクト１１６を含み得る。 （もっと読む）

【課題】新規なＦｉｎＦＥＴ構造及びその製造方法を提供する。
【解決手段】シングルゲートフィンＦＥＴ構造１００は、２つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する２つの徐々に細くなる首部を有するアクティブフィン構造を含む。２つのソース／ドレイン領域１０２，１０４が、２つの拡大された頭部にそれぞれドープされる。絶縁領域２６が、２つのソース／ドレイン領域の間に挿入される。溝分離構造２４が、音叉形状のフィン構造の一方の側に配置される。片面サイドウォールゲート電極１２ｂが、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置される。 （もっと読む）

【課題】本発明は、かかる事情に鑑み、トランジスタの遮断状態を自然に実現し、半導体領域に金属領域との界面近傍の空乏層の形成を抑制しつつ、ショットキー障壁を実質的に下げることができるようにソース領域のフェルミ準位を選択することにより、駆動電流を増加させる半導体素子及び該半導体素子を備える半導体素子構造を提供することを課題とする。
【解決手段】ソース領域６及びドレイン領域７は、フェルミ準位が異なる第１金属領域１０及び第２金属領域１１を有し、第１金属領域１０は、半導体領域５の価電子帯の頂上のエネルギーレベル以上で且つ半導体領域５の真性フェルミ準位以下のフェルミ準位を有する金属であり、第２金属領域１１は、第１金属領域１０のフェルミ準位以上で且つ伝導帯の底のエネルギーレベル以下のフェルミ準位を有する金属であることを特徴とする。 （もっと読む）

【課題】エッチング量を少なくしても素子分離膜の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残ることを抑制できるようにする。
【解決手段】素子分離膜１０２はＳＴＩ構造を有しており、基板１０１に埋め込まれており、かつトランジスタが形成される素子形成領域を分離している。素子分離膜１０２の側面の上端は、トランジスタのチャネル形成層よりも上に位置しており、かつチャネル形成層の表面から素子分離膜１０２の側面の最上部までの高さｈが３５ｎｍ以下である。また素子分離膜１０２のうちチャネル形成層よりも上に位置している部分の側面は、基板の表面に対する角度θが８０度以下である。 （もっと読む）

【課題】バイポーラトランジスタや縦型ＦＥＴ等の縦型デバイスを、絶縁膜マスクを用いた選択成長による、ボトムアップ構造にするすることで、精密な制御を要求される工程を削減できる製造方法を提供する。
【解決手段】導電性基板２０の第１主表面上に、第１絶縁膜３２、金属膜４２及び第２絶縁膜５２を順次に形成する。次に、第１絶縁膜、金属膜及び第２絶縁膜の、中央領域の部分を除去することにより、導電性基板を露出する成長用開口部７０を形成する。次に、成長用開口部内に、半導体成長部８２，８４を形成する。次に、第２絶縁膜の、中央領域の周囲の周辺領域内に設けられた引出電極領域の部分７２を除去することにより、金属膜を露出する引出電極用開口部を形成する。次に、引出電極用開口部内７２に、引出電極９０を形成する。次に、半導体成長部上及び導電性基板の第２主表面上にオーミック電極９２を形成する。 （もっと読む）

【課題】 高密度で、構造部寸法がより小さく、より正確な形状の半導体構造体及び電子デバイスを提供する。
【解決手段】 炭素ベース材料の上面上に配置された少なくとも一層の界面誘電体材料を含む、半導体構造体及び電子デバイスが提供される。少なくとも一層の界面誘電体材料は、炭素ベース材料のものと同じである、典型的には六方晶短距離結晶結合構造を有し、従って、少なくとも一層の界面誘電体材料が、炭素ベース材料の電子構造を変えることはない。炭素ベース材料のものと同じ短距離結晶結合構造を有する少なくとも一層の界面誘電体材料の存在により、炭素ベース材料と、誘電体材料、導電性材料、又は誘電体材料及び導電性材料の組み合わせを含む、上にある任意の材料層との間の界面結合が改善される。その結果、改善された界面結合が、炭素ベース材料を含むデバイスの形成を容易にする。 （もっと読む）

【課題】ゲート電極に注入された不純物に起因するゲートリークを低減させる。
【解決手段】ゲート電極１４が形成されたアクティブ領域による被覆率が５０％以上かつその面積が０．０２ｍｍ^２以上の領域において、多結晶シリコン膜１４´に炭素１５を導入してから、多結晶シリコン膜１４´にリン１６を導入し、多結晶シリコン膜１４´をパターニングすることにより、ゲート絶縁膜１３上にゲート電極１４を形成する。 （もっと読む）