半導体デバイス、その製造方法及び集積回路
【課題】電極領域の抵抗を従来よりも一段と低減させることができる半導体デバイス、その製造方法及び集積回路を提供する。
【解決手段】III−Ｖ族化合物半導体層４上にニッケル層17を形成し、RTA処理により加熱することで、ニッケルIII−Ｖ族合金（Ni-InxGa1-xAsyP1-y合金）からなるソース領域５及びドレイン領域６が形成される。これにより、MOSFET１では、III−Ｖ族化合物半導体層４に対して単に不純物をインプラテーションで注入して形成された従来のソース領域及びドレイン領域の寄生抵抗に比べて、ソース領域５及びドレイン領域６の寄生抵抗を一段と低減させることができる。
【解決手段】III−Ｖ族化合物半導体層４上にニッケル層17を形成し、RTA処理により加熱することで、ニッケルIII−Ｖ族合金（Ni-InxGa1-xAsyP1-y合金）からなるソース領域５及びドレイン領域６が形成される。これにより、MOSFET１では、III−Ｖ族化合物半導体層４に対して単に不純物をインプラテーションで注入して形成された従来のソース領域及びドレイン領域の寄生抵抗に比べて、ソース領域５及びドレイン領域６の寄生抵抗を一段と低減させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、その製造方法及び集積回路に関し、例えばIII族元素とＶ族元素を含むIII−Ｖ族化合物半導体層をチャネルとしたMOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor)に適用して好適なものである。
【背景技術】
【０００２】
近年、III族元素とＶ族元素を含むIII−Ｖ族化合物半導体層は、電子の移動度が高いことから、SiCMOSと置き換わる有望な候補となっている。実際上、Si基板上のIII−Ｖ族化合物半導体層をチャネルとして用いたMOSFET(金属・酸化膜・半導体電界効果トランジスタ)は、その高い移動度と、低いキャリアの有効質量とから、小型化されたSiCMOSの特性をさらに向上する回路素子として期待されている（例えば、非特許文献１〜３参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ren, F. et al. Demonstration of enhancement-mode p- and n-channel GaAs MOSFETs with Ga2O3(Gd2O3) As gate oxide. Solid State Electron. 41, 1751-1753 (1997).
【非特許文献２】Ren, F. et al. Ga2O3(Gd2O3)/InGaAs enhancement-mode n-channel MOSFET’s. IEEE Electron Device Lett. 19, 309-311 (1998).
【非特許文献３】Ye, P. D. et al. GaAs MOSFET with oxide gate dielectric grown by atomic layer deposition. IEEE Electron Device Lett. 24, 209-211 (2003).
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、このようなIII−Ｖ族化合物半導体層をチャネルとして用いたMOSFETにおいて、III−Ｖ族化合物半導体層に形成されたソース領域及びドレイン領域の低抵抗化は、III−Ｖ族化合物半導体層のチャネルとしての性能を十分に発揮させる上で極めて重要である。このため、かかる構成でなるMOSFETでも、電極領域としてのソース領域及びドレイン領域での抵抗を、従来よりも一段と低減させることが望まれている。
【０００５】
本発明は以上の点を考慮してなされたもので、電極領域の抵抗を従来よりも一段と低減させることができる半導体デバイス、その製造方法及び集積回路を提案することを目的とする。
【課題を解決するための手段】
【０００６】
かかる課題を解決するため本発明の請求項１は、III−Ｖ族化合物半導体層に電極領域が形成された半導体デバイスにおいて、前記III−Ｖ族化合物半導体層は、InxGa1-xAsyP1-y（xは0≦x≦1、yは0≦y≦1）からなり、前記電極領域は、前記InxGa1-xAsyP1-yと、Niとを合金化させたニッケルIII−Ｖ族合金からなることを特徴とする。
【０００７】
また、本発明の請求項２は、前記III−Ｖ族化合物半導体層をチャネルとし、前記電極領域がソース領域及びドレイン領域として配置されていることを特徴とする。
【０００８】
また、本発明の請求項３は、前記III−Ｖ族化合物半導体層は、前記xを0.7〜0.8とし、前記yを1としたIn0.7〜0.8Ga0.3〜0.2Asからなることを特徴とする。
【０００９】
また、本発明の請求項４は、InxGa1-xAsyP1-y（xは0≦x≦1、yは0≦y≦1）からなるIII−Ｖ族化合物半導体層上に、Niからなるニッケル層を形成するニッケル層形成ステップと、前記III−Ｖ族化合物半導体層及び前記ニッケル層を加熱し、前記InxGa1-xAsyP1-yと、前記Niとを合金化させたニッケルIII−Ｖ族合金からなる電極領域を、該III−Ｖ族化合物半導体層に形成する合金形成ステップと、残留した未反応の前記ニッケル層をエッチング溶液により除去する除去ステップとを備えることを特徴とする。
【００１０】
また、本発明の請求項５は、前記合金形成ステップは、前記III−Ｖ族化合物半導体層及び前記ニッケル層を、約250〜450℃で加熱することを特徴とする。
【００１１】
また、本発明の請求項６は、前記III−Ｖ族化合物半導体層上に絶縁層を形成し、該絶縁層上に所定形状のゲートを形成するゲート形成ステップを、前記ニッケル層形成ステップの前に備え、前記ニッケル層形成ステップは、前記絶縁層を除去した後、露出した前記III−Ｖ族化合物半導体層上に前記ニッケル層を形成し、前記合金形成ステップでは、前記電極領域が前記ゲートの両端側に形成され、該電極領域がソース領域及びドレイン領域として形成されることを特徴とする。
【００１２】
また、本発明の請求項７は、前記合金形成ステップは、RTA処理により加熱することを特徴とする。
【００１３】
また、本発明の請求項８は、チャネルとしてInxGa1-xAsyP1-y（xは0≦x≦1、yは0≦y≦1）からなるIII−Ｖ族化合物半導体層が設けられ、前記III−Ｖ族化合物半導体層に配置されたソース領域及びドレイン領域が、前記InxGa1-xAsyP1-yとNiとを合金化させたニッケルIII−Ｖ族合金で形成されている電界効果トランジスタを備えることを特徴とする。
【発明の効果】
【００１４】
本発明の請求項１、４及び８によれば、InxGa1-xAsyP1-yと、Niとを合金化させたニッケルIII−Ｖ族合金により電極領域を形成するようにしたことにより、電極領域の抵抗を従来よりも一段と低減させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明におけるMOSFETの断面構成を示す概略図である。
【図２】MOSFETの製造方法の説明に供する概略図である。
【図３】検証用基板の断面構成を示す概略図である。
【図４】抵抗値とRTA温度の関係を示すグラフである。
【図５】バリアハイトとIn含有量の関係を示すグラフである。
【図６】nチャネルのNi-InGaAs/n-InxGa1-xAs試料における電流密度とバイアス電圧の関係を示すグラフと、pチャネルのNi-InGaAs/p-InxGa1-xAs試料における電流密度とバイアス電圧の関係を示すグラフである。
【図７】MOSFETの断面構成を示すTEM画像である。
【図８】MOSFETの電気的特性を示すグラフである。
【図９】移動度とキャリア面密度との関係を示すグラフである。
【図１０】抵抗値と、In含有量及び従来のPNデバイスとの関係を示すグラフである。
【発明を実施するための形態】
【００１６】
以下図面に基づいて本発明の実施の形態を詳述する。
【００１７】
（１）MOSFETの構成
図１において、１は半導体デバイスとしてのnチャネルのMOSFETを示し、Si，S，Se等の不純物がドープされたInP（インジウムリン）からなるp型の半導体層形成基板３の裏面に、例えばAu-Zn合金からなるAu-Zn層２が設けられているとともに、同じくSi，S，Se等の不純物がドープされたInxGa1-xAsyP1-y（xは0≦x≦1、yは0≦y≦1）からなるp型のIII−Ｖ族化合物半導体層４が半導体層形成基板３上に設けられた構成を有する。
【００１８】
III−Ｖ族化合物半導体層４には、ゲート11両側にソース領域５及びドレイン領域６が形成されており、これらソース領域５及びドレイン領域６上に、Alでなるソース電極７及びドレイン電極８が設けられている。これにより、III−Ｖ族化合物半導体層４は、ソース領域５及びドレイン領域６間においてチャネルとなり得る。
【００１９】
かかる構成に加えて、本発明のMOSFET１では、ソース領域５及びドレイン領域６が、InxGa1-xAsyP1-yとNiとを合金化させたニッケルIII−Ｖ族合金（Ni-InxGa1-xAsyP1-y合金とも呼ぶ）から形成されていることを特徴としており、このようにソース領域５及びドレイン領域６がニッケルIII−Ｖ族合金で形成されていることで、ソース領域５及びドレイン領域６自体の抵抗や、チャネルとなるIII−Ｖ族化合物半導体層４及びソース領域５の界面での抵抗、チャネルとなるIII−Ｖ族化合物半導体層４及びドレイン領域６の界面での抵抗（以下、これらを纏めて寄生抵抗と呼ぶ）が従来よりも格段に低減され、その分だけ従来よりもドレイン電流が増加し、電子移動度（以下、単に移動度と呼ぶ）が向上し得るように構成されている。
【００２０】
III−Ｖ族化合物半導体層４上には、ソース領域５及びドレイン領域６間に、例えばAl2O3からなる絶縁層10が形成され、この絶縁層10上にNiからなるゲート11が形成されている。これにより、MOSFET１では、ゲート11にゲート電圧が印加されるとともに、ソース電極７及びドレイン電極８間にドレイン電圧が印加されることによりソース領域５からドレイン領域６へドレイン電流が流れ得るように構成されている。
【００２１】
ここで、MOSFET１は、ソース領域５及びドレイン領域６をニッケルIII−Ｖ族合金で形成することで、ソース領域５及びドレイン領域６の寄生抵抗の低減を実現できるが、特にIII−Ｖ族化合物半導体層４をIn0.7〜0.8Ga0.3〜0.2As（すなわち、xが0.7≦x≦0.8、yが1）により形成することで、一段とショットキー接合が形成され難くなり、オーミックコンタクトの状態に近づけることができる。
【００２２】
（２）MOSFETの製造方法
このようなMOSFET１は、以下のような製造方法により製造される。先ず始めに、図２（Ａ）に示すように、半導体層形成基板３上にIII−Ｖ族化合物半導体層４が形成され、当該III−Ｖ族化合物半導体層４上に絶縁層10が形成された半導体基板15を用意する。
【００２３】
因みに、この半導体基板15は以下のようにして製造することもできる。例えば、Si，S，Se等の不純物をInPにドープしたp型の半導体形成基板３を用意する。次いで、Si，S，Se等の不純物をドープさせながら、有機金属気相成長法（以下、MOVPE(Metal-Organic Vapor Phase Epitaxy)と呼ぶ）により、InxGa1-xAsyP1-yの結晶を半導体層形成基板３上にエピタキシャル成長させ、p型のIII−Ｖ族化合物半導体層４を形成する。次いで、図示しないALD装置（Atomic Layer Deposition）を用いて、III−Ｖ族化合物半導体層４の表面に、Al2O3からなり所定の厚みを有する絶縁層10を成膜し、図２（Ａ）に示すような半導体基板15を製造する。
【００２４】
次いで、電子ビーム真空蒸着法（以下、ＥＢ蒸着法と呼ぶ）を用いて、厚さ100nmのNiからなるゲート形成層（図示せず）を絶縁層10上に形成した後、このゲート形成層を所定形状に加工し、図２（Ｂ）に示すように、絶縁層10上にゲート11を形成する。そして、これに加えて、本発明では、図２（Ｃ）に示すように、ゲート11周辺の絶縁層10を残し、それ以外の絶縁層10を除去することによりIII−Ｖ族化合物半導体層４の表面を外部に露出させた後、ＥＢ蒸着法を用いて、厚さ30nmのNiからなるニッケル層17を、これらゲート11及びIII−Ｖ族化合物半導体層４上に形成する。
【００２５】
次いで、急速加熱を行うRTA（Rapid thermal anneal：ラピッド・サーマル・アニール）処理によって、N2(窒素)雰囲気下、約250〜450℃で約60秒、III−Ｖ族化合物半導体層４及びニッケル層17を加熱する。これにより、図２（Ｄ）に示すように、ニッケル層17と接触していたIII−Ｖ族化合物半導体層２の表面からこの表面近傍の領域（以下、これを表面領域と呼ぶ）では、InxGa1-xAsyP1-yとNiとが合金化したニッケルIII−Ｖ族合金が形成され、このニッケルIII−Ｖ族合金がソース領域５及びドレイン領域６となり得る。
【００２６】
このようにして形成されたソース領域５及びドレイン領域６は、ニッケルIII−Ｖ族合金で形成されていることから、III−Ｖ族化合物半導体層４に不純物を注入するイオンインプランテーション処理及びアニール処理により形成された従来のソース領域及びドレイン領域に比べて、寄生抵抗を格段に低減し得る。また、この製造方法では、従来のアニール処理時における約600〜750℃程度の加熱温度に比べて、RTA処理での加熱温度が約250〜450℃と格段に低い加熱温度により、ソース領域５及びドレイン領域６を形成できることから、加熱温度によって生じる虞のあるゲート耐圧の劣化を低減し得る。
【００２７】
次いで、例えば塩酸をエッチング溶液として用い、ソース領域５、ドレイン領域６及びゲート11上に残存した未反応のニッケル層17全てを除去する。この際、図２（Ｅ）に示すように、ソース領域５、ドレイン領域６及びゲート11上に残存した未反応のニッケル層17だけが、エッチング溶液により除去され、ソース領域５及びドレイン領域６は除去されることなく、そのまま残存し得る。
【００２８】
このように、この製造方法では、ニッケルIII−Ｖ族合金の生成にニッケル層17を用いていることから、塩酸をエッチング溶液として用いることで、ニッケル層17だけを簡単に除去し得、エッチング溶液を利用して、III−Ｖ族化合物半導体層４をチャネルとしたソース領域５及びドレイン領域６を、自己整合プロセスで形成し得る。なお、ここで、自己整合プロセスとは、ゲート11に対してソース領域５及びドレイン領域６の位置が自己整合的に決まるプロセスをいう。
【００２９】
また、この場合、エッチング溶液によって絶縁層10が除去されないことから、ソース領域５及びゲート11間、ドレイン領域６及びゲート11間をそれぞれ絶縁層10により確実に絶縁させ得る。最後に、ソース領域５及びドレイン領域６上に、例えばAlからなるソース電極７及びドレイン電極８をそれぞれ形成するとともに、半導体層形成基板３の裏面にAu-Zn層２を形成することで、図１に示すようなpチャネルのMOSFET１を製造できる。
【００３０】
（３）動作及び効果
以上の構成において、MOSFET１では、III−Ｖ族化合物半導体層４上にニッケル層17を形成し、RTA処理により加熱することで、ニッケルIII−Ｖ族合金（Ni-InxGa1-xAsyP1-y合金）からなるソース領域５及びドレイン領域６が形成される。これにより、MOSFET１では、III−Ｖ族化合物半導体層４に対して単に不純物をインプラテーションで注入して形成した従来のソース領域及びドレイン領域に比べて、ソース領域５及びドレイン領域６自体の抵抗を一段と低減させることができる。
【００３１】
また、このMOSFET１では、ニッケルIII−Ｖ族合金からなるソース領域５及びドレイン領域６と、チャネルとなるIII−Ｖ族化合物半導体層４との各界面におけるショットキーバリアが低くなり、ソース領域５及びドレイン領域６の低抵抗化を実現でき、ソース領域５からドレイン領域６に流れるドレイン電流をその分だけ増加させることができる。
【００３２】
さらに、このMOSFET１の製造方法では、このようにしてソース領域５及びドレイン領域６を製造するようにしたことで、ソース領域５及びドレイン領域６を形成する際に、当該ソース領域５及びドレイン領域６となるニッケルIII−Ｖ族合金上にニッケル層17が積層した状態となる。この状態でこのMOSFET１の製造方法では、ニッケルIII−Ｖ族合金がエッチングされることなく、ニッケル層17だけを除去する塩酸をエッチング溶液として用いることで、当該エッチング溶液によりニッケル層17だけを選択的に除去することができ、ソース領域５及びドレイン領域６を自己整合プロセスにより形成できる。
【００３３】
このように、MOSFET１では、エッチング溶液を利用した選択エッチングによってソース領域５及びドレイン領域６を自己整合プロセスにより形成できることから、例えばゲート長30nm程度のゲート11に対し形成される微細なソース領域５及びドレイン領域６であっても、微細なソース領域５及びドレイン領域６を正確な位置に形成することができる。
【００３４】
また、このMOSFET１では、製造過程において、ソース領域５及びドレイン領域６を形成するためのRTA処理の加熱温度が250〜450℃と低いことから、ソース領域５及びドレイン領域６の形成する前にゲート11を形成するゲートファーストプロセスを用いても、ゲート11や絶縁層10を加熱により劣化させることなく、ソース領域５及びドレイン領域６を形成できる。従って、本発明の製造方法では、ダミーゲートを形成した後にソース領域及びドレイン領域を形成し、次いでダミーゲートを剥離して、ゲートを作成するゲートラストプロセスを適用する必要がなく、ダミーゲートの形成等が不要で量産性に優れたゲートファーストプロセスを用いて、MOSFET１を製造できる。
【００３５】
そして、このようなMOSFET１では、複数のMOSFET１を集積化して集積回路を製造することで、各MOSFET１においてそれぞれソース領域５及びドレイン領域６の寄生抵抗を一段と低減させ、全体として抵抗を一段と低減させた集積回路を実現できる。
【００３６】
以上の構成によれば、InxGa1-xAsyP1-yと、Niとを合金化させたニッケルIII−Ｖ族合金によりソース領域５及びドレイン領域６を形成するようにしたことにより、ソース領域５及びドレイン領域６の寄生抵抗を従来よりも一段と低減させることができる。
【００３７】
（４）各種検証試験
次に、上述したMOSFET１について各種検証試験を行った。先ず初めに、Ni-InGaAs合金（ニッケルIII−Ｖ族合金）で形成したNi-InGaAs合金層の抵抗値と、RTA処理時の加熱温度との関係について調べた。ここでは、図３に示すように、SiをドープしたInGaAsからなるp型のIII−Ｖ族化合物半導体層22上に、厚さ50nmのNi-InGaAs合金からなるNi-InGaAs合金層23を形成した検証用基板21を用いた。また、検証用基板21には、Ni-InGaAs合金層23上に所定間隔を空けてAlからなるAl電極24を複数形成し、これらAl電極24間のNi-InGaAs合金層23上にSiO2でなる絶縁層25を形成した。
【００３８】
実際上、このような検証用基板21は、III−Ｖ族化合物半導体層22上に厚さ30nmのニッケル層（図示せず）をEB蒸着法で蒸着させた後、RTA処理により、約1min、後述する加熱温度で加熱し、InGaAsとNiとを合金化させたNi-InGaAs合金からなるNi-InGaAs合金層23を形成した。ここでは、RTA処理時の加熱温度（RTA温度）を、200℃、250℃、300℃、350℃、400℃、450℃に変えてNi-InGaAs合金層23をそれぞれ形成した複数種類の検証用基板21を用意し、各検証用基板21のAl電極24間に電流を流してNi-InGaAs合金層23の抵抗値を算出した。その結果、図４に示すような結果が得られた。
【００３９】
なお、図４では、Ni-InGaAs合金層23と比較する従来の電極層として、III−Ｖ族化合物半導体層にSiをドープしてキャリア密度ＮＤを1×1018〜1019 cm-3とした電極層を作製し、この電極層の抵抗値を計測した結果を、網掛け領域（「Doping layer」）で表記した。図４から、Ni-InGaAs合金層23の抵抗値は、RTA温度を250℃以上450℃以下としたときに、約25 Ω/square以下の低い抵抗値を示し、従来の電極層の抵抗値（図中、網掛け領域「Doping layer」）に比べて、格段に低減されていることが確認できた。
【００４０】
次に、InP基板上にInxGa1-xAsをMOVPEによりエピタキシャル成長させて厚さ500nmのInxGa1-xAs層を形成した後、このInxGa1-xAs層上にNiでなる厚さ30nmのNi層をEB蒸着法により蒸着させたNi/InxGa1-xAs試料を用意した。
【００４１】
またこれとは別に、InP基板上にInxGa1-xAsをMOVPEによりエピタキシャル成長させて厚さ500nmのInxGa1-xAs層を形成し、さらにこのInxGa1-xAs層上にNiでなる厚さ30nmのNi層をEB蒸着法により蒸着させ、RTA温度250℃で1min加熱処理することにより、Ni-InGaAs合金からなるNi-InGaAs合金層を形成したNi-InGaAs/InxGa1-xAs試料を用意した。
【００４２】
なお、この際、InxGa1-xAs層におけるInの含有量をx＝0.4、0.53、0.6、0.7、0.8に調整し、Inの含有量が異なる複数種類のNi/InxGa1-xAs試料及びNi-InGaAs/InxGa1-xAs試料を用意した。次いで、これらInの含有量が異なる複数種類のNi/InxGa1-xAs試料及びNi-InGaAs/InxGa1-xAs試料における各バリアハイトの値をそれぞれ測定したところ、図５に示すような結果が得られた。なお、図５では、Ni/InxGa1-xAs試料を「As-deposited」と表記し、Ni-InGaAs/InxGa1-xAs試料を「RTA at 250℃ for 1min」と表記した。このような図５から、Inの含有量がx＝0.7、0.8のとき、バリアハイトの値を0eVにできることが確認できた。
【００４３】
次に、上述したNi-InGaAs/InxGa1-xAs試料の製造過程において、InP基板上にInxGa1-xAsをMOVPEによりエピタキシャル成長させてInxGa1-xAs層を形成する際にSiをドープしてn型のn-InxGa1-xAs層を形成し、このn-InxGa1-xAs層にNi-InGaAs合金層を形成したNi-InGaAs/n-InxGa1-xAs試料を作製した。そして、このNi-InGaAs/n-InxGa1-xAs試料について、電流密度とバイアス電圧との関係について調べたところ、図６（Ａ）に示すような結果が得られた。
【００４４】
また、これとは別に、Ni-InGaAs/InxGa1-xAs試料の製造過程において、InP基板上にInxGa1-xAsをMOVPEによりエピタキシャル成長させてInxGa1-xAs層を形成する際にZnをドープしてp型のp-InxGa1-xAs層を形成し、このp-InxGa1-xAs層にNi-InGaAs合金層を形成したNi-InGaAs/p-InxGa1-xAs試料を作製した。そして、このNi-InGaAs/p-InxGa1-xAs試料について、電流密度とバイアス電圧との関係について調べたところ、図６（Ｂ）に示すような結果が得られた。
【００４５】
これら図６（Ａ）及び（Ｂ）から、Ni-InGaAs/n-InxGa1-xAs試料では、Inの含有量を増やすことによって、正負どちらのバイアスでも同レベルの電流が流れることが分かった。かくして、Inの含有量を0.7〜0.8に増加させてゆくことで、ショットキー接合が形成され難くなり、ショットキーコンタクトの状態からオーミックコンタクトの状態に次第に近づくことが確認できた。
【００４６】
因みに、「（２）MOSFETの製造方法」に従って実際にMOSFET１を製造し、このMOSFET１を動作させた場合、チャネル部分はp型のp-InxGa1-xAsからn型へ反転する。従って、このNi-InGaAs/n-InxGa1-xAs試料の特性は、ソース領域５からIII−Ｖ族化合物半導体層４の界面と、III−Ｖ族化合物半導体層４からドレイン領域６の界面の特性をモニターしていることになる。かくして、図６（Ａ）から、MOSFET１では、ソース領域５及びドレイン領域６をニッケルIII−Ｖ族合金で形成することで、ソース領域５及びドレイン領域６とチャネルとなるIII−Ｖ族化合物半導体層４との各界面で、ショットキー接合が形成され難くなり、オーミックコンタクトの状態に近づくことが分かる。
【００４７】
次に、上述した「（２）MOSFETの製造方法」に従って実際にMOSFET１を製造し、このMOSFET１について各種検証をいった。ここでは、先ず初めに、p型のInPからなる半導体層形成基板３上に、1×1016 cm-3のキャリア密度を持つp型のInGaAsからなるIII−Ｖ族化合物半導体層４が形成された半導体基板を用意した。次いで、アセトンとNH4OHと(NH4)2Sとからなる洗浄液によって、III−Ｖ族化合物半導体層４の表面を洗浄した後、ALD装置を用いて、このIII−Ｖ族化合物半導体層４の表面にAl2O3からなる厚み10nmの絶縁層10を成膜した（図２（Ａ））。
【００４８】
次いで、絶縁層10上にゲート11を形成した。具体的には、ＥＢ蒸着法を用いて、Niからなるゲート形成層を絶縁層10上に形成した後、このゲート形成層を所定形状に加工し、ゲート長（LG）5μm、ゲート幅（WG）150μmのゲート11を絶縁層10上に形成した（図２（Ｂ））。次いで、ゲート11下側の絶縁層10を残し、それ以外の絶縁層10を除去してIII−Ｖ族化合物半導体層４の表面を外部に露出させた後、再びＥＢ蒸着法を用いて、厚さ30nmのNiからなるニッケル層17を、これらゲート11及びIII−Ｖ族化合物半導体層４上に形成した（図２（Ｃ））。
【００４９】
次いで、N2(窒素)雰囲気下、約1minの間、250℃で急速加熱処理するRTA処理を行って、InGaAsとNiとを合金化させたニッケルIII−Ｖ族合金を、ゲート11両側のIII−Ｖ族化合物半導体層４に形成し（図２（Ｄ））、ゲート11上及びIII−Ｖ族化合物半導体層４上に残ったニッケル層17を塩酸（エッチング溶液）により除去した（図２（Ｅ））。最後に、ニッケルIII−Ｖ族合金でなるソース領域５及びドレイン領域６にAlでなるソース電極７及びドレイン電極８をそれぞれ形成し、また半導体層形成基板３の裏面にAu-Zn層２を形成して、図１に示すようなMOSFET１を作製した。
【００５０】
次いで、このMOSFET１の一部断面構成をTEM画像で確認したところ、図７に示すような結果が得られた。図７から、III−Ｖ族化合物半導体層４には、ドレイン領域６（Ni-InGaAs alloy）として均一なニッケルIII−Ｖ族合金が形成されていることが確認できた。また、このMOSFET１では、III−Ｖ族化合物半導体層４（InGaAs substrate）とドレイン領域６との間に明確な境界面が形成されていることが確認できたとともに、ゲート11（Metal gate）とドレイン領域６とが絶縁層10（Al2O3 10nm）により確実に絶縁されていることも確認できた。
【００５１】
次に、このようにして製造したMOSFET１の電気的な特性について検証を行った。ここでは、MOSFET１において、ドレイン電圧（VD）を1V,50mVとして、それぞれゲート電圧（VＧ）と、ドレイン電流（ID）及びソース電流（IS）との関係を調べたところ、図８（Ａ）に示すような結果が得られた。図８（Ａ）の結果から、このMOSFET１では、良好なトランジスタの特性を実現していることが確認できた。また、動作時と動作停止時の電流オンオフ比Ion/Ioffが103〜104、傾斜値Ｓが147mV/decadeであることが確認でき、その結果、MOSFETにおいて、ソース領域及びドレイン領域をニッケルIII−Ｖ族合金で形成した場合、良好な品質の界面を実現できることも確認できた。
【００５２】
さらに、MOSFET１におけるゲートリーク電流（IG）を調べたところ、図８（Ａ）に示すような結果が得られ、この結果から、ゲートリーク電流が抑制されていることも確認できた。すなわち、このことは、ニッケルIII−Ｖ族合金を形成した後に、残存した未反応のニッケル層17の選択的なエッチングが完全に行われたことを意味しており、エッチング溶液を利用してソース領域５及びドレイン領域６を自己整合プロセスにより形成できることが確認できた。また、このMOSFET１において、ゲート電圧（VＧ）を0V、0.5V、1V、1.5V、2Vと変えて、ドレイン電圧（VD）とドレイン電流（ID）の関係を調べたところ、図８（Ｂ）に示すような結果が得られ、MOSFET１が良好なトランジスタの特性を実現していることが確認できた。なお、図８（Ｂ）では、下から上へ順にゲート電圧（VＧ）0V、0.5V、1V、1.5V、2Vを示す。
【００５３】
次に、III−Ｖ族化合物半導体層４を構成するInxGa1-xAsにおけるInの含有量をx＝0.53、0.6、0.7、0.8に調整した複数種類のMOSFET１を用意し、各MOSFET１における移動度と、チャネルのキャリア面密度との関係を調べたところ、図９に示すような結果が得られた。図９から、Inの含有量を0.7としたMOSFET１では、2006cm2/Vsの高いピーク移動度が得られ、Inの含有量を0.8としたMOSFET１では、1813 cm2/Vsの高いピーク移動度が得られることが確認できた。
【００５４】
また、図９では、移動度について本発明のMOSFET１と比較するために、Si基板をチャネルとし、キャリア密度NAを2×1016cm-3とした従来のpチャネルのMOSFETを作製し、この従来のMOSFETの移動度を求めて「Si MOSFETs」として表記した。この結果から、本発明のMOSFET１は、従来の「Si MOSFETs」に比べて、約2〜3倍の高い移動度を有することが分かり、従来よりも動作速度の高速化を図れることが確認できた。特に、キャリア面密度NAが8×1012cm-2のとき、本発明のMOSFET１は、従来の「Si MOSFETs」に比べて、約3.8倍高い移動度を有することが確認できた。
【００５５】
次に、ニッケルIII−Ｖ族合金によりソース領域５及びドレイン領域６を形成したときに、ソース領域５及びドレイン領域６での抵抗値RSDがどのようになるかについて調べたところ、図１０に示すような結果が得られた。ここでは、In0.7Ga0.3AsからなるIII−Ｖ族化合物半導体層４を有し、In0.7Ga0.3AsとNiとを合金化させたニッケルIII−Ｖ族合金からなるソース領域５及びドレイン領域６を備えたMOSFET１（図１０中「In＝0.7」と示す）と、In0.8Ga0.2AsからなるIII−Ｖ族化合物半導体層４を有し、In0.8Ga0.2AsとNiとを合金化させたニッケルIII−Ｖ族合金からなるソース領域５及びドレイン領域６を備えたMOSFET１（図１０中「In＝0.8」と示す）とについて、それぞれソース領域５及びドレイン領域６の抵抗値からチャネルとなるIII−Ｖ族化合物半導体層４の抵抗値を引いたものを計算して求め、寄生抵抗である抵抗値RSDを求めた。
【００５６】
すなわち、ここで抵抗値RSDとは、ソース領域５及びドレイン領域６の寄生抵抗の値であって、ソース領域５及びドレイン領域６自体の抵抗値と、チャネルとなるIII−Ｖ族化合物半導体層４とソース領域５及びドレイン領域６の各界面での抵抗値とを合わせたものであり、III−Ｖ族化合物半導体層４のチャネル領域での抵抗値を含まないものである。
【００５７】
また、図１０に示す「PN device」は、従来のMOSFETを示しており、チャネルとしてIII−Ｖ族化合物半導体層を用いているが、当該III−Ｖ族化合物半導体層に不純物としてSiをインプラテーションで注入してソース領域及びドレイン領域を形成したものである。
【００５８】
図１０から、Inの含有量を0.7及び0.8としたMOSFET１では、比較例となる「PN device」に比べて、それぞれ抵抗値RSDが格段に低くなることが確認できた。特に、Inの含有量を0.7としたMOSFET１では、比較例となる「PN device」に比べて、抵抗値RSDが約1/5となることが確認できた。このことからも、ソース領域５及びドレイン領域６の寄生抵抗を従来よりも一段と低減し得るMOSFET１を提供できることが分かる。
【００５９】
（５）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施の形態においては、半導体デバイスとして、ゲート11、ソース領域５及びドレイン領域６を備え、III−Ｖ族化合物半導体層４に形成されるソース領域５及びドレイン領域６をニッケルIII−Ｖ族合金で形成した電界効果トランジスタであるMOSFET１を適用した場合について述べたが、本発明はこれに限らず、必ずしも電界効果トランジスタである必要はなく、III−Ｖ族化合物半導体層に電極領域が形成された種々の半導体デバイスを適用してもよい。この場合、電極領域をニッケルIII−Ｖ族合金で形成することで、従来よりも電極領域での抵抗を低減させた各種半導体デバイスを提供できる。
【００６０】
また、上述した実施の形態においては、残留した未反応のニッケル層17を除去するエッチング溶液として、塩酸を適用した場合について述べたが、本発明はこれに限らず、燐酸をエッチング溶液としてもよい。
【００６１】
また、上述した実施の形態においては、急速加熱を行うRTA処理によりIII−Ｖ族化合物半導体層４及びニッケル層17を、約250〜450℃の範囲で約60秒加熱し、InxGa1-xAsyP1-yと、Niとを合金化させたニッケルIII−Ｖ族合金を形成するようにした場合について述べたが、本発明はこれに限らず、要は、InxGa1-xAsyP1-yと、Niとを合金化させたニッケルIII−Ｖ族合金が形成できれば、その他種々の条件のもとでIII−Ｖ族化合物半導体層４及びニッケル層17を加熱してもよい。
【００６２】
また、上述した実施の形態においては、EB蒸着法により、III−Ｖ族化合物半導体層４上にニッケル層17を形成するようにした場合について述べたが、本発明はこれに限らず、その他種々の手法により、III−Ｖ族化合物半導体層４上にニッケル層17を形成するようにしてもよい。
【符号の説明】
【００６３】
１ MOSFET（半導体デバイス）
４ III−Ｖ族化合物半導体層
５ ソース領域（電極領域）
６ ドレイン領域（電極領域）
10 絶縁層
11 ゲート
17 ニッケル層
【技術分野】
【０００１】
本発明は、半導体デバイス、その製造方法及び集積回路に関し、例えばIII族元素とＶ族元素を含むIII−Ｖ族化合物半導体層をチャネルとしたMOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor)に適用して好適なものである。
【背景技術】
【０００２】
近年、III族元素とＶ族元素を含むIII−Ｖ族化合物半導体層は、電子の移動度が高いことから、SiCMOSと置き換わる有望な候補となっている。実際上、Si基板上のIII−Ｖ族化合物半導体層をチャネルとして用いたMOSFET(金属・酸化膜・半導体電界効果トランジスタ)は、その高い移動度と、低いキャリアの有効質量とから、小型化されたSiCMOSの特性をさらに向上する回路素子として期待されている（例えば、非特許文献１〜３参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ren, F. et al. Demonstration of enhancement-mode p- and n-channel GaAs MOSFETs with Ga2O3(Gd2O3) As gate oxide. Solid State Electron. 41, 1751-1753 (1997).
【非特許文献２】Ren, F. et al. Ga2O3(Gd2O3)/InGaAs enhancement-mode n-channel MOSFET’s. IEEE Electron Device Lett. 19, 309-311 (1998).
【非特許文献３】Ye, P. D. et al. GaAs MOSFET with oxide gate dielectric grown by atomic layer deposition. IEEE Electron Device Lett. 24, 209-211 (2003).
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、このようなIII−Ｖ族化合物半導体層をチャネルとして用いたMOSFETにおいて、III−Ｖ族化合物半導体層に形成されたソース領域及びドレイン領域の低抵抗化は、III−Ｖ族化合物半導体層のチャネルとしての性能を十分に発揮させる上で極めて重要である。このため、かかる構成でなるMOSFETでも、電極領域としてのソース領域及びドレイン領域での抵抗を、従来よりも一段と低減させることが望まれている。
【０００５】
本発明は以上の点を考慮してなされたもので、電極領域の抵抗を従来よりも一段と低減させることができる半導体デバイス、その製造方法及び集積回路を提案することを目的とする。
【課題を解決するための手段】
【０００６】
かかる課題を解決するため本発明の請求項１は、III−Ｖ族化合物半導体層に電極領域が形成された半導体デバイスにおいて、前記III−Ｖ族化合物半導体層は、InxGa1-xAsyP1-y（xは0≦x≦1、yは0≦y≦1）からなり、前記電極領域は、前記InxGa1-xAsyP1-yと、Niとを合金化させたニッケルIII−Ｖ族合金からなることを特徴とする。
【０００７】
また、本発明の請求項２は、前記III−Ｖ族化合物半導体層をチャネルとし、前記電極領域がソース領域及びドレイン領域として配置されていることを特徴とする。
【０００８】
また、本発明の請求項３は、前記III−Ｖ族化合物半導体層は、前記xを0.7〜0.8とし、前記yを1としたIn0.7〜0.8Ga0.3〜0.2Asからなることを特徴とする。
【０００９】
また、本発明の請求項４は、InxGa1-xAsyP1-y（xは0≦x≦1、yは0≦y≦1）からなるIII−Ｖ族化合物半導体層上に、Niからなるニッケル層を形成するニッケル層形成ステップと、前記III−Ｖ族化合物半導体層及び前記ニッケル層を加熱し、前記InxGa1-xAsyP1-yと、前記Niとを合金化させたニッケルIII−Ｖ族合金からなる電極領域を、該III−Ｖ族化合物半導体層に形成する合金形成ステップと、残留した未反応の前記ニッケル層をエッチング溶液により除去する除去ステップとを備えることを特徴とする。
【００１０】
また、本発明の請求項５は、前記合金形成ステップは、前記III−Ｖ族化合物半導体層及び前記ニッケル層を、約250〜450℃で加熱することを特徴とする。
【００１１】
また、本発明の請求項６は、前記III−Ｖ族化合物半導体層上に絶縁層を形成し、該絶縁層上に所定形状のゲートを形成するゲート形成ステップを、前記ニッケル層形成ステップの前に備え、前記ニッケル層形成ステップは、前記絶縁層を除去した後、露出した前記III−Ｖ族化合物半導体層上に前記ニッケル層を形成し、前記合金形成ステップでは、前記電極領域が前記ゲートの両端側に形成され、該電極領域がソース領域及びドレイン領域として形成されることを特徴とする。
【００１２】
また、本発明の請求項７は、前記合金形成ステップは、RTA処理により加熱することを特徴とする。
【００１３】
また、本発明の請求項８は、チャネルとしてInxGa1-xAsyP1-y（xは0≦x≦1、yは0≦y≦1）からなるIII−Ｖ族化合物半導体層が設けられ、前記III−Ｖ族化合物半導体層に配置されたソース領域及びドレイン領域が、前記InxGa1-xAsyP1-yとNiとを合金化させたニッケルIII−Ｖ族合金で形成されている電界効果トランジスタを備えることを特徴とする。
【発明の効果】
【００１４】
本発明の請求項１、４及び８によれば、InxGa1-xAsyP1-yと、Niとを合金化させたニッケルIII−Ｖ族合金により電極領域を形成するようにしたことにより、電極領域の抵抗を従来よりも一段と低減させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明におけるMOSFETの断面構成を示す概略図である。
【図２】MOSFETの製造方法の説明に供する概略図である。
【図３】検証用基板の断面構成を示す概略図である。
【図４】抵抗値とRTA温度の関係を示すグラフである。
【図５】バリアハイトとIn含有量の関係を示すグラフである。
【図６】nチャネルのNi-InGaAs/n-InxGa1-xAs試料における電流密度とバイアス電圧の関係を示すグラフと、pチャネルのNi-InGaAs/p-InxGa1-xAs試料における電流密度とバイアス電圧の関係を示すグラフである。
【図７】MOSFETの断面構成を示すTEM画像である。
【図８】MOSFETの電気的特性を示すグラフである。
【図９】移動度とキャリア面密度との関係を示すグラフである。
【図１０】抵抗値と、In含有量及び従来のPNデバイスとの関係を示すグラフである。
【発明を実施するための形態】
【００１６】
以下図面に基づいて本発明の実施の形態を詳述する。
【００１７】
（１）MOSFETの構成
図１において、１は半導体デバイスとしてのnチャネルのMOSFETを示し、Si，S，Se等の不純物がドープされたInP（インジウムリン）からなるp型の半導体層形成基板３の裏面に、例えばAu-Zn合金からなるAu-Zn層２が設けられているとともに、同じくSi，S，Se等の不純物がドープされたInxGa1-xAsyP1-y（xは0≦x≦1、yは0≦y≦1）からなるp型のIII−Ｖ族化合物半導体層４が半導体層形成基板３上に設けられた構成を有する。
【００１８】
III−Ｖ族化合物半導体層４には、ゲート11両側にソース領域５及びドレイン領域６が形成されており、これらソース領域５及びドレイン領域６上に、Alでなるソース電極７及びドレイン電極８が設けられている。これにより、III−Ｖ族化合物半導体層４は、ソース領域５及びドレイン領域６間においてチャネルとなり得る。
【００１９】
かかる構成に加えて、本発明のMOSFET１では、ソース領域５及びドレイン領域６が、InxGa1-xAsyP1-yとNiとを合金化させたニッケルIII−Ｖ族合金（Ni-InxGa1-xAsyP1-y合金とも呼ぶ）から形成されていることを特徴としており、このようにソース領域５及びドレイン領域６がニッケルIII−Ｖ族合金で形成されていることで、ソース領域５及びドレイン領域６自体の抵抗や、チャネルとなるIII−Ｖ族化合物半導体層４及びソース領域５の界面での抵抗、チャネルとなるIII−Ｖ族化合物半導体層４及びドレイン領域６の界面での抵抗（以下、これらを纏めて寄生抵抗と呼ぶ）が従来よりも格段に低減され、その分だけ従来よりもドレイン電流が増加し、電子移動度（以下、単に移動度と呼ぶ）が向上し得るように構成されている。
【００２０】
III−Ｖ族化合物半導体層４上には、ソース領域５及びドレイン領域６間に、例えばAl2O3からなる絶縁層10が形成され、この絶縁層10上にNiからなるゲート11が形成されている。これにより、MOSFET１では、ゲート11にゲート電圧が印加されるとともに、ソース電極７及びドレイン電極８間にドレイン電圧が印加されることによりソース領域５からドレイン領域６へドレイン電流が流れ得るように構成されている。
【００２１】
ここで、MOSFET１は、ソース領域５及びドレイン領域６をニッケルIII−Ｖ族合金で形成することで、ソース領域５及びドレイン領域６の寄生抵抗の低減を実現できるが、特にIII−Ｖ族化合物半導体層４をIn0.7〜0.8Ga0.3〜0.2As（すなわち、xが0.7≦x≦0.8、yが1）により形成することで、一段とショットキー接合が形成され難くなり、オーミックコンタクトの状態に近づけることができる。
【００２２】
（２）MOSFETの製造方法
このようなMOSFET１は、以下のような製造方法により製造される。先ず始めに、図２（Ａ）に示すように、半導体層形成基板３上にIII−Ｖ族化合物半導体層４が形成され、当該III−Ｖ族化合物半導体層４上に絶縁層10が形成された半導体基板15を用意する。
【００２３】
因みに、この半導体基板15は以下のようにして製造することもできる。例えば、Si，S，Se等の不純物をInPにドープしたp型の半導体形成基板３を用意する。次いで、Si，S，Se等の不純物をドープさせながら、有機金属気相成長法（以下、MOVPE(Metal-Organic Vapor Phase Epitaxy)と呼ぶ）により、InxGa1-xAsyP1-yの結晶を半導体層形成基板３上にエピタキシャル成長させ、p型のIII−Ｖ族化合物半導体層４を形成する。次いで、図示しないALD装置（Atomic Layer Deposition）を用いて、III−Ｖ族化合物半導体層４の表面に、Al2O3からなり所定の厚みを有する絶縁層10を成膜し、図２（Ａ）に示すような半導体基板15を製造する。
【００２４】
次いで、電子ビーム真空蒸着法（以下、ＥＢ蒸着法と呼ぶ）を用いて、厚さ100nmのNiからなるゲート形成層（図示せず）を絶縁層10上に形成した後、このゲート形成層を所定形状に加工し、図２（Ｂ）に示すように、絶縁層10上にゲート11を形成する。そして、これに加えて、本発明では、図２（Ｃ）に示すように、ゲート11周辺の絶縁層10を残し、それ以外の絶縁層10を除去することによりIII−Ｖ族化合物半導体層４の表面を外部に露出させた後、ＥＢ蒸着法を用いて、厚さ30nmのNiからなるニッケル層17を、これらゲート11及びIII−Ｖ族化合物半導体層４上に形成する。
【００２５】
次いで、急速加熱を行うRTA（Rapid thermal anneal：ラピッド・サーマル・アニール）処理によって、N2(窒素)雰囲気下、約250〜450℃で約60秒、III−Ｖ族化合物半導体層４及びニッケル層17を加熱する。これにより、図２（Ｄ）に示すように、ニッケル層17と接触していたIII−Ｖ族化合物半導体層２の表面からこの表面近傍の領域（以下、これを表面領域と呼ぶ）では、InxGa1-xAsyP1-yとNiとが合金化したニッケルIII−Ｖ族合金が形成され、このニッケルIII−Ｖ族合金がソース領域５及びドレイン領域６となり得る。
【００２６】
このようにして形成されたソース領域５及びドレイン領域６は、ニッケルIII−Ｖ族合金で形成されていることから、III−Ｖ族化合物半導体層４に不純物を注入するイオンインプランテーション処理及びアニール処理により形成された従来のソース領域及びドレイン領域に比べて、寄生抵抗を格段に低減し得る。また、この製造方法では、従来のアニール処理時における約600〜750℃程度の加熱温度に比べて、RTA処理での加熱温度が約250〜450℃と格段に低い加熱温度により、ソース領域５及びドレイン領域６を形成できることから、加熱温度によって生じる虞のあるゲート耐圧の劣化を低減し得る。
【００２７】
次いで、例えば塩酸をエッチング溶液として用い、ソース領域５、ドレイン領域６及びゲート11上に残存した未反応のニッケル層17全てを除去する。この際、図２（Ｅ）に示すように、ソース領域５、ドレイン領域６及びゲート11上に残存した未反応のニッケル層17だけが、エッチング溶液により除去され、ソース領域５及びドレイン領域６は除去されることなく、そのまま残存し得る。
【００２８】
このように、この製造方法では、ニッケルIII−Ｖ族合金の生成にニッケル層17を用いていることから、塩酸をエッチング溶液として用いることで、ニッケル層17だけを簡単に除去し得、エッチング溶液を利用して、III−Ｖ族化合物半導体層４をチャネルとしたソース領域５及びドレイン領域６を、自己整合プロセスで形成し得る。なお、ここで、自己整合プロセスとは、ゲート11に対してソース領域５及びドレイン領域６の位置が自己整合的に決まるプロセスをいう。
【００２９】
また、この場合、エッチング溶液によって絶縁層10が除去されないことから、ソース領域５及びゲート11間、ドレイン領域６及びゲート11間をそれぞれ絶縁層10により確実に絶縁させ得る。最後に、ソース領域５及びドレイン領域６上に、例えばAlからなるソース電極７及びドレイン電極８をそれぞれ形成するとともに、半導体層形成基板３の裏面にAu-Zn層２を形成することで、図１に示すようなpチャネルのMOSFET１を製造できる。
【００３０】
（３）動作及び効果
以上の構成において、MOSFET１では、III−Ｖ族化合物半導体層４上にニッケル層17を形成し、RTA処理により加熱することで、ニッケルIII−Ｖ族合金（Ni-InxGa1-xAsyP1-y合金）からなるソース領域５及びドレイン領域６が形成される。これにより、MOSFET１では、III−Ｖ族化合物半導体層４に対して単に不純物をインプラテーションで注入して形成した従来のソース領域及びドレイン領域に比べて、ソース領域５及びドレイン領域６自体の抵抗を一段と低減させることができる。
【００３１】
また、このMOSFET１では、ニッケルIII−Ｖ族合金からなるソース領域５及びドレイン領域６と、チャネルとなるIII−Ｖ族化合物半導体層４との各界面におけるショットキーバリアが低くなり、ソース領域５及びドレイン領域６の低抵抗化を実現でき、ソース領域５からドレイン領域６に流れるドレイン電流をその分だけ増加させることができる。
【００３２】
さらに、このMOSFET１の製造方法では、このようにしてソース領域５及びドレイン領域６を製造するようにしたことで、ソース領域５及びドレイン領域６を形成する際に、当該ソース領域５及びドレイン領域６となるニッケルIII−Ｖ族合金上にニッケル層17が積層した状態となる。この状態でこのMOSFET１の製造方法では、ニッケルIII−Ｖ族合金がエッチングされることなく、ニッケル層17だけを除去する塩酸をエッチング溶液として用いることで、当該エッチング溶液によりニッケル層17だけを選択的に除去することができ、ソース領域５及びドレイン領域６を自己整合プロセスにより形成できる。
【００３３】
このように、MOSFET１では、エッチング溶液を利用した選択エッチングによってソース領域５及びドレイン領域６を自己整合プロセスにより形成できることから、例えばゲート長30nm程度のゲート11に対し形成される微細なソース領域５及びドレイン領域６であっても、微細なソース領域５及びドレイン領域６を正確な位置に形成することができる。
【００３４】
また、このMOSFET１では、製造過程において、ソース領域５及びドレイン領域６を形成するためのRTA処理の加熱温度が250〜450℃と低いことから、ソース領域５及びドレイン領域６の形成する前にゲート11を形成するゲートファーストプロセスを用いても、ゲート11や絶縁層10を加熱により劣化させることなく、ソース領域５及びドレイン領域６を形成できる。従って、本発明の製造方法では、ダミーゲートを形成した後にソース領域及びドレイン領域を形成し、次いでダミーゲートを剥離して、ゲートを作成するゲートラストプロセスを適用する必要がなく、ダミーゲートの形成等が不要で量産性に優れたゲートファーストプロセスを用いて、MOSFET１を製造できる。
【００３５】
そして、このようなMOSFET１では、複数のMOSFET１を集積化して集積回路を製造することで、各MOSFET１においてそれぞれソース領域５及びドレイン領域６の寄生抵抗を一段と低減させ、全体として抵抗を一段と低減させた集積回路を実現できる。
【００３６】
以上の構成によれば、InxGa1-xAsyP1-yと、Niとを合金化させたニッケルIII−Ｖ族合金によりソース領域５及びドレイン領域６を形成するようにしたことにより、ソース領域５及びドレイン領域６の寄生抵抗を従来よりも一段と低減させることができる。
【００３７】
（４）各種検証試験
次に、上述したMOSFET１について各種検証試験を行った。先ず初めに、Ni-InGaAs合金（ニッケルIII−Ｖ族合金）で形成したNi-InGaAs合金層の抵抗値と、RTA処理時の加熱温度との関係について調べた。ここでは、図３に示すように、SiをドープしたInGaAsからなるp型のIII−Ｖ族化合物半導体層22上に、厚さ50nmのNi-InGaAs合金からなるNi-InGaAs合金層23を形成した検証用基板21を用いた。また、検証用基板21には、Ni-InGaAs合金層23上に所定間隔を空けてAlからなるAl電極24を複数形成し、これらAl電極24間のNi-InGaAs合金層23上にSiO2でなる絶縁層25を形成した。
【００３８】
実際上、このような検証用基板21は、III−Ｖ族化合物半導体層22上に厚さ30nmのニッケル層（図示せず）をEB蒸着法で蒸着させた後、RTA処理により、約1min、後述する加熱温度で加熱し、InGaAsとNiとを合金化させたNi-InGaAs合金からなるNi-InGaAs合金層23を形成した。ここでは、RTA処理時の加熱温度（RTA温度）を、200℃、250℃、300℃、350℃、400℃、450℃に変えてNi-InGaAs合金層23をそれぞれ形成した複数種類の検証用基板21を用意し、各検証用基板21のAl電極24間に電流を流してNi-InGaAs合金層23の抵抗値を算出した。その結果、図４に示すような結果が得られた。
【００３９】
なお、図４では、Ni-InGaAs合金層23と比較する従来の電極層として、III−Ｖ族化合物半導体層にSiをドープしてキャリア密度ＮＤを1×1018〜1019 cm-3とした電極層を作製し、この電極層の抵抗値を計測した結果を、網掛け領域（「Doping layer」）で表記した。図４から、Ni-InGaAs合金層23の抵抗値は、RTA温度を250℃以上450℃以下としたときに、約25 Ω/square以下の低い抵抗値を示し、従来の電極層の抵抗値（図中、網掛け領域「Doping layer」）に比べて、格段に低減されていることが確認できた。
【００４０】
次に、InP基板上にInxGa1-xAsをMOVPEによりエピタキシャル成長させて厚さ500nmのInxGa1-xAs層を形成した後、このInxGa1-xAs層上にNiでなる厚さ30nmのNi層をEB蒸着法により蒸着させたNi/InxGa1-xAs試料を用意した。
【００４１】
またこれとは別に、InP基板上にInxGa1-xAsをMOVPEによりエピタキシャル成長させて厚さ500nmのInxGa1-xAs層を形成し、さらにこのInxGa1-xAs層上にNiでなる厚さ30nmのNi層をEB蒸着法により蒸着させ、RTA温度250℃で1min加熱処理することにより、Ni-InGaAs合金からなるNi-InGaAs合金層を形成したNi-InGaAs/InxGa1-xAs試料を用意した。
【００４２】
なお、この際、InxGa1-xAs層におけるInの含有量をx＝0.4、0.53、0.6、0.7、0.8に調整し、Inの含有量が異なる複数種類のNi/InxGa1-xAs試料及びNi-InGaAs/InxGa1-xAs試料を用意した。次いで、これらInの含有量が異なる複数種類のNi/InxGa1-xAs試料及びNi-InGaAs/InxGa1-xAs試料における各バリアハイトの値をそれぞれ測定したところ、図５に示すような結果が得られた。なお、図５では、Ni/InxGa1-xAs試料を「As-deposited」と表記し、Ni-InGaAs/InxGa1-xAs試料を「RTA at 250℃ for 1min」と表記した。このような図５から、Inの含有量がx＝0.7、0.8のとき、バリアハイトの値を0eVにできることが確認できた。
【００４３】
次に、上述したNi-InGaAs/InxGa1-xAs試料の製造過程において、InP基板上にInxGa1-xAsをMOVPEによりエピタキシャル成長させてInxGa1-xAs層を形成する際にSiをドープしてn型のn-InxGa1-xAs層を形成し、このn-InxGa1-xAs層にNi-InGaAs合金層を形成したNi-InGaAs/n-InxGa1-xAs試料を作製した。そして、このNi-InGaAs/n-InxGa1-xAs試料について、電流密度とバイアス電圧との関係について調べたところ、図６（Ａ）に示すような結果が得られた。
【００４４】
また、これとは別に、Ni-InGaAs/InxGa1-xAs試料の製造過程において、InP基板上にInxGa1-xAsをMOVPEによりエピタキシャル成長させてInxGa1-xAs層を形成する際にZnをドープしてp型のp-InxGa1-xAs層を形成し、このp-InxGa1-xAs層にNi-InGaAs合金層を形成したNi-InGaAs/p-InxGa1-xAs試料を作製した。そして、このNi-InGaAs/p-InxGa1-xAs試料について、電流密度とバイアス電圧との関係について調べたところ、図６（Ｂ）に示すような結果が得られた。
【００４５】
これら図６（Ａ）及び（Ｂ）から、Ni-InGaAs/n-InxGa1-xAs試料では、Inの含有量を増やすことによって、正負どちらのバイアスでも同レベルの電流が流れることが分かった。かくして、Inの含有量を0.7〜0.8に増加させてゆくことで、ショットキー接合が形成され難くなり、ショットキーコンタクトの状態からオーミックコンタクトの状態に次第に近づくことが確認できた。
【００４６】
因みに、「（２）MOSFETの製造方法」に従って実際にMOSFET１を製造し、このMOSFET１を動作させた場合、チャネル部分はp型のp-InxGa1-xAsからn型へ反転する。従って、このNi-InGaAs/n-InxGa1-xAs試料の特性は、ソース領域５からIII−Ｖ族化合物半導体層４の界面と、III−Ｖ族化合物半導体層４からドレイン領域６の界面の特性をモニターしていることになる。かくして、図６（Ａ）から、MOSFET１では、ソース領域５及びドレイン領域６をニッケルIII−Ｖ族合金で形成することで、ソース領域５及びドレイン領域６とチャネルとなるIII−Ｖ族化合物半導体層４との各界面で、ショットキー接合が形成され難くなり、オーミックコンタクトの状態に近づくことが分かる。
【００４７】
次に、上述した「（２）MOSFETの製造方法」に従って実際にMOSFET１を製造し、このMOSFET１について各種検証をいった。ここでは、先ず初めに、p型のInPからなる半導体層形成基板３上に、1×1016 cm-3のキャリア密度を持つp型のInGaAsからなるIII−Ｖ族化合物半導体層４が形成された半導体基板を用意した。次いで、アセトンとNH4OHと(NH4)2Sとからなる洗浄液によって、III−Ｖ族化合物半導体層４の表面を洗浄した後、ALD装置を用いて、このIII−Ｖ族化合物半導体層４の表面にAl2O3からなる厚み10nmの絶縁層10を成膜した（図２（Ａ））。
【００４８】
次いで、絶縁層10上にゲート11を形成した。具体的には、ＥＢ蒸着法を用いて、Niからなるゲート形成層を絶縁層10上に形成した後、このゲート形成層を所定形状に加工し、ゲート長（LG）5μm、ゲート幅（WG）150μmのゲート11を絶縁層10上に形成した（図２（Ｂ））。次いで、ゲート11下側の絶縁層10を残し、それ以外の絶縁層10を除去してIII−Ｖ族化合物半導体層４の表面を外部に露出させた後、再びＥＢ蒸着法を用いて、厚さ30nmのNiからなるニッケル層17を、これらゲート11及びIII−Ｖ族化合物半導体層４上に形成した（図２（Ｃ））。
【００４９】
次いで、N2(窒素)雰囲気下、約1minの間、250℃で急速加熱処理するRTA処理を行って、InGaAsとNiとを合金化させたニッケルIII−Ｖ族合金を、ゲート11両側のIII−Ｖ族化合物半導体層４に形成し（図２（Ｄ））、ゲート11上及びIII−Ｖ族化合物半導体層４上に残ったニッケル層17を塩酸（エッチング溶液）により除去した（図２（Ｅ））。最後に、ニッケルIII−Ｖ族合金でなるソース領域５及びドレイン領域６にAlでなるソース電極７及びドレイン電極８をそれぞれ形成し、また半導体層形成基板３の裏面にAu-Zn層２を形成して、図１に示すようなMOSFET１を作製した。
【００５０】
次いで、このMOSFET１の一部断面構成をTEM画像で確認したところ、図７に示すような結果が得られた。図７から、III−Ｖ族化合物半導体層４には、ドレイン領域６（Ni-InGaAs alloy）として均一なニッケルIII−Ｖ族合金が形成されていることが確認できた。また、このMOSFET１では、III−Ｖ族化合物半導体層４（InGaAs substrate）とドレイン領域６との間に明確な境界面が形成されていることが確認できたとともに、ゲート11（Metal gate）とドレイン領域６とが絶縁層10（Al2O3 10nm）により確実に絶縁されていることも確認できた。
【００５１】
次に、このようにして製造したMOSFET１の電気的な特性について検証を行った。ここでは、MOSFET１において、ドレイン電圧（VD）を1V,50mVとして、それぞれゲート電圧（VＧ）と、ドレイン電流（ID）及びソース電流（IS）との関係を調べたところ、図８（Ａ）に示すような結果が得られた。図８（Ａ）の結果から、このMOSFET１では、良好なトランジスタの特性を実現していることが確認できた。また、動作時と動作停止時の電流オンオフ比Ion/Ioffが103〜104、傾斜値Ｓが147mV/decadeであることが確認でき、その結果、MOSFETにおいて、ソース領域及びドレイン領域をニッケルIII−Ｖ族合金で形成した場合、良好な品質の界面を実現できることも確認できた。
【００５２】
さらに、MOSFET１におけるゲートリーク電流（IG）を調べたところ、図８（Ａ）に示すような結果が得られ、この結果から、ゲートリーク電流が抑制されていることも確認できた。すなわち、このことは、ニッケルIII−Ｖ族合金を形成した後に、残存した未反応のニッケル層17の選択的なエッチングが完全に行われたことを意味しており、エッチング溶液を利用してソース領域５及びドレイン領域６を自己整合プロセスにより形成できることが確認できた。また、このMOSFET１において、ゲート電圧（VＧ）を0V、0.5V、1V、1.5V、2Vと変えて、ドレイン電圧（VD）とドレイン電流（ID）の関係を調べたところ、図８（Ｂ）に示すような結果が得られ、MOSFET１が良好なトランジスタの特性を実現していることが確認できた。なお、図８（Ｂ）では、下から上へ順にゲート電圧（VＧ）0V、0.5V、1V、1.5V、2Vを示す。
【００５３】
次に、III−Ｖ族化合物半導体層４を構成するInxGa1-xAsにおけるInの含有量をx＝0.53、0.6、0.7、0.8に調整した複数種類のMOSFET１を用意し、各MOSFET１における移動度と、チャネルのキャリア面密度との関係を調べたところ、図９に示すような結果が得られた。図９から、Inの含有量を0.7としたMOSFET１では、2006cm2/Vsの高いピーク移動度が得られ、Inの含有量を0.8としたMOSFET１では、1813 cm2/Vsの高いピーク移動度が得られることが確認できた。
【００５４】
また、図９では、移動度について本発明のMOSFET１と比較するために、Si基板をチャネルとし、キャリア密度NAを2×1016cm-3とした従来のpチャネルのMOSFETを作製し、この従来のMOSFETの移動度を求めて「Si MOSFETs」として表記した。この結果から、本発明のMOSFET１は、従来の「Si MOSFETs」に比べて、約2〜3倍の高い移動度を有することが分かり、従来よりも動作速度の高速化を図れることが確認できた。特に、キャリア面密度NAが8×1012cm-2のとき、本発明のMOSFET１は、従来の「Si MOSFETs」に比べて、約3.8倍高い移動度を有することが確認できた。
【００５５】
次に、ニッケルIII−Ｖ族合金によりソース領域５及びドレイン領域６を形成したときに、ソース領域５及びドレイン領域６での抵抗値RSDがどのようになるかについて調べたところ、図１０に示すような結果が得られた。ここでは、In0.7Ga0.3AsからなるIII−Ｖ族化合物半導体層４を有し、In0.7Ga0.3AsとNiとを合金化させたニッケルIII−Ｖ族合金からなるソース領域５及びドレイン領域６を備えたMOSFET１（図１０中「In＝0.7」と示す）と、In0.8Ga0.2AsからなるIII−Ｖ族化合物半導体層４を有し、In0.8Ga0.2AsとNiとを合金化させたニッケルIII−Ｖ族合金からなるソース領域５及びドレイン領域６を備えたMOSFET１（図１０中「In＝0.8」と示す）とについて、それぞれソース領域５及びドレイン領域６の抵抗値からチャネルとなるIII−Ｖ族化合物半導体層４の抵抗値を引いたものを計算して求め、寄生抵抗である抵抗値RSDを求めた。
【００５６】
すなわち、ここで抵抗値RSDとは、ソース領域５及びドレイン領域６の寄生抵抗の値であって、ソース領域５及びドレイン領域６自体の抵抗値と、チャネルとなるIII−Ｖ族化合物半導体層４とソース領域５及びドレイン領域６の各界面での抵抗値とを合わせたものであり、III−Ｖ族化合物半導体層４のチャネル領域での抵抗値を含まないものである。
【００５７】
また、図１０に示す「PN device」は、従来のMOSFETを示しており、チャネルとしてIII−Ｖ族化合物半導体層を用いているが、当該III−Ｖ族化合物半導体層に不純物としてSiをインプラテーションで注入してソース領域及びドレイン領域を形成したものである。
【００５８】
図１０から、Inの含有量を0.7及び0.8としたMOSFET１では、比較例となる「PN device」に比べて、それぞれ抵抗値RSDが格段に低くなることが確認できた。特に、Inの含有量を0.7としたMOSFET１では、比較例となる「PN device」に比べて、抵抗値RSDが約1/5となることが確認できた。このことからも、ソース領域５及びドレイン領域６の寄生抵抗を従来よりも一段と低減し得るMOSFET１を提供できることが分かる。
【００５９】
（５）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施の形態においては、半導体デバイスとして、ゲート11、ソース領域５及びドレイン領域６を備え、III−Ｖ族化合物半導体層４に形成されるソース領域５及びドレイン領域６をニッケルIII−Ｖ族合金で形成した電界効果トランジスタであるMOSFET１を適用した場合について述べたが、本発明はこれに限らず、必ずしも電界効果トランジスタである必要はなく、III−Ｖ族化合物半導体層に電極領域が形成された種々の半導体デバイスを適用してもよい。この場合、電極領域をニッケルIII−Ｖ族合金で形成することで、従来よりも電極領域での抵抗を低減させた各種半導体デバイスを提供できる。
【００６０】
また、上述した実施の形態においては、残留した未反応のニッケル層17を除去するエッチング溶液として、塩酸を適用した場合について述べたが、本発明はこれに限らず、燐酸をエッチング溶液としてもよい。
【００６１】
また、上述した実施の形態においては、急速加熱を行うRTA処理によりIII−Ｖ族化合物半導体層４及びニッケル層17を、約250〜450℃の範囲で約60秒加熱し、InxGa1-xAsyP1-yと、Niとを合金化させたニッケルIII−Ｖ族合金を形成するようにした場合について述べたが、本発明はこれに限らず、要は、InxGa1-xAsyP1-yと、Niとを合金化させたニッケルIII−Ｖ族合金が形成できれば、その他種々の条件のもとでIII−Ｖ族化合物半導体層４及びニッケル層17を加熱してもよい。
【００６２】
また、上述した実施の形態においては、EB蒸着法により、III−Ｖ族化合物半導体層４上にニッケル層17を形成するようにした場合について述べたが、本発明はこれに限らず、その他種々の手法により、III−Ｖ族化合物半導体層４上にニッケル層17を形成するようにしてもよい。
【符号の説明】
【００６３】
１ MOSFET（半導体デバイス）
４ III−Ｖ族化合物半導体層
５ ソース領域（電極領域）
６ ドレイン領域（電極領域）
10 絶縁層
11 ゲート
17 ニッケル層
【特許請求の範囲】
【請求項１】
III−Ｖ族化合物半導体層に電極領域が形成された半導体デバイスにおいて、
前記III−Ｖ族化合物半導体層は、InxGa1-xAsyP1-y（xは0≦x≦1、yは0≦y≦1）からなり、
前記電極領域は、前記InxGa1-xAsyP1-yと、Niとを合金化させたニッケルIII−Ｖ族合金からなる
ことを特徴とする半導体デバイス。
【請求項２】
前記III−Ｖ族化合物半導体層をチャネルとし、前記電極領域がソース領域及びドレイン領域として配置されている
ことを特徴とする請求項１記載の半導体デバイス。
【請求項３】
前記III−Ｖ族化合物半導体層は、前記xを0.7〜0.8とし、前記yを1としたIn0.7〜0.8Ga0.3〜0.2Asからなる
ことを特徴とする請求項１又は２記載の半導体デバイス。
【請求項４】
InxGa1-xAsyP1-y（xは0≦x≦1、yは0≦y≦1）からなるIII−Ｖ族化合物半導体層上に、Niからなるニッケル層を形成するニッケル層形成ステップと、
前記III−Ｖ族化合物半導体層及び前記ニッケル層を加熱し、前記InxGa1-xAsyP1-yと、前記Niとを合金化させたニッケルIII−Ｖ族合金からなる電極領域を、該III−Ｖ族化合物半導体層に形成する合金形成ステップと、
残留した未反応の前記ニッケル層をエッチング溶液により除去する除去ステップと
を備えることを特徴とする半導体デバイスの製造方法。
【請求項５】
前記合金形成ステップは、
前記III−Ｖ族化合物半導体層及び前記ニッケル層を、約250〜450℃で加熱する
ことを特徴とする請求項４記載の半導体デバイスの製造方法。
【請求項６】
前記III−Ｖ族化合物半導体層上に絶縁層を形成し、該絶縁層上に所定形状のゲートを形成するゲート形成ステップを、前記ニッケル層形成ステップの前に備え、
前記ニッケル層形成ステップは、前記絶縁層を除去した後、露出した前記III−Ｖ族化合物半導体層上に前記ニッケル層を形成し、
前記合金形成ステップでは、前記電極領域が前記ゲートの両端側に形成され、該電極領域がソース領域及びドレイン領域として形成される
ことを特徴とする請求項４又は５記載の半導体デバイスの製造方法。
【請求項７】
前記合金形成ステップは、RTA（Rapid Thermal Annealing）処理により加熱する
ことを特徴とする請求項４〜６のうちいずれか１項記載の半導体デバイスの製造方法。
【請求項８】
チャネルとしてInxGa1-xAsyP1-y（xは0≦x≦1、yは0≦y≦1）からなるIII−Ｖ族化合物半導体層が設けられ、前記III−Ｖ族化合物半導体層に配置されたソース領域及びドレイン領域が、前記InxGa1-xAsyP1-yとNiとを合金化させたニッケルIII−Ｖ族合金で形成されている電界効果トランジスタを備える
ことを特徴とする集積回路。
【請求項１】
III−Ｖ族化合物半導体層に電極領域が形成された半導体デバイスにおいて、
前記III−Ｖ族化合物半導体層は、InxGa1-xAsyP1-y（xは0≦x≦1、yは0≦y≦1）からなり、
前記電極領域は、前記InxGa1-xAsyP1-yと、Niとを合金化させたニッケルIII−Ｖ族合金からなる
ことを特徴とする半導体デバイス。
【請求項２】
前記III−Ｖ族化合物半導体層をチャネルとし、前記電極領域がソース領域及びドレイン領域として配置されている
ことを特徴とする請求項１記載の半導体デバイス。
【請求項３】
前記III−Ｖ族化合物半導体層は、前記xを0.7〜0.8とし、前記yを1としたIn0.7〜0.8Ga0.3〜0.2Asからなる
ことを特徴とする請求項１又は２記載の半導体デバイス。
【請求項４】
InxGa1-xAsyP1-y（xは0≦x≦1、yは0≦y≦1）からなるIII−Ｖ族化合物半導体層上に、Niからなるニッケル層を形成するニッケル層形成ステップと、
前記III−Ｖ族化合物半導体層及び前記ニッケル層を加熱し、前記InxGa1-xAsyP1-yと、前記Niとを合金化させたニッケルIII−Ｖ族合金からなる電極領域を、該III−Ｖ族化合物半導体層に形成する合金形成ステップと、
残留した未反応の前記ニッケル層をエッチング溶液により除去する除去ステップと
を備えることを特徴とする半導体デバイスの製造方法。
【請求項５】
前記合金形成ステップは、
前記III−Ｖ族化合物半導体層及び前記ニッケル層を、約250〜450℃で加熱する
ことを特徴とする請求項４記載の半導体デバイスの製造方法。
【請求項６】
前記III−Ｖ族化合物半導体層上に絶縁層を形成し、該絶縁層上に所定形状のゲートを形成するゲート形成ステップを、前記ニッケル層形成ステップの前に備え、
前記ニッケル層形成ステップは、前記絶縁層を除去した後、露出した前記III−Ｖ族化合物半導体層上に前記ニッケル層を形成し、
前記合金形成ステップでは、前記電極領域が前記ゲートの両端側に形成され、該電極領域がソース領域及びドレイン領域として形成される
ことを特徴とする請求項４又は５記載の半導体デバイスの製造方法。
【請求項７】
前記合金形成ステップは、RTA（Rapid Thermal Annealing）処理により加熱する
ことを特徴とする請求項４〜６のうちいずれか１項記載の半導体デバイスの製造方法。
【請求項８】
チャネルとしてInxGa1-xAsyP1-y（xは0≦x≦1、yは0≦y≦1）からなるIII−Ｖ族化合物半導体層が設けられ、前記III−Ｖ族化合物半導体層に配置されたソース領域及びドレイン領域が、前記InxGa1-xAsyP1-yとNiとを合金化させたニッケルIII−Ｖ族合金で形成されている電界効果トランジスタを備える
ことを特徴とする集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図８】
【図９】
【図１０】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図８】
【図９】
【図１０】
【図７】
【公開番号】特開２０１２−７９８１５（Ｐ２０１２−７９８１５Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１０−２２１７１２（Ｐ２０１０−２２１７１２）
【出願日】平成２２年９月３０日（２０１０．９．３０）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 〔刊行物名〕 ２０１０年秋季第７１回応用物理学会学術講演会講演予稿集 〔発行所〕 社団法人応用物理学会 〔発行日〕 平成２２年８月３０日
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度、ＮＥＤＯ ナノエレクトロ二クス半導体新材料・新構造ナノ電子デバイス技術開発事業 産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（５０４１３７９１２）国立大学法人 東京大学 (1,942)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２２年９月３０日（２０１０．９．３０）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 〔刊行物名〕 ２０１０年秋季第７１回応用物理学会学術講演会講演予稿集 〔発行所〕 社団法人応用物理学会 〔発行日〕 平成２２年８月３０日
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度、ＮＥＤＯ ナノエレクトロ二クス半導体新材料・新構造ナノ電子デバイス技術開発事業 産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（５０４１３７９１２）国立大学法人 東京大学 (1,942)
【Ｆターム（参考）】
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