【課題】ＣＭＯＳ集積過程での高温処理の後であっても一定の閾値電圧を維持する高ｋゲート誘電体の提供。
【解決手段】高ｋゲート誘電体３０と、下部金属層４０、捕捉金属層５０、および上部金属層６０を含む金属ゲート構造とのスタックを提供する。該捕捉金属層は、次の２つの基準、１）Ｓｉ＋２／ｙＭ_ｘＯ_ｙ→２ｘ／ｙＭ＋ＳｉＯ_２の反応によるギブス自由エネルギの変化が正である金属（Ｍ）であること、２）酸化物形成に対する酸素原子あたりのギブス自由エネルギが、下部金属層の金属および上部金属層の金属より大きな負である金属であること、を満たす。これらの基準を満たす捕捉金属層は、酸素原子がゲート電極を通って高ｋゲート誘電体に向け拡散するときに該酸素原子を捕捉する。さらに、該捕捉金属層は、高ｋゲート誘電体の下の酸化ケイ素界面層の厚さを遠隔から低減する。この結果、ゲート誘電体全体の等価酸化膜厚（ＥＯＴ）の変動が抑制される。 （もっと読む）

【課題】良質な半導体−酸化物界面を有する電界効果トランジスタおよびその製造方法を提供する。
【解決手段】電界効果トランジスタ１００は、半導体基板１０１と、半導体基板１０１上に形成されたチャネル層１０２と、チャネル層１０２上に形成された電子供給層１０３と、電子供給層１０３内に形成され、Ｐｔを含む半導体層１０６と、半導体層１０６上に形成され、ゲート絶縁膜として機能するペロブスカイト型酸化物層１０７と、ペロブスカイト型酸化物層１０７上に形成されたゲート電極１０８とを備える。 （もっと読む）

【課題】 フィン電界効果トランジスタ（FinFET）とその形成方法を提供する。
【解決手段】 半導体基板、前記半導体基板上の絶縁領域、及び前記半導体基板上に位置し、前記絶縁領域間の間隙に少なくとも一部を有し、第１III-V族化合物半導体材料を含むエピタキシー領域を含み、前記エピタキシー領域は、そこと前記半導体基板が第１格子不整合を有する下部分、及び前記下部分上に位置し、そこと前記半導体基板が前記第１格子不整合と異なる第２格子不整合を有する上部分を更に含む集積回路構造。 （もっと読む）

【課題】素子分離構造の面積を増大させることなく、素子分離構造の表面の後退量を低減させる。
【解決手段】半導体基板１１の表面よりも低い位置に埋め込み絶縁層１２を埋め込み、埋め込み絶縁層１２と材料の異なるキャップ絶縁層１３を半導体基板１１と埋め込み絶縁層１２と間の段差１２ａの肩の部分にかからないようにして埋め込み絶縁層１２上に形成する。 （もっと読む）

【課題】 非対称型半導体デバイス、及びその製造の際にスペーサ・スキームを用いる方法を提供する
【解決手段】 高ｋゲート誘電体の表面上に配置された非対称型ゲート・スタックを含む半構造体が提供される。非対称型ゲート・スタックは、第１の部分と第２の部分とを含み、第１の部分は、第２の部分とは異なる閾値電圧を有する。本発明の非対称型ゲート・スタックの第１の部分は、下から上に、閾値電圧調整材料及び少なくとも第１の導電性スペーサを含み、本発明の非対称型ゲート・スタックの第２の部分は、ゲート誘電体の上の少なくとも第２の導電性スペーサを含む。幾つかの実施形態において、第２の導電性スペーサは、下にある高ｋゲート誘電体と直接接触しており、他の実施形態においては、第１及び第２の導電性スペーサは、前記閾値電圧調整材料と直接接触している。 （もっと読む）

【課題】III−V族化合物半導体を含むトランジスタとその形成方法を提供する。
【解決手段】基板２０、前記基板上にあり、III族とV族元素を含む第１のIII−V族化合物半導体材料で形成されたチャネル層２６、前記チャネル層の上方の高ドープ半導体層３０、前記高ドープ半導体層を穿通して形成され前記高ドープ半導体層の側壁に接触したゲート誘電体５０、及び前記ゲート誘電体の下部部分上のゲート電極５２を含み、ゲート誘電体５０が前記ゲート電極の側壁上の側壁部分を有している集積回路構造。 （もっと読む）

【課題】 金属酸化物半導体（MOS）トランジスタとその形成方法を提供する。
【解決手段】 多重ゲートトランジスタは、基板、第１半導体材料で形成された中央フィン、及び中央フィンの対向側壁上の第１部分と第２部分を含み、第１半導体材料とは異なる第２半導体材料を包含する半導体層を含む基板上の半導体フィン、この半導体フィンの側壁の周囲を包むゲート電極、及び半導体フィンの対向端のソース領域とドレイン領域を含み、中央フィンと半導体層の各々は、ソース領域からドレイン領域に延伸する。 （もっと読む）

【課題】相異なるスレショルド電圧を有する電界効果トランジスタを提供する。
【解決手段】ドープ半導体ウエル上に、複数種のゲート・スタック（１００〜６００）が形成される。ドープ半導体ウエル（２２、２４）上に、高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体（３０Ｌ）が形成される。一つのデバイス領域中に金属ゲート層（４２Ｌ）が形成され、他のデバイス領域（２００、４００、５００、６００）ではｈｉｇｈ−ｋゲート誘電体は露出される。該他のデバイス領域中に、相異なる厚さを有するスレショルド電圧調整酸化物層が形成される。次いで、スレショルド電圧調整酸化物層を覆って導電性ゲート材料層（７２Ｌ）が形成される。電界効果トランジスタの一つの型は、ｈｉｇｈ−ｋゲート誘電体部分を包含するゲート誘電体を包含する。電界効果トランジスタの他の型は、ｈｉｇｈ−ｋゲート誘電体部分と、相異なる厚さを有する第一スレショルド電圧調整酸化物部分とを包含するゲート誘電体を包含する。相異なるゲート誘電体スタックと、同一のドーパント濃度を有するドープ半導体ウエルを用いることによって、相異なるスレショルド電圧を有する電界効果トランジスタが提供される。 （もっと読む）

【課題】high-kゲート誘電体のパターニングが不要な半導体装置の製造方法を提供する。
【解決手段】第１の領域が第１の厚さに、第２の領域が第１の膜さよりも薄い第２の厚さになるようにゲート誘電体層２０４を半導体基板２０２上に形成し、ゲート誘電体層２０４上にhigh-kの原子の層２１２を形成し、熱処理を行って、第１の領域に第１の厚さ及び第１の組成のうち少なくとも一方を有するhigh-kゲート誘電体層２１６を形成し、第２の領域に第１の厚さよりも薄い第２の厚さ及び第２の組成のうち少なくとも一方を有するhigh-kゲート誘電体層２１８を形成する。 （もっと読む）

【課題】Ｈｉｇｈ−ｋ金属ゲート・トランジスタに対するスレショルド電圧制御および駆動電流改良のための方法および構造体を提供する。
【解決手段】デバイスを形成する方法は、基板を用意するステップと、基板上に界面層を形成するステップと、界面層上にＨｉｇｈ−ｋ誘電体層を堆積するステップと、Ｈｉｇｈ−ｋ誘電体層上に酸素除去層を堆積するステップと、アニールを実施するステップとを含む。Ｈｉｇｈ−ｋ金属ゲート・トランジスタは、基板と、基板上の界面層と、界面層上のＨｉｇｈ−ｋ誘電体層と、Ｈｉｇｈ−ｋ誘電体層上の酸素除去層とを含む。 （もっと読む）

【課題】半導体の酸化物を安定化させることができる上、欠陥密度が低くて電子移動度が高い誘電体層を得て、デバイスの信頼性及び性能を大幅に改善することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０内に設け、第１のゲルマニウムドープト領域を含む第１の電極と、第１の電極上に設け、半導体酸化物及び安定金属を含む第１の誘電体層２３と、第１の誘電体層２３上に設ける第２の電極とを備える。第１の電極及び第２の電極によりキャパシタを形成する。 （もっと読む）

【課題】改善された特性と強化された機能とを備えたダイオード構造とその製造方法が望まれている。
【解決手段】ゲート・ダイオード構造及びＳＯＩ基板（ＳＯＩ）等の上にゲート・ダイオード構造を製造する方法であって、緩和下地層（３４‘）を用いる。緩和下地層は歪下地層（３４）から形成される。歪下地層（３４）は典型的にはゲート・ダイオード構造と同時に形成される電界効果型トランジスタに用いられる。緩和下地層は歪下地層（３４）のイオン注入処理のような処理により形成される。反応性イオンエッチング方法を用いてゲート・ダイオード構造から歪下地層を除去するときのゲート・ダイオードの損傷がないので、歪下地層に比較して、緩和下地層はゲート・ダイオード構造の理想値を改善する。 （もっと読む）

【課題】横方向の寸法の増大を抑制しつつ、横型二重拡散電界効果トランジスタのソースとドレインとの間の電界を緩和する。
【解決手段】Ｎ型ドリフト層１７には、埋込絶縁層１４下に配置されたＰ⁻ダンパ層１９を形成するとともに、Ｐ⁻ダンパ層１９を取り囲むように配置されたＮ⁻ダンパ層１８を形成し、Ｎ⁻ダンパ層１８およびＰ⁻ダンパ層１９にて埋込絶縁層１４下が空乏化されるように不純物濃度を設定する。 （もっと読む）

【課題】 フィン型ＦＥＴデバイス及びこれの製造方法を提供する。
【解決手段】 半導体デバイスは、基板を準備しそして基板上に半導体含有層を形成することにより形成される。次いで、複数個の開口を有するマスクが、半導体含有層上に形成され、ここでマスクの複数個の開口のうち互いに隣接する開口は、最小構造寸法だけ離されている。その後、半導体含有層の第１部分にドーパントを導入するために、角度付けしたイオン注入が行われ、ここでドーパントがほぼ存在しない残りの部分がマスクの下側に存在する。サブリソグラフィック寸法のパターンを形成するために、半導体含有層のうちドーパントを含む第１部分がこの半導体層のうちドーパントをほぼ含まない残りの部分に対して選択的に除去され、そしてサブリソグラフィック寸法のフィン構造を生じるために、パターンが基板に転写される。 （もっと読む）

【課題】化合物半導体と絶縁性材料との界面に形成される界面準位が低減した半導体装置を提供する。
【解決手段】閃亜鉛鉱型の結晶構造を有する３−５族化合物半導体と、３−５族化合物半導体の（１１１）面、（１１１）面と等価な面、または、（１１１）面もしくは（１１１）面と等価な面から傾いたオフ角を有する面に接する絶縁性材料と、絶縁性材料に接し、金属伝導性材料を含むＭＩＳ型電極とを備える半導体装置を提供する。 （もっと読む）

本発明はソース領域又はドレイン領域へのコンタクトに関する。コンタクトは導電性材料を有するが、その導電性材料は絶縁体によりソース領域又はドレイン領域から分離されている。
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【課題】金属酸化物半導体（ＭＯＳ）デバイス中の、ＧｅやＩＩＩ−Ｖ化合物（例えばＧａＡｓまたはＩｎＧａＡｓ）のような高移動度半導体化合物チャネル中の、フェルミレベルピンニング（ＦＬＰ）を低減（回避）する方法の提供。
【解決手段】半導体化合物１１上のゲート誘電体１９上にゲート電極２０を形成し、水素アニール２１を実施する。水素はゲート電極のＰｔやＰｄのような貴金属による触媒作用により原子状水素を形成しアニールを行い半導体化合物１１とゲート誘電体１９との界面を界面をパッシベートし、更には欠陥を回復する。 （もっと読む）

【課題】放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】裏面に凹部ＤＰ１が形成されたシリコン基板１０１と、シリコン基板１０１における裏面と反対側の上面上に成長されたｐ型半導体層１０３と、ｐ型半導体層１０３の上方または側方に互いに離間して形成されたソース電極１０８ｓおよびドレイン電極１０８ｄと、を含むＭＯＳＦＥＴと、を備える。ｐ型半導体層１０３は、シリコン基板１０１に対して格子定数および熱膨張係数のうち少なくとも１つが異なる。凹部ＤＰ１は、シリコン基板１０１の厚み方向から見て少なくともソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域を内包する領域に形成されている。 （もっと読む）

【課題】本発明はトレンチの上部縁部位でゲート絶縁膜が薄くなる現象を防止し、均一な厚さを有するゲート絶縁膜を形成することができる半導体素子、およびその製造方法を提供する。
【解決手段】本発明の半導体素子は、活性領域を画定するトレンチが形成された基板と、該トレンチに埋め込まれた素子分離膜と、前記活性領域上にゲート絶縁膜の成長時に前記トレンチの上部縁部位での酸化を促進するために前記トレンチの上部縁部位に形成された酸化促進領域と、ゲート絶縁膜上に形成されたゲート導電膜と、を備える。 （もっと読む）

【課題】面積を増大させることなく、過電圧に対する耐性を高めることを課題の一つとする。
【解決手段】第１の端子部１００に設けられ、第１のｎ型不純物領域１０６と、平面視において前記第１のｎ型不純物領域１０６の内周部に設けられた第１の抵抗領域１０７と、平面視において前記第１の抵抗領域１０７の内周部に設けられた第１のｐ型不純物領域１０８と、を有する第１の半導体領域１０３と、前記第２の端子部１０１に設けられ、第２のｐ型不純物領域１０９と、平面視において前記第２のｐ型不純物領域１０９の内周部に設けられた第２の抵抗領域１１０と、前記第２の抵抗領域１１０の内周部に設けられた第２のｎ型不純物領域１１１と、を有する第２の半導体領域１０４と、有する構成である。 （もっと読む）