集積回路構造
【課題】III−V族化合物半導体を含むトランジスタとその形成方法を提供する。
【解決手段】基板２０、前記基板上にあり、III族とV族元素を含む第１のIII−V族化合物半導体材料で形成されたチャネル層２６、前記チャネル層の上方の高ドープ半導体層３０、前記高ドープ半導体層を穿通して形成され前記高ドープ半導体層の側壁に接触したゲート誘電体５０、及び前記ゲート誘電体の下部部分上のゲート電極５２を含み、ゲート誘電体５０が前記ゲート電極の側壁上の側壁部分を有している集積回路構造。
【解決手段】基板２０、前記基板上にあり、III族とV族元素を含む第１のIII−V族化合物半導体材料で形成されたチャネル層２６、前記チャネル層の上方の高ドープ半導体層３０、前記高ドープ半導体層を穿通して形成され前記高ドープ半導体層の側壁に接触したゲート誘電体５０、及び前記ゲート誘電体の下部部分上のゲート電極５２を含み、ゲート誘電体５０が前記ゲート電極の側壁上の側壁部分を有している集積回路構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路構造に関し、特に、III-V族化合物半導体を含むトランジスタとその形成方法に関するものである。
【背景技術】
【０００２】
金属酸化物半導体（MOS）トランジスタの速度は、MOSトランジスタの駆動電流に密接に関係しており、駆動電流は、電荷の移動度（mobility）に更に密接に関連している。例えば、NMOSトランジスタは、NMOSトランジスタのチャネル領域の電子移動度が高い時、高駆動電流を有し、PMOSトランジスタは、PMOSトランジスタのチャネル領域の正孔移動度が高い時、高駆動電流を有する。
【０００３】
III族とV族素子の化合物半導体材料（III−V族化合物半導体として一般に知られている）は、それらの高電子移動度により、NMOSトランジスタを形成する好ましい選択である。よって、III−V族化合物半導体は、NMOSトランジスタの形成に一般的に用いられてきた。製造コストを低下させるために、III−V族化合物半導体を用いたPMOSトランジスタの形成方法も追求されてきた。図１は、III−V族化合物半導体を組み込んだ従来のトランジスタを示している。形成プロセスでは、複数の層は、シリコン基板上を覆って形成され、複数の層は、GaAsで形成された緩衝層、InxAl1-xAs で形成された傾斜緩衝層（xは、０と１の間にあるが０と１に等しくない）、In0.52Al0.48Asで形成された底部障壁層、In0.7Ga0.3Asで形成されたチャネル層、In0.52Al0.48Asで形成された上部障壁層、InPで形成されたエッチング停止層と、In0.53Ga0.47Asで形成された接触層を含む。第１エッチは、接触層（In0.53Ga0.47As）を穿通（貫通）してエッチングするように行われ、エッチング停止層（InP）で停止して第１凹溝を形成する。続いて第２エッチは、エッチング停止層（InP）を穿通して上部障壁層（In0.52Al0.48As）の一部をエッチングするように行われ、第２凹溝を形成する。続いて、金属で形成されたゲートが第２凹溝内に形成され、残余のトランジスタは、下部障壁層、チャネル層と、上部障壁層で形成された量子井戸の特徴を有する。
【０００４】
上述の構造とプロセスのステップは、しかし、いくつかの欠点を有する。接触層（In0.53Ga0.47As）は、距離Sによってゲートから水平に間隔を開けられる。また、エッチング停止層（InP）は、比較的広いバンドギャップを有し、高抵抗性を有する。よって、金属ソース／ドレインとチャネル層間に高抵抗経路が存在する。そのため、ソースとドレイン領域の外部抵抗が高く、トランジスタの駆動電流に悪影響を与える。従来の上述の欠点を克服する方法と構造が必要となる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
III−V族化合物半導体を含むトランジスタとその形成方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一形態に基づいて、集積回路構造は、基板、基板上にあり、第１のIII−V族化合物半導体材料で形成されたチャネル層、チャネル層の上方の高ドープ半導体層、高ドープ半導体層の側壁に穿通して接触したゲート誘電体と、ゲート誘電体の下部部分上のゲート電極を含む。ゲート誘電体は、ゲート電極の側壁部分を含む。
【０００７】
もう１つの実施例も掲示される。
【発明の効果】
【０００８】
本発明の特徴は、低下されたソースとドレイン抵抗と結果として生じる増加された駆動電流を含む。
【図面の簡単な説明】
【０００９】
【図１】III族とV族素子のIII−V族化合物半導体材料を含む従来のトランジスタを示している。
【図２】実施例に基づいたトランジスタの製造の中間段階の断面図である。
【図３】図２の工程に続く工程を説明するための断面図である。
【図４】図３の工程に続く工程を説明するための断面図である。
【図５】図４の工程に続く工程を説明するための断面図である。
【図６】図５の工程に続く工程を説明するための断面図である。
【図７】図６の工程に続く工程を説明するための断面図である。
【図８】図７の工程に続く工程を説明するための断面図である。
【発明を実施するための形態】
【００１０】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
【実施例】
【００１１】
新しいトランジスタは、III族とV族素子の化合物半導体材料（以下、III−V族化合物半導体と呼ぶ）を含み、その形成方法が提供される。本発明の実施例の製造の中間段階が示される。本発明の異なる実施例では、同じ要素は同じ参照番号が用いられる。
【００１２】
図２を参照下さい。基板２０が提供される。基板２０は、シリコン、ゲルマニウム、SiGe、InPと、または他の半導体材料で形成された半導体基板であることができる。化合物半導体材料で形成されることができる複数の層は基板２０上にエピタキシャル成長される。実施例では、複数の層は、底部障壁層２４、チャネル層２６と、上部障壁層２８を含む。実施例では、チャネル層２６は第１バンドギャップを有し、底部障壁層２４と上部障壁層２８は、第１バンドギャップより大きい第２バンドギャップを有する。よって、層２４、２６と、２８は、量子井戸を形成する。より大きい、またはより小さいバンドギャップの差のどちらでもよいが、模範的な実施例では、第２バンドギャップは、第１バンドギャップより約０.１eV大きい。チャネル層２６、上部障壁層２８、底部障壁層２４の適当な材料は、利用可能な半導体材料のバンドギャップを高キャリア移動度と比較することによって選択されることができる。材料は、シリコン、ゲルマニウム、SiGe、InP、GaN、 InGaAs、InAs、 InSb、InAlAs、 GaSb、AlSb、AlAs、 AlP、 GaPと、その組み合わせを含むことができるがこれらを限定するものではない。模範的な実施例では、チャネル層２６は、In0.7Ga0.3Asを含み、底部障壁層２４と上部障壁層２８はIn0.52Al0.48Asを含む。他の実施例では、チャネル層２６は、InGaAsで形成され、底部障壁層２４と上部障壁層２８はGaAsで形成される。また他の実施例では、チャネル層２６は、InAsで形成され、底部障壁層２４と上部障壁層２８はInAlAsを含む。底部障壁層２４は、約５nm〜約１０μm間の厚さを有することができ、チャネル層２６は、約２nm〜約５０nm間の厚さを有することができ、上部障壁層２８は、約５nm〜約５００nm間の厚さを有することができる。しかし、理解できることは、上述に挙げられた寸法は、範例であり、異なる形成技術が用いられた場合、変えられることができる。
【００１３】
また、例えば緩衝層２２の追加の緩衝層が基板２０の上部に選択的に形成されることができる。緩衝層２２は、基板２０の格子定数と例えば底部障壁層２４の上方層の格子定数間に格子定数を有することができ、下方層から上方層の格子定数の遷移は、急な変化がより少なくなる（less abrupt）。
【００１４】
図３は、上部障壁層２８上の高ドープ層３０の形成を示している。高ドープ層３０は、半導体材料で形成され、例えば、約1x1018 /cm3より大きい高不純物濃度にその場（in-situ）ドープされることができが、低濃度も用いられることができる。高ドープ層３０の不純物濃度は、上部障壁層２８、チャネル層２６と、底部障壁層２４のいずれの不純物濃度より大きいこともできる。注入の代わりにin-situドーピングを用いて高ドープ層３０をドープすることが好ましく、高ドープ層３０をドープするステップにより導入された不純物は、上部障壁層２８内に実質的に導入されなくなる。ドープされた不純物元素は、高ドープ層３０の半導体材料によって部分的に決定される。実施例では、高ドープ層３０は、シリコン、ゲルマニウム、炭素と、またはその組み合わせを含む。よって、結果として生じるトランジスタがNMOSトランジスタである場合、例えばリン、ヒ素と、その組み合わせの一般的なn型不純物が用いられることができる。逆に結果として生じるトランジスタがPMOSトランジスタである場合、ドープされた不純物は、ホウ素を含むことができる。他の実施例では、高ドープ層３０は、例えばGaAs、InGaAs、InAs、InSb、GaSb、GaN、InPと、その組み合わせのIII−V族化合物半導体材料を含む。よって、結果として生じるトランジスタがNMOSトランジスタである場合、ドープされた不純物はシリコン（Si）を含むことができる。逆に結果として生じるトランジスタがPMOSトランジスタである場合、ドープされた不純物は、亜鉛と、またはベリリウム（Be）を含むことができる。高ドープ層３０は、上部障壁層２８のバンドギャップより小さいバンドギャップを有することもできる。小さいバンドギャップと高ドーピング濃度の結果として、高ドープ層３０の抵抗率は、低い。高ドープ層３０の形成方法は、有機金属気相堆積（MOCVD）を含むことができるが、他の一般的に用いられる堆積法も用いられることができる。
【００１５】
次に、図４〜図７に示されるように、ゲートラスト（gate-last）法が用いられてゲート構造を形成する。図４は、ダミーゲート３２、ゲートスペーサ３６と、犠牲（sacrificial）層間誘電体層（ILD）３８の形成を示している。ダミーゲート３２は、ポリシリコン、またはゲートスペーサ３６と高ドープ層３０に対して高エッチ選択性を有する他の材料で形成されることができる。また、ダミーゲート誘電体（dummy gate dielectric）（図示せず）がダミーゲート３２と高ドープ層３０間に形成されることができる。ゲートスペーサ３６は、例えば酸化ケイ素、窒化ケイ素とその複合層の誘電体材料で形成されることができる。ダミーゲート３２とゲートスペーサ３６の形成プロセスは、従来周知の技術であるため、ここでは詳述しない。
【００１６】
続いて犠牲ILD３８は、ゲートスペーサ３６の上端より高い高さに形成される。続いて平坦化、例えば化学機械研磨（CMP）が行われる。平坦化は、ゲートスペーサ３６の上端で停止することができる。よって、ダミーゲート３２が露出され、高ドープ層３０は覆われる。
【００１７】
図５を参照下さい。ダミーゲート３２とダミーゲート誘電体（ある場合）は、エッチングによって開口４０を残して除去されるため、下方の高ドープ層３０が露出される。次に、他のエッチングが行われ、高ドープ層３０の露出部分を除去する。エッチングは上部障壁層２８で停止する。エッチング液は、高ドープ層３０と上部障壁層２８間の高エッチ選択性を有するように選択されることができ、上部障壁層２８は、可能な限り小さくエッチングされる。
【００１８】
図６を参照下さい。ゲート誘電体層４２とゲート電極層４４は、開口４０を充填するように形成される。ゲート誘電体層４２は、例えば、酸化ケイ素、窒化ケイ素、オキシ窒化物、その複合層と、その組み合わせの一般的に用いられる誘電体材料で形成されることができる。ゲート誘電体層４２は高k誘電体材料で形成されることもできる。模範的な高k材料は、k値が約４.０より大きい、または約７.０より更に大きいこともでき、酸化アルミニウム、酸化ハフニウム、ハフニウム酸窒化、ケイ酸ハフニウム、ケイ酸ジルコニウム、酸化イットリウム、酸化セリウム、酸化チタン、タンタル酸化膜とその組み合わせを含むことができる。ゲート電極層４４は、例えばTaN、TiN、Pd、Pt、Al、Au、Ni、Ti、Er、Wと、その組み合わせの金属、金属窒化物、金属シリサイド、ドープシリコンなどで形成されることができる。
【００１９】
続いてCMPが行われ、開口４０（図５を参照下さい）の外側のゲート誘電体層４２とゲート電極層４４の一部が除去される。結果として生じる構造では、図７に示されるようにゲート誘電体層５０とゲート電極５２を含むゲート構造が残される。続いて犠牲ILD３８が除去されて高ドープ層３０が露出される。注意するのは、ゲート誘電体層５０は、上部障壁層２８に接触した下部部分を有し、ゲート電極５２の側壁に側壁部分を有する。ゲート誘電体５０の側壁部分は、ゲート電極５２をゲートスペーサ３６から更に間隔を開ける。
【００２０】
次に、図８を参照下さい。金属層５４は、高ドープ層３０上に形成され、金属層は、ニッケル、アルミニウム、パラジウム、金などを含むことができる。追加のアニールプロセスが行われて、金属層５４を下方の半導体層（高ドープ層３０または追加の接触層であることができる（図示せず））と反応させ、接触抵抗を減少することができる。説明中、金属層５４と下方の高ドープ層３０は、その比較的低い抵抗率により、ソースとドレイン領域と呼ばれる。
【００２１】
また、追加の接触層は、金属層５４と高ドープ層３０間に形成されることができ、例えばシリコン、ゲルマニウム、GaAs、InGaAs、InAs、InSb、GaSb、GaN、InPと、その組み合わせの半導体材料で形成されることができる。追加の層は、通常、上層がより高いドーピング濃度と、またはより低いバンドギャップを有し、下層がより低いドーピング濃度と、またはより高いバンドギャップを有する傾向で配置されることができる。よって、追加の接触層は、高ドープ層３０より、より高いドーピング濃度と、またはより低いバンドギャップを有することができる。追加の接触層のドープされた不純物の素子は、追加の接触層の材料に基づいて決定されることもでき、高ドープ層３０とその中の不純物との間の関係に近似する。もう１つの実施例では、追加の接触層と金属層５４は、ゲートスペーサ３６の形成後とダミーゲート３２の除去前に形成されることができる。よって、犠牲ILD３８は、除去される必要がなくなり、追加のILDは、犠牲ILD３８上に形成されることができる。
【００２２】
本発明の実施例は、さまざまな特徴を有する。高ドープ層をまず形成し、続いてゲートラスト法を用いて、高ドープ層内に延伸するゲート構造を形成することで、低抵抗を有する高ドープ層は、ゲート構造に近づくことができる。また、高ドープ層は、上部障壁層上に直接形成されるため、その間に追加の高抵抗のエッチング停止層がない。よって、ソース／ドレイン抵抗は小さく、その結果として生じるトランジスタの駆動電流は高い。
【００２３】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。また、本発明の範囲は、説明書に説明された特定の実施例のプロセス、機器、製造、物質組成、装置、方法とステップを限定するものではない。当業者は、本発明の掲示内容より現存する、または後に開発されるプロセス、機器、製造、物質組成、装置、方法とステップが、ここに記述される実施例に基づいて実質的に同様の機能または実質的に同様の結果を達成すれば、本発明中に用いられることができる。よって、本発明の範囲は、上述のプロセス、機器、製造、物質組成、装置、方法とステップを含む。また、各特許請求の範囲は個別の実施例を構成し、本発明の範囲も各特許請求の範囲と実施例の組み合わせを含む。
【符号の説明】
【００２４】
２０ 基板
２２ 緩衝層
２４ 底部障壁層
２６ チャネル層
２８ 上部障壁層
３０ 高ドープ層
３２ ダミーゲート
３６ ゲートスペーサ
３８ 犠牲層間誘電体層（ILD）
４０ 開口
４２、５０ ゲート誘電体層
４４ ゲート電極層
５２ ゲート電極
５４ 金属層
【技術分野】
【０００１】
本発明は、集積回路構造に関し、特に、III-V族化合物半導体を含むトランジスタとその形成方法に関するものである。
【背景技術】
【０００２】
金属酸化物半導体（MOS）トランジスタの速度は、MOSトランジスタの駆動電流に密接に関係しており、駆動電流は、電荷の移動度（mobility）に更に密接に関連している。例えば、NMOSトランジスタは、NMOSトランジスタのチャネル領域の電子移動度が高い時、高駆動電流を有し、PMOSトランジスタは、PMOSトランジスタのチャネル領域の正孔移動度が高い時、高駆動電流を有する。
【０００３】
III族とV族素子の化合物半導体材料（III−V族化合物半導体として一般に知られている）は、それらの高電子移動度により、NMOSトランジスタを形成する好ましい選択である。よって、III−V族化合物半導体は、NMOSトランジスタの形成に一般的に用いられてきた。製造コストを低下させるために、III−V族化合物半導体を用いたPMOSトランジスタの形成方法も追求されてきた。図１は、III−V族化合物半導体を組み込んだ従来のトランジスタを示している。形成プロセスでは、複数の層は、シリコン基板上を覆って形成され、複数の層は、GaAsで形成された緩衝層、InxAl1-xAs で形成された傾斜緩衝層（xは、０と１の間にあるが０と１に等しくない）、In0.52Al0.48Asで形成された底部障壁層、In0.7Ga0.3Asで形成されたチャネル層、In0.52Al0.48Asで形成された上部障壁層、InPで形成されたエッチング停止層と、In0.53Ga0.47Asで形成された接触層を含む。第１エッチは、接触層（In0.53Ga0.47As）を穿通（貫通）してエッチングするように行われ、エッチング停止層（InP）で停止して第１凹溝を形成する。続いて第２エッチは、エッチング停止層（InP）を穿通して上部障壁層（In0.52Al0.48As）の一部をエッチングするように行われ、第２凹溝を形成する。続いて、金属で形成されたゲートが第２凹溝内に形成され、残余のトランジスタは、下部障壁層、チャネル層と、上部障壁層で形成された量子井戸の特徴を有する。
【０００４】
上述の構造とプロセスのステップは、しかし、いくつかの欠点を有する。接触層（In0.53Ga0.47As）は、距離Sによってゲートから水平に間隔を開けられる。また、エッチング停止層（InP）は、比較的広いバンドギャップを有し、高抵抗性を有する。よって、金属ソース／ドレインとチャネル層間に高抵抗経路が存在する。そのため、ソースとドレイン領域の外部抵抗が高く、トランジスタの駆動電流に悪影響を与える。従来の上述の欠点を克服する方法と構造が必要となる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
III−V族化合物半導体を含むトランジスタとその形成方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一形態に基づいて、集積回路構造は、基板、基板上にあり、第１のIII−V族化合物半導体材料で形成されたチャネル層、チャネル層の上方の高ドープ半導体層、高ドープ半導体層の側壁に穿通して接触したゲート誘電体と、ゲート誘電体の下部部分上のゲート電極を含む。ゲート誘電体は、ゲート電極の側壁部分を含む。
【０００７】
もう１つの実施例も掲示される。
【発明の効果】
【０００８】
本発明の特徴は、低下されたソースとドレイン抵抗と結果として生じる増加された駆動電流を含む。
【図面の簡単な説明】
【０００９】
【図１】III族とV族素子のIII−V族化合物半導体材料を含む従来のトランジスタを示している。
【図２】実施例に基づいたトランジスタの製造の中間段階の断面図である。
【図３】図２の工程に続く工程を説明するための断面図である。
【図４】図３の工程に続く工程を説明するための断面図である。
【図５】図４の工程に続く工程を説明するための断面図である。
【図６】図５の工程に続く工程を説明するための断面図である。
【図７】図６の工程に続く工程を説明するための断面図である。
【図８】図７の工程に続く工程を説明するための断面図である。
【発明を実施するための形態】
【００１０】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
【実施例】
【００１１】
新しいトランジスタは、III族とV族素子の化合物半導体材料（以下、III−V族化合物半導体と呼ぶ）を含み、その形成方法が提供される。本発明の実施例の製造の中間段階が示される。本発明の異なる実施例では、同じ要素は同じ参照番号が用いられる。
【００１２】
図２を参照下さい。基板２０が提供される。基板２０は、シリコン、ゲルマニウム、SiGe、InPと、または他の半導体材料で形成された半導体基板であることができる。化合物半導体材料で形成されることができる複数の層は基板２０上にエピタキシャル成長される。実施例では、複数の層は、底部障壁層２４、チャネル層２６と、上部障壁層２８を含む。実施例では、チャネル層２６は第１バンドギャップを有し、底部障壁層２４と上部障壁層２８は、第１バンドギャップより大きい第２バンドギャップを有する。よって、層２４、２６と、２８は、量子井戸を形成する。より大きい、またはより小さいバンドギャップの差のどちらでもよいが、模範的な実施例では、第２バンドギャップは、第１バンドギャップより約０.１eV大きい。チャネル層２６、上部障壁層２８、底部障壁層２４の適当な材料は、利用可能な半導体材料のバンドギャップを高キャリア移動度と比較することによって選択されることができる。材料は、シリコン、ゲルマニウム、SiGe、InP、GaN、 InGaAs、InAs、 InSb、InAlAs、 GaSb、AlSb、AlAs、 AlP、 GaPと、その組み合わせを含むことができるがこれらを限定するものではない。模範的な実施例では、チャネル層２６は、In0.7Ga0.3Asを含み、底部障壁層２４と上部障壁層２８はIn0.52Al0.48Asを含む。他の実施例では、チャネル層２６は、InGaAsで形成され、底部障壁層２４と上部障壁層２８はGaAsで形成される。また他の実施例では、チャネル層２６は、InAsで形成され、底部障壁層２４と上部障壁層２８はInAlAsを含む。底部障壁層２４は、約５nm〜約１０μm間の厚さを有することができ、チャネル層２６は、約２nm〜約５０nm間の厚さを有することができ、上部障壁層２８は、約５nm〜約５００nm間の厚さを有することができる。しかし、理解できることは、上述に挙げられた寸法は、範例であり、異なる形成技術が用いられた場合、変えられることができる。
【００１３】
また、例えば緩衝層２２の追加の緩衝層が基板２０の上部に選択的に形成されることができる。緩衝層２２は、基板２０の格子定数と例えば底部障壁層２４の上方層の格子定数間に格子定数を有することができ、下方層から上方層の格子定数の遷移は、急な変化がより少なくなる（less abrupt）。
【００１４】
図３は、上部障壁層２８上の高ドープ層３０の形成を示している。高ドープ層３０は、半導体材料で形成され、例えば、約1x1018 /cm3より大きい高不純物濃度にその場（in-situ）ドープされることができが、低濃度も用いられることができる。高ドープ層３０の不純物濃度は、上部障壁層２８、チャネル層２６と、底部障壁層２４のいずれの不純物濃度より大きいこともできる。注入の代わりにin-situドーピングを用いて高ドープ層３０をドープすることが好ましく、高ドープ層３０をドープするステップにより導入された不純物は、上部障壁層２８内に実質的に導入されなくなる。ドープされた不純物元素は、高ドープ層３０の半導体材料によって部分的に決定される。実施例では、高ドープ層３０は、シリコン、ゲルマニウム、炭素と、またはその組み合わせを含む。よって、結果として生じるトランジスタがNMOSトランジスタである場合、例えばリン、ヒ素と、その組み合わせの一般的なn型不純物が用いられることができる。逆に結果として生じるトランジスタがPMOSトランジスタである場合、ドープされた不純物は、ホウ素を含むことができる。他の実施例では、高ドープ層３０は、例えばGaAs、InGaAs、InAs、InSb、GaSb、GaN、InPと、その組み合わせのIII−V族化合物半導体材料を含む。よって、結果として生じるトランジスタがNMOSトランジスタである場合、ドープされた不純物はシリコン（Si）を含むことができる。逆に結果として生じるトランジスタがPMOSトランジスタである場合、ドープされた不純物は、亜鉛と、またはベリリウム（Be）を含むことができる。高ドープ層３０は、上部障壁層２８のバンドギャップより小さいバンドギャップを有することもできる。小さいバンドギャップと高ドーピング濃度の結果として、高ドープ層３０の抵抗率は、低い。高ドープ層３０の形成方法は、有機金属気相堆積（MOCVD）を含むことができるが、他の一般的に用いられる堆積法も用いられることができる。
【００１５】
次に、図４〜図７に示されるように、ゲートラスト（gate-last）法が用いられてゲート構造を形成する。図４は、ダミーゲート３２、ゲートスペーサ３６と、犠牲（sacrificial）層間誘電体層（ILD）３８の形成を示している。ダミーゲート３２は、ポリシリコン、またはゲートスペーサ３６と高ドープ層３０に対して高エッチ選択性を有する他の材料で形成されることができる。また、ダミーゲート誘電体（dummy gate dielectric）（図示せず）がダミーゲート３２と高ドープ層３０間に形成されることができる。ゲートスペーサ３６は、例えば酸化ケイ素、窒化ケイ素とその複合層の誘電体材料で形成されることができる。ダミーゲート３２とゲートスペーサ３６の形成プロセスは、従来周知の技術であるため、ここでは詳述しない。
【００１６】
続いて犠牲ILD３８は、ゲートスペーサ３６の上端より高い高さに形成される。続いて平坦化、例えば化学機械研磨（CMP）が行われる。平坦化は、ゲートスペーサ３６の上端で停止することができる。よって、ダミーゲート３２が露出され、高ドープ層３０は覆われる。
【００１７】
図５を参照下さい。ダミーゲート３２とダミーゲート誘電体（ある場合）は、エッチングによって開口４０を残して除去されるため、下方の高ドープ層３０が露出される。次に、他のエッチングが行われ、高ドープ層３０の露出部分を除去する。エッチングは上部障壁層２８で停止する。エッチング液は、高ドープ層３０と上部障壁層２８間の高エッチ選択性を有するように選択されることができ、上部障壁層２８は、可能な限り小さくエッチングされる。
【００１８】
図６を参照下さい。ゲート誘電体層４２とゲート電極層４４は、開口４０を充填するように形成される。ゲート誘電体層４２は、例えば、酸化ケイ素、窒化ケイ素、オキシ窒化物、その複合層と、その組み合わせの一般的に用いられる誘電体材料で形成されることができる。ゲート誘電体層４２は高k誘電体材料で形成されることもできる。模範的な高k材料は、k値が約４.０より大きい、または約７.０より更に大きいこともでき、酸化アルミニウム、酸化ハフニウム、ハフニウム酸窒化、ケイ酸ハフニウム、ケイ酸ジルコニウム、酸化イットリウム、酸化セリウム、酸化チタン、タンタル酸化膜とその組み合わせを含むことができる。ゲート電極層４４は、例えばTaN、TiN、Pd、Pt、Al、Au、Ni、Ti、Er、Wと、その組み合わせの金属、金属窒化物、金属シリサイド、ドープシリコンなどで形成されることができる。
【００１９】
続いてCMPが行われ、開口４０（図５を参照下さい）の外側のゲート誘電体層４２とゲート電極層４４の一部が除去される。結果として生じる構造では、図７に示されるようにゲート誘電体層５０とゲート電極５２を含むゲート構造が残される。続いて犠牲ILD３８が除去されて高ドープ層３０が露出される。注意するのは、ゲート誘電体層５０は、上部障壁層２８に接触した下部部分を有し、ゲート電極５２の側壁に側壁部分を有する。ゲート誘電体５０の側壁部分は、ゲート電極５２をゲートスペーサ３６から更に間隔を開ける。
【００２０】
次に、図８を参照下さい。金属層５４は、高ドープ層３０上に形成され、金属層は、ニッケル、アルミニウム、パラジウム、金などを含むことができる。追加のアニールプロセスが行われて、金属層５４を下方の半導体層（高ドープ層３０または追加の接触層であることができる（図示せず））と反応させ、接触抵抗を減少することができる。説明中、金属層５４と下方の高ドープ層３０は、その比較的低い抵抗率により、ソースとドレイン領域と呼ばれる。
【００２１】
また、追加の接触層は、金属層５４と高ドープ層３０間に形成されることができ、例えばシリコン、ゲルマニウム、GaAs、InGaAs、InAs、InSb、GaSb、GaN、InPと、その組み合わせの半導体材料で形成されることができる。追加の層は、通常、上層がより高いドーピング濃度と、またはより低いバンドギャップを有し、下層がより低いドーピング濃度と、またはより高いバンドギャップを有する傾向で配置されることができる。よって、追加の接触層は、高ドープ層３０より、より高いドーピング濃度と、またはより低いバンドギャップを有することができる。追加の接触層のドープされた不純物の素子は、追加の接触層の材料に基づいて決定されることもでき、高ドープ層３０とその中の不純物との間の関係に近似する。もう１つの実施例では、追加の接触層と金属層５４は、ゲートスペーサ３６の形成後とダミーゲート３２の除去前に形成されることができる。よって、犠牲ILD３８は、除去される必要がなくなり、追加のILDは、犠牲ILD３８上に形成されることができる。
【００２２】
本発明の実施例は、さまざまな特徴を有する。高ドープ層をまず形成し、続いてゲートラスト法を用いて、高ドープ層内に延伸するゲート構造を形成することで、低抵抗を有する高ドープ層は、ゲート構造に近づくことができる。また、高ドープ層は、上部障壁層上に直接形成されるため、その間に追加の高抵抗のエッチング停止層がない。よって、ソース／ドレイン抵抗は小さく、その結果として生じるトランジスタの駆動電流は高い。
【００２３】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。また、本発明の範囲は、説明書に説明された特定の実施例のプロセス、機器、製造、物質組成、装置、方法とステップを限定するものではない。当業者は、本発明の掲示内容より現存する、または後に開発されるプロセス、機器、製造、物質組成、装置、方法とステップが、ここに記述される実施例に基づいて実質的に同様の機能または実質的に同様の結果を達成すれば、本発明中に用いられることができる。よって、本発明の範囲は、上述のプロセス、機器、製造、物質組成、装置、方法とステップを含む。また、各特許請求の範囲は個別の実施例を構成し、本発明の範囲も各特許請求の範囲と実施例の組み合わせを含む。
【符号の説明】
【００２４】
２０ 基板
２２ 緩衝層
２４ 底部障壁層
２６ チャネル層
２８ 上部障壁層
３０ 高ドープ層
３２ ダミーゲート
３６ ゲートスペーサ
３８ 犠牲層間誘電体層（ILD）
４０ 開口
４２、５０ ゲート誘電体層
４４ ゲート電極層
５２ ゲート電極
５４ 金属層
【特許請求の範囲】
【請求項１】
基板、
前記基板上にあり、III族とV族元素を含む第１のIII−V族化合物半導体材料で形成されたチャネル層、
前記チャネル層の上方の高ドープ半導体層、
前記高ドープ半導体層を穿通して形成され前記高ドープ半導体層の側壁に接触したゲート誘電体、及び
前記ゲート誘電体の下部部分上のゲート電極を含み、
前記ゲート誘電体は、前記ゲート電極の側壁上の側壁部分を有している集積回路構造。
【請求項２】
前記高ドープ半導体層の上表面の第１の部分に接触した底部と、前記ゲート誘電体層の側壁部分に接触した側壁を含むゲートスペーサを更に含む請求項１に記載の集積回路構造。
【請求項３】
前記高ドープ半導体層の上表面は、前記ゲートスペーサと接触していない第２の部分を含み、前記第１の部分は前記第２の部分と同じ高さである請求項２に記載の集積回路構造。
【請求項４】
前記ゲート誘電体の前記下部部分の下表面は、前記高ドープ半導体層の下表面と実質的に同じ高さである請求項１に記載の集積回路構造。
【請求項５】
前記高ドープ半導体層は、シリコン、ゲルマニウム、炭素と、その組み合わせから実質的に成るグループから選択された半導体材料を含み、前記高ドープ半導体層は、p型不純物とn型不純物から実質的に成るグループから選択され、約1x1018 /cm3より大きい濃度を有する不純物でドープされる請求項１に記載の集積回路構造。
【請求項６】
前記高ドープ半導体層は、第２のIII−V族化合物半導体材料を含み、前記高ドープ半導体層は、シリコン、亜鉛、ベリウムと、その組み合わせから実質的に成るグループから選択され、約1x1018 /cm3より大きい濃度を有する不純物でドープされる請求項１に記載の集積回路構造。
【請求項７】
前記高ドープ半導体層上の金属層を更に含む請求項１に記載の集積回路構造。
【請求項８】
基板、
前記基板上の下部障壁層、
前記下部障壁上にあり、III族とV族元素で形成された第１の化合物半導体材料を含むチャネル層、
前記チャネル層上にあり、そのバンドギャップは、前記下部障壁層のバンドギャップとともに前記チャネル層のバンドギャップより大きい上部障壁層、
前記上部障壁層上にあり、且つそれに接触しており、約1x1018 /cm3より大きい濃度を有する不純物でドープされた高ドープ半導体層、
前記高ドープ半導体層の上方から前記高ドープ半導体層内に延伸し、前記上部障壁層に接触するゲート構造、及び
前記ゲート構造の側壁上にあり、前記高ドープ半導体層がその真下に延伸するゲートスペーサを含む集積回路構造。
【請求項９】
前記ゲート構造は、
下部部分と側壁部分を含むゲート誘電体、及び
前記ゲート誘電体の前記下部部分上にあり、前記ゲート誘電体の前記側壁部部分を介して前記ゲートスペーサ及び前記高ドープ半導体層の側壁に接触するゲート電極を含む請求項８に記載の集積回路構造。
【請求項１０】
前記ゲート構造の下部表面は、前記高ドープ半導体層の下部表面と実質的に同じ高さである請求項８に記載の集積回路構造。
【請求項１】
基板、
前記基板上にあり、III族とV族元素を含む第１のIII−V族化合物半導体材料で形成されたチャネル層、
前記チャネル層の上方の高ドープ半導体層、
前記高ドープ半導体層を穿通して形成され前記高ドープ半導体層の側壁に接触したゲート誘電体、及び
前記ゲート誘電体の下部部分上のゲート電極を含み、
前記ゲート誘電体は、前記ゲート電極の側壁上の側壁部分を有している集積回路構造。
【請求項２】
前記高ドープ半導体層の上表面の第１の部分に接触した底部と、前記ゲート誘電体層の側壁部分に接触した側壁を含むゲートスペーサを更に含む請求項１に記載の集積回路構造。
【請求項３】
前記高ドープ半導体層の上表面は、前記ゲートスペーサと接触していない第２の部分を含み、前記第１の部分は前記第２の部分と同じ高さである請求項２に記載の集積回路構造。
【請求項４】
前記ゲート誘電体の前記下部部分の下表面は、前記高ドープ半導体層の下表面と実質的に同じ高さである請求項１に記載の集積回路構造。
【請求項５】
前記高ドープ半導体層は、シリコン、ゲルマニウム、炭素と、その組み合わせから実質的に成るグループから選択された半導体材料を含み、前記高ドープ半導体層は、p型不純物とn型不純物から実質的に成るグループから選択され、約1x1018 /cm3より大きい濃度を有する不純物でドープされる請求項１に記載の集積回路構造。
【請求項６】
前記高ドープ半導体層は、第２のIII−V族化合物半導体材料を含み、前記高ドープ半導体層は、シリコン、亜鉛、ベリウムと、その組み合わせから実質的に成るグループから選択され、約1x1018 /cm3より大きい濃度を有する不純物でドープされる請求項１に記載の集積回路構造。
【請求項７】
前記高ドープ半導体層上の金属層を更に含む請求項１に記載の集積回路構造。
【請求項８】
基板、
前記基板上の下部障壁層、
前記下部障壁上にあり、III族とV族元素で形成された第１の化合物半導体材料を含むチャネル層、
前記チャネル層上にあり、そのバンドギャップは、前記下部障壁層のバンドギャップとともに前記チャネル層のバンドギャップより大きい上部障壁層、
前記上部障壁層上にあり、且つそれに接触しており、約1x1018 /cm3より大きい濃度を有する不純物でドープされた高ドープ半導体層、
前記高ドープ半導体層の上方から前記高ドープ半導体層内に延伸し、前記上部障壁層に接触するゲート構造、及び
前記ゲート構造の側壁上にあり、前記高ドープ半導体層がその真下に延伸するゲートスペーサを含む集積回路構造。
【請求項９】
前記ゲート構造は、
下部部分と側壁部分を含むゲート誘電体、及び
前記ゲート誘電体の前記下部部分上にあり、前記ゲート誘電体の前記側壁部部分を介して前記ゲートスペーサ及び前記高ドープ半導体層の側壁に接触するゲート電極を含む請求項８に記載の集積回路構造。
【請求項１０】
前記ゲート構造の下部表面は、前記高ドープ半導体層の下部表面と実質的に同じ高さである請求項８に記載の集積回路構造。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２６３２１６（Ｐ２０１０−２６３２１６Ａ）
【公開日】平成２２年１１月１８日（２０１０．１１．１８）
【国際特許分類】
【出願番号】特願２０１０−１０４７８３（Ｐ２０１０−１０４７８３）
【出願日】平成２２年４月３０日（２０１０．４．３０）
【出願人】（５００２６２０３８）台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】８，Ｌｉ−Ｈｓｉｎ Ｒｄ．６，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎｃｈｕ，Ｔａｉｗａｎ ３００−７７，Ｒ．Ｏ．Ｃ．
【Ｆターム（参考）】
【公開日】平成２２年１１月１８日（２０１０．１１．１８）
【国際特許分類】
【出願日】平成２２年４月３０日（２０１０．４．３０）
【出願人】（５００２６２０３８）台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】８，Ｌｉ−Ｈｓｉｎ Ｒｄ．６，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎｃｈｕ，Ｔａｉｗａｎ ３００−７７，Ｒ．Ｏ．Ｃ．
【Ｆターム（参考）】
[ Back to top ]