半導体デバイスは、半導体基板４の活性領域１９内であって、半導体基板上にｐ−ｎ接合２６を有する少なくとも１つの能動部品１８を具える。浅溝分離（ＳＴＩ）パターンは、絶縁体１４を収容する複数本の長手方向に延在する浅溝１２を形成するために用いられる。これらの浅溝１２は、それらの間に複数本の長手方向の活性ストライプ１０を形成する。前記浅溝分離深さ（ｄ_ＳＴＩ）は、前記活性ストライプ１０の接合深さ（ｄ_Ｓｉ）深さより大きく、かつ、前記活性ストライプ１０の幅（ｗ_Ｓｉ）は、前記ｐ−ｎ接合の空乏長さ（ｌ_ｄｅｐｌ）よりも小さい。
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【課題】 接合リークを抑制しつつ、ソース／ドレイン層の低抵抗化を図るとともに、ショートチャネル効果を抑制する。
【解決手段】 ゲート電極１５の一方の側に絶縁層１２に底面が接する合金層からなるソース層１８ａを配置し、単結晶半導体層１３の結晶方位面２０ａに沿ってチャネル領域１７に対する接合面を形成し、ゲート電極１５の他方の側に絶縁層１２に底面が接する合金層からなるドレイン層１８ｂを配置し、単結晶半導体層１３の結晶方位面２０ｂに沿ってチャネル領域１７に対する接合面を形成し、ソース層１８ａを構成する合金層と単結晶半導体層１３との界面には、結晶方位面２０ａに沿うようにして自己整合的に形成された不純物導入層１９ａを設け、ドレイン層１８ｂを構成する合金層と単結晶半導体層１３との界面には、結晶方位面２０ｂに沿うようにして自己整合的に形成された不純物導入層１９ｂを設ける。 （もっと読む）

【課題】 チャネルポテンシャルの支配力の低下を抑制しつつ、ゲート長を短縮できるようにする。
【解決手段】 ゲート電極１５の一端からオフセット長Ｘ_Sだけ隔ててソース層１８ａを形成するとともに、ゲート電極１５の他端からオフセット長Ｘ_Dだけ隔ててドレイン層１８ｂを形成し、ソース層１８ａ側のオフセット長Ｘ_Sは、ドレイン層１８ｂ側のオフセット長Ｘ_Dよりも短くするとともに、サイドウォール１６ａ、１６ｂの長さは、オフセット長Ｘ_S、Ｘ_Dにそれぞれ対応するように設定する。 （もっと読む）

電子デバイスは、高周波数電力用途に適したインター・ディジット式構造を有し、かつ内部インター・ディジット式構造の各セグメントの異なる領域に提供される複数の閾値電圧を有する電界効果トランジスタを備える。これは、ＡＢ級信号動作下のバックオフ領域において、大きな電力範囲にわたり線形性の劇的な改善に繋がる。
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【課題】 高性能ＣＭＯＳ用途のためのＨｆドープされた極薄酸窒化シリコン膜及びその製造方法を提供すること。
【解決手段】 半導体構造体と、これを形成する方法であって、この方法は、ベース・ゲート誘電体層（５３）の上部に安定した拡散制御材料の均一なバッファ層を形成するステップと、次いで、遷移金属原子のソースを含有する均一な層を形成するステップと、次いで、この構造体をアニールして、ソースから遷移金属原子を、拡散制御材料を通してベース・ゲート誘電体層（５３）に拡散させるステップと、を含む。 （もっと読む）

【課題】 低仕事関数金属の不適切な熱安定性のために、ｎＦＥＴ仕事関数とｐＦＥＴ仕事関数との両方を適正にするために用いることができるゲート・スタックを有するＣＭＯＳ構造体を提供すること。
【解決手段】 本発明は、半導体基板の１つの領域上に配置された少なくとも１つのｎＭＯＳデバイスと、半導体基板の別の領域上に配置された少なくとも１つのｐＭＯＳデバイスとを含む、ＣＭＯＳ構造体に向けられる。本発明によれば、少なくとも１つのｎＭＯＳデバイスは、ゲート誘電体と、４．２ｅＶ未満の仕事関数を有する低仕事関数の元素状金属と、その場金属キャッピング層と、ポリシリコン・カプセル化層とを含むゲート・スタックを含み、少なくとも１つのｐＭＯＳデバイスは、ゲート誘電体と、４．９ｅＶより大きい仕事関数を有する高仕事関数の元素状金属と、金属キャッピング層と、ポリシリコン・カプセル化層とを含むゲート・スタックを有する。本発明はまた、こうしたＣＭＯＳ構造体を製造する方法も提供する。 （もっと読む）

【課題】 混合結晶配向のチャネル及びソース／ドレイン領域をもつ電界効果トランジスタを提供すること。
【解決手段】 ハイブリッド配向基板は、ｎ型電界効果トランジスタ（ｎＦＥＴ）が電子移動度に最適な半導体の配向内に配置され、ｐ型電界効果トランジスタ（ｐＦＥＴ）が正孔移動度に最適な半導体の配向内に配置される、相補型金属酸化膜半導体（ＣＭＯＳ）回路の製造を可能にする。本発明は、最適な半導体の配向内に完全に形成されたＦＥＴの性能利点が、デバイスのチャネルを最適な配向をもつ半導体内に配置することを必要とするだけで実現できることを開示する。様々な新しいＦＥＴ構造体が説明され、その全ては、ＦＥＴのチャネルは、ＦＥＴのソース及び／又はドレインとは異なる配向を有するという特徴を備えている。これらの新しいＦＥＴを組み込むことができるハイブリッド基板は、その製造方法と共に説明される。 （もっと読む）

【課題】半導体基板と半導体基板上に形成されたドープされた導電膜を含む半導体素子を提供する。
【解決手段】拡散バリヤ膜がドープされた導電膜上に形成される。拡散バリヤ膜は、非晶質半導体物質を含む。オーミックコンタクト膜が拡散バリヤ膜上に形成される。金属バリヤ膜がオーミックコンタクト膜上に形成される。金属膜が金属バリヤ膜上に形成される。これにより、界面抵抗を所望の範囲内に維持できながら、オーミックコンタクト膜下部の導電体にドープされた不純物が外部に拡散することを効果的に防止できて、多層構造を採用した半導体素子の反転キャパシタンス特性などを向上させることができる。 （もっと読む）

本発明は、ゲート絶縁膜上に形成されると共にゲート物質から形成されるゲート電極及び半導体基板を有するMIS型半導体デバイスを提供する。ゲート電極は、基板に向かう方向に向けられる第一の側部及び前記基板から離れる方向に向けられる第二の測部を有し、前記活性化された結晶ゲート物質の第一の層は、10¹⁹イオン/cm³又はそれより高いドーピングレベルを有する活性化された結晶ゲート物質の第一の層と、前記活性化された結晶ゲート物質の第一の層の前記第二の側部におけるゲート物質の第二の層とを有する。本発明は、このようなデバイスを製造する方法も提供する。
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【課題】 高歪みＰＥＣＶＤ窒化シリコン薄膜の低温における製造法を提供する。
【解決手段】 アモルファス薄膜ストレッサの応力レベルを、そのストレッサの内部構造を変更することによって上昇させる方法を提供する。この方法は、少なくとも基板（１２）の表面上にアモルファス膜ストレッサ材料（１４）の第１の部分を初めに形成するステップを含み、ここで前記の第１の部分（１８）は第１の応力値を規定する機械的歪みの第１の状態を有する。形成するステップの後、アモルファス膜ストレッサ材料の第１の部分は、機械的歪みの第１の状態は実質的に変化させずに第１の応力値を増加させるように、高密度化される（２０）。幾つかの実施形態においては、形成するステップ及び高密度化するステップは、ストレッサの予め選択された所望の厚さを得るために何回でも（２０、２０Ａ、２０Ｂ）繰り返される。 （もっと読む）

【課題】 浅い打ち込みを実現することができるイオン注入方法およびイオン注入装置を提供する。
【解決手段】 本発明のイオン注入方法は、被処理体４１０に不純物を打ち込むためのイオン注入方法であって、
前記被処理体４１０から離間された緩衝板３０を介して該被処理体４１０に前記不純物を打ち込む。また、本発明において、前記緩衝板３００は、加速されたイオンが前記被処理体４１０に到達するまでの経路に配置されていることができる。 （もっと読む）

【課題】フッ素原子を分子中に含むガスでは、ＳｉＮ膜のエッチングが等方的に進行するため、サイドウォールの幅が小さくなり、ＬＤＤ領域の幅を大きくすることが困難であった。
【解決手段】ゲート電極上に窒化珪素膜を形成し、エッチングガスとして臭化水素ガスを主に用い、ＩＣＰ（誘導結合型プラズマ）法などのエッチング方法により、窒化珪素膜のうちゲート電極上の部分と基板表面部のみを除去し、同時にゲート電極の側面部のみに窒化珪素膜を残す。 （もっと読む）

本発明は、半導体本体（１）内に配置された半導体デバイスであって、それぞれ第１導電型である少なくとも１つのソース領域（４）および少なくとも１つのドレイン領域（５）と、ソース領域（４）とドレイン領域（５）との間に配置された第２の導電型の少なくとも１つの本体領域（８）と、分離層（９）によって半導体本体（１）に対して分離されている少なくとも１つのゲート電極（１０）とを備えるデバイスに関する。前記分離層（９）は、それぞれナノ粒子の分離したコアおよび分極可能な陰イオンまたは分極可能な陽イオンのシースからなる分極可能な粒子を含む。分離層（９）は、高い誘電率εを示す。
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トランジスタとトレンチ構造とを含む構造に関し、トレンチ構造は、トランジスタのチャネル領域内に歪みの一部のみを導入する。
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【課題】 ＣＭＯＳＦＥＴ内の歪みを最適化するための構造体及び方法を提供すること。
【解決手段】 ＭＯＳＦＥＴ内の歪みを最適化し、より具体的には、１つの種類（Ｐ又はＮ）のＭＯＳＦＥＴ内の歪みを最大にし、かつ、別の種類（Ｎ又はＰ）のＭＯＳＦＥＴ内の歪みを最小にし緩和する、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの両方を含む歪みＭＯＳＦＥＴの半導体構造体、及び歪みＭＯＳＦＥＴを製造する方法が開示される。元の完全な厚さを有する歪み誘起ＣＡ窒化物コーティングが、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの両方の上に形成され、この歪み誘起コーティングは、１つの種類の半導体デバイス内に最適化された十分な歪みをもたらし、別の種類の半導体デバイスの性能を劣化させる。歪み誘起ＣＡ窒化物コーティングは、別の種類の半導体デバイスの上で減少した厚さまでエッチングされ、減少した厚さの歪み誘起コーティングは、他方のＭＯＳＦＥＴ内でより少ない歪みを緩和し、他方のＭＯＳＦＥＴ内により少ない歪みをもたらす。 （もっと読む）

【課題】
高誘電率のＳｉＯ_２ゲート積層体上に熱的に安定したｐ型金属炭化物としてＴｉＣを製造する方法を提供する。
【解決手段】
本発明の金属化合物は、ＴｉＣを含み、約４.７５乃至約５.３ｅＶ、望ましくは、約５ｅＶの仕事関数を有し且つ高誘電率の誘電体および界面層を含むゲート積層体上で熱的に安定する。更に、そのＴｉＣ金属化合物は、非常に意欲的な等価酸化膜厚（ＥＯＴ）およびｐ型金属酸化物半導体（ｐＭＯＳ）装置における１４Åよりも小さい反転層厚へのスケーリングを可能にする１０００℃においても非常に効率的な酸素拡散バリアである。 （もっと読む）

【課題】 高ｋ誘電体及び界面層を含むゲート・スタック上に、熱的に安定した新しい金属化合物を提供すること。
【解決手段】 高ｋ誘電体及び界面層を含むゲート・スタック上に、約４．０ｅＶから約４．５ｅＶまで、好ましくは約４．３ｅＶの仕事関数を有する、熱的に安定したｎ型金属であるＨｆＳｉＮを含む金属化合物である。さらに、（約１０００℃のオーダーの）高温でＨｆＳｉＮ／高ｋ誘電体／界面層のスタックをアニールした後、界面層が減少され、よって、ゲート・スタックは、ＴａＳｉＮを用いて達成することができない、非常に薄い等価酸化物厚（伝統的には、１２Å）をもたらす。 （もっと読む）

【課題】材料の利用効率を向上させ、作製工程を簡略化した半導体装置の作製技術を提供することを目的とする。また、それらの半導体装置を構成する配線等のパターンを、所望の形状で密着性よく形成できる技術を提供することも目的とする。
【解決手段】第１の導電層上に第１の絶縁層を形成し、第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層上に第１の開口を有する第１のマスク層を形成し、第１の絶縁層及び第２の絶縁層をエッチングすることにより、第１の導電層に達する第１の開口部を形成し、第１のマスク層除去後、第１の開口よりも開口面積が広い第２の開口を有し、且つ、導電性材料を含む組成物に対してぬれ性の低い第２のマスク層を第２の絶縁層上に形成し、第１の絶縁層上面の一部が露出するように第２の絶縁層をエッチングし、第２の開口部を形成し、第１の開口部及び第２の開口部に導電性材料を含む組成物を充填し、第２の導電層を形成する。 （もっと読む）

【課題】 従来のデュアル・サリサイド処理における典型的な位置ずれの問題を克服する、新規なデュアル・サリサイド・プロセスを提供すること。
【解決手段】 相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを製作する方法であって、本方法は、第１のタイプの半導体デバイス（１３０）を収容するために半導体基板（１０２）の中に第１のウェル領域（１０３）を形成するステップと、第２の半導体デバイス（１４０）を収容するために半導体基板（１０２）の中に第２のウェル領域（１０４）を形成するステップと、第１のタイプの半導体デバイス（１３０）をマスク（１１４）で遮蔽するステップと、第２のタイプの半導体デバイス（１４０）の上に第１の金属層（１１８）を堆積させるステップと、第２のタイプの半導体デバイス（１４０）の上で第１のサリサイド形成を行うステップと、マスク（１１４）を除去するステップと、第１及び第２のタイプの半導体デバイス（１３０、１４０）の上に第２の金属層（１２３）を堆積させるステップと、第１のタイプの半導体（１３０）の上で第２のサリサイド形成を行うステップとを含む。本方法は、１つのパターン形成段階しか必要とせず、また、異なるデバイスの上に異なるシリサイド材料を形成するプロセスを単純化するため、パターンの重なりを排除することができる。 （もっと読む）

【課題】素子の微細化が可能でスイッチング性能の高い立体構造を有する電界効果型トランジスタである半導体素子を提供する。
【解決手段】ソース領域と、前記ソース領域の上部に配置された半導体機能層と及び、前記半導体機能層の上部に配置されたドレイン領域とを備え、前記半導体機能層は、前記ソース領域に対してほぼ垂直に配列した、複数の柱状あるいは円筒状の半導体物質からなる第１の部材と、前記第１の部材を取り囲み、前記ソース領域と絶縁体を介して配置された第２の部材から構成され、前記第２の部材はゲート領域と、絶縁体領域とから構成されており、前記第１の部材の平均直径が１ｎｍ以上３０ｎｍ以下であり、前記第１の部材の平均間隔が３ｎｍ以上５０ｎｍ以下であり、前記半導体層の酸素を除く主成分がシリコン、またはゲルマニウム、またはシリコンとゲルマニウムの混合物のいずれかである半導体素子を用いる。 （もっと読む）