【課題】 ゲート誘電体とゲート電極との間にＶ_t安定化層を含む半導体構造を提供することにある。
【解決手段】 Ｖ_t安定化層は、構造のしきい電圧およびフラットバンド電圧を目標値に安定化することができ、窒化金属酸化物または窒素なし金属酸化物を含み、Ｖ_t安定化層が窒素なし金属酸化物を含む条件で半導体基板またはゲート誘電体のうちの少なくとも一方が窒素を含む。また、本発明は、このような構造を形成する方法も提供する。 （もっと読む）

【課題】 犠牲スペーサを利用して歪みチャネル電界効果トランジスタを製造するための構造体及び方法
【解決手段】 ゲート積層体（２９）と、ゲート積層体（２９）の側壁上に配置される１対の第１のスペーサ（３２）と、ゲート積層体（２９）の両側に配置され、それから第１の間隔を置かれる１対の半導体合金領域（３９）とを含む電界効果トランジスタ（ＦＥＴ）（１０）が提供される。ＦＥＴ（１０）のソース及びドレイン領域（２４）は少なくとも部分的に半導体合金領域（３９）内に配置され、１対の第１のスペーサ（３２）の対応するスペーサによってゲート積層体（２９）から、第１の間隔とは異なり得る第２の間隔を置かれる。ＦＥＴ（１０）はまた、第１のスペーサ（３２）の上に配置される第２のスペーサ（３４）と、少なくとも部分的に半導体合金領域（３９）の上に重なるシリサイド領域（４０）とを含むことができるが、ここでシリサイド領域（４０）は第１及び第２のスペーサ（３２、３４）によってゲート積層体（２９）から間隔を置かれる。 （もっと読む）

【課題】 チャネル領域内のキャリア制御性が優れると共にリーク電流が少ない半導体素子及びその製造方法を提供する。
【解決手段】 基板１上に、エピタキシャル成長により、基板１の表面に対して垂直な方向を含む断面が下底よりも上底が短い台形形状である低濃度ドープダイヤモンド層４を形成する。次に、低濃度ドープダイヤモンド層４の両側に、エピタキシャル成長により低濃度ドープダイヤモンド層４よりも不純物濃度が高い高濃度ドープダイヤモンド層７ａ及び７ｂを形成する。そして、高濃度ドープダイヤモンド層７ａ及び７ｂ上に、金属電極８ａ及び８ｂを形成した後、酸化シリコン絶縁層９ａ及び９ｂを形成し、更に、低濃度ドープダイヤモンド層４の上に酸化アルミニウム絶縁層１０を介してゲート電極１１を形成して、高濃度ドープダイヤモンド層７ａ及び７ｂ間の距離が基板１から遠ざかるに従い短くなる半導体素子とする。 （もっと読む）

【課題】エピタキシャル成長法により半導体層を形成する際の加工寸法誤差を少なくすることができる半導体素子の製造方法を提供する。
【解決手段】有機金属化合物を含有する感光性ペーストを塗布した後ベークして、基板１上に感光性マスク層を形成する。この感光性マスク層をフォトリソグラフィによりパターニングし、更に酸化処理又は還元処理して、基板１上に金属酸化物を主成分とするエピタキシャルマスク４を形成する。そして、基板１表面のエピタキシャルマスク４が形成されていない領域上にダイヤモンドをエピタキシャル成長させて、半導体ダイヤモンド層５ａ及び５ｂを形成する。エピタキシャルマスク４を除去した後、半導体ダイヤモンド層５ａ及び５ｂ上に夫々ソース電極７及びドレイン電極８を形成すると共に、基板１表面におけるチャネル領域上にゲート絶縁膜６を介してゲート電極９を形成する。 （もっと読む）

【課題】 向上した調節能力と高い品質係数Ｑとを有するバラクタ及びその製造方法を提供すること。
【解決手段】 本発明は、向上した調節能力と高い品質係数Ｑとを有するバラクタ２２、及び、バラクタ２２を製造する方法を提供する。本発明の方法は、従来のＣＭＯＳ処理スキーム又はＢｉＣＭＯＳ処理スキームに組み込むことができる。この方法は、第１の導電型の半導体基板１２と、該基板１２の上部領域１１の下方に配置された、第２の導電型のサブコレクタ１４又は分離ウェル（すなわち、ドープ領域）とを含む構造体であって、該第１の導電型は、第２の導電型とは異なる構造体を準備するステップを含む。次に、複数の分離領域１６が、基板１２の上部領域１１内に形成され、次いで、ウェル領域が、基板１２の上部領域１１内に形成される。場合によっては、本発明のプロセスのこの時点で、ドープ領域１４が形成される。ウェル領域は、第２の導電型の外側ウェル領域２０Ａ及び２０Ｃと、第１の導電型の内側ウェル領域２０Ｂとを含む。ウェル領域の各々のウェルは、分離領域１６によって上面で分離される。次に、内側ウェル領域２０Ｂの上方に、少なくとも第１の導電型のゲート導体２６を有する電界効果トランジスタが形成される。 （もっと読む）

シリコン基板(11)上に純粋なゲルマニウムの層(12)を堆積することができる方法及び装置。このゲルマニウム層は、非常に薄く、約１４Åのオーダーであり、シリコン上の純粋なゲルマニウムに関する臨界厚さよりも小さい。該ゲルマニウム層(12)は、シリコン基板(11)と高ｋゲート層(13)との間の中間層として役立ち、該高ｋゲート層(13)はゲルマニウム層(12)の上に堆積される。ゲルマニウム層(12)は、高ｋ材料の適用中、酸化物界面層の発生を避けるのに役立つ。半導体構造におけるゲルマニウム中間層の適用は、酸化物不純物のための直列キャパシタンスの不利益無しで機能的な高ｋゲートを生じさせる。ゲルマニウム層(12)は更に移動度を改善する。
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窒化物および充填層を含む犠牲ゲート構造は、金属ゲート電極と置換される。金属ゲート電極は、充填層で被覆された窒化物層で再度被覆される。窒化物および充填層の置換によって、歪みが再導入され、エッチング停止層が提供される。
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【課題】 デバイス性能を犠牲にすることなく様々なゲート材料の使用を可能にする、半導体基板上に少なくとも部分的にゲート・スタックを作るための技術を提供する。
【解決手段】 高ｋ誘電材料を含む少なくとも１つの構造体のウェハ接合を利用して、半導体電子デバイスのためのゲート・スタックを形成する方法が提供される。本発明の方法は、まず、それぞれが主面を有する第１及び第２の構造体を選択するステップを含む。本発明によれば、第１及び第２の構造体の少なくとも一方又は両方は、少なくとも高ｋ誘電材料を含む。次に、第１及び第２の構造体の主面同士を接合して、ゲート・スタックの高ｋ誘電材料を少なくとも含む接合構造体を形成する。 （もっと読む）

【課題】 従来よりも高い温度でも動作できるクーロンブロケードを用いた量子効果素子
を提供すること。
【解決手段】 後方障壁閉じ込めポテンシャルを形成するための下部ＳｉＯ_２層４３と上
部ＳｉＯ_２層４５と、ｐ⁻型層４７と、これらＳｉＯ_２層４３、４５、ｐ⁻型層４７各端
と交わる傾斜面５１と、傾斜面５１上にＳｉＯ_２活性層６１を介して設けられたゲート電
極３１を有し、このゲート電極３１のうち、ＳｉＯ_２層４３、４５の各端を覆うる部分は
狭くなっている。 （もっと読む）

電子デバイスを形成する際、半導体層を予めドープして、ドーパント分布アニールをゲート画定前に行う。場合によっては、ゲートは金属から形成されている。したがって、続いて形成される浅いソースおよびドレインは、ゲートアニールステップの影響を受けない。
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【課題】シリサイド化金属ゲートと、シリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物と、同ゲート構造物を製造する方法と、を提供する。
【解決手段】シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を提供する。詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。さらに、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を製造する方法も提供する。 （もっと読む）

平坦シリコン基板上に、バッファ層と高K金属酸化物誘電体が形成される。基板の平坦度は、高K金属酸化物ゲート誘電体が柱状成長することにより低下する。基板表面は、成膜の前に、水酸基終端で飽和化される。
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【課題】 ＭＯＳ電界効果トランジスタ型量子ドット発光素子および受光素子の提供、ＭＯＳ電界効果トランジスタ型量子ドット発光素子の製造方法の提供、かかる受発光素子を利用した光電子集積チップ、データ処理装置を提供することを目的とする。
【解決手段】 ＭＯＳ電界効果トランジスタ型量子ドット発光素子は、半導体基板と、該半導体基板上に形成されたトンネルＳｉＯ_２層と、該トンネルＳｉＯ_２層上に形成されたＳｉ殻内にＧｅ核を内包した量子ドットと、該量子ドット上及び前記トンネルＳｉＯ_２層上に形成されたコントロールＳｉＯ_２層と、該コントロールＳｉＯ_２層上に形成されたゲート電極層と、を有する。ＭＯＳ電界効果トランジスタ型量子ドット発光素子は、半導体基板と、該半導体基板上に形成されたゲートＳｉＯ_２層と、該ゲートＳｉＯ_２層上に形成されたドープＳｉ層、Ｇｅ層及びドープＳｉ層を順次積層してなる積層ゲート電極層と、を有する。 （もっと読む）

トランジスタデバイスは、ソース領域、ドレイン領域、およびソース領域とドレイン領域の間のチャネル領域を有する連続リニアナノ構造体で形成される。ソース領域（２０）とドレイン領域（２６）はナノワイヤで形成され、チャネル領域（２４）はナノチューブの形である。ソース領域とドレイン領域の間のチャネル領域における伝導を制御するためにチャネル領域（２４）に隣接する絶縁ゲート（３２）が提供される。
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【課題】 デバイス・チャネルに一軸性歪みを生成してキャリア移動度を向上させた半導体デバイスを提供する。
【解決手段】 本発明は、半導体デバイスのデバイス・チャネルに一軸性歪みを生成する半導体デバイスおよびその形成方法を提供する。一軸性歪みは、引張り性または圧縮性とすることができ、デバイス・チャネルに平行な方向である。一軸性歪みは、歪み誘発ライナ、歪み誘発ウェル、またはそれらの組み合わせによって、二軸性歪み基板表面において生成することができる。一軸性歪みは、歪み誘発ウェルおよび歪み誘発ライナの組み合わせによって、緩和基板において生成することも可能である。また、本発明は、歪み誘発分離領域によって二軸性歪みを増大させるための手段も提供する。更に、本発明が提供するＣＭＯＳデバイスにおいては、ＣＭＯＳ基板のデバイス領域を別個に処理して、圧縮性または引張り性の一軸性歪み半導体表面を提供する。 （もっと読む）

【課題】 改善されたしきい電圧およびフラットバンド電圧の安定性を有するＣＭＯＳ構造を形成する方法およびそれにより生産されたデバイスを提供することにある。
【解決手段】 発明の方法は、ｎＦＥＴ領域とｐＦＥＴ領域とを有する半導体基板を設けるステップと、高ｋ誘電体の上に絶縁中間層を含む誘電体スタックを半導体基板の上に形成するステップと、ｐＦＥＴ領域から絶縁中間層を除去せずに、ｎＦＥＴ領域から絶縁中間層を除去するステップと、ｐＦＥＴ領域内に少なくとも１つのゲート・スタックを設け、ｎＦＥＴ領域内に少なくとも１つのゲート・スタックを設けるステップとを含む。絶縁中間層はＡｌＮまたはＡｌＯxＮyにすることができる。高ｋ誘電体は、ＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンにすることができる。絶縁中間層は、ＨＣｌ／Ｈ2Ｏ2過酸化水素溶液を含むウェット・エッチングによりｎＦＥＴ領域から除去することができる。 （もっと読む）

トランジスタおよびその製造方法。ゲート誘電体材料を堆積する前に半導体基材をドープする。別個のアニール工程、または、トランジスタを製造するために使用される後続のアニール工程の間を用いて、ドーパント種を、基材のドープされた領域から、ゲート誘電体内に出力拡散して、ドープされたゲート誘電体を生成する。ドーパント種は、ゲート誘電体の原子構造における各空孔を埋め、その結果、トランジスタの動作速度が上昇し、電力消費が低減され、電圧安定性が改善される。
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本発明は、半導体本体（１）内に配置された半導体部品を記述したもので、前記半導体部品は、第１の導電型である少なくとも１つのソース領域（４）及び少なくとも１つのドレイン領域（５）を有し、ソース領域とドレイン領域の間に配置された第２の導電型である少なくとも１つの本体領域（８）を有し、絶縁層（９）により半導体本体から絶縁された少なくとも１つのゲート電極（１０）を有し、前記絶縁層（９）は好ましくは焼結された一体化量子ドット含有層である。本発明は更に、量子ドット含有誘電性懸濁液が半導体本体に塗布され、次に例えば焼結によって一体化される上記の半導体部品の作製方法を記述する。
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半導体構造体(10)は、第1格子定数を有する第1緩和半導体材料から構成された基板を含む。半導体デバイス層(34)は基板を覆い、該半導体デバイス層は第1格子定数とは異なる第2格子定数を有する第２緩和半導体材料(22)を含む。加えて、誘電体層が基板と半導体デバイス層との間に介在され、該誘電体層は第1格子定数と第2格子定数間の遷移のため、誘電体層内に配置されたプログラムされた遷移帯を含む。該プログラムされた遷移帯は複数層を含み、該複数層の隣接する層は異なる格子定数を有し、隣接する層の1つが欠陥を形成するのに必要な第1限界厚さを超える第1厚さを有し、隣接する層の別の層が第2限界厚さを超えない第2厚さを有する。複数層の各隣接する層は、遷移帯内の欠陥を促進してプログラムされた遷移帯の縁部に移行させて終端させる境界面を形成する。また、該半導体構造を製造する方法も開示される。

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量子井戸構造体（４）を備える多重層構造体（３）を基板（２）上に得るための半導体デバイス（１）及び方法が開示されている。量子井戸構造体（４）は、絶縁物質（６、６’）によって挟まれる半導体層（５）を有し、絶縁物質（６、６’）の物質は好ましくは、高誘電率を有する。ＦＥＴにおいて、量子井戸（４、９）はチャネルとして機能し、より高い駆動電流及びより低いオフ電流が可能になる。短チャネル効果が低減される。多重チャネルＦＥＴは、サブ35nmゲート長に対してさえも動作するのに適している。本方法において、量子井戸は、好ましくはＭＢＥを用いて、半導体物質及び高誘電率物質のエピタキシャル成長によって互いの上に交互に形成される。

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