半導体装置およびその製造方法
【課題】微細化されても良好な品質を有するゲート絶縁膜を備え、信頼性が高く、高速に動作可能な半導体装置およびその製造方法を提供する。
【構成】半導体装置は、半導体基板１００１内に形成されたｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３の上面に形成されたゲート絶縁膜１００６と、上部におけるＬａの濃度がその他の部分のＬａの濃度よりも大きい第１の電極形成膜１０１５を含む第１のゲート電極とを有するｐ型ＭＩＳＦＥＴとを備えている。さらに、ｎ型活性領域１００４の上面に形成されたゲート絶縁膜１００６と、上部におけるＡｌの濃度がその他の部分のＡｌの濃度よりも大きい第２の電極形成膜１０１４を含む第２のゲート電極とを有するｎ型ＭＩＳＦＥＴとを備えている。
【構成】半導体装置は、半導体基板１００１内に形成されたｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３の上面に形成されたゲート絶縁膜１００６と、上部におけるＬａの濃度がその他の部分のＬａの濃度よりも大きい第１の電極形成膜１０１５を含む第１のゲート電極とを有するｐ型ＭＩＳＦＥＴとを備えている。さらに、ｎ型活性領域１００４の上面に形成されたゲート絶縁膜１００６と、上部におけるＡｌの濃度がその他の部分のＡｌの濃度よりも大きい第２の電極形成膜１０１４を含む第２のゲート電極とを有するｎ型ＭＩＳＦＥＴとを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現するために、ＭＩＳＦＥＴ（Ｍetal Insulator Semiconductor Field Effect Transistor）のゲート容量を増加させることで駆動電流を増加させる方法が採られている。ここで、ゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極間）の距離を短くする必要がある。この要求に応えるため、現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、ＳｉＯＮ（シリコン酸窒化物）を用いた場合、約２ｎｍ程度にまで薄膜化されている。しかしながら、ゲート絶縁膜の薄膜化に伴い、ゲートリークの増大が課題となってきている。この課題に対して、従来から使用されてきたシリコン酸化物（ＳｉＯ２）系の材料の代わりに、Ｈｆを含む酸化物などの誘電率の高い材料をゲート絶縁膜として使用することも検討されている。
【０００３】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極の空乏化によりゲート容量が低下することも問題になっている。この場合のゲート容量の低下量は、例えばシリコン酸化物（ＳｉＯ２）からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート絶縁膜の薄膜化は必然的にゲートリークの増大を伴うが、空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ＳｉＯ２では膜厚を０.１ｎｍ薄くすると、薄膜化する前に比べて１０倍以上リーク電流が増大してしまうため、ゲート電極の空乏化を抑制する効果は非常に大きいと言える。
【０００４】
そこで、ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。しかしながら、多結晶シリコンでは、不純物の注入により不純物準位を形成することで、ｐ−ＭＩＳＦＥＴ用電極とｎ−ＭＩＳＦＥＴ用電極を作り分けることができる一方、金属ではこのような作り分けを行うことができない。また、現在の半導体装置ではより高速な動作が要求されるため、低閾値電圧（Ｖｔ）化が不可欠であり、ｐ−ＭＩＳＦＥＴ用電極およびｎ−ＭＩＳＦＥＴ用電極の各々が、シリコンのバンドエッジに近い仕事関数（ＷＦ）値を有することが必要となってきている。なお、ここでのバンドエッジとは、ｐ側領域はシリコンの価電子帯の上部(トップエッジ)の仕事関数値（約５.２ｅＶ）に近い高ＷＦ、ｎ側領域はシリコンの伝導帯の底部(ボトムエッジ)の仕事関数値（約４.１ｅＶ）に近い低ＷＦを意味している。したがって、従来の半導体装置では、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属をｐ−ＭＩＳＦＥＴ用電極およびｎ−ＭＩＳＦＥＴ用電極に共通の電極として用いることにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとが互いに同じＶｔ値を持つように設計されていたが、このような半導体装置も実用的でなくなってきている。
【０００５】
このため、ゲート電極の材料として金属を使用するためには、ｐ−ＭＩＳＦＥＴおよびｎ−ＭＩＳＦＥＴに応じて、それぞれゲート電極の材料や組成を変更する必要がある。ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとでゲート電極の材料や組成が異なる場合、ＣＭＩＳ（Complementary Ｍetal Insulator Semiconductor）などのように、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとを同じ半導体基板上に形成するためには、例えば、ゲート絶縁膜上にｎ−ＭＩＳＦＥＴ用（ｐ−ＭＩＳＦＥＴ用）の金属を堆積させ、ｐ−ＭＩＳＦＥＴ（ｎ−ＭＩＳＦＥＴ）領域部分に形成されたｎ−ＭＩＳＦＥＴ用（ｐ−ＭＩＳＦＥＴ用）の金属を選択的に除去し、ｐ−ＭＩＳＦＥＴ用（ｎ−ＭＩＳＦＥＴ用）の金属をｐ−ＭＩＳＦＥＴ（ｎ−ＭＩＳＦＥＴ)領域部分に形成されたゲート絶縁膜上に堆積させる必要があった（非特許文献１参照）。
【非特許文献１】ｆ. Ootsuka et al.、 extended abstract of the 2006 international conference on solid state device and materials、 Yokohama、 2006、 pp.1116-1117
【非特許文献２】J.A. Kittl et. al.、 VLSI Thechlology 2005、 pp.72
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の方法を使用すると、ゲート絶縁膜の直上で金属除去を行う必要があるため、非特許文献１にも記載されているように、ゲート絶縁膜の膜厚が変化したり、信頼性が低下するなどのおそれがある。また、上述の方法以外にもｐ−ＭＩＳＦＥＴおよびｎ−ＭＩＳＦＥＴの形成プロセスはいくつか考えられるが、ゲート絶縁膜上に形成された膜の除去工程を備えていると、薄膜化されたゲート絶縁膜へのダメージを免れることは難しい。
【０００７】
一方、ｐ側領域とｎ側領域とで互いに異なるゲート電極を形成する方法としては、フルシリサイドゲート電極の場合、ｐ側領域に形成されたポリシリコン膜の高さをエッチングすることで低く形成し、ｐ側領域のシリコン組成をｎ側領域とは異なる組成に変える手法が採られている（例えば、非特許文献２参照）。しかし、このゲート電極を構成する材料の相を変える方法では、同種元素のシリサイドを用いて、ｐ側領域およびｎ側領域のそれぞれに最適な仕事関数を与えるのは難しい。
【０００８】
また、イオン注入等を利用することで、ゲート絶縁膜上での膜除去工程を回避する手法も考えられるが、金属から構成されるゲート電極の場合、半導体材料のように不純物準位を形成することができないため、多量のドーズが必要となり、ゲート絶縁膜へのダメージ等が懸念される。
【０００９】
このような課題は、金属から構成されるゲート電極を用いた場合には限られず、同一基板内の複数の領域の各々に、互いに異なる材料から構成されるゲート電極を備えた複数のＭＩＳＦＥＴを形成する際にも生じる課題である。
【００１０】
これらの課題に鑑み、本発明は、微細化されても良好な品質を有するゲート絶縁膜を備え、信頼性が高く、高速に動作可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板内に形成された第１の領域および第２の領域と、前記第１の領域の上面に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、上部における第１の金属元素あるいは第１の導電性化合物の濃度がその他の部分の前記第１の金属元素あるいは前記第１の導電性化合物の濃度よりも大きい第１の電極形成膜を含む第１のゲート電極とを有する第１のＭＩＳＦＥＴと、前記第２の領域の上面に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、上部における第２の金属元素あるいは第２の導電性化合物の濃度がその他の部分の前記第２の金属元素あるいは前記第２の導電性化合物の濃度よりも大きい第２の電極形成膜を含む第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えている。なお、前記第１の領域はｐ型活性領域であり、前記第２の領域はｎ型活性領域であってもよい。この場合、前記第１の金属元素の仕事関数は、前記第２の金属元素の仕事関数よりも小さいことが好ましい。
【００１２】
この構成によれば、同一の半導体基板内に、それぞれゲート電極を構成する材料が異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを備えている。ここで、第１の領域がｐ型活性領域であり、第２の領域がｎ型活性領域である場合、ｎ型ＭＩＳＦＥＴの第１のゲート電極が、仕事関数の低い第１の金属元素あるいは第１の導電性化合物を含んでおり、ｐ型ＭＩＳＦＥＴの第２のゲート電極が、仕事関数の高い第２の金属元素あるいは第２の導電性化合物を含んでいると、微細化されても、閾値電圧が低く、高速に動作可能なｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを備えた半導体装置を実現することができる。なお、第１の電極形成膜及び第２の電極形成膜のうち少なくとも一方は合金膜であることが好ましい。
【００１３】
次に、本発明の半導体装置の製造方法は、半導体基板と、第１の領域および第２の領域と、第１のゲート絶縁膜と第１のゲート電極とを有する第１のＭＩＳＦＥＴと、第２のゲート絶縁膜と第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、半導体基板内に前記第１の領域および前記第２の領域を形成した後、前記第１の領域の上面に前記第１のゲート絶縁膜を形成し、前記第２の領域の上面に前記第２のゲート絶縁膜を形成する工程（ａ）と、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜の上に、保護膜を形成する工程（ｂ）と、前記保護膜の内、前記第１のゲート絶縁膜上に形成された部分の上に、第１の電極形成膜を形成する工程（ｃ）と、前記保護膜の内、前記第２のゲート絶縁膜上に形成された部分の上に、第２の電極形成膜を形成する工程（ｄ）と、前記半導体基板を加熱することにより、前記第１の電極形成膜と前記保護膜とを反応させて、第３の電極形成膜を含む前記第１のゲート電極を形成するとともに、前記第２の電極形成膜と前記保護膜とを反応させて、第４の電極形成膜を含む前記第２のゲート電極を形成する工程（ｅ）とを備えている。
【００１４】
この方法によれば、工程（ｂ）において、第１のゲート絶縁膜および第２のゲート絶縁膜を保護するための保護膜を設けることで、工程（ｃ）および工程（ｄ）で第１の電極形成膜および第２の電極形成膜を形成する際に、エッチングなどで第１のゲート絶縁膜および第２のゲート絶縁膜がダメージを受けるのを防止することができる。その結果、本発明の半導体装置の製造方法を用いると、薄膜化されても、品質が良好なゲート絶縁膜を備えた信頼性の高い半導体装置を実現することができる。さらに、工程（ｅ）で保護膜と第１の電極形成膜および第２の電極形成膜を熱処理によりそれぞれ反応させることで、同一の半導体基板に、それぞれ異なる組成を有する第３の電極形成膜および第４の電極形成膜を形成することができる。これにより、本発明の半導体装置の製造方法では、１つの半導体基板に、それぞれ異なる材料からなるゲート電極をそれぞれ備えた第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを比較的容易に作り分けることができる。なお、第３の電極形成膜及び第４の電極形成膜のうち少なくとも一方は合金膜であることが好ましい。
【００１５】
また、前記第１の領域はｐ型活性領域であり、前記第２の領域はｎ型活性領域であってもよい。なお、前記第１の電極形成膜は、ランタノイド系元素を含む材料、ＨｆＮ、ＨｆＣ、およびＴａＣのうち少なくともいずれか１つを含んでいれば好ましい。さらに、前記第２の電極形成膜は、貴金属、Ａｌ、Ｍｏ、およびＷのうちいずれか１つを含む材料、ＴａＣＮ、並びにＴａＣＮＯのうち少なくともいずれか１つを含んでいれば好ましい。
【００１６】
この場合、同一の半導体基板に、金属を含むゲート電極をそれぞれ備えたｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを形成することができ、微細化されてもゲート電極の空乏化が抑制され、高速に動作が可能な半導体装置を作製することができる。
【００１７】
また、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは同じ材料から構成されており、前記工程（ａ）では、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜は同時に形成されてもよい。この方法では、工程を簡略化することができる。
【００１８】
なお、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜は、高誘電体から構成されていれば、ゲート絶縁膜が薄膜化されてもリーク電流を抑制することができ、高い電流駆動能力を有する半導体装置を実現することができるため望ましい。
【００１９】
また、前記第１の電極形成膜の上または上方に第５の電極形成膜を形成し、前記第２の電極形成膜の上または上方に第６の電極形成膜を形成する工程（ｆ）をさらに備えており、前記工程（ｅ）では、前記第１のゲート電極は前記第５の電極形成膜もさらに含んでおり、前記第２のゲート電極は前記第６の電極形成膜もさらに含んでいてもよく、前記第５の電極形成膜および前記第６の電極形成膜のうち少なくとも一方が、金属を含んでいれば望ましい。
【００２０】
この方法を用いれば、第１のゲート電極および第２のゲート電極の低抵抗化を図ることができるため、さらに高速な動作が可能な半導体装置を作製することが可能となる。
【００２１】
また、前記工程（ｆ）では、前記第１の電極形成膜と前記第５の電極形成膜との間に、第１の中間膜をさらに形成し、前記第２の電極形成膜と前記第６の電極形成膜との間に、第２の中間膜をさらに形成し、前記工程（ｅ）では、前記第１のゲート電極は前記第１の中間膜もさらに含んでおり、前記第２のゲート電極は前記第２の中間膜もさらに含んでいてもよい。
【００２２】
この方法によれば、第１の電極形成膜および第２の電極形成膜の材料として、例えば酸化されやすい材料を用いる場合、酸化防止の機能を有する材料からなる第１の中間膜および第２の中間膜を形成することで、酸化反応により第１の電極形成膜および第２の電極形成膜が変質するのを防止することができる。その結果、ゲート電極の品質が低下するのを抑制することができ、信頼性の高い半導体装置を作製することができる。
【発明の効果】
【００２３】
本発明に係る半導体装置およびその製造方法によれば、ゲート絶縁膜を保護するための保護膜を設け、該保護膜と所定の組成を有するゲート電極形成膜とを反応させることで、ゲート絶縁膜にダメージを与えることなく、ゲート絶縁膜上に所定の組成を有するゲート電極を形成することができる。その結果、同一の半導体基板に、ゲート絶縁膜の品質を損なうことなく、それぞれ異なる組成を有するゲート電極を備えたＭＩＳＦＥＴを複数個作製することができ、高速に動作が可能で、信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。図２〜図６は、本実施形態の半導体装置の製造方法を示す断面図である。最初に、図６（ｂ）を用いて本実施形態の半導体装置の構成を説明する。
【００２５】
図６（ｂ）に示すように、本実施形態の半導体装置は、例えばシリコンからなる半導体基板１００１と、半導体基板１００１内に形成されたｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを分離するための素子分離層１００２とを備えている。さらに、ｐ型活性領域１００３およびｎ型活性領域１００４内にそれぞれ形成されたソース・ドレイン領域１０２２およびエクステンション領域１０２０を備えている。
【００２６】
また、半導体基板１００１の内、平面的に見てｐ型活性領域１００３内に形成された互いに隣り合う２つのエクステンション領域１０２０の間に位置する領域の上に設けられ、ＳｉＯ２などからなる下地膜１００５と、下地膜１００５上に形成され、ＨｆＳｉＯＮなどからなるゲート絶縁膜１００６と、ゲート絶縁膜１００６上に形成され、ＴａＬａＮなどからなる第１の電極形成膜１０１５と、第１の電極形成膜１０１５上に形成され、ＴａＮなどからなる中間膜１０１２と、ポリシリコンなどからなる第３の電極形成膜１０１３とを備えている。ここで、ｐ型活性領域１００３には、ゲート絶縁膜１００６と、第１の電極形成膜１０１５と中間膜１０１２と第３の電極形成膜１０１３とを有する第１のゲート電極と、ソース・ドレイン領域１０２２およびエクステンション領域１０２０とから構成されるｎ型ＭＩＳＦＥＴが形成されている。
【００２７】
さらに、半導体基板１００１の内、平面的に見てｎ型活性領域１００４内に形成された互いに隣り合う２つのエクステンション領域１０２０の間に位置する領域の上に設けられ、ＳｉＯ２などからなる下地膜１００５と、下地膜１００５上に形成され、ＨｆＳｉＯＮなどからなるゲート絶縁膜１００６と、ゲート絶縁膜１００６上に形成され、ＴａＡｌＮなどからなる第２の電極形成膜１０１４と、第２の電極形成膜１０１４上に形成され、ＴａＮなどからなる中間膜１０１２と、ポリシリコンなどからなる第３の電極形成膜１０１３とを備えている。ここで、ｎ型活性領域１００４には、ゲート絶縁膜１００６と、第２の電極形成膜１０１４と中間膜１０１２と第３の電極形成膜１０１３とを有する第２のゲート電極と、ソース・ドレイン領域１０２２およびエクステンション領域１０２０とから構成されるｐ型ＭＩＳＦＥＴが形成されている。
【００２８】
なお、下地膜１００５、ゲート絶縁膜１００６、および第１のゲート電極の側面上、並びに、下地膜１００５、ゲート絶縁膜１００６、および第２のゲート電極の側面上にサイドウォール１０２１がそれぞれ形成されている。
【００２９】
ここで、ＴａＬａＮからなる第１の電極形成膜１０１５では、上部におけるＬａの濃度がその他の部分のＬａの濃度よりも大きくなっている。また、ＴａＡｌＮからなる第２の電極形成膜１０１４では、上部におけるＡｌの濃度がその他の部分のＡｌの濃度よりも大きくなっている。
【００３０】
本実施形態の半導体装置の特徴は、同一の半導体基板１００１内に、それぞれゲート電極を構成する材料が異なるｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを備えていることにある。ここで、本実施形態の半導体装置のように、ｎ型ＭＩＳＦＥＴの第１のゲート電極が仕事関数の低いＬａを含んでおり、ｐ型ＭＩＳＦＥＴの第２のゲート電極が仕事関数の高いＡｌを含んでいると、微細化されても、閾値電圧が低く、ゲート電極の空乏化が抑制され、高速に動作可能なｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを備えた半導体装置を実現することができる。
【００３１】
さらに、本実施形態の半導体装置では、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴに形成された第１のゲート電極および第２のゲート電極の上に、それぞれ第３の電極形成膜１０１３が設けられているため、第１のゲート電極および第２のゲート電極の低抵抗化を図ることができる。
【００３２】
また、本実施形態の半導体装置では、第１の電極形成膜１０１５と第３の電極形成膜１０１３との間および第２の電極形成膜１０１４と第３の電極形成膜１０１３との間に、中間膜１０１２を備えているため、例えば、第１の電極形成膜１０１５の材料としてＬａなど、容易に酸化されやすい元素を含む場合には、ＴａＮなどからなる中間膜１０１２を酸化防止膜として機能させることができる。
【００３３】
次に、本実施形態の半導体装置の製造方法について図２〜図６を用いて説明する。
【００３４】
まず、図２（ａ）に示すように、半導体基板１００１内に、ｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを分離するための素子分離層１００２を形成する。次に、半導体基板１００１上に、例えばＳｉＯ２からなる下地膜１００５を酸素ガスを用いてＲＴＯ（Rapid Thermal Oxidation）処理することにより、１ｎｍ程度の膜厚で堆積させる。なお、酸素ガス以外の他のガス種を用いてもよい。また、加熱炉を用いて熱処理を行ってもよい。下地膜１００５の材料としては、ＳｉＯＮやケミカルオキサイドなどを用いてもよい。続いて、ＭＯＣＶＤ法（Ｍetal Organic Chemical Vapor Deposition）により、例えば高誘電率を有するＨｆＳｉＯ膜を２.５ｎｍの膜厚で堆積させて、該ＨｆＳｉＯ膜をプラズマ窒化させることで、ＨｆＳｉＯ膜からなるゲート絶縁膜１００６を形成する。なお、ゲート絶縁膜１００６の材料としては、Ａｌ２Ｏ３やＺｒＯ２、ＨｆＯ２、ＬａＯ、ＤｙＯ、ＳｃＯ等の他の高誘電率体を用いてもよく、用途に応じて高誘電体以外のＳｉＯ２やＳｉＯＮを用いてもよい。また、ＭＯＣＶＤ法の代わりに、ＣＶＤ（Chemical Vapor Deposition）やＰＶＤ（Physical Vapor Deposition）等の他の成膜手法を用いてもよい。
【００３５】
次に、図２（ｂ）に示すように、ゲート絶縁膜１００６上に、ＴａＮなどからなる保護膜１００７を約２ｎｍの膜厚で堆積させる。保護膜１００７の材料としては、ＴｉＮ、ＴａＣ、ＴａＣＮなどを用いてもよく、ＴｉやＴａを含む金属材料を用いるとより好ましい。また、保護膜１００７の膜厚は、保護膜１００７の材料の種類や周辺プロセスに応じて適宜変更することができるが、３ｎｍ以下であることが好ましい。
【００３６】
次に、図２（ｃ）に示すように、保護膜１００７上に、ＳｉＯ２などからなるハードマスク１００８ａを形成する。続いて、図２（ｄ）に示すように、レジスト１００９をハードマスク１００８ａ上に形成した後、リソグラフィー技術を用いて、レジスト１００９のうち、ｎ型活性領域１００４の上方に形成された部分を除去する。
【００３７】
次に、図２（ｅ）に示すように、ｐ型活性領域１００３の上方に形成されたレジスト１００９をマスクとしてエッチングを行うことにより、ハードマスク１００８ａのうち、ｎ型活性領域１００４の上方に形成された部分を除去する。その後、図３（ａ）に示すように、アッシング処理でレジスト１００９を除去することにより、ｐ型活性領域１００３の上方にハードマスク１００８ａを形成することができる。
【００３８】
次に、図３（ｂ）に示すように、保護膜１００７およびハードマスク１００８ａの上に、例えばＴａＡｌＮなどからなるｐ型用電極形成膜１０１０を１０ｎｍの膜厚で堆積させる。ｐ型用電極形成膜１０１０の材料としては、Ｐｔ、Ｉｒ、Ｒｕなどの貴金属、Ａｌ、Ｍｏ、およびＷを含む材料、ＴａＣＮ並びにＴａＣＮＯなどの高い仕事関数（ＷＦ）値を示す材料を使用してもよい。また、ｐ型用電極形成膜１０１０の膜厚は、ｐ型用電極形成膜１０１０の材料や周辺プロセスに応じて適宜変えることができるが、５ｎｍ以上であれば好ましい。
【００３９】
次に、図３（ｃ）に示すように、ｐ型用電極形成膜１０１０上に例えばＳｉＯ２からなるハードマスク１００８ｂを形成した後、リソグラフィー技術を用いて、ハードマスク１００８ｂのうち、ｐ型活性領域１００３の上方に形成された部分を除去する。続いて、図３（ｄ）に示すように、ｎ型活性領域１００４の上方に形成されたハードマスク１００８ｂをマスクとして、ｐ型用電極形成膜１０１０をドライエッチング等で除去する。その後、図３（ｅ）に示すように、フッ酸等を用いてハードマスク１００８ａ、１００８ｂを除去する。これにより、保護膜１００７の内、ｐ型活性領域１００３の上方に形成された部分と、ｎ型活性領域１００４の上方に形成されたｐ型用電極形成膜１０１０とを露出させることができる。
【００４０】
次に、図４（ａ）に示すように、保護膜１００７およびｐ型用電極形成膜１０１０上に、例えばＴａＬａＮなどからなるｎ型用電極形成膜１０１１を１０ｎｍの膜厚で堆積させる。ｎ型用電極形成膜１０１１の材料としては、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＲｕからなるランタノイド系元素を含む材料、ＨｆＮ、ＴａＣ、並びにＨｆＣなど低い仕事関数（ＷＦ）値を示す材料を用いてもよい。また、ｎ型用電極形成膜１０１１の膜厚は、ｎ型用電極形成膜１０１１の材料や周辺プロセスに応じて適宜変えることができるが、５ｎｍ以上であることが好ましい。
【００４１】
次に、図４（ｂ）に示すように、ｎ型用電極形成膜１０１１上にハードマスク１００８ｃを形成する。続いて、図４（ｃ）に示すように、ハードマスク１００８ｃ上にレジスト１００９を形成した後、リソグラフィー技術を用いて、レジスト１００９のうち、ｎ型活性領域１００４上に位置する領域に形成された部分を除去する。次いで、図４（ｄ）に示すように、ｐ型活性領域１００３の上方に形成されたレジスト１００９をマスクとして、ハードマスク１００８ｃのうち、ｎ型活性領域１００４の上方に形成された部分を除去する。次に、図４（ｅ）に示すように、アッシング処理により、残存するレジスト１００９を除去する。その後、図５（ａ）に示すように、ｐ型活性領域１００３の上方に形成されたハードマスク１００８ｃをマスクとして、ｎ型用電極形成膜１０１１のうち、ｎ型活性領域１００４の上方に形成された部分をドライエッチング等により除去する。続いて、図５(ｂ)に示すように、フッ酸等を用いてハードマスク１００８ｃを除去する。なお、ｎ型用電極形成膜１０１１の材料や膜厚により、図４（ｂ）〜（ｅ）および図５（ａ）、（ｂ）に示す工程を行わず、ｎ型用電極形成膜１０１１の一部をｐ型用電極形成膜１０１０に残したまま、次に述べる図５（ｃ）に示す工程を行うこともできる。
【００４２】
次に、図５（ｃ）に示すように、ｐ型用電極形成膜１０１０およびｎ型用電極形成膜１０１１の上に、例えばＴａＮなどからなり、膜厚が５ｎｍの中間膜１０１２を堆積させる。中間膜１０１２の材料としては、ＴａＮに限定されるものではなく、他の材料も用いることができる。なお、本実施形態の製造方法では、ｎ型用電極形成膜１０１１の材料としてＬａ系材料を用いており、Ｌａは容易に酸化されやすいため、酸化防止膜として中間膜１０１２を形成させている。したがって、ｎ型用電極形成膜１０１１の材料としてＴａＣなどの酸化されにくい材料を使用する場合は、中間膜１０１２を形成しなくてもよい。
【００４３】
次に、図５（ｄ）に示すように、中間膜１０１２上に例えば膜厚が１００ｎｍのポリシリコンからなる第３の電極形成膜１０１３を堆積させる。その後、第３の電極形成膜１０１３内に不純物を注入する。
【００４４】
次に、図６（ａ）に示すように、リソグラフィー法およびＲＩＥ（Reactive Ion Etching）法を用いて、ｐ型活性領域１００３およびｎ型活性領域１００４における所定の領域上にそれぞれ残るように、下地膜１００５、ゲート絶縁膜１００６、保護膜１００７、ｐ型用電極形成膜１０１０、ｎ型用電極形成膜１０１１、中間膜１０１２および第３の電極形成膜１０１３をエッチングする。
【００４５】
最後に、図６（ｂ）に示すように、エクステンション領域１０２０の形成、サイドウォール１０２１の形成、ソース・ドレイン領域１０２２の形成などを経て、ソース・ドレイン領域１０２２に導入された不純物の活性化を行うことにより、ｐ型活性領域１００３にｎ型ＭＩＳＦＥＴを、ｎ型活性領域１００４にｐ型ＭＩＳＦＥＴをそれぞれ形成する。ここで、ソース・ドレイン領域１０２２中の不純物の活性化のために、例えば１０５０℃のスパイクアニールを行うと、ｐ型活性領域１００３の上方に形成されたＴａＮからなる保護膜１００７とＴａＬａＮからなるｎ型用電極形成膜１０１１とが反応し、ｎ型用電極形成膜１０１１から元素が拡散されることで、ＴａＬａＮからなる第１の電極形成膜１０１５が形成される。一方、ｎ型活性領域１００４の上方に形成されたＴａＮからなる保護膜１００７は、ＴａＡｌＮからなるｐ型用電極形成膜１０１０と反応し、ｐ型用電極形成膜１０１０からの元素が拡散されることで、ＴａＡｌＮからなる第２の電極形成膜１０１４となる。このような反応を生じさせるためには、少なくとも５５０℃以上の熱処理が必要である。なお、この時、保護膜１００７は上述の反応や拡散により、完全に第１の電極形成膜１０１５および第２の電極形成膜１０１４に変質せず、ゲート絶縁膜１００６上に残存する場合もあるが、残存する保護膜１００７の膜厚は極めて薄いため、残存した保護膜１００７が後述するＷＦ制御に悪影響を及ぼすことはない。
【００４６】
以上の方法により、ｐ型活性領域１００３には、ゲート絶縁膜１００６と、第１の電極形成膜１０１５と中間膜１０１２と第３の電極形成膜１０１３とから構成される第１のゲート電極と、ソース・ドレイン領域１０２２およびエクステンション領域１０２０とを有するｎ型ＭＩＳＦＥＴが形成される。また、ｎ型活性領域１００４には、ゲート絶縁膜１００６と、第２の電極形成膜１０１４と中間膜１０１２と第３の電極形成膜１０１３とから構成される第２のゲート電極と、ソース・ドレイン領域１０２２およびエクステンション領域１０２０とを有するｎ型ＭＩＳＦＥＴが形成される。
【００４７】
なお、本実施形態の半導体装置の製造方法では、保護膜１００７の材料としてＴａＮを用い、ｎ型用電極形成膜１０１１の材料としてＴａＬａＮを用いているため、熱処理で形成される第１の電極形成膜１０１５は、ｎ型用電極形成膜１０１１と比較してややＬａ濃度が低いＴａＬａＮとなる。その結果、ｎ型ＭＩＳＦＥＴの第１のゲート電極は、ＷＦを低減させる効果が非常に大きいＬａを含む第１の電極形成膜１０１５を有するため、低い閾値電圧（Ｖｔ）を示すことができる。なお、第１の電極形成膜１０１５中の膜厚方向におけるＬａの濃度分布は、下方に向かうほどＬａの濃度が薄くなる傾向にある。言い換えれば、第１の電極形成膜１０１５中の膜厚方向において、保護膜１００７を構成する元素（ＴａとＮ）の濃度分布は、下方に向かうほどその濃度は濃くなる傾向となる。
【００４８】
同様にして、ｐ型用電極形成膜１０１０にＴａＡｌＮを用いることで、熱処理により形成される第２の電極形成膜１０１４は、ｐ型用電極形成膜１０１０と比較してややＡｌ濃度が低いＴａＡｌＮとなる。その結果、ｐ型ＭＩＳＦＥＴの第２のゲート電極は、ＷＦを増加させる効果の非常に大きいＡｌを含む第２の電極形成膜１０１４を有するため、低いＶｔを示すことができる。なお、第２の電極形成膜１０１４中の膜厚方向におけるＡｌの濃度分布は、膜厚が小さくなる方向に向かってＡｌの濃度が薄くなる傾向にある。言い換えれば、第２の電極形成膜１０１４中の膜厚方向において、保護膜１００７の材料を構成する元素（ＴａとＮ）の濃度分布は、半導体基板１００１の方向に向かってその濃度が濃くなる傾向となる。
【００４９】
ここで、本発明の半導体装置の製造方法において、熱処理前の保護膜１００７の膜厚は、ｎ型用電極形成膜１０１１およびｐ型用電極形成膜１０１０よりも小さいことが好ましい。これにより、熱処理により形成される第１の電極形成膜１０１５および第２の電極形成膜１０１４の仕事関数をそれぞれ所定の範囲にすることができ、ＷＦ制御の効果を向上させることができる。ここで、このＷＦ制御について、図１（ａ）、（ｂ）を用いて以下に詳しく説明する。
【００５０】
図１（ａ）は、本発明に係るＴｉＮ層を有する半導体装置の仕事関数とＴｉＮ膜の膜厚との関係を示した図である。また、図１（ｂ）は、本発明に係るＴｉＮ層を有する半導体装置の概略を示す断面図である。なお、図１（ａ）に示す仕事関数（ＷＦ（ｅＶ））のデータは、図１（ｂ）に示すように、シリコン基板１０上に、ＳｉＯＮからなるゲート絶縁膜１１、ＴｉＮ層１２、およびポリシリコン層１３が下から順に積層されてなるゲートスタック構造を有するｐ型ＭＩＳＦＥＴおよびｎ型ＭＯＳＦＥＴをそれぞれ作製し、ＴｉＮ層１２の膜厚を変えることで、ＴｉＮ層１２の膜厚に対するｐ型ＭＩＳＦＥＴの仕事関数（ＷＦＰ）およびｎ型ＭＯＳＦＥＴの仕事関数（ＷＦＮ）をそれぞれ評価した結果である。
【００５１】
図１（ａ）に示すように、ＴｉＮ層１２の膜厚が十分薄い領域では、ｐ型ＭＩＳＦＥＴの仕事関数（図中のｐ+ poly-Si）およびｎ型ＭＩＳＦＥＴの仕事関数（図中のｎ+ poly-Si）は、それぞれポリシリコンとほぼ同じ挙動を示し、ポリシリコンへ注入する不純物種に依存してｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴの各々で異なる仕事関数値となる。一方、ＴｉＮ層１２の膜厚が厚くなるにつれて、ｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴの各々の仕事関数はほぼ同じ値となり、本来のＴｉＮが有する仕事関数値となる。このような現象が見られるのは、ＴｉＮ層１２の膜厚が薄い場合、ＴｉＮがポリシリコン層１３およびＳｉＯＮからなるゲート絶縁膜１１と反応することで、界面部分にＴｉに対するシリコン量が非常に多い物質が生成されることにより、ＴｉＮ層がほぼポリシリコンと同じ性質を示すからだと考えられる。なお、この現象はＴｉＮ層１２の代わりにＴａＮ層を用いた場合、またはポリシリコンの代わりにタングステンを用いた場合などにも観察され、ＴｉＮ固有の現象ではなく、薄膜の金属と厚膜の材料とを接触させて高温処理を行う場合に見られる共通の現象であることが判明している。
【００５２】
上述の図１に示す結果から分かるように、本実施形態の半導体装置の製造方法において、ソース・ドレイン領域の活性化などの高温熱処理により、ｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴの各領域に共通に形成された保護膜１００７は、 ｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴの各領域に個別に形成されたｐ型用電極形成膜１０１０およびｎ型用電極形成膜１０１１と反応し、保護膜１００７中の元素が拡散される。ここで、保護膜１００７の膜厚が十分薄く、ｐ型用電極形成膜１０１０およびｎ型用電極形成膜１０１１の膜厚が十分厚い場合、保護膜１００７とｐ型用電極形成膜１０１０との反応で形成される第２の電極形成膜１０１４の組成は、ｐ型用電極形成膜１０１０とほぼ同じ組成となり、また、保護膜１００７とｎ型用電極形成膜１０１１との反応で形成される第１の電極形成膜１０１５の組成もｎ型用電極形成膜１０１１とほぼ同じ組成となる。よって、ｐ型用電極形成膜１０１０の材料として、Ｐｔ、Ｉｒ、Ｒｕなどの貴金属、Ａｌ、Ｍｏ、およびＷを含む材料、ＴａＣＮ並びにＴａＣＮＯなど、シリコンの価電子帯のトップエッジの仕事関数（約５．２ｅＶ）に近い、高い仕事関数（ＷＦ）値を示す材料を用いると、十分に高い仕事関数値を示す第２の電極形成膜１０１４を作製することができる。一方、ｎ型用電極形成膜１０１１の材料として、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＲｕからなるランタノイド系元素を含む材料、ＨｆＮ、ＴａＣ、並びにＨｆＣなど、シリコンの伝導帯のボトムエッジの仕事関数（約４．１ｅＶ）に近い、低い仕事関数（ＷＦ）値を示す材料を用いると、比較的低い仕事関数値を示す第１の電極形成膜１０１５を作製することができる。なお、第１の電極形成膜１０１５および第２の電極形成膜１０１４のうち少なくとも一方は合金膜であることが好ましい。
【００５３】
なお、保護膜１００７の材料として、例えばｐ型用電極形成膜１０１０と同様の材料（高い仕事関数値を示す材料）を用いた場合においても、ｎ型用電極形成膜１０１１の材料としてＬａ濃度のより高いＴａＬａＮを使用すれば、熱処理で形成される第１の電極形成膜１０１５の仕事関数を十分に低くすることができる。このような方法により形成された第１の電極形成膜１０１５も、ｎ型ＭＩＳＦＥＴのゲート電極として使用することができる。
【００５４】
また、本実施形態の半導体装置において、ｎ型用電極形成膜１０１１の仕事関数値としては、４．４ｅＶ以下であることが望ましく、４．１ｅＶに近いほど、シリコンの伝導帯のボトムエッジの仕事関数値と近くなるためより望ましい。さらに、ｐ型用電極形成膜１０１０の仕事関数値としては、４．７ｅＶ以上であることが望ましく、５．２ｅＶに近いほど、シリコンの価電子帯のトップエッジの仕事関数と近くなるためより望ましい。
【００５５】
以上説明したように、本実施形態の半導体装置の製造方法によれば、ゲート絶縁膜１００６上に保護膜１００７を設けることで、ｎ型用電極形成膜１０１１およびｐ型用電極形成膜１０１０を形成する際に、エッチングなどでゲート絶縁膜１００６がダメージを受けたり、ゲート絶縁膜１００６の膜厚が変化するのを防止することができる。その結果、本実施形態の半導体装置の製造方法を用いると、薄膜化されても、品質が良好なゲート絶縁膜を備えた信頼性の高い半導体装置を実現することができる。
【００５６】
また、本実施形態の半導体装置の製造方法によれば、図６（ａ）に示す工程において、保護膜１００７とｎ型用電極形成膜１０１１およびｐ型用電極形成膜１０１０を高温熱処理によりそれぞれ反応させることで、同一の半導体基板１００１に、それぞれ異なる組成を有し、所定の仕事関数を示す第１の電極形成膜１０１５および第２の電極形成膜１０１４を形成することができる。これにより、ｎ型用電極形成膜１０１１およびｐ型用電極形成膜１０１０の材料として、所定の仕事関数を有する金属を用いると、同一の半導体基板に、金属からなるゲート電極をそれぞれ備えたｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを比較的容易に作り分けることができ、微細化されてもゲート電極の空乏化が抑制され、高速に動作が可能な半導体装置を作製することができる。さらに、本実施形態の半導体装置の製造方法のように、ゲート絶縁膜１００６の材料としてＨｆＳｉＯＮなどの高誘電体を用いた場合、ゲート絶縁膜が薄膜化されても、リーク電流を抑制することができ、高い電流駆動能力を有する半導体装置を実現することができる。
【００５７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図７〜図１０は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態の半導体装置の製造方法は、上述の第１の実施形態の製造方法とは異なる方法で、第１の実施形態の半導体装置を製造する方法である。なお、第１の実施形態の製造方法と同様な部分については、簡略化して説明する。
【００５８】
まず、図７（ａ）に示すように、第１の実施形態の半導体装置の製造方法と同様にして、半導体基板１００１内に、ｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを分離するための素子分離層１００２を形成する。次に、半導体基板１００１上に、例えばＳｉＯ２からなる下地膜１００５、ＨｆＳｉＯ膜などからなるゲート絶縁膜１００６を順次形成する。続いて、図７（ｂ）に示すように、ゲート絶縁膜１００６上にＴａＮなどからなる保護膜１００７を堆積させる。
【００５９】
次に、図７（ｃ）に示すように、保護膜１００７上に例えば膜厚が５ｎｍのＡｌからなるｐ型用電極形成膜１０１６を堆積させる。Ａｌ以外のｐ型用電極形成膜１０１６の材料として、Ｐｔ、Ｉｒ、Ｒｕなどの貴金属、Ｍｏ、およびＷを含む材料、ＴａＣＮ並びにＴａＣＮＯなどの高い仕事関数（ＷＦ）値を示す材料を使用してもよい。また、ｐ型用電極形成膜１０１６の膜厚は、ｐ型用電極形成膜１０１６の材料や周辺プロセスに応じて適宜変えることができるが、５ｎｍ以上であれば好ましい。なお、本実施形態の製造方法では、Ａｌの単一膜が用いられているが、後述する図７（ｅ）に示す工程で酸素を多く含む条件を用いてドライエッチングを行う場合など、状況に応じてＡｌ膜上にＴｉＮおよびＴａＮなどの金属材料からなる膜を５ｎｍ程度形成してもよい。
【００６０】
次に、図７（ｄ）に示すように、ｐ型用電極形成膜１０１６上に例えばＳｉＯ２からなるハードマスク１００８ａを形成し、リソグラフィー技術を用いて、ハードマスク１００８ａのうち、ｐ型活性領域１００３の上方に形成された部分を除去する。次に、図７（ｅ）に示すように、ｎ型活性領域１００４の上方に形成されたハードマスク１００８ａをマスクとして、ｐ型用電極形成膜１０１６をドライエッチング等で除去する。続いて、図８（ａ）に示すように、フッ酸等を用いてハードマスク１００８ａを除去する。これにより、保護膜１００７の内、ｐ型活性領域１００３の上方に形成された部分と、ｎ型活性領域１００４の上方に形成されたｐ型用電極形成膜１０１６とを露出させることができる。
【００６１】
次に、図８（ｂ）に示すように、保護膜１００７およびｐ型用電極形成膜１０１６の上に、例えばＬａなどからなるｎ型用電極形成膜１０１７を５ｎｍの膜厚で堆積させる。ｎ型用電極形成膜１０１７の材料として、Ｌａ以外にも、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＲｕからなるランタノイド系元素を含む材料、ＨｆＮ、ＴａＣ、並びにＨｆＣなど低い仕事関数（ＷＦ）値を示す材料を用いてもよい。また、ｎ型用電極形成膜１０１７の膜厚は、ｎ型用電極形成膜１０１７の材料や周辺プロセスに応じて適宜変えることができるが、５ｎｍ以上であることが好ましい。なお、本実施形態の半導体装置の製造方法では、Ｌａの単一膜を用いているが、後述する図９（ｂ）に示す工程で酸素を多く含む条件を用いてドライエッチングを行う場合など、状況に応じてＬａ膜上に、ＴｉＮおよびＴａＮなどの金属材料からなる膜を５ｎｍ程度形成してもよい。
【００６２】
次に、図８(ｃ)に示すように、ｎ型用電極形成膜１０１７上にハードマスク１００８ｂを形成する。続いて、図８(ｄ)に示すように、レジスト１００９をハードマスク１００８ｂ上に形成した後、リソグラフィー技術を用いてｎ型活性領域１００４の上方に形成されたレジスト１００９を除去する。次に、図８(ｅ)に示すように、ｐ型活性領域１００３の上方に形成されたレジスト１００９をマスクとして、ハードマスク１００８ｂのうち、ｎ型活性領域１００４の上方に形成された部分を除去する。次に、図９（ａ）に示すように、アッシング処理により、残存するレジスト１００９を除去する。その後、図９（ｂ）に示すように、ｐ型活性領域１００３の上方に形成されたハードマスク１００８ｂをマスクとして、ｎ型用電極形成膜１０１７のうち、ｎ型活性領域１００４の上方に形成された部分をドライエッチング等により除去する。続いて、図９（ｃ）に示すように、フッ酸等を用いてハードマスク１００８ｂを除去する。なお、ｎ型用電極形成膜１０１７の材料や膜厚により図８（ｃ）〜（ｅ）および図９（ａ）〜（ｃ）に示す工程を行わず、ｎ型用電極形成膜１０１７の一部をｐ型用電極形成膜１０１６上に残したまま、次に述べる図９（ｄ）に示す工程を行うこともできる。
【００６３】
次に、図９（ｄ）に示すように、ｐ型用電極形成膜１０１６およびｎ型用電極形成膜１０１７の上に、例えばＴａＮなどからなり、膜厚が５ｎｍの中間膜１０１２を堆積させる。続いて、図９（ｅ）に示すように、中間膜１０１２上に例えば膜厚が１００ｎｍのポリシリコンからなる第３の電極形成膜１０１３を堆積させる。その後、第３の電極形成膜１０１３内に不純物を注入する。
【００６４】
次に、図１０（ａ）に示すように、リソグラフィー法およびＲＩＥ法を用いて、ｐ型活性領域１００３およびｎ型活性領域１００４における所定の領域上にそれぞれ残るように、下地膜１００５、ゲート絶縁膜１００６、保護膜１００７、ｐ型用電極形成膜１０１６、ｎ型用電極形成膜１０１７、中間膜１０１２および第３の電極形成膜１０１３をエッチングする。
【００６５】
最後に、図１０（ｂ）に示すように、エクステンション領域１０２０の形成、サイドウォール１０２１の形成、ソース・ドレイン領域１０２２の形成などを経て、ソース・ドレイン領域１０２２に導入されて不純物の活性化を行うことにより、ｐ型活性領域１００３にｎ型ＭＩＳＦＥＴを、ｎ型活性領域１００４にｐ型ＭＩＳＦＥＴをそれぞれ形成する。ここで、ソース・ドレイン領域１０２２中の不純物の活性化のために、例えば１０５０℃のスパイクアニールを行うと、ｐ型活性領域１００３の上方に形成されたＴａＮからなる保護膜１００７とＬａからなるｎ型用電極形成膜１０１７とが反応し、ｎ型用電極形成膜１０１７から元素が拡散されることで、ＴａＬａＮからなる第１の電極形成膜１０１５が形成される。一方、ｎ型活性領域１００４の上方に形成されたＴａＮからなる保護膜１００７は、Ａｌからなるｐ型用電極形成膜１０１６と反応し、ｐ型用電極形成膜１０１６からの元素が拡散されることで、ＴａＡｌＮからなる第２の電極形成膜１０１４となる。このような反応を生じさせるためには、少なくとも５５０℃以上の熱処理が必要である。なお、この時、保護膜１００７は上述の反応や拡散により、完全に第１の電極形成膜１０１５あるいは第２の電極形成膜１０１４に変質せず、ゲート絶縁膜１００６上に残存する場合もあるが、残存する保護膜１００７の膜厚は極めて薄いため、残存した保護膜１００７がＷＦ制御に悪影響を及ぼすことはない。
【００６６】
このように、ｐ型活性領域１００３には、ゲート絶縁膜１００６と、第１の電極形成膜１０１５と中間膜１０１２と第３の電極形成膜１０１３とから構成される第１のゲート電極と、ソース・ドレイン領域１０２２およびエクステンション領域１０２０とを有するｎ型ＭＩＳＦＥＴが形成される。また、ｎ型活性領域１００４には、ゲート絶縁膜１００６と、第２の電極形成膜１０１４と中間膜１０１２と第３の電極形成膜１０１３とから構成される第２のゲート電極と、ソース・ドレイン領域１０２２およびエクステンション領域１０２０とを有するｐ型ＭＩＳＦＥＴが形成される。以上の方法により、上述の第１の実施形態の半導体装置を作製することができる。
【００６７】
本実施形態の製造方法では、保護膜１００７の材料としてＴａＮを用い、ｎ型用電極形成膜１０１７の材料としてＬａを用いているため、熱処理で形成される第１の電極形成膜１０１５はＴａＬａＮとなる。このため、ｎ型ＭＩＳＦＥＴのゲート電極は、ＷＦを低減させる効果が非常に大きいＬａを含む第１の電極形成膜１０１５を有するため、低いＶｔを示すことができる。なお、第１の電極形成膜１０１５中の膜厚方向におけるＬａの濃度分布は、下方に向かうほどＬａの濃度が薄くなる傾向にある。言い換えれば、第１の電極形成膜１０１５中の膜厚方向において、保護膜１００７を構成する元素（Ｔａとｎ）の濃度分布は、下方に向かうほどその濃度が濃くなる傾向となる。
【００６８】
同様にして、ｐ型用電極形成膜１０１６にＡｌを用いているため、熱処理で形成される第２の電極形成膜１０１４はＴａＡｌＮとなる。このため、ｐ型ＭＯＳＦＥＴのゲート電極は、ＷＦを増加させる効果の非常に大きいＡｌを含む第２の電極形成膜１０１４を有するため、低いＶｔを示すことができる。なお、第２の電極形成膜１０１４中の膜厚方向におけるＡｌの濃度分布は、下方に向かうほどＡｌの濃度が薄くなる傾向にある。言い換えれば、第２の電極形成膜１０１４中の膜厚方向において、保護膜１００７の材料を構成する元素（ＴａとＮ）の濃度分布は、下方に向かうほどその濃度が濃くなる傾向となる。なお、第１の電極形成膜１０１５および第２の電極形成膜１０１４のうち少なくとも一方は合金膜であることが好ましい。
【００６９】
以上説明したように、本実施形態の半導体装置の製造方法によれば、上述の第１の実施形態の半導体装置の製造方法と同様に、保護膜１００７によりゲート絶縁膜１００６が保護されているため、ｎ型用電極形成膜１０１７およびｐ型用電極形成膜１０１６を形成する際に、エッチングなどにより、ゲート絶縁膜１００６がダメージを受けるなどの不具合を防ぐことができる。なお、第１の実施形態の半導体装置の製造方法に比べて、用いるハードマスク（１００８ａ、１００８ｂ）などの数も少なく、比較的少ない工程で第１の実施形態の半導体装置と同様な構成を有する半導体装置を製造することができる。したがって、本実施形態の半導体装置の製造方法を用いると、微細化されても、良好な品質を有するゲート絶縁膜を備えた信頼性の高い半導体装置を比較的容易に作製することができる。さらに、所定の仕事関数を有する金属をｎ型用電極形成膜１０１７およびｐ型用電極形成膜１０１６に用いることで、１つの半導体基板内にｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを作り分けることができ、微細化されてもゲート電極の空乏化が抑制され、高い電流駆動能力を有するｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを備えた半導体装置を実現することができる。
【００７０】
なお、第１の実施形態のおよび第２の実施形態の製造方法では、第３の電極形成膜１０１３の材料として、不純物が導入されたポリシリコンを用いたが、必ずしも不純物を導入する必要はない。また、ｎ型ＭＩＳＦＥＴに形成する第３の電極形成膜１０１３の材料は、ｐ型ＭＩＳＦＥＴに形成する第３の電極形成膜１０１３の材料と異なる材料を適用してもよい。さらに、第３の電極形成膜１０１３の材料として、タングステンや金属シリサイド（チタンシリサイド、コバルトシリサイドあるいはニッケルシリサイド）等の金属を用いた場合は、さらに半導体装置の高速動作化を実現することが可能となる。
【００７１】
また、第１の実施形態および第２の実施形態の半導体装置の製造方法では、１つの半導体基板１００１内にｐ型活性領域１００３およびｎ型活性領域１００４が形成された半導体装置の一例を挙げたが、これに限定されるものではなく、１つの半導体基板内に、それぞれ異なる材料からなるゲート電極をそれぞれ備えた第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴが形成された場合にも適用することができる。
【００７２】
また、第１の実施形態および第２の実施形態の半導体装置の製造方法では、半導体基板１００１としてシリコン基板を用いたが、これに限定されるものではなく、他の材料よりなる基板を用いてもよい。例えば、ＳＯＩ（Semiconductor Oxide Insulator）基板や、さらにはＧａＡｓ基板やＩｎＰ基板などの混晶材料よりなる基板を用いてもよい。
【産業上の利用可能性】
【００７３】
本発明に係る半導体装置およびその製造方法は、微細化されたＣＭＩＳなどの高駆動化に有用である。
【図面の簡単な説明】
【００７４】
【図１】本発明に係るＴｉＮの膜厚に対する仕事関数を示す図である。
【図２】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）、（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】（ａ）、（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００７５】
１０ シリコン基板
１１ ゲート絶縁膜
１２ ＴｉＮ層
１３ ポリシリコン層
１００１ 半導体基板
１００２ 素子分離層
１００３ ｐ型活性領域
１００４ ｎ型活性領域
１００５ 下地膜
１００６ ゲート絶縁膜
１００７ 保護膜
１００８ａ、１００８ｂ、１００８ｃ ハードマスク
１００９ レジスト
１０１０ ｐ型用電極形成膜
１０１１ ｎ型用電極形成膜
１０１２ 中間膜
１０１３ 第３の電極形成膜
１０１４ 第２の電極形成膜
１０１５ 第１の電極形成膜
１０１６ ｐ型用電極形成膜
１０１７ ｎ型用電極形成膜
１０２０ エクステンション領域
１０２１ サイドウォール
１０２２ ソース・ドレイン領域
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現するために、ＭＩＳＦＥＴ（Ｍetal Insulator Semiconductor Field Effect Transistor）のゲート容量を増加させることで駆動電流を増加させる方法が採られている。ここで、ゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極間）の距離を短くする必要がある。この要求に応えるため、現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、ＳｉＯＮ（シリコン酸窒化物）を用いた場合、約２ｎｍ程度にまで薄膜化されている。しかしながら、ゲート絶縁膜の薄膜化に伴い、ゲートリークの増大が課題となってきている。この課題に対して、従来から使用されてきたシリコン酸化物（ＳｉＯ２）系の材料の代わりに、Ｈｆを含む酸化物などの誘電率の高い材料をゲート絶縁膜として使用することも検討されている。
【０００３】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極の空乏化によりゲート容量が低下することも問題になっている。この場合のゲート容量の低下量は、例えばシリコン酸化物（ＳｉＯ２）からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート絶縁膜の薄膜化は必然的にゲートリークの増大を伴うが、空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ＳｉＯ２では膜厚を０.１ｎｍ薄くすると、薄膜化する前に比べて１０倍以上リーク電流が増大してしまうため、ゲート電極の空乏化を抑制する効果は非常に大きいと言える。
【０００４】
そこで、ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。しかしながら、多結晶シリコンでは、不純物の注入により不純物準位を形成することで、ｐ−ＭＩＳＦＥＴ用電極とｎ−ＭＩＳＦＥＴ用電極を作り分けることができる一方、金属ではこのような作り分けを行うことができない。また、現在の半導体装置ではより高速な動作が要求されるため、低閾値電圧（Ｖｔ）化が不可欠であり、ｐ−ＭＩＳＦＥＴ用電極およびｎ−ＭＩＳＦＥＴ用電極の各々が、シリコンのバンドエッジに近い仕事関数（ＷＦ）値を有することが必要となってきている。なお、ここでのバンドエッジとは、ｐ側領域はシリコンの価電子帯の上部(トップエッジ)の仕事関数値（約５.２ｅＶ）に近い高ＷＦ、ｎ側領域はシリコンの伝導帯の底部(ボトムエッジ)の仕事関数値（約４.１ｅＶ）に近い低ＷＦを意味している。したがって、従来の半導体装置では、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属をｐ−ＭＩＳＦＥＴ用電極およびｎ−ＭＩＳＦＥＴ用電極に共通の電極として用いることにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとが互いに同じＶｔ値を持つように設計されていたが、このような半導体装置も実用的でなくなってきている。
【０００５】
このため、ゲート電極の材料として金属を使用するためには、ｐ−ＭＩＳＦＥＴおよびｎ−ＭＩＳＦＥＴに応じて、それぞれゲート電極の材料や組成を変更する必要がある。ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとでゲート電極の材料や組成が異なる場合、ＣＭＩＳ（Complementary Ｍetal Insulator Semiconductor）などのように、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとを同じ半導体基板上に形成するためには、例えば、ゲート絶縁膜上にｎ−ＭＩＳＦＥＴ用（ｐ−ＭＩＳＦＥＴ用）の金属を堆積させ、ｐ−ＭＩＳＦＥＴ（ｎ−ＭＩＳＦＥＴ）領域部分に形成されたｎ−ＭＩＳＦＥＴ用（ｐ−ＭＩＳＦＥＴ用）の金属を選択的に除去し、ｐ−ＭＩＳＦＥＴ用（ｎ−ＭＩＳＦＥＴ用）の金属をｐ−ＭＩＳＦＥＴ（ｎ−ＭＩＳＦＥＴ)領域部分に形成されたゲート絶縁膜上に堆積させる必要があった（非特許文献１参照）。
【非特許文献１】ｆ. Ootsuka et al.、 extended abstract of the 2006 international conference on solid state device and materials、 Yokohama、 2006、 pp.1116-1117
【非特許文献２】J.A. Kittl et. al.、 VLSI Thechlology 2005、 pp.72
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の方法を使用すると、ゲート絶縁膜の直上で金属除去を行う必要があるため、非特許文献１にも記載されているように、ゲート絶縁膜の膜厚が変化したり、信頼性が低下するなどのおそれがある。また、上述の方法以外にもｐ−ＭＩＳＦＥＴおよびｎ−ＭＩＳＦＥＴの形成プロセスはいくつか考えられるが、ゲート絶縁膜上に形成された膜の除去工程を備えていると、薄膜化されたゲート絶縁膜へのダメージを免れることは難しい。
【０００７】
一方、ｐ側領域とｎ側領域とで互いに異なるゲート電極を形成する方法としては、フルシリサイドゲート電極の場合、ｐ側領域に形成されたポリシリコン膜の高さをエッチングすることで低く形成し、ｐ側領域のシリコン組成をｎ側領域とは異なる組成に変える手法が採られている（例えば、非特許文献２参照）。しかし、このゲート電極を構成する材料の相を変える方法では、同種元素のシリサイドを用いて、ｐ側領域およびｎ側領域のそれぞれに最適な仕事関数を与えるのは難しい。
【０００８】
また、イオン注入等を利用することで、ゲート絶縁膜上での膜除去工程を回避する手法も考えられるが、金属から構成されるゲート電極の場合、半導体材料のように不純物準位を形成することができないため、多量のドーズが必要となり、ゲート絶縁膜へのダメージ等が懸念される。
【０００９】
このような課題は、金属から構成されるゲート電極を用いた場合には限られず、同一基板内の複数の領域の各々に、互いに異なる材料から構成されるゲート電極を備えた複数のＭＩＳＦＥＴを形成する際にも生じる課題である。
【００１０】
これらの課題に鑑み、本発明は、微細化されても良好な品質を有するゲート絶縁膜を備え、信頼性が高く、高速に動作可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板内に形成された第１の領域および第２の領域と、前記第１の領域の上面に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、上部における第１の金属元素あるいは第１の導電性化合物の濃度がその他の部分の前記第１の金属元素あるいは前記第１の導電性化合物の濃度よりも大きい第１の電極形成膜を含む第１のゲート電極とを有する第１のＭＩＳＦＥＴと、前記第２の領域の上面に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、上部における第２の金属元素あるいは第２の導電性化合物の濃度がその他の部分の前記第２の金属元素あるいは前記第２の導電性化合物の濃度よりも大きい第２の電極形成膜を含む第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えている。なお、前記第１の領域はｐ型活性領域であり、前記第２の領域はｎ型活性領域であってもよい。この場合、前記第１の金属元素の仕事関数は、前記第２の金属元素の仕事関数よりも小さいことが好ましい。
【００１２】
この構成によれば、同一の半導体基板内に、それぞれゲート電極を構成する材料が異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを備えている。ここで、第１の領域がｐ型活性領域であり、第２の領域がｎ型活性領域である場合、ｎ型ＭＩＳＦＥＴの第１のゲート電極が、仕事関数の低い第１の金属元素あるいは第１の導電性化合物を含んでおり、ｐ型ＭＩＳＦＥＴの第２のゲート電極が、仕事関数の高い第２の金属元素あるいは第２の導電性化合物を含んでいると、微細化されても、閾値電圧が低く、高速に動作可能なｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを備えた半導体装置を実現することができる。なお、第１の電極形成膜及び第２の電極形成膜のうち少なくとも一方は合金膜であることが好ましい。
【００１３】
次に、本発明の半導体装置の製造方法は、半導体基板と、第１の領域および第２の領域と、第１のゲート絶縁膜と第１のゲート電極とを有する第１のＭＩＳＦＥＴと、第２のゲート絶縁膜と第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、半導体基板内に前記第１の領域および前記第２の領域を形成した後、前記第１の領域の上面に前記第１のゲート絶縁膜を形成し、前記第２の領域の上面に前記第２のゲート絶縁膜を形成する工程（ａ）と、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜の上に、保護膜を形成する工程（ｂ）と、前記保護膜の内、前記第１のゲート絶縁膜上に形成された部分の上に、第１の電極形成膜を形成する工程（ｃ）と、前記保護膜の内、前記第２のゲート絶縁膜上に形成された部分の上に、第２の電極形成膜を形成する工程（ｄ）と、前記半導体基板を加熱することにより、前記第１の電極形成膜と前記保護膜とを反応させて、第３の電極形成膜を含む前記第１のゲート電極を形成するとともに、前記第２の電極形成膜と前記保護膜とを反応させて、第４の電極形成膜を含む前記第２のゲート電極を形成する工程（ｅ）とを備えている。
【００１４】
この方法によれば、工程（ｂ）において、第１のゲート絶縁膜および第２のゲート絶縁膜を保護するための保護膜を設けることで、工程（ｃ）および工程（ｄ）で第１の電極形成膜および第２の電極形成膜を形成する際に、エッチングなどで第１のゲート絶縁膜および第２のゲート絶縁膜がダメージを受けるのを防止することができる。その結果、本発明の半導体装置の製造方法を用いると、薄膜化されても、品質が良好なゲート絶縁膜を備えた信頼性の高い半導体装置を実現することができる。さらに、工程（ｅ）で保護膜と第１の電極形成膜および第２の電極形成膜を熱処理によりそれぞれ反応させることで、同一の半導体基板に、それぞれ異なる組成を有する第３の電極形成膜および第４の電極形成膜を形成することができる。これにより、本発明の半導体装置の製造方法では、１つの半導体基板に、それぞれ異なる材料からなるゲート電極をそれぞれ備えた第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを比較的容易に作り分けることができる。なお、第３の電極形成膜及び第４の電極形成膜のうち少なくとも一方は合金膜であることが好ましい。
【００１５】
また、前記第１の領域はｐ型活性領域であり、前記第２の領域はｎ型活性領域であってもよい。なお、前記第１の電極形成膜は、ランタノイド系元素を含む材料、ＨｆＮ、ＨｆＣ、およびＴａＣのうち少なくともいずれか１つを含んでいれば好ましい。さらに、前記第２の電極形成膜は、貴金属、Ａｌ、Ｍｏ、およびＷのうちいずれか１つを含む材料、ＴａＣＮ、並びにＴａＣＮＯのうち少なくともいずれか１つを含んでいれば好ましい。
【００１６】
この場合、同一の半導体基板に、金属を含むゲート電極をそれぞれ備えたｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを形成することができ、微細化されてもゲート電極の空乏化が抑制され、高速に動作が可能な半導体装置を作製することができる。
【００１７】
また、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは同じ材料から構成されており、前記工程（ａ）では、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜は同時に形成されてもよい。この方法では、工程を簡略化することができる。
【００１８】
なお、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜は、高誘電体から構成されていれば、ゲート絶縁膜が薄膜化されてもリーク電流を抑制することができ、高い電流駆動能力を有する半導体装置を実現することができるため望ましい。
【００１９】
また、前記第１の電極形成膜の上または上方に第５の電極形成膜を形成し、前記第２の電極形成膜の上または上方に第６の電極形成膜を形成する工程（ｆ）をさらに備えており、前記工程（ｅ）では、前記第１のゲート電極は前記第５の電極形成膜もさらに含んでおり、前記第２のゲート電極は前記第６の電極形成膜もさらに含んでいてもよく、前記第５の電極形成膜および前記第６の電極形成膜のうち少なくとも一方が、金属を含んでいれば望ましい。
【００２０】
この方法を用いれば、第１のゲート電極および第２のゲート電極の低抵抗化を図ることができるため、さらに高速な動作が可能な半導体装置を作製することが可能となる。
【００２１】
また、前記工程（ｆ）では、前記第１の電極形成膜と前記第５の電極形成膜との間に、第１の中間膜をさらに形成し、前記第２の電極形成膜と前記第６の電極形成膜との間に、第２の中間膜をさらに形成し、前記工程（ｅ）では、前記第１のゲート電極は前記第１の中間膜もさらに含んでおり、前記第２のゲート電極は前記第２の中間膜もさらに含んでいてもよい。
【００２２】
この方法によれば、第１の電極形成膜および第２の電極形成膜の材料として、例えば酸化されやすい材料を用いる場合、酸化防止の機能を有する材料からなる第１の中間膜および第２の中間膜を形成することで、酸化反応により第１の電極形成膜および第２の電極形成膜が変質するのを防止することができる。その結果、ゲート電極の品質が低下するのを抑制することができ、信頼性の高い半導体装置を作製することができる。
【発明の効果】
【００２３】
本発明に係る半導体装置およびその製造方法によれば、ゲート絶縁膜を保護するための保護膜を設け、該保護膜と所定の組成を有するゲート電極形成膜とを反応させることで、ゲート絶縁膜にダメージを与えることなく、ゲート絶縁膜上に所定の組成を有するゲート電極を形成することができる。その結果、同一の半導体基板に、ゲート絶縁膜の品質を損なうことなく、それぞれ異なる組成を有するゲート電極を備えたＭＩＳＦＥＴを複数個作製することができ、高速に動作が可能で、信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。図２〜図６は、本実施形態の半導体装置の製造方法を示す断面図である。最初に、図６（ｂ）を用いて本実施形態の半導体装置の構成を説明する。
【００２５】
図６（ｂ）に示すように、本実施形態の半導体装置は、例えばシリコンからなる半導体基板１００１と、半導体基板１００１内に形成されたｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを分離するための素子分離層１００２とを備えている。さらに、ｐ型活性領域１００３およびｎ型活性領域１００４内にそれぞれ形成されたソース・ドレイン領域１０２２およびエクステンション領域１０２０を備えている。
【００２６】
また、半導体基板１００１の内、平面的に見てｐ型活性領域１００３内に形成された互いに隣り合う２つのエクステンション領域１０２０の間に位置する領域の上に設けられ、ＳｉＯ２などからなる下地膜１００５と、下地膜１００５上に形成され、ＨｆＳｉＯＮなどからなるゲート絶縁膜１００６と、ゲート絶縁膜１００６上に形成され、ＴａＬａＮなどからなる第１の電極形成膜１０１５と、第１の電極形成膜１０１５上に形成され、ＴａＮなどからなる中間膜１０１２と、ポリシリコンなどからなる第３の電極形成膜１０１３とを備えている。ここで、ｐ型活性領域１００３には、ゲート絶縁膜１００６と、第１の電極形成膜１０１５と中間膜１０１２と第３の電極形成膜１０１３とを有する第１のゲート電極と、ソース・ドレイン領域１０２２およびエクステンション領域１０２０とから構成されるｎ型ＭＩＳＦＥＴが形成されている。
【００２７】
さらに、半導体基板１００１の内、平面的に見てｎ型活性領域１００４内に形成された互いに隣り合う２つのエクステンション領域１０２０の間に位置する領域の上に設けられ、ＳｉＯ２などからなる下地膜１００５と、下地膜１００５上に形成され、ＨｆＳｉＯＮなどからなるゲート絶縁膜１００６と、ゲート絶縁膜１００６上に形成され、ＴａＡｌＮなどからなる第２の電極形成膜１０１４と、第２の電極形成膜１０１４上に形成され、ＴａＮなどからなる中間膜１０１２と、ポリシリコンなどからなる第３の電極形成膜１０１３とを備えている。ここで、ｎ型活性領域１００４には、ゲート絶縁膜１００６と、第２の電極形成膜１０１４と中間膜１０１２と第３の電極形成膜１０１３とを有する第２のゲート電極と、ソース・ドレイン領域１０２２およびエクステンション領域１０２０とから構成されるｐ型ＭＩＳＦＥＴが形成されている。
【００２８】
なお、下地膜１００５、ゲート絶縁膜１００６、および第１のゲート電極の側面上、並びに、下地膜１００５、ゲート絶縁膜１００６、および第２のゲート電極の側面上にサイドウォール１０２１がそれぞれ形成されている。
【００２９】
ここで、ＴａＬａＮからなる第１の電極形成膜１０１５では、上部におけるＬａの濃度がその他の部分のＬａの濃度よりも大きくなっている。また、ＴａＡｌＮからなる第２の電極形成膜１０１４では、上部におけるＡｌの濃度がその他の部分のＡｌの濃度よりも大きくなっている。
【００３０】
本実施形態の半導体装置の特徴は、同一の半導体基板１００１内に、それぞれゲート電極を構成する材料が異なるｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを備えていることにある。ここで、本実施形態の半導体装置のように、ｎ型ＭＩＳＦＥＴの第１のゲート電極が仕事関数の低いＬａを含んでおり、ｐ型ＭＩＳＦＥＴの第２のゲート電極が仕事関数の高いＡｌを含んでいると、微細化されても、閾値電圧が低く、ゲート電極の空乏化が抑制され、高速に動作可能なｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを備えた半導体装置を実現することができる。
【００３１】
さらに、本実施形態の半導体装置では、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴに形成された第１のゲート電極および第２のゲート電極の上に、それぞれ第３の電極形成膜１０１３が設けられているため、第１のゲート電極および第２のゲート電極の低抵抗化を図ることができる。
【００３２】
また、本実施形態の半導体装置では、第１の電極形成膜１０１５と第３の電極形成膜１０１３との間および第２の電極形成膜１０１４と第３の電極形成膜１０１３との間に、中間膜１０１２を備えているため、例えば、第１の電極形成膜１０１５の材料としてＬａなど、容易に酸化されやすい元素を含む場合には、ＴａＮなどからなる中間膜１０１２を酸化防止膜として機能させることができる。
【００３３】
次に、本実施形態の半導体装置の製造方法について図２〜図６を用いて説明する。
【００３４】
まず、図２（ａ）に示すように、半導体基板１００１内に、ｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを分離するための素子分離層１００２を形成する。次に、半導体基板１００１上に、例えばＳｉＯ２からなる下地膜１００５を酸素ガスを用いてＲＴＯ（Rapid Thermal Oxidation）処理することにより、１ｎｍ程度の膜厚で堆積させる。なお、酸素ガス以外の他のガス種を用いてもよい。また、加熱炉を用いて熱処理を行ってもよい。下地膜１００５の材料としては、ＳｉＯＮやケミカルオキサイドなどを用いてもよい。続いて、ＭＯＣＶＤ法（Ｍetal Organic Chemical Vapor Deposition）により、例えば高誘電率を有するＨｆＳｉＯ膜を２.５ｎｍの膜厚で堆積させて、該ＨｆＳｉＯ膜をプラズマ窒化させることで、ＨｆＳｉＯ膜からなるゲート絶縁膜１００６を形成する。なお、ゲート絶縁膜１００６の材料としては、Ａｌ２Ｏ３やＺｒＯ２、ＨｆＯ２、ＬａＯ、ＤｙＯ、ＳｃＯ等の他の高誘電率体を用いてもよく、用途に応じて高誘電体以外のＳｉＯ２やＳｉＯＮを用いてもよい。また、ＭＯＣＶＤ法の代わりに、ＣＶＤ（Chemical Vapor Deposition）やＰＶＤ（Physical Vapor Deposition）等の他の成膜手法を用いてもよい。
【００３５】
次に、図２（ｂ）に示すように、ゲート絶縁膜１００６上に、ＴａＮなどからなる保護膜１００７を約２ｎｍの膜厚で堆積させる。保護膜１００７の材料としては、ＴｉＮ、ＴａＣ、ＴａＣＮなどを用いてもよく、ＴｉやＴａを含む金属材料を用いるとより好ましい。また、保護膜１００７の膜厚は、保護膜１００７の材料の種類や周辺プロセスに応じて適宜変更することができるが、３ｎｍ以下であることが好ましい。
【００３６】
次に、図２（ｃ）に示すように、保護膜１００７上に、ＳｉＯ２などからなるハードマスク１００８ａを形成する。続いて、図２（ｄ）に示すように、レジスト１００９をハードマスク１００８ａ上に形成した後、リソグラフィー技術を用いて、レジスト１００９のうち、ｎ型活性領域１００４の上方に形成された部分を除去する。
【００３７】
次に、図２（ｅ）に示すように、ｐ型活性領域１００３の上方に形成されたレジスト１００９をマスクとしてエッチングを行うことにより、ハードマスク１００８ａのうち、ｎ型活性領域１００４の上方に形成された部分を除去する。その後、図３（ａ）に示すように、アッシング処理でレジスト１００９を除去することにより、ｐ型活性領域１００３の上方にハードマスク１００８ａを形成することができる。
【００３８】
次に、図３（ｂ）に示すように、保護膜１００７およびハードマスク１００８ａの上に、例えばＴａＡｌＮなどからなるｐ型用電極形成膜１０１０を１０ｎｍの膜厚で堆積させる。ｐ型用電極形成膜１０１０の材料としては、Ｐｔ、Ｉｒ、Ｒｕなどの貴金属、Ａｌ、Ｍｏ、およびＷを含む材料、ＴａＣＮ並びにＴａＣＮＯなどの高い仕事関数（ＷＦ）値を示す材料を使用してもよい。また、ｐ型用電極形成膜１０１０の膜厚は、ｐ型用電極形成膜１０１０の材料や周辺プロセスに応じて適宜変えることができるが、５ｎｍ以上であれば好ましい。
【００３９】
次に、図３（ｃ）に示すように、ｐ型用電極形成膜１０１０上に例えばＳｉＯ２からなるハードマスク１００８ｂを形成した後、リソグラフィー技術を用いて、ハードマスク１００８ｂのうち、ｐ型活性領域１００３の上方に形成された部分を除去する。続いて、図３（ｄ）に示すように、ｎ型活性領域１００４の上方に形成されたハードマスク１００８ｂをマスクとして、ｐ型用電極形成膜１０１０をドライエッチング等で除去する。その後、図３（ｅ）に示すように、フッ酸等を用いてハードマスク１００８ａ、１００８ｂを除去する。これにより、保護膜１００７の内、ｐ型活性領域１００３の上方に形成された部分と、ｎ型活性領域１００４の上方に形成されたｐ型用電極形成膜１０１０とを露出させることができる。
【００４０】
次に、図４（ａ）に示すように、保護膜１００７およびｐ型用電極形成膜１０１０上に、例えばＴａＬａＮなどからなるｎ型用電極形成膜１０１１を１０ｎｍの膜厚で堆積させる。ｎ型用電極形成膜１０１１の材料としては、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＲｕからなるランタノイド系元素を含む材料、ＨｆＮ、ＴａＣ、並びにＨｆＣなど低い仕事関数（ＷＦ）値を示す材料を用いてもよい。また、ｎ型用電極形成膜１０１１の膜厚は、ｎ型用電極形成膜１０１１の材料や周辺プロセスに応じて適宜変えることができるが、５ｎｍ以上であることが好ましい。
【００４１】
次に、図４（ｂ）に示すように、ｎ型用電極形成膜１０１１上にハードマスク１００８ｃを形成する。続いて、図４（ｃ）に示すように、ハードマスク１００８ｃ上にレジスト１００９を形成した後、リソグラフィー技術を用いて、レジスト１００９のうち、ｎ型活性領域１００４上に位置する領域に形成された部分を除去する。次いで、図４（ｄ）に示すように、ｐ型活性領域１００３の上方に形成されたレジスト１００９をマスクとして、ハードマスク１００８ｃのうち、ｎ型活性領域１００４の上方に形成された部分を除去する。次に、図４（ｅ）に示すように、アッシング処理により、残存するレジスト１００９を除去する。その後、図５（ａ）に示すように、ｐ型活性領域１００３の上方に形成されたハードマスク１００８ｃをマスクとして、ｎ型用電極形成膜１０１１のうち、ｎ型活性領域１００４の上方に形成された部分をドライエッチング等により除去する。続いて、図５(ｂ)に示すように、フッ酸等を用いてハードマスク１００８ｃを除去する。なお、ｎ型用電極形成膜１０１１の材料や膜厚により、図４（ｂ）〜（ｅ）および図５（ａ）、（ｂ）に示す工程を行わず、ｎ型用電極形成膜１０１１の一部をｐ型用電極形成膜１０１０に残したまま、次に述べる図５（ｃ）に示す工程を行うこともできる。
【００４２】
次に、図５（ｃ）に示すように、ｐ型用電極形成膜１０１０およびｎ型用電極形成膜１０１１の上に、例えばＴａＮなどからなり、膜厚が５ｎｍの中間膜１０１２を堆積させる。中間膜１０１２の材料としては、ＴａＮに限定されるものではなく、他の材料も用いることができる。なお、本実施形態の製造方法では、ｎ型用電極形成膜１０１１の材料としてＬａ系材料を用いており、Ｌａは容易に酸化されやすいため、酸化防止膜として中間膜１０１２を形成させている。したがって、ｎ型用電極形成膜１０１１の材料としてＴａＣなどの酸化されにくい材料を使用する場合は、中間膜１０１２を形成しなくてもよい。
【００４３】
次に、図５（ｄ）に示すように、中間膜１０１２上に例えば膜厚が１００ｎｍのポリシリコンからなる第３の電極形成膜１０１３を堆積させる。その後、第３の電極形成膜１０１３内に不純物を注入する。
【００４４】
次に、図６（ａ）に示すように、リソグラフィー法およびＲＩＥ（Reactive Ion Etching）法を用いて、ｐ型活性領域１００３およびｎ型活性領域１００４における所定の領域上にそれぞれ残るように、下地膜１００５、ゲート絶縁膜１００６、保護膜１００７、ｐ型用電極形成膜１０１０、ｎ型用電極形成膜１０１１、中間膜１０１２および第３の電極形成膜１０１３をエッチングする。
【００４５】
最後に、図６（ｂ）に示すように、エクステンション領域１０２０の形成、サイドウォール１０２１の形成、ソース・ドレイン領域１０２２の形成などを経て、ソース・ドレイン領域１０２２に導入された不純物の活性化を行うことにより、ｐ型活性領域１００３にｎ型ＭＩＳＦＥＴを、ｎ型活性領域１００４にｐ型ＭＩＳＦＥＴをそれぞれ形成する。ここで、ソース・ドレイン領域１０２２中の不純物の活性化のために、例えば１０５０℃のスパイクアニールを行うと、ｐ型活性領域１００３の上方に形成されたＴａＮからなる保護膜１００７とＴａＬａＮからなるｎ型用電極形成膜１０１１とが反応し、ｎ型用電極形成膜１０１１から元素が拡散されることで、ＴａＬａＮからなる第１の電極形成膜１０１５が形成される。一方、ｎ型活性領域１００４の上方に形成されたＴａＮからなる保護膜１００７は、ＴａＡｌＮからなるｐ型用電極形成膜１０１０と反応し、ｐ型用電極形成膜１０１０からの元素が拡散されることで、ＴａＡｌＮからなる第２の電極形成膜１０１４となる。このような反応を生じさせるためには、少なくとも５５０℃以上の熱処理が必要である。なお、この時、保護膜１００７は上述の反応や拡散により、完全に第１の電極形成膜１０１５および第２の電極形成膜１０１４に変質せず、ゲート絶縁膜１００６上に残存する場合もあるが、残存する保護膜１００７の膜厚は極めて薄いため、残存した保護膜１００７が後述するＷＦ制御に悪影響を及ぼすことはない。
【００４６】
以上の方法により、ｐ型活性領域１００３には、ゲート絶縁膜１００６と、第１の電極形成膜１０１５と中間膜１０１２と第３の電極形成膜１０１３とから構成される第１のゲート電極と、ソース・ドレイン領域１０２２およびエクステンション領域１０２０とを有するｎ型ＭＩＳＦＥＴが形成される。また、ｎ型活性領域１００４には、ゲート絶縁膜１００６と、第２の電極形成膜１０１４と中間膜１０１２と第３の電極形成膜１０１３とから構成される第２のゲート電極と、ソース・ドレイン領域１０２２およびエクステンション領域１０２０とを有するｎ型ＭＩＳＦＥＴが形成される。
【００４７】
なお、本実施形態の半導体装置の製造方法では、保護膜１００７の材料としてＴａＮを用い、ｎ型用電極形成膜１０１１の材料としてＴａＬａＮを用いているため、熱処理で形成される第１の電極形成膜１０１５は、ｎ型用電極形成膜１０１１と比較してややＬａ濃度が低いＴａＬａＮとなる。その結果、ｎ型ＭＩＳＦＥＴの第１のゲート電極は、ＷＦを低減させる効果が非常に大きいＬａを含む第１の電極形成膜１０１５を有するため、低い閾値電圧（Ｖｔ）を示すことができる。なお、第１の電極形成膜１０１５中の膜厚方向におけるＬａの濃度分布は、下方に向かうほどＬａの濃度が薄くなる傾向にある。言い換えれば、第１の電極形成膜１０１５中の膜厚方向において、保護膜１００７を構成する元素（ＴａとＮ）の濃度分布は、下方に向かうほどその濃度は濃くなる傾向となる。
【００４８】
同様にして、ｐ型用電極形成膜１０１０にＴａＡｌＮを用いることで、熱処理により形成される第２の電極形成膜１０１４は、ｐ型用電極形成膜１０１０と比較してややＡｌ濃度が低いＴａＡｌＮとなる。その結果、ｐ型ＭＩＳＦＥＴの第２のゲート電極は、ＷＦを増加させる効果の非常に大きいＡｌを含む第２の電極形成膜１０１４を有するため、低いＶｔを示すことができる。なお、第２の電極形成膜１０１４中の膜厚方向におけるＡｌの濃度分布は、膜厚が小さくなる方向に向かってＡｌの濃度が薄くなる傾向にある。言い換えれば、第２の電極形成膜１０１４中の膜厚方向において、保護膜１００７の材料を構成する元素（ＴａとＮ）の濃度分布は、半導体基板１００１の方向に向かってその濃度が濃くなる傾向となる。
【００４９】
ここで、本発明の半導体装置の製造方法において、熱処理前の保護膜１００７の膜厚は、ｎ型用電極形成膜１０１１およびｐ型用電極形成膜１０１０よりも小さいことが好ましい。これにより、熱処理により形成される第１の電極形成膜１０１５および第２の電極形成膜１０１４の仕事関数をそれぞれ所定の範囲にすることができ、ＷＦ制御の効果を向上させることができる。ここで、このＷＦ制御について、図１（ａ）、（ｂ）を用いて以下に詳しく説明する。
【００５０】
図１（ａ）は、本発明に係るＴｉＮ層を有する半導体装置の仕事関数とＴｉＮ膜の膜厚との関係を示した図である。また、図１（ｂ）は、本発明に係るＴｉＮ層を有する半導体装置の概略を示す断面図である。なお、図１（ａ）に示す仕事関数（ＷＦ（ｅＶ））のデータは、図１（ｂ）に示すように、シリコン基板１０上に、ＳｉＯＮからなるゲート絶縁膜１１、ＴｉＮ層１２、およびポリシリコン層１３が下から順に積層されてなるゲートスタック構造を有するｐ型ＭＩＳＦＥＴおよびｎ型ＭＯＳＦＥＴをそれぞれ作製し、ＴｉＮ層１２の膜厚を変えることで、ＴｉＮ層１２の膜厚に対するｐ型ＭＩＳＦＥＴの仕事関数（ＷＦＰ）およびｎ型ＭＯＳＦＥＴの仕事関数（ＷＦＮ）をそれぞれ評価した結果である。
【００５１】
図１（ａ）に示すように、ＴｉＮ層１２の膜厚が十分薄い領域では、ｐ型ＭＩＳＦＥＴの仕事関数（図中のｐ+ poly-Si）およびｎ型ＭＩＳＦＥＴの仕事関数（図中のｎ+ poly-Si）は、それぞれポリシリコンとほぼ同じ挙動を示し、ポリシリコンへ注入する不純物種に依存してｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴの各々で異なる仕事関数値となる。一方、ＴｉＮ層１２の膜厚が厚くなるにつれて、ｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴの各々の仕事関数はほぼ同じ値となり、本来のＴｉＮが有する仕事関数値となる。このような現象が見られるのは、ＴｉＮ層１２の膜厚が薄い場合、ＴｉＮがポリシリコン層１３およびＳｉＯＮからなるゲート絶縁膜１１と反応することで、界面部分にＴｉに対するシリコン量が非常に多い物質が生成されることにより、ＴｉＮ層がほぼポリシリコンと同じ性質を示すからだと考えられる。なお、この現象はＴｉＮ層１２の代わりにＴａＮ層を用いた場合、またはポリシリコンの代わりにタングステンを用いた場合などにも観察され、ＴｉＮ固有の現象ではなく、薄膜の金属と厚膜の材料とを接触させて高温処理を行う場合に見られる共通の現象であることが判明している。
【００５２】
上述の図１に示す結果から分かるように、本実施形態の半導体装置の製造方法において、ソース・ドレイン領域の活性化などの高温熱処理により、ｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴの各領域に共通に形成された保護膜１００７は、 ｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴの各領域に個別に形成されたｐ型用電極形成膜１０１０およびｎ型用電極形成膜１０１１と反応し、保護膜１００７中の元素が拡散される。ここで、保護膜１００７の膜厚が十分薄く、ｐ型用電極形成膜１０１０およびｎ型用電極形成膜１０１１の膜厚が十分厚い場合、保護膜１００７とｐ型用電極形成膜１０１０との反応で形成される第２の電極形成膜１０１４の組成は、ｐ型用電極形成膜１０１０とほぼ同じ組成となり、また、保護膜１００７とｎ型用電極形成膜１０１１との反応で形成される第１の電極形成膜１０１５の組成もｎ型用電極形成膜１０１１とほぼ同じ組成となる。よって、ｐ型用電極形成膜１０１０の材料として、Ｐｔ、Ｉｒ、Ｒｕなどの貴金属、Ａｌ、Ｍｏ、およびＷを含む材料、ＴａＣＮ並びにＴａＣＮＯなど、シリコンの価電子帯のトップエッジの仕事関数（約５．２ｅＶ）に近い、高い仕事関数（ＷＦ）値を示す材料を用いると、十分に高い仕事関数値を示す第２の電極形成膜１０１４を作製することができる。一方、ｎ型用電極形成膜１０１１の材料として、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＲｕからなるランタノイド系元素を含む材料、ＨｆＮ、ＴａＣ、並びにＨｆＣなど、シリコンの伝導帯のボトムエッジの仕事関数（約４．１ｅＶ）に近い、低い仕事関数（ＷＦ）値を示す材料を用いると、比較的低い仕事関数値を示す第１の電極形成膜１０１５を作製することができる。なお、第１の電極形成膜１０１５および第２の電極形成膜１０１４のうち少なくとも一方は合金膜であることが好ましい。
【００５３】
なお、保護膜１００７の材料として、例えばｐ型用電極形成膜１０１０と同様の材料（高い仕事関数値を示す材料）を用いた場合においても、ｎ型用電極形成膜１０１１の材料としてＬａ濃度のより高いＴａＬａＮを使用すれば、熱処理で形成される第１の電極形成膜１０１５の仕事関数を十分に低くすることができる。このような方法により形成された第１の電極形成膜１０１５も、ｎ型ＭＩＳＦＥＴのゲート電極として使用することができる。
【００５４】
また、本実施形態の半導体装置において、ｎ型用電極形成膜１０１１の仕事関数値としては、４．４ｅＶ以下であることが望ましく、４．１ｅＶに近いほど、シリコンの伝導帯のボトムエッジの仕事関数値と近くなるためより望ましい。さらに、ｐ型用電極形成膜１０１０の仕事関数値としては、４．７ｅＶ以上であることが望ましく、５．２ｅＶに近いほど、シリコンの価電子帯のトップエッジの仕事関数と近くなるためより望ましい。
【００５５】
以上説明したように、本実施形態の半導体装置の製造方法によれば、ゲート絶縁膜１００６上に保護膜１００７を設けることで、ｎ型用電極形成膜１０１１およびｐ型用電極形成膜１０１０を形成する際に、エッチングなどでゲート絶縁膜１００６がダメージを受けたり、ゲート絶縁膜１００６の膜厚が変化するのを防止することができる。その結果、本実施形態の半導体装置の製造方法を用いると、薄膜化されても、品質が良好なゲート絶縁膜を備えた信頼性の高い半導体装置を実現することができる。
【００５６】
また、本実施形態の半導体装置の製造方法によれば、図６（ａ）に示す工程において、保護膜１００７とｎ型用電極形成膜１０１１およびｐ型用電極形成膜１０１０を高温熱処理によりそれぞれ反応させることで、同一の半導体基板１００１に、それぞれ異なる組成を有し、所定の仕事関数を示す第１の電極形成膜１０１５および第２の電極形成膜１０１４を形成することができる。これにより、ｎ型用電極形成膜１０１１およびｐ型用電極形成膜１０１０の材料として、所定の仕事関数を有する金属を用いると、同一の半導体基板に、金属からなるゲート電極をそれぞれ備えたｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを比較的容易に作り分けることができ、微細化されてもゲート電極の空乏化が抑制され、高速に動作が可能な半導体装置を作製することができる。さらに、本実施形態の半導体装置の製造方法のように、ゲート絶縁膜１００６の材料としてＨｆＳｉＯＮなどの高誘電体を用いた場合、ゲート絶縁膜が薄膜化されても、リーク電流を抑制することができ、高い電流駆動能力を有する半導体装置を実現することができる。
【００５７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図７〜図１０は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態の半導体装置の製造方法は、上述の第１の実施形態の製造方法とは異なる方法で、第１の実施形態の半導体装置を製造する方法である。なお、第１の実施形態の製造方法と同様な部分については、簡略化して説明する。
【００５８】
まず、図７（ａ）に示すように、第１の実施形態の半導体装置の製造方法と同様にして、半導体基板１００１内に、ｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを分離するための素子分離層１００２を形成する。次に、半導体基板１００１上に、例えばＳｉＯ２からなる下地膜１００５、ＨｆＳｉＯ膜などからなるゲート絶縁膜１００６を順次形成する。続いて、図７（ｂ）に示すように、ゲート絶縁膜１００６上にＴａＮなどからなる保護膜１００７を堆積させる。
【００５９】
次に、図７（ｃ）に示すように、保護膜１００７上に例えば膜厚が５ｎｍのＡｌからなるｐ型用電極形成膜１０１６を堆積させる。Ａｌ以外のｐ型用電極形成膜１０１６の材料として、Ｐｔ、Ｉｒ、Ｒｕなどの貴金属、Ｍｏ、およびＷを含む材料、ＴａＣＮ並びにＴａＣＮＯなどの高い仕事関数（ＷＦ）値を示す材料を使用してもよい。また、ｐ型用電極形成膜１０１６の膜厚は、ｐ型用電極形成膜１０１６の材料や周辺プロセスに応じて適宜変えることができるが、５ｎｍ以上であれば好ましい。なお、本実施形態の製造方法では、Ａｌの単一膜が用いられているが、後述する図７（ｅ）に示す工程で酸素を多く含む条件を用いてドライエッチングを行う場合など、状況に応じてＡｌ膜上にＴｉＮおよびＴａＮなどの金属材料からなる膜を５ｎｍ程度形成してもよい。
【００６０】
次に、図７（ｄ）に示すように、ｐ型用電極形成膜１０１６上に例えばＳｉＯ２からなるハードマスク１００８ａを形成し、リソグラフィー技術を用いて、ハードマスク１００８ａのうち、ｐ型活性領域１００３の上方に形成された部分を除去する。次に、図７（ｅ）に示すように、ｎ型活性領域１００４の上方に形成されたハードマスク１００８ａをマスクとして、ｐ型用電極形成膜１０１６をドライエッチング等で除去する。続いて、図８（ａ）に示すように、フッ酸等を用いてハードマスク１００８ａを除去する。これにより、保護膜１００７の内、ｐ型活性領域１００３の上方に形成された部分と、ｎ型活性領域１００４の上方に形成されたｐ型用電極形成膜１０１６とを露出させることができる。
【００６１】
次に、図８（ｂ）に示すように、保護膜１００７およびｐ型用電極形成膜１０１６の上に、例えばＬａなどからなるｎ型用電極形成膜１０１７を５ｎｍの膜厚で堆積させる。ｎ型用電極形成膜１０１７の材料として、Ｌａ以外にも、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＲｕからなるランタノイド系元素を含む材料、ＨｆＮ、ＴａＣ、並びにＨｆＣなど低い仕事関数（ＷＦ）値を示す材料を用いてもよい。また、ｎ型用電極形成膜１０１７の膜厚は、ｎ型用電極形成膜１０１７の材料や周辺プロセスに応じて適宜変えることができるが、５ｎｍ以上であることが好ましい。なお、本実施形態の半導体装置の製造方法では、Ｌａの単一膜を用いているが、後述する図９（ｂ）に示す工程で酸素を多く含む条件を用いてドライエッチングを行う場合など、状況に応じてＬａ膜上に、ＴｉＮおよびＴａＮなどの金属材料からなる膜を５ｎｍ程度形成してもよい。
【００６２】
次に、図８(ｃ)に示すように、ｎ型用電極形成膜１０１７上にハードマスク１００８ｂを形成する。続いて、図８(ｄ)に示すように、レジスト１００９をハードマスク１００８ｂ上に形成した後、リソグラフィー技術を用いてｎ型活性領域１００４の上方に形成されたレジスト１００９を除去する。次に、図８(ｅ)に示すように、ｐ型活性領域１００３の上方に形成されたレジスト１００９をマスクとして、ハードマスク１００８ｂのうち、ｎ型活性領域１００４の上方に形成された部分を除去する。次に、図９（ａ）に示すように、アッシング処理により、残存するレジスト１００９を除去する。その後、図９（ｂ）に示すように、ｐ型活性領域１００３の上方に形成されたハードマスク１００８ｂをマスクとして、ｎ型用電極形成膜１０１７のうち、ｎ型活性領域１００４の上方に形成された部分をドライエッチング等により除去する。続いて、図９（ｃ）に示すように、フッ酸等を用いてハードマスク１００８ｂを除去する。なお、ｎ型用電極形成膜１０１７の材料や膜厚により図８（ｃ）〜（ｅ）および図９（ａ）〜（ｃ）に示す工程を行わず、ｎ型用電極形成膜１０１７の一部をｐ型用電極形成膜１０１６上に残したまま、次に述べる図９（ｄ）に示す工程を行うこともできる。
【００６３】
次に、図９（ｄ）に示すように、ｐ型用電極形成膜１０１６およびｎ型用電極形成膜１０１７の上に、例えばＴａＮなどからなり、膜厚が５ｎｍの中間膜１０１２を堆積させる。続いて、図９（ｅ）に示すように、中間膜１０１２上に例えば膜厚が１００ｎｍのポリシリコンからなる第３の電極形成膜１０１３を堆積させる。その後、第３の電極形成膜１０１３内に不純物を注入する。
【００６４】
次に、図１０（ａ）に示すように、リソグラフィー法およびＲＩＥ法を用いて、ｐ型活性領域１００３およびｎ型活性領域１００４における所定の領域上にそれぞれ残るように、下地膜１００５、ゲート絶縁膜１００６、保護膜１００７、ｐ型用電極形成膜１０１６、ｎ型用電極形成膜１０１７、中間膜１０１２および第３の電極形成膜１０１３をエッチングする。
【００６５】
最後に、図１０（ｂ）に示すように、エクステンション領域１０２０の形成、サイドウォール１０２１の形成、ソース・ドレイン領域１０２２の形成などを経て、ソース・ドレイン領域１０２２に導入されて不純物の活性化を行うことにより、ｐ型活性領域１００３にｎ型ＭＩＳＦＥＴを、ｎ型活性領域１００４にｐ型ＭＩＳＦＥＴをそれぞれ形成する。ここで、ソース・ドレイン領域１０２２中の不純物の活性化のために、例えば１０５０℃のスパイクアニールを行うと、ｐ型活性領域１００３の上方に形成されたＴａＮからなる保護膜１００７とＬａからなるｎ型用電極形成膜１０１７とが反応し、ｎ型用電極形成膜１０１７から元素が拡散されることで、ＴａＬａＮからなる第１の電極形成膜１０１５が形成される。一方、ｎ型活性領域１００４の上方に形成されたＴａＮからなる保護膜１００７は、Ａｌからなるｐ型用電極形成膜１０１６と反応し、ｐ型用電極形成膜１０１６からの元素が拡散されることで、ＴａＡｌＮからなる第２の電極形成膜１０１４となる。このような反応を生じさせるためには、少なくとも５５０℃以上の熱処理が必要である。なお、この時、保護膜１００７は上述の反応や拡散により、完全に第１の電極形成膜１０１５あるいは第２の電極形成膜１０１４に変質せず、ゲート絶縁膜１００６上に残存する場合もあるが、残存する保護膜１００７の膜厚は極めて薄いため、残存した保護膜１００７がＷＦ制御に悪影響を及ぼすことはない。
【００６６】
このように、ｐ型活性領域１００３には、ゲート絶縁膜１００６と、第１の電極形成膜１０１５と中間膜１０１２と第３の電極形成膜１０１３とから構成される第１のゲート電極と、ソース・ドレイン領域１０２２およびエクステンション領域１０２０とを有するｎ型ＭＩＳＦＥＴが形成される。また、ｎ型活性領域１００４には、ゲート絶縁膜１００６と、第２の電極形成膜１０１４と中間膜１０１２と第３の電極形成膜１０１３とから構成される第２のゲート電極と、ソース・ドレイン領域１０２２およびエクステンション領域１０２０とを有するｐ型ＭＩＳＦＥＴが形成される。以上の方法により、上述の第１の実施形態の半導体装置を作製することができる。
【００６７】
本実施形態の製造方法では、保護膜１００７の材料としてＴａＮを用い、ｎ型用電極形成膜１０１７の材料としてＬａを用いているため、熱処理で形成される第１の電極形成膜１０１５はＴａＬａＮとなる。このため、ｎ型ＭＩＳＦＥＴのゲート電極は、ＷＦを低減させる効果が非常に大きいＬａを含む第１の電極形成膜１０１５を有するため、低いＶｔを示すことができる。なお、第１の電極形成膜１０１５中の膜厚方向におけるＬａの濃度分布は、下方に向かうほどＬａの濃度が薄くなる傾向にある。言い換えれば、第１の電極形成膜１０１５中の膜厚方向において、保護膜１００７を構成する元素（Ｔａとｎ）の濃度分布は、下方に向かうほどその濃度が濃くなる傾向となる。
【００６８】
同様にして、ｐ型用電極形成膜１０１６にＡｌを用いているため、熱処理で形成される第２の電極形成膜１０１４はＴａＡｌＮとなる。このため、ｐ型ＭＯＳＦＥＴのゲート電極は、ＷＦを増加させる効果の非常に大きいＡｌを含む第２の電極形成膜１０１４を有するため、低いＶｔを示すことができる。なお、第２の電極形成膜１０１４中の膜厚方向におけるＡｌの濃度分布は、下方に向かうほどＡｌの濃度が薄くなる傾向にある。言い換えれば、第２の電極形成膜１０１４中の膜厚方向において、保護膜１００７の材料を構成する元素（ＴａとＮ）の濃度分布は、下方に向かうほどその濃度が濃くなる傾向となる。なお、第１の電極形成膜１０１５および第２の電極形成膜１０１４のうち少なくとも一方は合金膜であることが好ましい。
【００６９】
以上説明したように、本実施形態の半導体装置の製造方法によれば、上述の第１の実施形態の半導体装置の製造方法と同様に、保護膜１００７によりゲート絶縁膜１００６が保護されているため、ｎ型用電極形成膜１０１７およびｐ型用電極形成膜１０１６を形成する際に、エッチングなどにより、ゲート絶縁膜１００６がダメージを受けるなどの不具合を防ぐことができる。なお、第１の実施形態の半導体装置の製造方法に比べて、用いるハードマスク（１００８ａ、１００８ｂ）などの数も少なく、比較的少ない工程で第１の実施形態の半導体装置と同様な構成を有する半導体装置を製造することができる。したがって、本実施形態の半導体装置の製造方法を用いると、微細化されても、良好な品質を有するゲート絶縁膜を備えた信頼性の高い半導体装置を比較的容易に作製することができる。さらに、所定の仕事関数を有する金属をｎ型用電極形成膜１０１７およびｐ型用電極形成膜１０１６に用いることで、１つの半導体基板内にｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを作り分けることができ、微細化されてもゲート電極の空乏化が抑制され、高い電流駆動能力を有するｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを備えた半導体装置を実現することができる。
【００７０】
なお、第１の実施形態のおよび第２の実施形態の製造方法では、第３の電極形成膜１０１３の材料として、不純物が導入されたポリシリコンを用いたが、必ずしも不純物を導入する必要はない。また、ｎ型ＭＩＳＦＥＴに形成する第３の電極形成膜１０１３の材料は、ｐ型ＭＩＳＦＥＴに形成する第３の電極形成膜１０１３の材料と異なる材料を適用してもよい。さらに、第３の電極形成膜１０１３の材料として、タングステンや金属シリサイド（チタンシリサイド、コバルトシリサイドあるいはニッケルシリサイド）等の金属を用いた場合は、さらに半導体装置の高速動作化を実現することが可能となる。
【００７１】
また、第１の実施形態および第２の実施形態の半導体装置の製造方法では、１つの半導体基板１００１内にｐ型活性領域１００３およびｎ型活性領域１００４が形成された半導体装置の一例を挙げたが、これに限定されるものではなく、１つの半導体基板内に、それぞれ異なる材料からなるゲート電極をそれぞれ備えた第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴが形成された場合にも適用することができる。
【００７２】
また、第１の実施形態および第２の実施形態の半導体装置の製造方法では、半導体基板１００１としてシリコン基板を用いたが、これに限定されるものではなく、他の材料よりなる基板を用いてもよい。例えば、ＳＯＩ（Semiconductor Oxide Insulator）基板や、さらにはＧａＡｓ基板やＩｎＰ基板などの混晶材料よりなる基板を用いてもよい。
【産業上の利用可能性】
【００７３】
本発明に係る半導体装置およびその製造方法は、微細化されたＣＭＩＳなどの高駆動化に有用である。
【図面の簡単な説明】
【００７４】
【図１】本発明に係るＴｉＮの膜厚に対する仕事関数を示す図である。
【図２】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）、（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】（ａ）、（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００７５】
１０ シリコン基板
１１ ゲート絶縁膜
１２ ＴｉＮ層
１３ ポリシリコン層
１００１ 半導体基板
１００２ 素子分離層
１００３ ｐ型活性領域
１００４ ｎ型活性領域
１００５ 下地膜
１００６ ゲート絶縁膜
１００７ 保護膜
１００８ａ、１００８ｂ、１００８ｃ ハードマスク
１００９ レジスト
１０１０ ｐ型用電極形成膜
１０１１ ｎ型用電極形成膜
１０１２ 中間膜
１０１３ 第３の電極形成膜
１０１４ 第２の電極形成膜
１０１５ 第１の電極形成膜
１０１６ ｐ型用電極形成膜
１０１７ ｎ型用電極形成膜
１０２０ エクステンション領域
１０２１ サイドウォール
１０２２ ソース・ドレイン領域
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された第１の領域および第２の領域と、
前記第１の領域の上面に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、上部における第１の金属元素あるいは第１の導電性化合物の濃度がその他の部分の前記第１の金属元素あるいは前記第１の導電性化合物の濃度よりも大きい第１の電極形成膜を含む第１のゲート電極とを有する第１のＭＩＳＦＥＴと、
前記第２の領域の上面に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、上部における第２の金属元素あるいは第２の導電性化合物の濃度がその他の部分の前記第２の金属元素あるいは前記第２の導電性化合物の濃度よりも大きい第２の電極形成膜を含む第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えている半導体装置。
【請求項２】
前記第１の領域はｐ型活性領域であり、前記第２の領域はｎ型活性領域である請求項１に記載の半導体装置。
【請求項３】
前記第１の金属元素の仕事関数は、前記第２の金属元素の仕事関数よりも小さい請求項２に記載の半導体装置。
【請求項４】
前記第１の電極形成膜は、ランタノイド系元素を含む材料、ＨｆＮ、ＨｆＣ、およびＴａＣのうち少なくともいずれか１つを含む請求項２または３に記載の半導体装置。
【請求項５】
前記第２の電極形成膜は、貴金属、Ａｌ、Ｍｏ、およびＷのうちいずれか１つを含む材料、ＴａＣＮ、並びにＴａＣＮＯのうち少なくともいずれか１つを含む請求項２〜４のうちいずれか１つに記載の半導体装置。
【請求項６】
前記第１のゲート絶縁膜と前記第１の電極形成膜との間に形成された第１の保護膜と、
前記第２のゲート絶縁膜と前記第２の電極形成膜との間に形成された第２の保護膜とをさらに備えている請求項１〜５のうちいずれか１つに記載の半導体装置。
【請求項７】
前記第１の保護膜および前記第２の保護膜は、少なくともＴａまたはＴｉを含む請求項６に記載の半導体装置。
【請求項８】
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは、互いに同じ材料から構成される請求項１〜７のうちいずれか１つに記載の半導体装置。
【請求項９】
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜は、高誘電体から構成される請求項８に記載の半導体装置。
【請求項１０】
前記第１のゲート電極は、前記第１の電極形成膜の上または上方に形成された第３の電極形成膜をさらに有し、
前記第２のゲート電極は、前記第２の電極形成膜の上または上方に形成された第４の電極形成膜をさらに有している請求項１〜９のうちいずれか１つに記載の半導体装置。
【請求項１１】
前記第３の電極形成膜および前記第４の電極形成膜のうち少なくともいずれか一方は、金属を含んでいる請求項１０に記載の半導体装置。
【請求項１２】
前記第１のゲート電極は、前記第１の電極形成膜と前記第３の電極形成膜との間に形成された第１の中間膜をさらに有し、
前記第２のゲート電極は、前記第２の電極形成膜と前記第４の電極形成膜との間に形成された第２の中間膜をさらに有している請求項１０または１１に記載の半導体装置。
【請求項１３】
半導体基板と、第１の領域および第２の領域と、第１のゲート絶縁膜と第１のゲート電極とを有する第１のＭＩＳＦＥＴと、第２のゲート絶縁膜と第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
前記半導体基板内に前記第１の領域および前記第２の領域を形成した後、前記第１の領域の上面に前記第１のゲート絶縁膜を形成し、前記第２の領域の上面に前記第２のゲート絶縁膜を形成する工程（ａ）と、
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜の上に、保護膜を形成する工程（ｂ）と、
前記保護膜の内、前記第１のゲート絶縁膜上に形成された部分の上に、第１の電極形成膜を形成する工程（ｃ）と、
前記保護膜の内、前記第２のゲート絶縁膜上に形成された部分の上に、第２の電極形成膜を形成する工程（ｄ）と、
前記半導体基板を加熱することにより、前記第１の電極形成膜と前記保護膜とを反応させて、第３の電極形成膜を含む前記第１のゲート電極を形成するとともに、前記第２の電極形成膜と前記保護膜とを反応させて、第４の電極形成膜を含む前記第２のゲート電極を形成する工程（ｅ）とを備えている半導体装置の製造方法。
【請求項１４】
前記工程（ｃ）において、前記保護膜の膜厚は、前記第１の電極形成膜よりも小さく、 前記工程（ｄ）において、前記保護膜の膜厚は、前記第２の電極形成膜よりも小さい請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の領域はｐ型活性領域であり、前記第２の領域はｎ型活性領域である請求項１３または１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１の電極形成膜は、ランタノイド系元素を含む材料、ＨｆＮ、ＨｆＣ、およびＴａＣのうち少なくともいずれか１つを含む請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第２の電極形成膜は、貴金属、Ａｌ、Ｍｏ、およびＷのうちいずれか１つを含む材料、ＴａＣＮ、並びにＴａＣＮＯのうち少なくともいずれか１つを含む請求項１５または１６に記載の半導体装置の製造方法。
【請求項１８】
前記保護膜は、少なくともＴａまたはＴｉを含む請求項１３〜１７のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｅ）では、前記第１の電極形成膜との反応で残存した前記保護膜と、前記第３の電極形成膜とを含む前記第１のゲート電極を形成するとともに、前記第２の電極形成膜との反応で残存した前記保護膜と、前記第４の電極形成膜とを含む前記第２のゲート電極を形成する請求項１３〜１８のうちいずれか１つに記載の半導体装置。
【請求項２０】
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは同じ材料から構成されており、
前記工程（ａ）では、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜は同時に形成される請求項１３〜１９のうちいずれか１つに記載の半導体装置の製造方法。
【請求項２１】
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜は、高誘電体から構成される請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記第１の電極形成膜の上または上方に第５の電極形成膜を形成し、前記第２の電極形成膜の上または上方に第６の電極形成膜を形成する工程（ｆ）をさらに備えており、
前記工程（ｅ）では、前記第１のゲート電極は前記第５の電極形成膜もさらに含んでおり、前記第２のゲート電極は前記第６の電極形成膜もさらに含んでいる請求項１３〜２１のうちいずれか１つに記載の半導体装置の製造方法。
【請求項２３】
前記第５の電極形成膜および前記第６の電極形成膜のうち少なくとも一方は、金属を含んでいる請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記工程（ｆ）では、前記第１の電極形成膜と前記第５の電極形成膜との間に、第１の中間膜をさらに形成し、前記第２の電極形成膜と前記第６の電極形成膜との間に、第２の中間膜をさらに形成し、
前記工程（ｅ）では、前記第１のゲート電極は前記第１の中間膜もさらに含んでおり、前記第２のゲート電極は前記第２の中間膜もさらに含んでいる請求項２２または２３に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板内に形成された第１の領域および第２の領域と、
前記第１の領域の上面に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、上部における第１の金属元素あるいは第１の導電性化合物の濃度がその他の部分の前記第１の金属元素あるいは前記第１の導電性化合物の濃度よりも大きい第１の電極形成膜を含む第１のゲート電極とを有する第１のＭＩＳＦＥＴと、
前記第２の領域の上面に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、上部における第２の金属元素あるいは第２の導電性化合物の濃度がその他の部分の前記第２の金属元素あるいは前記第２の導電性化合物の濃度よりも大きい第２の電極形成膜を含む第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えている半導体装置。
【請求項２】
前記第１の領域はｐ型活性領域であり、前記第２の領域はｎ型活性領域である請求項１に記載の半導体装置。
【請求項３】
前記第１の金属元素の仕事関数は、前記第２の金属元素の仕事関数よりも小さい請求項２に記載の半導体装置。
【請求項４】
前記第１の電極形成膜は、ランタノイド系元素を含む材料、ＨｆＮ、ＨｆＣ、およびＴａＣのうち少なくともいずれか１つを含む請求項２または３に記載の半導体装置。
【請求項５】
前記第２の電極形成膜は、貴金属、Ａｌ、Ｍｏ、およびＷのうちいずれか１つを含む材料、ＴａＣＮ、並びにＴａＣＮＯのうち少なくともいずれか１つを含む請求項２〜４のうちいずれか１つに記載の半導体装置。
【請求項６】
前記第１のゲート絶縁膜と前記第１の電極形成膜との間に形成された第１の保護膜と、
前記第２のゲート絶縁膜と前記第２の電極形成膜との間に形成された第２の保護膜とをさらに備えている請求項１〜５のうちいずれか１つに記載の半導体装置。
【請求項７】
前記第１の保護膜および前記第２の保護膜は、少なくともＴａまたはＴｉを含む請求項６に記載の半導体装置。
【請求項８】
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは、互いに同じ材料から構成される請求項１〜７のうちいずれか１つに記載の半導体装置。
【請求項９】
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜は、高誘電体から構成される請求項８に記載の半導体装置。
【請求項１０】
前記第１のゲート電極は、前記第１の電極形成膜の上または上方に形成された第３の電極形成膜をさらに有し、
前記第２のゲート電極は、前記第２の電極形成膜の上または上方に形成された第４の電極形成膜をさらに有している請求項１〜９のうちいずれか１つに記載の半導体装置。
【請求項１１】
前記第３の電極形成膜および前記第４の電極形成膜のうち少なくともいずれか一方は、金属を含んでいる請求項１０に記載の半導体装置。
【請求項１２】
前記第１のゲート電極は、前記第１の電極形成膜と前記第３の電極形成膜との間に形成された第１の中間膜をさらに有し、
前記第２のゲート電極は、前記第２の電極形成膜と前記第４の電極形成膜との間に形成された第２の中間膜をさらに有している請求項１０または１１に記載の半導体装置。
【請求項１３】
半導体基板と、第１の領域および第２の領域と、第１のゲート絶縁膜と第１のゲート電極とを有する第１のＭＩＳＦＥＴと、第２のゲート絶縁膜と第２のゲート電極とを有する第２のＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
前記半導体基板内に前記第１の領域および前記第２の領域を形成した後、前記第１の領域の上面に前記第１のゲート絶縁膜を形成し、前記第２の領域の上面に前記第２のゲート絶縁膜を形成する工程（ａ）と、
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜の上に、保護膜を形成する工程（ｂ）と、
前記保護膜の内、前記第１のゲート絶縁膜上に形成された部分の上に、第１の電極形成膜を形成する工程（ｃ）と、
前記保護膜の内、前記第２のゲート絶縁膜上に形成された部分の上に、第２の電極形成膜を形成する工程（ｄ）と、
前記半導体基板を加熱することにより、前記第１の電極形成膜と前記保護膜とを反応させて、第３の電極形成膜を含む前記第１のゲート電極を形成するとともに、前記第２の電極形成膜と前記保護膜とを反応させて、第４の電極形成膜を含む前記第２のゲート電極を形成する工程（ｅ）とを備えている半導体装置の製造方法。
【請求項１４】
前記工程（ｃ）において、前記保護膜の膜厚は、前記第１の電極形成膜よりも小さく、 前記工程（ｄ）において、前記保護膜の膜厚は、前記第２の電極形成膜よりも小さい請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の領域はｐ型活性領域であり、前記第２の領域はｎ型活性領域である請求項１３または１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１の電極形成膜は、ランタノイド系元素を含む材料、ＨｆＮ、ＨｆＣ、およびＴａＣのうち少なくともいずれか１つを含む請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第２の電極形成膜は、貴金属、Ａｌ、Ｍｏ、およびＷのうちいずれか１つを含む材料、ＴａＣＮ、並びにＴａＣＮＯのうち少なくともいずれか１つを含む請求項１５または１６に記載の半導体装置の製造方法。
【請求項１８】
前記保護膜は、少なくともＴａまたはＴｉを含む請求項１３〜１７のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｅ）では、前記第１の電極形成膜との反応で残存した前記保護膜と、前記第３の電極形成膜とを含む前記第１のゲート電極を形成するとともに、前記第２の電極形成膜との反応で残存した前記保護膜と、前記第４の電極形成膜とを含む前記第２のゲート電極を形成する請求項１３〜１８のうちいずれか１つに記載の半導体装置。
【請求項２０】
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは同じ材料から構成されており、
前記工程（ａ）では、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜は同時に形成される請求項１３〜１９のうちいずれか１つに記載の半導体装置の製造方法。
【請求項２１】
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜は、高誘電体から構成される請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記第１の電極形成膜の上または上方に第５の電極形成膜を形成し、前記第２の電極形成膜の上または上方に第６の電極形成膜を形成する工程（ｆ）をさらに備えており、
前記工程（ｅ）では、前記第１のゲート電極は前記第５の電極形成膜もさらに含んでおり、前記第２のゲート電極は前記第６の電極形成膜もさらに含んでいる請求項１３〜２１のうちいずれか１つに記載の半導体装置の製造方法。
【請求項２３】
前記第５の電極形成膜および前記第６の電極形成膜のうち少なくとも一方は、金属を含んでいる請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記工程（ｆ）では、前記第１の電極形成膜と前記第５の電極形成膜との間に、第１の中間膜をさらに形成し、前記第２の電極形成膜と前記第６の電極形成膜との間に、第２の中間膜をさらに形成し、
前記工程（ｅ）では、前記第１のゲート電極は前記第１の中間膜もさらに含んでおり、前記第２のゲート電極は前記第２の中間膜もさらに含んでいる請求項２２または２３に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００８−２０５０１２（Ｐ２００８−２０５０１２Ａ）
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００７−３６４４０（Ｐ２００７−３６４４０）
【出願日】平成１９年２月１６日（２００７．２．１６）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【出願人】（５０５２１８１２２）インターウニベルシテール マイクロ エレクトロニカ ツェントラム フェーゼットウェー (16)
【Ｆターム（参考）】
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成１９年２月１６日（２００７．２．１６）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【出願人】（５０５２１８１２２）インターウニベルシテール マイクロ エレクトロニカ ツェントラム フェーゼットウェー (16)
【Ｆターム（参考）】
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