主電極を含むドープされた金属を含む半導体装置
【課題】良好な半導体装置およびそのような半導体装置を作製するための良好な方法を提供する。
【解決手段】半導体装置は、主電極（４）と主電極（４）に接触した誘電体（３）を含み、主電極（４）は、所定の仕事関数を有する材料と、主電極（４）の材料の仕事関数を予め決められた値に向かって変調する仕事関数変調元素（６）とを含み、更に、主電極（４）は、仕事関数変調元素（６）が誘電体（３）に向かっておよび／または誘電体（３）中に拡散するのを防止する拡散防止ドーパント元素（５）を含む。
【解決手段】半導体装置は、主電極（４）と主電極（４）に接触した誘電体（３）を含み、主電極（４）は、所定の仕事関数を有する材料と、主電極（４）の材料の仕事関数を予め決められた値に向かって変調する仕事関数変調元素（６）とを含み、更に、主電極（４）は、仕事関数変調元素（６）が誘電体（３）に向かっておよび／または誘電体（３）中に拡散するのを防止する拡散防止ドーパント元素（５）を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。更には、本発明は、電界効果トランジスタのような半導体装置に関する。半導体装置は、主電極と、主電極に接触した誘電体を含む。主電極は、所定の仕事関数を有する材料と、主電極の材料の仕事関数を変える仕事関数変調元素とを含む。発明は、また、半導体装置を作製する方法に関する。
【背景技術】
【０００２】
半導体技術のメインストリームでは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が基本素子として使用され、またスイッチング素子や電荷蓄積素子として使用される。ＭＯＳＦＥＴデバイスは、ゲート誘電体を介してゲート電極に絶縁されて接続されたチャネル領域を含む。半導体チャネル領域は、その両側に、ソース接合とドレイン接合が対向して接続されている。
【０００３】
一般に多結晶シリコンは、ゲート電極材料に使用される。しかしながら、ＭＯＳＦＥＴデバイスの性能を改良するためには、多結晶シリコンは、金属シリサイドのような金属材料により、ゲート電極材料が置き換えられる。そのような金属ゲートは、ゲート空乏化、ドーパント拡散、又は中距離抵抗のような半導体ゲート電極に関連する欠点に悩まされない。近年、金属電極としてシリサイドを適用することに十分興味が示されている。特に、フリーシリサイド（ＦＵＳＩ）ゲートは、約束された候補になることを示す。プロセスの観点から、ＦＵＳＩゲートは、例えば、半導体領域のシート抵抗を減らすために、先のテクノロジノードで使用されるセルフアラインシリサイドプロセスのバリエーションとして行うことができる。ＦＵＳＩのアプローチでは、最初に多結晶ゲート電極が形成され、次に、ゲート電極中にゲート誘電体との界面に至るまでシリサイドが形成され、これにより、ゲート電極の多結晶シリコン材料が完全に消費される。
【０００４】
Ｎｉシリサイドは、ゲート電極を形成するための魅力的な候補に見える。なぜならばシリコンゲートのパターニングやセルフアラインシリサイド形成プロセスのような、従来のＣＭＯＳ技術世代で適用される多くの形態のプロセスフローが維持できるからである。ＮｉＳｉＦＵＳＩゲートに対して魅力的な注意を有するキー特性は、ＳｉＯ２ゲート誘電体に対する効果的な仕事関数の変調の可能性であり、両タイプのＭＯＳＦＥＴを形成するのに、ゲート電極に異なったバルク材料を使用することなく、ドーパントによりｎＭＯＳやｐＭＯＳデバイスの閾値電圧（Ｖｔ）の変調が可能になる。ｈｉｇｈ−ｋ（高誘電率）誘電体上のＮｉＦＵＳＩゲートの集積や特性は、また最先端のＣＭＯＳの適用のために興味がある。
【０００５】
テクカルダイジェストＩＥＤＭミーティング２００５の、６３０〜６３３頁に、H. Y. Yu らが記載している「ＹｂドーピングによるＮｉＦＵＳＩの仕事関数の変調：ミッドギャップからｎ型バンド端まで」では、ニッケルシリコンゲート電極中にイットリウムを含むことにより、ＳｉＯＮゲート誘電体上に形成されたニッケルシリサイドＦＵＳＩゲートの仕事関数を変調させる方法が記載されている。ＮｉＦＵＳＩゲートの仕事関数は、Ｙｂのドーピングにより、４．７２ｅＶから４．２２ｅＶに低減される。ゲート電極とゲート誘電体の界面で、Ｙｂがパイルアップし、ゲート誘電体中へのＹｂの拡散を促進することも報告されている。
【非特許文献１】テクカルダイジェストＩＥＤＭミーティング２００５、６３０〜６３３頁
【発明の開示】
【発明が解決しようとする課題】
【０００６】
金属ゲート電極で多結晶シリコンゲート電極を置き換える試みだけでなく、ゲート誘電体層の膜厚を低減することも試みられている。従来のシリコン酸化物ゲート誘電体の膜厚は、その実用限界まで低減された。良好な誘電体カップリングを確実にするために、誘電体材料の等価電気酸化膜の膜厚（ＥＥＯＴ）は、０．５ｎｍから２ｎｍの範囲である必要がある。しかしながら、０．５ｎｍから２ｎｍの膜厚のシリコン酸化層は、供給電圧に耐えられず、このため、より厚い誘電体が必要となる。このため、十分な物理的膜厚と限定されたＥＥＯＴを提供できるｈｉｇｈ−ｋ誘電体材料が使用される。その比は、誘電体材料の誘電率（ｋ値）により決定される。この目的のために、他の材料が、ゲート誘電体を形成する代わりの材料として調査される。第１に、シリコン酸窒化物が、代わりのゲート誘電体材料として使用される。他の代わりの誘電体材料は、数ナノメータのＥＥＯＴを有するが、大きな物理的膜厚を有するように考えられる。それらの代わりの材料は、シリコン酸化物の誘電率（ｋ＝３．９）に比較して、より高い誘電率により特徴づけられ、ｈｉｇｈ−ｋ誘電体材料と呼ばれる。これらのｈｉｇｈ−ｋ誘電体材料は、４から４０までのｋ値を有する。それらのｈｉｇｈ−ｋ材料の幾つかの例としては、ハフニウム、タンタル、およびジルコニウムの酸化物またはシリケイトが該当し、これらは２０から２６までのｋ値を有する。
【０００７】
ドーパント、特に仕事関数変調元素を含むＦＵＳＩゲート電極を有するＭＯＳＦＥＴ装置を製造する場合、そのようなドーパントのないＭＯＳＦＥＴ装置から、ＭＯＳＦＥＴ装置の電気特性が離れることが観察される。特に、ｎ型ＭＯＳＦＥＴのイットリウムドープされたニッケルＦＵＳＩゲート電極が、特にシリコン酸窒化ゲート誘電体の上に形成された場合、ゲート誘電体を通るリーク電流は、イットリウムを含まないニッケルＦＵＳＩゲート電極に比べて増加する。このリーク電流は、ゲート誘電体の膜厚の減少に伴って増加する。また、そのようなゲートスタックの容量−電圧特性は以上であり、多くの界面状態Ｄｉｔの存在を示す。更に、ニッケルイットリウムＦＵＳＩゲートの仕事関数は時間とともに変化することが観察される。
【課題を解決するための手段】
【０００８】
本発明の具体例の目的は、良好な半導体装置およびそのような半導体装置を作製するための良好な方法を提供することにある。
【０００９】
本発明の具体例にかかる半導体装置は、主電極の材料の仕事関数を変調するために、仕事関数変調元素が使用された、例えば、半導体装置のゲートがそれらから形成された場合の、高いリーク電流の問題を解決する。
【００１０】
上記目的は、本発明にかかる方法および装置によって達成される。
【００１１】
第１の形態では、本発明は、主電極と主電極に接触した誘電体を含み、主電極は、所定の仕事関数を有する材料と、主電極の材料の仕事関数を予め決められた値に向かって、例えば変化するように変調する仕事関数変調元素とを含む半導体装置を提供する。主電極は、更に、仕事関数変調元素が誘電体に向かっておよび／または誘電体中に拡散するのを防止する拡散防止ドーパント元素を含む。
【００１２】
仕事関数変調元素がゲート電極に提供された場合、仕事関数変調元素は、ゲート誘電体に向かって拡散しようとする。本発明の具体例にかかる拡散防止ドーパント元素を提供することにより、この仕事関数変調元素の拡散が双方の元素間の相互作用により防止することができる。
【００１３】
主電極は完全にシリサイド化された主電極であり、主電極の材料は、半導体材料と金属との合金を含む。本発明の具体例では、半導体材料はシリコンまたはゲルマニウムを含む。本発明の具体例では、金属は、ミッドギャップ仕事関数を有する合金を形成する金属である。この方法では、ｎ型装置およびｐ型装置のための使用に適したミッドギャップ材料が形成される。更に、ゲートやチャネルの仕事関数の違いが低減されるため、装置の閾値電圧Ｖｔも低減できる。
【００１４】
主電極の材料は金属を含む。
【００１５】
本発明の具体例では、拡散防止ドーパント元素は、Ｐ、Ａｓ、Ｓｂ、Ｇｅ、またはＳｉの１つで良い。
【００１６】
主電極中の拡散防止ドーパント元素の濃度は、１ｅ１４ｃｍ−３から１ｅ１６ｃｍ−３（１×１０１４ｃｍ−３から１×１０１６ｃｍ−３）の間である。
【００１７】
仕事関数変調元素は、ｎ型の仕事関数を有する材料を形成するように選択される。それゆえに、仕事関数変調元素は、ランタニドのグループから選択され、例えばイットリウムである。
【００１８】
主電極中の仕事関数変調元素の濃度は、１ｅ１４ｃｍ−３から１ｅ１６ｃｍ−３の間である。
【００１９】
主電極の合金中の金属は、ニッケルである。
【００２０】
誘電体は、シリコン酸化物、シリコン酸窒化物、またはｈｉｇｈ−ｋ誘電体である。
【００２１】
更なる形態では、本発明は半導体装置の製造方法を提供する。この製造方法は、主電極と主電極に接触した誘電体を含む主電極構造であって、主電極が所定の仕事関数を有する材料を含む主電極構造を形成する工程と、
主電極に仕事関数変調元素を提供し、主電極の材料の仕事関数を、予め決められた値に向かって、例えば変化するように変調する工程と、
主電極に拡散防止ドーパント元素を提供し、仕事関数変調元素が誘電体に向かっておよび／または誘電体中に拡散するのを防止する工程とを含む。
【００２２】
主電極構造を形成する工程は、
基板上に、誘電体層と主電極材料の層とを提供し、主電極スタックを形成する工程と、
主電極スタックをパターニングして、主電極を形成する工程とを含む。
【００２３】
本発明の具体例では、主電極は、半導体材料と金属との合金を含み、更に、主電極スタックのパターニング後に、
主電極上に金属の層を提供する工程と、
主電極をシリサイド化する工程とを含む。
【００２４】
本発明の具体例では、仕事関数変調元素を提供する工程は、拡散防止ドーパント元素を提供する工程の前に行われる。
【００２５】
本発明の他の具体例では、仕事関数変調元素を提供する工程は、拡散防止ドーパント元素を提供する工程の後に行われる。
【００２６】
仕事関数変調元素と拡散防止ドーパント元素とは互いに近接し、相互の間で相互作用が起きることが好ましい。
【００２７】
本発明の具体例では、仕事関数変調元素を提供する工程は、主電極スタックのパターニングの前または後に行われる。
【００２８】
本発明の更なる具体例では、拡散防止ドーパント元素を提供する工程は、主電極スタックのパターニングの前または後に行われる。
【００２９】
拡散防止ドーパント元素を提供する工程は、イオン注入により行われても良い。
【００３０】
本発明の具体例では、仕事関数変調元素を提供する工程は、イオン注入により行われる。
【００３１】
本発明の他の具体例では、仕事関数変調元素を提供する工程は、仕事関数変調元素の層を提供し、熱アニールを行うことにより行われる。
【００３２】
本発明の特別で好ましい具体例が、独立請求項および従属請求項とともに述べられる。従属請求項の特徴は、必要に応じて、独立請求項の特徴や他の従属請求項の特徴と組み合わされ、単にその請求項に述べられたものではない。
【００３３】
この分野の装置における一定の改良、変化、および進化があるが、本概念は、実質的に新規な改良を示し、従来技術から離れ、より効果的で、安定した、信頼性のあるこの特徴の装置を提供するものと信じられる。
【００３４】
本発明の上述および他の特徴、長所、および優位点は、本発明の原理を例示する添付図面とともに以下の詳細な記載から明らかになるであろう。この記載は、例示としての目的で与えられ、発明の範囲を限定するものではない。以下で引用された参照符号は、添付された図面を示す。
【発明を実施するための最良の形態】
【００３５】
本発明は、特別な具体例について、所定の図面を参酌しながら記載されるが、本発明はこれらに限定されるものではなく、請求の範囲により限定されるものである。記載された図面は概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００３６】
更に、記載や請求の範囲中の、第１、第２等の用語は、類似の要素の間で区別するために使用され、順位や時間的、空間的、ランクや他の方法による順序を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できることを理解すべきである。
【００３７】
また、記載や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【００３８】
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されること排除するものであり、他の要素や工程を排除しない。存在を特定された特徴、整数、工程、または成分は、その通りに解釈されるべきであり、それ以外の他の特徴、整数、工程、または成分、またはそれらの組の存在や追加を排除するものではない。「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００３９】
この明細書を通じて「１つの具体例」または「ある具体例」の表示は、その具体例に関連する特別な長所または特徴が、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通じた多くの場所の「１つの具体例中の」または「ある具体例中の」の文節の表現は、すべてが同じ具体例を示しても良いが、必ずしも示す必要は無い。更に、特別の長所、構造、または特徴は、多くの適当な方法で組み合わされても良く、これは、１又はそれ以上の具体例において、この記載から当業者にとっては明らかであろう。
【００４０】
同様に、本発明の例示的な具体例の記載において、記載を効率化し、１又はそれ以上の様々な発明の形態の理解を助けるために、本発明の多くの長所が、１つの具体例、図面、またはその記述に、時々共に集められることを認識すべきである。しかしながら、この記載の方法は、それぞれの請求項に明白に引用された以上の長所を、請求された発明が必要とするとの意図を反映するものと解釈すべきでない。むしろ、以下の請求項に記載されるように、発明の形態は、前に記載された１つの具体例の全ての特徴より少ない。このように、詳細な記載に続く請求項は、この詳細な記載中に明白に組み込まれ、それぞれの請求項は、この発明の分離した具体例のようにそれ自身で成立する。
【００４１】
更に、ここに記載された幾つかの具体例は、他の具体例に含まれた他の特徴ではない、幾つかの長所を含むが、異なった具体例の長所の組み合わせは、本発明の範囲に含まれ、当業者に理解されるように、異なった具体例を形成することを意味する。例えば、以下の請求項において、請求された具体例の幾つかは、組み合わせて使用できる。
【００４２】
ここで提供された記載において、多くの特定の細部が述べられる。しかしながら、本発明の具体例は、それらの特定の細部がなくても実施可能であることが理解される。他の場合、公知の方法、構造、および技術は、この記載の理解を不明瞭にしないために、詳細には示されていない。
【００４３】
本発明は、本発明の多くの具体例の詳細な記載により記載される。添付した請求項の項目により限定される本発明の技術的教唆から離れることなく、当業者の知識に基づいて、本発明の他の具体例が形成できるのは明白である。
【００４４】
以下の具体例が、トランジスタのような装置構造を参照しながら説明される。それらは、ドレインのような第１の主電極、ソースのような第２の主電極、および第１と第２の主電極の間に電荷の流れを制御するためのゲートのような制御電極を有する３端子装置である。しかしながら、発明はこれに限定されるものではない。例えば、具体例は、金属−絶縁体−金属キャパシタのような他の装置構造や、ＤＲＡＭや不揮発メモリのようなメモリ装置に適用することができる。
【００４５】
本発明は、例えばゲート電極のような、金属や金属シリサイドのような特定の仕事関数を有する材料を含む主電極を含む半導体装置、およびそのような半導体装置の製造方法を提供するものである。
【００４６】
以下の記載において、「トランジスタ」の用語は、ゲート誘電体を介して、ゲート電極と直接接続された半導体チャネル領域を含む半導体装置をいうことを意図する。半導体チャネル領域は、ソース接合およびドレイン接合と、反対側で接続される。多くのタイプのトランジスタ構造が既に知られている。プレーナゲート装置では、チャネル領域は、一方からゲート電極により制御される。プレーナゲート装置は、バルク半導体基板または絶縁層上の半導体基板（ＳＯＩ基板）上に形成することができる。マルチゲートデバイスでは、装置のチャネルが、複数の側からゲート電極により制御される。チャネルが形成される半導体材料のボディは、ゲート電極による効率的な制御ができるように、可能なかぎり薄く形成される。例えば、フィンＦＥＴのボディは、１０ｎｍと１００ｎｍの間の範囲の厚さを有することが好ましい。３２ｎｍテクノロジでは、例えば、フィン幅は、１０ｎｍと２０ｎｍの間の範囲であることが好ましい。
【００４７】
以下の記載において、本発明の具体例は、シリコン基板を参照しながら説明されるが、本発明は他の半導体基板にも適用できることを理解すべきである。本発明の具体例では、「基板」の用語は、シリコン（Ｓｉ）、ガリウムアーセナイド（ＧａＡｓ）、ガリウムアーセナイドフォスファイド（ＧａＡｓＰ）、インジウムフォスファイド（ＩｎＰ）、ゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）基板のような半導体基板を含んでも良い。「基板」は、例えば、半導体基板部分に加えてＳｉＯ２やＳｉ３Ｎ４層のような絶縁層を含んでも構わない。このように、「基板」の用語は、シリコンオンガラス基板、シリコンオンサファイア基板、シリコンオンインシュレータ（ＳＯＩ）基板、ゲルマニウムオンインシュレータ（ＧＯＩ）基板のような半導体オンインシュレータ基板を含んでも構わない。「基板」の用語は、このように、関心のある層や部分の下に位置する要素や層の全体を表すのに使用される。このように、基板はブランケットウエハのようなウエハでも良く、また、下層上に成長されたエピタキシャル半導体層のような他のベース材料に適用される層であっても良い。「結晶基板」の用語は、例えば単結晶やマイクロ結晶のような、結晶材料の多くの形態を含むことを意図する。
【００４８】
以下の具体例において、「シリサイド」または「金属シリサイド」は、シリコン、ゲルマニウム、またはシリコンゲルマニウムのような半導体材料を有する１またはそれ以上の材料から形成される化合物を意味する。本発明の文脈では、「シリサイド」、「シリサイド化された」、「シリサイド化」又は類似の用語は、金属とシリコンとの間の反応を意味するが、シリコンに限定することを意図しない。例えば、金属とゲルマニウム、シリコンゲルマニウムのような他の適当な半導体材料との反応は、シリサイド化として呼ばれる。シリサイドは、さまざまな金属とシリコンとを熱反応させることにより容易に形成できる。シリサイドは、一般に２つのプロセスで形成される。即ち、第１の温度での第１熱処理と、第１の温度より高温の、第２の温度による第２の熱処理である。２つの熱工程の間に、未反応の金属は、選択的に除去される。第２の熱工程は、シリサイドのシート抵抗を低減し、および／またはシリサイドと接合された半導体材料の完全なシリサイド化を行う。温度処理は、急速熱処理を用いて行われるのが好ましい。例えば時間や温度のような熱処理のパラメータは、形成されるシリサイドの観点から選択される。
【００４９】
以下において、材料の仕事関数は、要素（電子）を固体材料から除去するのに必要となる最小エネルギとして解釈される。
【００５０】
フリーシリサイド（ＦＵＳＩ）ゲート電極は、シリサイド形成金属と半導体ゲート電極との間の反応により形成される。これにより、ゲート電極の半導体材料が、完全に消費される。
【００５１】
本発明の第１の形態では、半導体装置が提供される。半導体装置は、ゲート電極のような主電極、ゲート電極のような主電極に接続されたゲート誘電体のような誘電体を含み、ゲート電極のような主電極は、所定の値にゲート電極のような主電極の材料の仕事関数を変調させる仕事関数変調元素を有する材料を含む。ゲート電極のような主電極は、更に、仕事関数変調元素が、ゲート誘電体のような誘電体に向かって、および／または誘電体中に拡散するのを防止する、拡散防止ドーピング元素を含む。
【００５２】
予め決められた仕事関数の値は、ｐ型またはｎ型装置を得るのに、要求されまたは必要とされる適当な値を意味する（以下を参照）。
【００５３】
本発明の具体例にかかる半導体装置は、ＭＯＳＦＥＴトランジスタの手段により述べられる。これは、説明と記載を容易にすることのみを目的とするものであり、発明の限定を意図しないことを理解すべきである。本発明は、また、他のタイプのトランジスタにも適用でき、更に一般的には、ここに記載された他の半導体装置にも適用できる。
【００５４】
図１は、本発明の具体例にかかるＭＯＳＦＥＴ装置１の概略的な断面図を示す。ＭＯＳＦＥＴ装置１は、以降で述べる本発明の具体例にかかる方法を用いて作製できる。本発明の具体例にかかる方法では、例えば層の堆積やイオンの注入のような当業者に知られた標準ＣＭＯＳプロセスが、処理工程に使用できる。
【００５５】
ＭＯＳＦＥＴ装置１は、ゲート誘電体３とフリーシリサイド（ＦＵＳＩ）ゲート電極からなるゲートスタックを含む。ＦＵＳＩゲート電極４は、例えばシリコン、ゲルマニウム、またはシリコンゲルマニウムのような半導体材料と、適当なシリサイド形成金属との合金を含む。他の具体例によれば、ゲート電極４は金属から形成されても良い。ＭＯＳＦＥＴ装置１は、基板２の上に形成される。基板２には、ゲートスタック３、４に整列した低ドープ接合領域１０が存在する。ＭＯＳＦＥＴ装置１は、更に、ゲートスタック３、４の側壁に向かうサイドウォールスペーサ７を含んでも良い。サイドウォールスペーサ７は、例えば、シリコン酸化物、シリコン窒化物、シリコン炭化物、またはそれらの組み合わせのような、誘電体材料を含んでも良い。サイドウォールスペーサ７に整列して、高ドープ接合領域９が基板２中に存在しても良い。低ドープ領域１０と、高ドープ領域９は、ＭＯＳＦＥＴ装置１のソースおよびドレイン領域を形成する。ソースおよびドレイン領域は、チャネル領域８の反対側に形成される。
【００５６】
上述のように、ゲート電極４は、半導体材料とシリサイド形成材料との合金を含むフリーシリサイドゲート電極４でも良い。本発明の他の具体例では、ゲート電極４は金属から形成されても構わない。ゲート電極４の材料は、特別な仕事関数を有する。ゲート電極４は、更に、ゲート電極の材料の仕事関数を変調する仕事関数変調元素６と、仕事関数変調元素６がゲート誘電体３に向かって拡散するのを防止する拡散防止ドーパント元素５を含む。仕事関数変調元素６は、例えば金属シリサイドや金属のゲート電極の材料の仕事関数を、選択された所定の値に調整するように選択される。拡散防止ドーパント元素５は、仕事関数変調元素６と相互作用して、この仕事関数変調元素６がゲート誘電体３に向かっておよび／またはゲート誘電体３中に実質的に拡散しないように選択される。
【００５７】
この具体例にかかるＭＯＳＦＥＴ装置１は、ゲート誘電体３と接触したＦＵＳＩまたは金属ゲート電極４を含む。ゲート電極４がＦＵＳＩゲート電極の場合、電極は、シリコン、ゲルマニウム、またはシリコンゲルマニウム、シリサイド形成金属、ドーパント元素５の拡散を防止する第１ドーパント元素、および仕事関数変調元素６のような第２ドーパント元素５のような半導体材料を含む。仕事関数変調元素６は、例えば、金属シリサイドの所定の仕事関数のような、ゲート電極４の材料の仕事関数を、所定の値に向けてシフトさせるように選択される。例えば、ＭＯＳＦＥＴ装置１がｐ型ＭＯＳＦＥＴ装置の場合には半導体材料の価電子帯に向かって、ＭＯＳＦＥＴ装置１がｎ型ＭＯＳＦＥＴ装置の場合には半導体材料の伝導帯に向かってシフトさせる。拡散防止ドーパント元素５と、仕事関数変調元素６は、互いに関係しあって、拡散防止ドーパント元素５と仕事関数変調元素６との少なくとも一方のゲート誘電体３に向かう拡散が防止できるように選択される。もし、仕事関数変調元素６がゲート電極４に加えられた場合、仕事関数変調元素６はゲート誘電体３に向かって拡散しようとする。本発明の具体例にかかる拡散防止ドーパント元素５を加えることにより、仕事関数変調元素６のこの拡散が、元素５、６の間の相互作用により妨げられる。それゆえに、好適には、拡散防止ドーパント元素５と仕事関数変調元素６は、１：１の比率で与えられ、言い換えれば、拡散防止ドーパント元素５と仕事関数変調元素６の濃度は、実質的に互いに等しい。拡散防止ドーパント元素と仕事関数変調元素の双方は、互いに力を与え、ゲート電極中に留まるようにお互いを助ける。拡散防止ドーパント元素５と仕事関数変調元素６は、互いに相互作用して、ゲート電極４とゲート誘電体３の間の境界近傍の最終ドーパント分布が変調され、界面における界面状態の数が減少するように選択される。
【００５８】
本発明の文脈では、シリサイド化に適した金属は、ニッケルや白金のような金属、またはコバルト、タングステン、またはチタンのような高融点金属である。ｎ型ＭＯＳＦＥＴ装置１が形成される場合、材料はｎ型仕事関数を有するシリサイドを生じるように選択される。シリサイドの仕事関数は、シリサイド化される半導体材料のエネルギギャップの約中央の値から、その伝導帯の約底の値までの値を有する。例えば、シリコンが半導体材料として使用された場合、シリサイドの仕事関数は、約４．２ｅＶから約４．７ｅＶの範囲であり、適当な金属が、ｐ型の仕事関数を有するシリサイドを生じるように選択される。シリサイドの仕事関数は、シリサイド化される半導体材料のエネルギギャップの約中央の値から、その価電子帯の約上端の値までの値を有する。例えば、シリコンが半導体材料として使用された場合、シリサイドの仕事関数は、約４．７ｅＶから約５．２ｅＶの範囲である。好適には、シリサイドの仕事関数は、偏差１０％を伴う、伝導帯の底部と価電子帯の上部の略中間の値を有する。この場合、ミッドギャップ材料は、ｎ型装置およびｐ型装置に使用するのに適するように得られる。更に、ゲートおよびチャネルの仕事関数の違いが減少するため、装置の閾値Ｖｔも低減される。半導体材料としてシリコンが使用された場合、シリサイドの仕事関数は、好適には約４．７ｅＶ±０．２ｅＶである。
【００５９】
仕事関数変調元素６の型および濃度は、形成されるシリサイドに要求される仕事関数、およびＭＯＳＦＥＴ装置の型に要求される仕事関数に応じて選択される。仕事関数変調元素６の濃度は、１ｅ１４ｃｍ−３から１ｅ１６ｃｍ−３（１×１０１４ｃｍ−３から１×１０１６ｃｍ−３）である。
【００６０】
例えばニッケルシリサイドＦＵＳＩゲート４が形成された場合、一般には、仕事関数の値として４．７ｅＶが得られる。ｎ型ＭＯＳＦＥＴが形成される場合、この仕事関数は、シリコンの伝導帯に近づくように変調され、即ち４．１ｅＶの値に近づく。このような仕事関数の低下は、例えばイットリウム（Ｙｂ）のようなランタニド、または砒素（Ａｓ）アンチモン（Ｓｂ）またはリン（Ｐ）のような元素をニッケルシリサイドにドーピングすることにより得られる。
【００６１】
例えば、H.Y.Yuらの"Modulation of the Ni FUSI work function by Yb doping"、テクニカルダイジェストＩＥＤＭミーティング２００５の６３０〜６３３頁では、図３（ｂ）および６０１頁のこれに対応する段落において、ＹｂのＮｉに対する比を変えることにより、ニッケルシリサイドの仕事関数の値が、約４．７ｅＶから約４．２ｅＶに変わっている。更に、ｐ型ＭＯＳＦＥＴが形成される場合、仕事関数はシリコンの伝導帯に近い値、即ち５．２ｅＶの値に向かって変調される。このような仕事関数の値のシフトは、ゲート電極４のニッケルシリサイドに白金（Ｐｔ）やボロン（Ｂ）のような元素をドーピングすることにより得られる。
【００６２】
拡散防止ドーパント元素５は、リン（Ｐ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）砒素（Ａｓ）、スズ（Ｓｎ）、またはアンチモン（Ｓｂ）のグループから選択される。拡散防止ドーパント元素５の濃度は、１ｅ１４ｃｍ−３から１ｅ１６ｃｍ−３の範囲である。好適には、上述のように、拡散防止ドーパント元素５の濃度は、仕事関数変調元素６の濃度と実質的に等しい。
【００６３】
本発明の具体例では、ｎ型ＭＯＳＦＥＴ装置が形成される。ゲート電極４は、少なくとも１つのランタニドを仕事関数変調元素６として含む低い仕事関数の金属合金、シリサイド化に適した金属、ランタニドがゲート誘電体３に向かっておよび／またはその中に拡散するのを遅らせまたは本質的に防止する拡散防止ドーパント元素５、および半導体材料を含む。この半導体は、Ｓｉ、Ｇｅ、またはＳｉＧｅを含む。本発明の文脈では、ランタニドは、周期律表のランタニウムからルテニウムまでの１５の元素を含み、すなわち、ランタニウム（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、プロメシウム（Ｐｍ）、サマリウム（Ｓｍ）、ユーロニウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イットリウム（Ｙｂ）、およびルテニウム（Ｌｕ）を含む。
【００６４】
本発明の具体例では、ランタニドはＹｂである。本発明の具体例では、金属はＮｉである。本発明の具体例では、半導体材料はＳｉである。
【００６５】
本発明の具体例では、ゲート電極４はＹｂ、Ｎｉ、および／またはＳｉを含む。
【００６６】
本発明の好適な金属合金では、拡散遅延元素ともよばれる拡散防止ドーパント元素は、リン（Ｐ）である。
【００６７】
図２は、ゲート電圧（Ｖｇｂ（Ｖ））を関数としたゲート容量（Ｃｇｂ（Ｆ））を示す。測定された曲線は、従来構造のＹｂドープＮｉＳｉＦＵＳＩ電極を含むキャパシタ構造（曲線２０）と、本発明の具体例にかかるＹｂ＋ＰドープＮｉＳｉＦＵＳＩ電極（曲線２１）である。従来構造のＹｂドープＮｉＳｉＦＵＳＩ電極が用いられた場合、参照番号１９の破線の楕円で示されたように、容量−電圧曲線においてバンプ（こぶ）が観察される。このバンプ１９は、ゲート電極４とゲート誘電体３との間の界面において界面状態Ｄｉｔが存在することを示す。そのようなバンプ１９は、本発明の具体例にかかるＹｂ＋ＰドープＮｉＳｉＦＵＳＩ電極の場合には観察されない、この場合、容量値は、負の電圧が供給される範囲においてスムースに変化する。
【００６８】
図３は、ゲート電流密度（Ｊｇｂ）とゲート電圧（Ｖｇｂ）との関係の曲線であり、従来構造のＮｉＳｉＦＵＳＩゲート電極を含むキャパシタ構造（曲線２２）と、従来構造のＹｂドープＮｉＳｉＦＵＳＩゲート電極とで得られた曲線である。この図より、従来構造のＹｂドープＮｉＳｉＦＵＳＩ電極が用いられた場合（曲線２３）、Ｙｂを含まない従来構造のＮｉＳｉＦＵＳＩゲート電極（曲線２２）に比較してゲートリーク電流が増加することが明らかである。ＮｉＳｉを形成するのに使用されるシリコン層の膜厚は、１００ｎｍから４０ｎｍまで変化させ、一方、４ｅ１５／ｃｍ２の濃度のＹｂが、２０ｋｅＶまたは３０ｋｅＶの注入エネルギで注入された。本発明の具体例にかかるＹｂ＋ＰドープＮｉＳｉＦＵＳＩ電極が使用された場合、ゲートリーク電流の増加は制限される。
【００６９】
図４は、従来構造のＮｉＳｉＦＵＳＩゲート電極を含むキャパシタ構造（曲線２４）と、従来構造のＹｂドープＮｉＳｉＦＵＳＩゲート電極（曲線２５）と、従来構造のＰドープＮｉＳｉＦＵＳＩゲート電極（曲線２６）と、本発明の具体例にかかるＹｂ＋ＰドープＮｉＳｉＦＵＳＩ電極（曲線２７）について得られたゲート容量（Ｃｇｂ）とゲート電圧（Ｖｇｂ）との特徴である。ＮｉＳｉＦＵＳＩゲート電極を有する構造（曲線２４）に比較して、ＹｂドープＮｉＳｉＦＵＳＩゲート電極（曲線２５）を有する装置では、特徴のシフトで表されたように、閾値電圧の最も大きなシフトが得られる。しかしながら、閾値電圧の同様のシフト（黒い矢印参照）は、本発明の具体例にかかるＹｂ＋ＰドープＮｉＳｉＦＵＳＩゲート電極を用いた場合（曲線２７）にも得られる。そのようなＹｂ＋ＰドープＮｉＳｉ電極はこのようにｎ型の仕事関数を提供するが、ゲートリーク電流を低減し、界面状態の数を減少させる。
【００７０】
本発明の具体例にかかる半導体装置１、特に図１に示すＭＯＳＦＥＴ装置を製造する多くの方法が、以下の具体例で示される。
【００７１】
図５ａから図５ｉ、および図６（フローチャート）は、本発明の具体例にかかるＭＯＳＦＥＴ１の作製方法の連続した工程を示す。ＭＯＳＦＥＴ装置１４は、完全にシリサイド化された（フリーシリサイド）ゲート電極４を含む。本発明の具体例にかかる方法を示す製造プロセスでは、ｎ型ＭＯＳＦＥＴ装置とｐ型ＭＯＳＦＥＴ装置を、同じ基板２の上で組み合わせて作製することができる。図５ａ〜図５ｉの基板２の左側の上には、ｎ型ＭＯＳＦＥＴ装置が形成され、一方、基板２の右側の上には、ｐ型ＭＯＳＦＥＴ装置が形成される。
【００７２】
図５ａに示すように、最初に基板２が提供される。基板２は、その上にそれぞれのＭＯＳＦＥＴ装置が作製される活性領域ＮＭＯＳおよびＰＭＯＳを含む。それらの活性領域は、誘電体領域１３で互いに分離されており、誘電体領域１３は好ましくはシャロートレンチアイソレーション（ＳＴＩ）を用いて形成され、これにより基板２に形成された溝が１またはそれ以上の誘電体層により埋められる。基板２の上に、ゲート誘電体層３とゲート電極層４とのスタック（積層）が形成される。ゲート誘電体層３はシリコン酸化物、シリコン酸窒化物、又はハフニウムシリケイトまたはハフニウム酸化物のようなｈｉｇｈ−ｋ誘電体（高誘電体）からなる。ゲート誘電体３は、シリコン酸窒化物層であることが好ましい。ゲート電極層４は、半導体材料から形成されても良い。ゲート電極層４は、半導体材料から形成されても良い。半導体層４の膜厚は、２０ｎｍから１５０ｎｍの範囲で、１００ｎｍであることが好ましい。半導体材料は、多結晶シリコンのようなシリコン、ゲルマニウム、またはシリコンゲルマニウムでも良い。
【００７３】
ゲート電極層４の上には、キャップ層１４（図５ａには分離された層として示さず）が形成され、このキャップ層１４は半導体層４に対して選択的に除去できる。このキャップ層１４は、シリコンゲルマニウム層である。キャップ層１４の上に、ストップ層１５が形成されこのストップ層１５は半導体基板２の上の他の層に対して選択的に除去できる。このストップ層１５は化学的機械的処理（ＣＭＰ）工程でストップ層として使用される。ストップ層１５はシリコン窒化物層であっても良い。
【００７４】
次の工程で、イットリウム（Ｙｂ）６が、図５ａに矢印で示されるように、半導体層４で例示されるゲート層４に注入される。好ましくは、この工程では、Ｙｂは、ＮＭＯＳが形成される半導体層４の部分のみに注入される。図５ａに示すように、フォトレジスト層のような保護層１６が、ＰＭＯＳ装置が形成される領域に形成されても良い。Ｙｂ注入ドーズは、１ｅ１５ｃｍ−３から１ｅ１６ｃｍ−３の範囲であり、好適には４ｅ１５ｃｍ−３である。Ｙｂ注入エネルギは、５ｋｅＶから４０ｋｅＶの範囲であり、好適には２０ｋｅＶと４０ｋｅＶである。
【００７５】
図５ｂに矢印で示すように、保護層１６をマスクに用いて、拡散防止ドーパント元素５がゲート電極層４のＮＭＯＳ部分に注入される。イオン注入は、ゲート電極４中に拡散防止ドーパント元素５を注入するために使用される。例えばイットリウムがドープされたニッケルシリサイドが形成された場合、拡散防止ドーパント元素５はリン（Ｐ）である。リンの注入ドーズは、好ましくは、１ｅ１５ｃｍ−３から１ｅ１６ｃｍ−３の範囲であり、好適には例えば４ｅ１５ｃｍ−３である。リンの注入エネルギは、５ｋｅＶから１５ｋｅＶ、または６ｋｅＶから１０ｋｅｖの範囲である。注入後に保護増１６が除去される。これは、当業者により知られた適当な技術により行っても良い。
【００７６】
図５ｃに示すように、ゲートスタック３、４、１４、１５はパターニングされても良い。基板２では、低ドープの接合領域１０が、ゲートスタック３、４、１４、１５に整列（align）して形成される。サイドウォールスペーサ７は、ゲートスタック３、４、１４、１５の側壁に形成される。これらのサイドウォールスペーサ７は、シリコン酸化物、シリコン窒化物、シリコン炭化物、またはそれらの組み合わせのような誘電体材料からなる。サイドウォールスペーサ７に整列して、高ドープ世知号領域９が、基板２中に形成される。低ドープ領域１０と高ドープ領域９は、ＭＯＳＦＥＴ装置のソース及びドレイン領域を形成し、チャネル領域８の反対側に形成される。スパイクアニールのような熱処理が、注入工程後に行われ、低ドープ領域１０と高ドープ領域９が形成される。
【００７７】
この後に、基板２を覆うようにニッケルの層が形成され、ゲート電極４の半導体材料のシリサイド化が行われる。２段階の熱処理で、露出されたソースおよびドレイン９領域がシリサイド化される。好ましくは、約１０ｎｍから約５０ｎｍのニッケルが堆積される。例えばニッケル層は、１０ｎｍの膜厚であることが好ましい。第１熱工程では、温度は、１５０℃から３５０℃の範囲であり、時間は１０秒から５分の範囲である。例えば、第１熱工程の温度は３００℃で、時間は３０秒である。この第１熱工程の後に、未反応のニッケルが、例えばＨＣｌエッチングを含むウエットエッチングを用いて除去される。次に、第２熱工程が行われる。この第２熱工程では、温度は、３００℃から５５０℃の範囲であり、時間は１０秒から５分の範囲である。例えば、第２熱工程の温度は４７０℃で、時間は３０秒である。
【００７８】
平坦化層１２が、続いて基板２上に堆積される（図５ｃ参照）。平坦化層１２は、化学気相成長（ＣＶＤ）等を用いて堆積されたシリコン酸化層である。
【００７９】
図５ｄに示すように、例えば化学的機械的研磨（ＣＭＰ）を用いて平坦化層１２が研磨される。研磨工程は、ストップ層１５に到達した時点で終了する。図５ｄに示すように、続いてドライエッチングが平坦化層１２を均一に除去するために用いられ、この場合、ストップ層１５は下層の半導体ゲート電極４を保護する。続いて、図５ｄに示すように、ストップ層１５が、例えばドライエッチプロセスを用いて除去される。
【００８０】
図５ｅに示すように、例えばドライエッチングプロセスを用いて、キャップ層１４が同様に除去される。ｎ型ＭＯＳＦＥＴ（左）およびｐ型ＭＯＳＦＥＴ（右）の半導体ゲート電極４が、これにより露出する。半導体層４およびキャップ層１４の膜厚は、ＮＭＯＳ領域のそれらを合わせた膜厚が、ＰＭＯＳ領域のそれらを合わせた膜厚に等しくなるように選択される。しかしながら、半導体層の膜厚の、キャップの膜厚に対する比は、ＮＭＯＳ領域とＰＭＯＳ領域で異なっても良い。
【００８１】
図５ｆに示すように、保護層１６はＮＭＯＳ領域の上に形成される。保護層１６はフォトレジスト層でも良い。保護層１６をマスクに用いて、露出したｐ型ＭＯＳＦＥＴの半導体ゲート電極４が、例えばドライエッチングを用いて部分的に除去され、半導体ゲート電極４の膜厚を、例えば１００ｎｍから、３０ｎｍと５０ｎｍの間まで減少させる。ｐ型ＭＯＳＦＥＴのゲート電極４を薄くした後、保護層１６が除去される。
【００８２】
図５ｇに示すように、シリサイド形成金属１７の層が、続いて基板上に堆積される。金属層１７は、ニッケルまたはニッケル合金層である。金属層１７は、１０ｎｍから１５０ｎｍの範囲、または４０ｎｍから８０ｎｍの範囲、例えば６０ｎｍの膜厚である。
【００８３】
図５ｈに示すように、第１熱工程は、堆積された金属層１７を、ＰおよびＹｂドープされたｎＭＯＳ半導体ゲート電極４およびｐＭＯＳ半導体ゲート電極４と反応させるために行われる。第１熱工程では、温度は２５０℃から約４５０℃であり、時間は１０秒から５分である。例えば、第１熱工程は、３７０℃で３０秒行われる。この後に、未反応の金属１７が例えばウエットエッチングを用いて選択的に除去される。ｐＭＯＳ半導体ゲート電極４の膜厚はｎＭＯＳ半導体ゲート電極４の膜厚より薄く（図５ｆ参照）、ｐＭＯＳゲート電極４は、第１熱処理工程中に完全にシリサイド化し、金属リッチのシリサイドが得られる。ｎＭＯＳ電極４は、部分的にのみシリサイド化され、ゲート誘電体３に隣接する半導体の部分を残す。図５ｉに示すように、第２熱処理工程中に、ｎＭＯＳゲート電極のシリサイド化されていない底部分が、シリサイド化された部分のシリサイド形成金属と反応し、部分的にシリサイド化されたｎＭＯＳゲート電極４が、完全にシリサイド化されても良い。好適には、完全にシリサイド化されたｎＭＯＳゲート電極４は、半導体に対する金属の比が、完全にシリサイド化されたｐＭＯＳゲート電極４より低くなる。
【００８４】
この具体例では、上述の図５ａから図５ｉ、および図６に示される連続プロセスの変化について議論する。本発明の記述目的のために、ｎ型ＭＯＳＦＥＴの製造に関する工程および模式的な断面図について示す。
【００８５】
本発明にかかる他の具体例が、図７ａから図７ｅに示される。
【００８６】
図７ａに示すように、基板２が提供される。基板２の上には、ゲート誘電体層３およびゲート電極層４から形成されるゲートスタックが形成される。ゲート誘電体層３は、シリコン酸化物、シリコン酸窒化物、または、ハフニウムシリケイトやハフニウム酸化物のようなｈｉｇｈ−ｋ誘電体からなる。ゲート誘電体層４は、半導体材料から形成される。半導体材料は、多結晶シリコンのようなシリコン、またはゲルマニウム、またはシリコンゲルマニウムからなる。
【００８７】
図７ｂの矢印で示したように、拡散防止ドーパント元素５が、ゲート電極４に導入される。拡散防止ドーパント元素５は、シリサイド化されたゲート４からゲート誘電体３に向かっておよび／またはゲート誘電体３の中に仕事関数変調元素６が拡散するのを変調するように、即ち、実質的に防止しまたは少なくとも遅らせるように選択される。イットリウムニッケルシリサイドが形成された場合、好適にはリンがゲート電極４に含まれる。ゲート電極４中に拡散防止ドーパント元素５を導入するために、イオン注入が使用される。
【００８８】
図７ｃに示すように、拡散防止ドーパント元素５がゲート電極層４に導入された後に、仕事関数変調元素６がゲート電極４に導入される。これは、図７ｃ中に矢印で示される。この仕事関数変調元素６は、後に、シリサイド形成金属１７および半導体ゲート電極４と反応し、完全にシリサイド化されたゲート電極４を形成する。図７ａから図７ｅでは、仕事関数変調元素６の導入に先立って、拡散防止ドーパント元素５が導入されるが、本発明はこれに限定されるものではない。本発明の他の具体例では、最初に仕事関数変調元素６が導入され、続いて拡散防止ドーパント元素５が導入される。
【００８９】
図７ｄに示すように、ゲート誘電体３、および拡散防止ドーパント元素５と仕事関数変調元素６を含む半導体ゲート電極４から形成されるスタックがパターニングされ、ＭＯＳＦＥＴ装置１のゲートスタックが形成される。ゲート電極４の誘電体制御下にある基板２の領域は、トランジスタのチャネル領域８を形成する。ＭＯＳＦＥＴ装置の工程では、続いて、ゲート誘電体３およびゲート電極４から形成されたゲートスタックに整列して、高ドープされた領域９および低ドープされた領域１０が基板２中に形成される。ドープされた領域９、１０は、例えばイオン中により形成される。サイドウォールスペーサ７が、ゲートスタック３、４の側壁に形成される。ニッケル層が、続いて基板２の上に堆積される。２段階の熱工程では、露出した高ドープされた領域９がシリサイド化される。
【００９０】
図７ｅに示すように、シリサイド形成金属１７が基板２の上に形成される。この金属層１７の膜厚は、完全にシリサイド化されたゲート電極４が得られるように選択される。
【００９１】
熱処理中に、シリサイド形成金属１７は、仕事関数変調元素６と拡散防止ドーパント元素５とを含む半導体材料と反応し、シリサイド１１を形成する。基板２の半導体材料は、シリコン、ゲルマニウム、またはシリコンゲルマニウムであり、シリサイド１１は、ドープされた領域９にも形成されても良い。当業者には認識されるように、シリサイド１１を形成する熱処理は、以下のように行われる。最初に、アニール工程のような第１熱工程が行われる。続いて、未反応の金属１７が選択的に除去される。選択的に、第２熱工程が行われて、必要であれば、第１熱工程中に形成されたシリサイドのシート抵抗を低減し、またはゲート電極４を完全にシリサイド化しても良い。ゲート電極４の半導体材料を完全にシリサイド化する工程は、このように全ての半導体材料を実質的にシリサイド１１にするために熱を与える工程と、未反応の金属を除去する工程とを含む。最後に、図１に示すようなＭＯＳＦＥＴ装置１が得られる。
【００９２】
本発明の具体例にかかる方法の更なる具体例が、図８ａから図８ｅに示される。
【００９３】
図８ａに示されるように、その上にゲート誘電体層３とゲート電極層４のスタックが形成される基板２が準備される。ゲート誘電体層３は、シリコン酸化物、シリコン酸窒化物、または、ハフニウムシリケイトやハフニウム酸化物のようなｈｉｇｈ−ｋ誘電体からなる。ゲート電極層４は、半導体材料から形成される。半導体材料は、多結晶シリコンのようなシリコン、またはゲルマニウム、またはシリコンゲルマニウムからなる。
【００９４】
図８ｂの矢印で示したように、拡散防止ドーパント元素５が、ゲート電極４に導入される。この拡散防止ドーパント元素５は、シリサイド化されたゲート４からゲート誘電体３に向かっておよび／またはゲート誘電体３の中に仕事関数変調元素６が拡散するのを変調するように、即ち、実質的に防止しまたは少なくとも遅らせるように選択される。イットリウムニッケルシリサイドが形成された場合、好適にはリンがゲート電極４に含まれる。ゲート電極層４中に拡散防止ドーパント元素５を導入するために、イオン注入が使用される。
【００９５】
図８ｃに示すように、ゲート誘電体３、および拡散防止ドーパント元素５を含む半導体ゲート電極４から形成されるスタックがパターニングされ、ＭＯＳＦＥＴ装置１のゲートスタックが形成される。ゲート電極４の誘電体制御下にある基板２の領域は、装置１のチャネル領域８を形成する。この具体例にかかるＭＯＳＦＥＴ装置１の工程では、続いて、ゲートスタック３、４に整列して、低ドープおよび高ドープ領域９、１０が基板２中に形成される。例えば、低ドープ領域１０は、基板２中にゲートスタック３、４に整列して形成されても良い。サイドウォールスペーサ７はゲートスタック３、４の側壁に形成される。高ドープ領域９は、基板２中に形成されても良い。これらのドープ領域９、１０は、例えば、イオン注入により形成される、ニッケル層は、続いて基板２上に堆積される。２段階の熱工程では、露出した高ドープされた領域９がシリサイド化される。
【００９６】
続いて、平坦化層１２が基板の上に堆積される。平坦化層１２は化学気相成長（ＣＶＤ）を用いて堆積したシリコン酸化層である。平坦化層１２は、化学的機械的研磨（ＣＭＰ）を用いて、半導体ゲート電極４が露出するまで研磨される（図８ｄ参照）。図８ｄに矢印で示すように、仕事関数変調元素６が露出した半導体ゲート電極４に導入される。この工程は、例えばイオン注入により行われる。この仕事関数変調元素６は、シリサイド形成金属１７および半導体ゲート電極４と反応し、完全にシリサイド化されたゲート電極４を形成する。
【００９７】
続いて、図８ｅに示すように、シリサイド形成金属の層１７が堆積される。この金属層１７の膜厚は、完全にシリサイド化されるゲート電極４が形成されるように選択される。熱処理中に、シリサイド形成金属１７は、仕事関数変調元素６と拡散防止ドーパント元素５とを含む半導体ゲート電極４と反応し、シリサイド１１を形成する。シリサイド化は熱アニールプロセスで行われる。熱アニールプロセスは、第１のアニール工程を含む。第１アニール工程の後に、未反応の金属１７を選択的に除去しても良い。選択的に、第２の熱工程が行われ、例えば、必要であれば、第１熱工程中に形成されたシリサイドのシート抵抗を低減し、またはゲート電極４を完全にシリサイド化しても良い。ゲート電極４の半導体材料を完全にシリサイド化する工程は、このように全ての半導体材料を実質的にシリサイド１１にするために熱を与える工程と、未反応の金属を除去する工程とを含む。最後に、図１に示すようなＭＯＳＦＥＴ装置１が得られる。
【００９８】
本発明にかかる方法の更なる具体例が、図９ａから図９ｄに示される。
【００９９】
図９ａに示すように、その上にゲート誘電体層３とゲート電極層４のスタックが形成される基板２が準備される。ゲート誘電体層３は、シリコン酸化物、シリコン酸窒化物、または、ハフニウムシリケイトやハフニウム酸化物のようなｈｉｇｈ−ｋ誘電体からなる。ゲート電極層４は、半導体材料から形成される。半導体材料は、多結晶シリコンのようなシリコン、またはゲルマニウム、またはシリコンゲルマニウムからなる。
【０１００】
図９ｂの矢印で示したように、拡散防止ドーパント元素５が、ゲート電極４に導入される。この拡散防止ドーパント元素５は、シリサイド化されたゲート４からゲート誘電体３に向かっておよび／またはゲート誘電体３の中に仕事関数変調元素６が拡散するのを変調するように、即ち、実質的に防止しまたは少なくとも遅らせるように選択される。イットリウムニッケルシリサイドが形成された場合、好適にはリンがゲート電極４に含まれる。ゲート電極層４中に拡散防止ドーパント元素５を導入するために、イオン注入が使用される。
【０１０１】
図９ｃに示すように、ゲート誘電体３、および拡散防止ドーパント元素５を含む半導体ゲート電極４から形成されるスタックがパターニングされ、ＭＯＳＦＥＴ装置１のゲートスタックが形成される。ゲート電極４の誘電体制御下にある基板２の領域は、装置１のチャネル領域８を形成する。ＭＯＳＦＥＴ装置１の工程では、続いて、ゲートスタック３、４に整列して、高ドープおよび低ドープ領域９、１０が基板２中に形成される。例えば、低ドープ領域１０は、基板２中にゲートスタック３、４に整列して形成されても良い。サイドウォールスペーサ７はゲートスタック３、４の側壁に形成される。高ドープ領域９は、基板２中に形成されても良い。これらのドープ領域９、１０は、例えば、イオン注入により形成される。ニッケル層は、続いて基板２上に堆積される。２段階の熱工程では、露出した高ドープされた領域９がシリサイド化される。
【０１０２】
続いて、平坦化層１２が基板の上に堆積される。平坦化層１２は、例えば化学気相成長（ＣＶＤ）を用いて堆積したシリコン酸化層である。平坦化層１２は、化学的機械的研磨（ＣＭＰ）を用いて、ゲート電極４が露出するまで研磨される。
【０１０３】
図９ｄに示すように、仕事関数変調元素６の層が、露出した半導体ゲート電極４の上に堆積されてもよい。シリサイド形成金属１７の層は、仕事関数変調元素６の層の上に形成される。この金属層１７の膜厚は、完全にシリサイド化されたゲート電極４が形成されるように選択される。熱工程中に、シリサイド形成金属１７と元素６は、ドーパント５を含む露出した半導体ゲート電極４と反応し、シリサイド１１を形成する。当業者に認識されるように、熱処理は、第１熱工程を含む。続いて、未反応金属８と仕事関数変調元素６が、選択的に除去される。選択的に、第２の熱工程が行われ、例えば、第１熱工程中に形成されたシリサイドのシート抵抗を低減しても良い。ゲート電極４の半導体材料を完全にシリサイド化する工程は、このように全ての半導体材料を実質的にシリサイド１１にするために熱を与える工程と、未反応の金属を除去する工程とを含む。最後に、図１に示すようなＭＯＳＦＥＴ装置１が得られる。
【０１０４】
本発明にかかる方法の更なる具体例が、図１０ａから図１０ｄに示される。
【０１０５】
図１０ａに示すように、その上にゲート誘電体層３とゲート電極層４のスタックが形成される基板２が準備される。ゲート誘電体層３は、シリコン酸化物、シリコン酸窒化物、または、ハフニウムシリケイトやハフニウム酸化物のようなｈｉｇｈ−ｋ誘電体からなる。ゲート電極層４は、半導体材料から形成される。半導体材料は、多結晶シリコンのようなシリコン、またはゲルマニウム、またはシリコンゲルマニウムからなる。
【０１０６】
図１０ｂの矢印で示したように、仕事関数変調元素６が、ゲート電極４に導入される。半導体層４中に仕事関数変調元素６を導入するために、イオン注入が使用される。この仕事関数変調元素６は、後に、シリコン形成金属１７やゲート電極４の材料と反応し、完全にシリサイド化されたゲート電極４を形成する。
【０１０７】
図１０ｃに示すように、ゲート誘電体３、および仕事関数変調元素６を含む半導体ゲート電極４から形成されるスタックがパターニングされ、ＭＯＳＦＥＴ装置１のゲートスタック３、４が形成される。ゲート電極４の誘電体制御下にある基板２の領域は、トランジスタのチャネル領域８を形成する。ＭＯＳＦＥＴ装置１の工程では、続いて、ゲート誘電体３およびゲート電極４からなるゲートスタックに整列して、高ドープおよび低ドープ領域９、１０が基板２中に形成される。例えば、低ドープ領域１０は、基板２中にゲートスタック３、４に整列して形成される。サイドウォールスペーサ７はゲートスタック３、４の側壁に形成される。高ドープ領域９は、基板２中に形成されても良い。これらのドープ領域９、１０は、例えば、イオン注入により形成される、ニッケル層は、続いて基板２上に堆積される。２段階の熱工程では、露出した高ドープされた領域９がシリサイド化される。
【０１０８】
続いて、平坦化層１２が基板の上に堆積される。平坦化層１２は、例えば化学気相成長（ＣＶＤ）を用いて堆積したシリコン酸化層である。平坦化層１２は、化学的機械的研磨（ＣＭＰ）を用いて、ゲート電極４が露出するまで研磨される。
【０１０９】
図１０ｄに示すように、拡散防止ドーパント元素５が、露出した半導体ゲート電極４中に導入される。この拡散防止ドーパント元素５は、シリサイド化されたゲート４からゲート誘電体３に向かっておよび／またはゲート誘電体３の中に仕事関数変調元素６が拡散するのを変調するように、即ち、実質的に防止しまたは少なくとも遅らせるように選択される。イットリウムニッケルシリサイドが形成された場合、好適にはリンがゲート電極４に含まれる。ゲート電極層４中に拡散防止ドーパント元素５を導入するために、イオン注入が使用される。
【０１１０】
図１０ｅに示すように、シリサイド形成金属１７の層は、仕事関数変調元素６の層の上に形成される。この金属層１７の膜厚は、完全にシリサイド化されたゲート電極４が形成されるように選択される。熱工程中に、シリサイド形成金属１７は、拡散防止ドーパント元素５と仕事関数変調元素６とを含む、露出した半導体ゲート電極４と反応し、シリサイド１１を形成する。当業者に認識されるように、熱処理は、第１熱工程を含む。続いて、未反応金属８と元素６が、選択的に除去される。選択的に、第２の熱工程が行われ、例えば、第１熱工程中に形成されたシリサイドのシート抵抗を低減しても良い。ゲート電極４の半導体材料を完全にシリサイド化する工程は、このように全ての半導体材料を実質的にシリサイド１１にするために熱を与える工程と、未反応の金属を除去する工程とを含む。最後に、図１に示すようなＭＯＳＦＥＴ装置１が得られる。
【０１１１】
本発明にかかる方法の更なる具体例が、図１１ａから図１１ｄに示される。
【０１１２】
図１１ａに示すように、その上にゲート誘電体層３とゲート電極層４のスタックが形成される基板２が準備される。ゲート誘電体層３は、シリコン酸化物、シリコン酸窒化物、または、ハフニウムシリケイトやハフニウム酸化物のようなｈｉｇｈ−ｋ誘電体からなる。ゲート電極層４は、半導体材料から形成される。半導体材料は、多結晶シリコンのようなシリコン、またはゲルマニウム、またはシリコンゲルマニウムからなる。
【０１１３】
図１１ｂに示すように、ゲート誘電体３および半導体ゲート電極４から形成されるスタックがパターニングされ、ＭＯＳＦＥＴ装置１のゲートスタックが形成される。ゲート電極４の誘電体制御下にある基板２の領域は、トランジスタのチャネル領域８を形成する。ＭＯＳＦＥＴ装置１の工程では、続いて、ゲートスタック３、４に整列して、高ドープおよび低ドープ領域９、１０が基板２中に形成される。例えば、低ドープ領域１０は、基板２中にゲートスタック３、４に整列して形成される。サイドウォールスペーサ７はゲートスタック３、４の側壁に形成される。高ドープ領域９は、基板２中に形成されても良い。これらのドープ領域９、１０は、例えば、イオン注入により形成される。ニッケル層は、続いて基板２上に堆積される。２段階の熱工程では、露出した高ドープされた領域９がシリサイド化される。続いて、平坦化層１２が基板の上に堆積される。平坦化層１２は、例えば化学気相成長（ＣＶＤ）を用いて堆積したシリコン酸化層である。平坦化層１２は、化学的機械的研磨（ＣＭＰ）を用いて、ゲート電極４が露出するまで研磨される。
【０１１４】
図１１ｃに示すように、拡散防止ドーパント元素５が露出したゲート電極４に導入される。この拡散防止ドーパント元素５は、シリサイド化されたゲート４電極からゲート誘電体３に向かっておよび／またはゲート誘電体３の中に仕事関数変調元素６が拡散するのを変調するように、即ち、実質的に防止しまたは少なくとも遅らせるように選択される。イットリウムニッケルシリサイドが形成された場合、好適にはリンがゲート電極４に含まれる。ゲート電極層４中に拡散防止ドーパント元素５を導入するために、イオン注入が使用される。
【０１１５】
図１１ｄに示すように、仕事関数変調元素６の層が、露出したゲート電極４の上に堆積される。続いて、シリサイド形成金属１７の層が仕事関数変調元素６の層の上に堆積される。この金属層１７の膜厚は、完全にシリサイド化されたゲート電極４が形成されるように選択される。熱工程中に、シリサイド形成金属１７と仕事関数変調元素６は、拡散防止ドーパント元素５を含む露出した半導体ゲート電極４と反応し、シリサイド１１を形成する。当業者に認識されるように、熱処理は、第１熱工程を含む。続いて、未反応金属１７と元素６が、選択的に除去される。選択的に、第２の熱工程が行われ、例えば、第１熱工程中に形成されたシリサイドのシート抵抗を低減しても良い。ゲート電極４の半導体材料を完全にシリサイド化する工程は、このように全ての半導体材料を実質的にシリサイド１１にするために熱を与える工程と、未反応の金属を除去する工程とを含む。最後に、図１に示すようなＭＯＳＦＥＴ装置１が得られる。
【０１１６】
本発明にかかる更なる具体例によれば、ゲート電極層４が、金属、または金属層のスタックを含んでも良い。金属の代わりに、導電性の金属窒化物、金属酸化物、金属炭化物または金属シリコンナイトライドを使用しても良い。そのようなゲート電極層４に使用するのに適した導電性金属または金属系材料の例は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＴａＣ、ＴａＣＮ、ＴａＳｉＮ、ＴｉＳｉＮ、Ｗ、Ｍｏである。そのようなゲート電極スタックは、４０ｎｍから１００ｎｍの範囲の膜厚の多結晶層で覆われた、２ｎｍから１０ｎｍの範囲の膜厚を有する金属系層でも良い。この具体例の可能な例を図１２ａから図１２ｄに示す。
【０１１７】
図１２ａに示すように、その上にゲート誘電体層３とゲート電極層４のスタックが形成される基板２が準備される。ゲート誘電体層３は、シリコン酸化物、シリコン酸窒化物、または、ハフニウムシリケイトやハフニウム酸化物のようなｈｉｇｈ−ｋ誘電体からなる。ゲート電極層４は、金属または金属層のスタックを含み、選択的に多結晶シリコン層で覆われても良い。
【０１１８】
図１２ｂの矢印で示したように、拡散防止ドーパント元素５が、ゲート電極４に導入される。この拡散防止ドーパント元素５は、シリサイド化されたゲート４からゲート誘電体３に向かっておよび／またはゲート誘電体３の中に仕事関数変調元素６が拡散するのを変調するように、即ち、実質的に防止しまたは少なくとも遅らせるように選択される。
【０１１９】
図１２ｃに示すように、拡散防止ドーパント元素５をゲート電極層４に導入した後、仕事関数変調元素６が、ゲート電極層４に導入される。図１２ａから１２ｅでは、仕事関数変調元素６に先だって、拡散防止ドーパント元素５がゲート電極４に導入されるが、本発明はこれに限定されない。本発明の他の具体例では、最初に仕事関数変調元素６が導入され、次に拡散防止ドーパント元素５が導入される。
【０１２０】
図１２ｄに示すように、ゲート誘電体３と、拡散防止ドーパント元素５と仕事関数変調元素６を含む半導体ゲート電極４とから形成されるスタックがパターニングされ、ＭＯＳＦＥＴ装置１のゲートスタックが形成される。ゲート電極４の誘電体制御下にある基板２の領域は、装置１のチャネル領域８を形成する。ＭＯＳＦＥＴ装置１の工程では、続いて、ゲートスタック３、４に整列して、高ドープおよび低ドープ領域９、１０が基板２中に形成される。例えば、低ドープ領域１０は、基板２中にゲートスタック３、４に整列して形成されても良い。サイドウォールスペーサ７はゲートスタック３、４の側壁に形成される。高ドープ領域９は、基板２中に形成されても良い。これらのドープ領域９、１０は、例えば、イオン注入により形成される。
【０１２１】
続く熱処理中において、仕事関数変調元素６と拡散防止ドーパント元素５が反応する。
【０１２２】
パターニング前に、仕事関数変調元素６と拡散防止ドーパント元素５の双方をゲート電極４に導入する代わりに、元素６と拡散防止ドーパント元素５を導入する他のスキームが、本発明の他の具体例で考えられている。仕事関数変調元素６と拡散防止ドーパント元素５は、ゲート電極４のパターニングの前と後にそれぞれ、またはその逆に導入されてもよい。仕事関数変調元素６と拡散防止ドーパント元素５は、双方ともゲート電極４のパターニング後に導入されても良い。拡散防止ドーパント元素５または仕事関数変調元素６の一方がゲートのパターニング後に導入された場合、最初に平坦化層１２が基板２の上に堆積され、ゲート電極４が露出するようにパターニングされる。その後に、拡散防止ドーパント元素５または仕事関数変調元素６が、露出したゲート電極４に導入される。
【０１２３】
本発明を記載する目的で、ｎ型ＭＯＳＦＥＴに関連した工程と概略が示された。当業者は、ｐ型ＭＯＳＦＥＴゲート電極４が形成された場合、本発明の具体例で記載されたプロセス工程を、そのようなｐ型ゲート電極４の形成にも適用できる。
【０１２４】
本発明にかかる装置について、ここでは、材料と同様に、好ましい具体例、特別な構造や形態について議論してきたが、添付された請求の範囲により定義された本発明の範囲から離れることなく、形態や細部の多くの変形や修正が可能である。
【図面の簡単な説明】
【０１２５】
本発明の具体例について、図面中の図を参照しながら示す。ここに述べられる具体例や図面は、限定的ではなく、例示的であると考えることを意図する。
【０１２６】
【図１】本発明の具体例にかかるＭＯＳＦＥＴ装置の概略的な断面図である。
【図２】従来技術のＹｂドープされたＮｉＳｉＦＵＳＩゲート電極（曲線２０）と、本発明の具体例にかかるＹｂ＋ＰドープされたＮｉＳｉＦＵＳＩゲート電極（曲線２１）とを含むキャパシタ構造で得られた、ゲート電圧の関数としたゲート容量を示すグラフである。
【図３】従来技術のＮｉＳｉＦＵＳＩゲート電極（曲線２２）と、本発明の具体例にかかるＹｂ＋ＰドープされたＮｉＳｉＦＵＳＩゲート電極（曲線２１）とを含むキャパシタ構造で得られた、ゲート電圧の関数としたゲート電流密度を示すグラフである。
【図４】従来技術のＮｉＳｉＦＵＳＩゲート電極（曲線２４）と、従来技術のＹｂドープされたＮｉＳｉＦＵＳＩゲート電極（曲線２５）と、従来技術のＰドープされたＮｉＳｉＦＵＳＩゲート電極（曲線２６）と、本発明の具体例にかかるＹｂ＋ＰドープされたＮｉＳｉＦＵＳＩゲート電極（曲線２７）とを含むキャパシタ構造で得られた、ゲート電圧の関数としたゲート容量を示すグラフである。
【図５ａ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図５ｂ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図５ｃ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図５ｄ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図５ｅ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図５ｆ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図５ｇ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図５ｈ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図５ｉ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図６】図５ａ−図５ｉに示された製造プロセスを示すフローチャートである。
【図７ａ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図７ｂ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図７ｃ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図７ｄ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図７ｅ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図８ａ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図８ｂ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図８ｃ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図８ｄ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図８ｅ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図９ａ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図９ｂ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図９ｃ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図９ｄ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１０ａ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１０ｂ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１０ｃ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１０ｄ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１０ｅ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１１ａ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１１ｂ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１１ｃ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１１ｄ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１２ａ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１２ｂ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１２ｃ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１２ｄ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【０１２７】
図面において、同じ参照符号は、同様または類似の要素を示す。
【技術分野】
【０００１】
本発明は、半導体装置に関する。更には、本発明は、電界効果トランジスタのような半導体装置に関する。半導体装置は、主電極と、主電極に接触した誘電体を含む。主電極は、所定の仕事関数を有する材料と、主電極の材料の仕事関数を変える仕事関数変調元素とを含む。発明は、また、半導体装置を作製する方法に関する。
【背景技術】
【０００２】
半導体技術のメインストリームでは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が基本素子として使用され、またスイッチング素子や電荷蓄積素子として使用される。ＭＯＳＦＥＴデバイスは、ゲート誘電体を介してゲート電極に絶縁されて接続されたチャネル領域を含む。半導体チャネル領域は、その両側に、ソース接合とドレイン接合が対向して接続されている。
【０００３】
一般に多結晶シリコンは、ゲート電極材料に使用される。しかしながら、ＭＯＳＦＥＴデバイスの性能を改良するためには、多結晶シリコンは、金属シリサイドのような金属材料により、ゲート電極材料が置き換えられる。そのような金属ゲートは、ゲート空乏化、ドーパント拡散、又は中距離抵抗のような半導体ゲート電極に関連する欠点に悩まされない。近年、金属電極としてシリサイドを適用することに十分興味が示されている。特に、フリーシリサイド（ＦＵＳＩ）ゲートは、約束された候補になることを示す。プロセスの観点から、ＦＵＳＩゲートは、例えば、半導体領域のシート抵抗を減らすために、先のテクノロジノードで使用されるセルフアラインシリサイドプロセスのバリエーションとして行うことができる。ＦＵＳＩのアプローチでは、最初に多結晶ゲート電極が形成され、次に、ゲート電極中にゲート誘電体との界面に至るまでシリサイドが形成され、これにより、ゲート電極の多結晶シリコン材料が完全に消費される。
【０００４】
Ｎｉシリサイドは、ゲート電極を形成するための魅力的な候補に見える。なぜならばシリコンゲートのパターニングやセルフアラインシリサイド形成プロセスのような、従来のＣＭＯＳ技術世代で適用される多くの形態のプロセスフローが維持できるからである。ＮｉＳｉＦＵＳＩゲートに対して魅力的な注意を有するキー特性は、ＳｉＯ２ゲート誘電体に対する効果的な仕事関数の変調の可能性であり、両タイプのＭＯＳＦＥＴを形成するのに、ゲート電極に異なったバルク材料を使用することなく、ドーパントによりｎＭＯＳやｐＭＯＳデバイスの閾値電圧（Ｖｔ）の変調が可能になる。ｈｉｇｈ−ｋ（高誘電率）誘電体上のＮｉＦＵＳＩゲートの集積や特性は、また最先端のＣＭＯＳの適用のために興味がある。
【０００５】
テクカルダイジェストＩＥＤＭミーティング２００５の、６３０〜６３３頁に、H. Y. Yu らが記載している「ＹｂドーピングによるＮｉＦＵＳＩの仕事関数の変調：ミッドギャップからｎ型バンド端まで」では、ニッケルシリコンゲート電極中にイットリウムを含むことにより、ＳｉＯＮゲート誘電体上に形成されたニッケルシリサイドＦＵＳＩゲートの仕事関数を変調させる方法が記載されている。ＮｉＦＵＳＩゲートの仕事関数は、Ｙｂのドーピングにより、４．７２ｅＶから４．２２ｅＶに低減される。ゲート電極とゲート誘電体の界面で、Ｙｂがパイルアップし、ゲート誘電体中へのＹｂの拡散を促進することも報告されている。
【非特許文献１】テクカルダイジェストＩＥＤＭミーティング２００５、６３０〜６３３頁
【発明の開示】
【発明が解決しようとする課題】
【０００６】
金属ゲート電極で多結晶シリコンゲート電極を置き換える試みだけでなく、ゲート誘電体層の膜厚を低減することも試みられている。従来のシリコン酸化物ゲート誘電体の膜厚は、その実用限界まで低減された。良好な誘電体カップリングを確実にするために、誘電体材料の等価電気酸化膜の膜厚（ＥＥＯＴ）は、０．５ｎｍから２ｎｍの範囲である必要がある。しかしながら、０．５ｎｍから２ｎｍの膜厚のシリコン酸化層は、供給電圧に耐えられず、このため、より厚い誘電体が必要となる。このため、十分な物理的膜厚と限定されたＥＥＯＴを提供できるｈｉｇｈ−ｋ誘電体材料が使用される。その比は、誘電体材料の誘電率（ｋ値）により決定される。この目的のために、他の材料が、ゲート誘電体を形成する代わりの材料として調査される。第１に、シリコン酸窒化物が、代わりのゲート誘電体材料として使用される。他の代わりの誘電体材料は、数ナノメータのＥＥＯＴを有するが、大きな物理的膜厚を有するように考えられる。それらの代わりの材料は、シリコン酸化物の誘電率（ｋ＝３．９）に比較して、より高い誘電率により特徴づけられ、ｈｉｇｈ−ｋ誘電体材料と呼ばれる。これらのｈｉｇｈ−ｋ誘電体材料は、４から４０までのｋ値を有する。それらのｈｉｇｈ−ｋ材料の幾つかの例としては、ハフニウム、タンタル、およびジルコニウムの酸化物またはシリケイトが該当し、これらは２０から２６までのｋ値を有する。
【０００７】
ドーパント、特に仕事関数変調元素を含むＦＵＳＩゲート電極を有するＭＯＳＦＥＴ装置を製造する場合、そのようなドーパントのないＭＯＳＦＥＴ装置から、ＭＯＳＦＥＴ装置の電気特性が離れることが観察される。特に、ｎ型ＭＯＳＦＥＴのイットリウムドープされたニッケルＦＵＳＩゲート電極が、特にシリコン酸窒化ゲート誘電体の上に形成された場合、ゲート誘電体を通るリーク電流は、イットリウムを含まないニッケルＦＵＳＩゲート電極に比べて増加する。このリーク電流は、ゲート誘電体の膜厚の減少に伴って増加する。また、そのようなゲートスタックの容量−電圧特性は以上であり、多くの界面状態Ｄｉｔの存在を示す。更に、ニッケルイットリウムＦＵＳＩゲートの仕事関数は時間とともに変化することが観察される。
【課題を解決するための手段】
【０００８】
本発明の具体例の目的は、良好な半導体装置およびそのような半導体装置を作製するための良好な方法を提供することにある。
【０００９】
本発明の具体例にかかる半導体装置は、主電極の材料の仕事関数を変調するために、仕事関数変調元素が使用された、例えば、半導体装置のゲートがそれらから形成された場合の、高いリーク電流の問題を解決する。
【００１０】
上記目的は、本発明にかかる方法および装置によって達成される。
【００１１】
第１の形態では、本発明は、主電極と主電極に接触した誘電体を含み、主電極は、所定の仕事関数を有する材料と、主電極の材料の仕事関数を予め決められた値に向かって、例えば変化するように変調する仕事関数変調元素とを含む半導体装置を提供する。主電極は、更に、仕事関数変調元素が誘電体に向かっておよび／または誘電体中に拡散するのを防止する拡散防止ドーパント元素を含む。
【００１２】
仕事関数変調元素がゲート電極に提供された場合、仕事関数変調元素は、ゲート誘電体に向かって拡散しようとする。本発明の具体例にかかる拡散防止ドーパント元素を提供することにより、この仕事関数変調元素の拡散が双方の元素間の相互作用により防止することができる。
【００１３】
主電極は完全にシリサイド化された主電極であり、主電極の材料は、半導体材料と金属との合金を含む。本発明の具体例では、半導体材料はシリコンまたはゲルマニウムを含む。本発明の具体例では、金属は、ミッドギャップ仕事関数を有する合金を形成する金属である。この方法では、ｎ型装置およびｐ型装置のための使用に適したミッドギャップ材料が形成される。更に、ゲートやチャネルの仕事関数の違いが低減されるため、装置の閾値電圧Ｖｔも低減できる。
【００１４】
主電極の材料は金属を含む。
【００１５】
本発明の具体例では、拡散防止ドーパント元素は、Ｐ、Ａｓ、Ｓｂ、Ｇｅ、またはＳｉの１つで良い。
【００１６】
主電極中の拡散防止ドーパント元素の濃度は、１ｅ１４ｃｍ−３から１ｅ１６ｃｍ−３（１×１０１４ｃｍ−３から１×１０１６ｃｍ−３）の間である。
【００１７】
仕事関数変調元素は、ｎ型の仕事関数を有する材料を形成するように選択される。それゆえに、仕事関数変調元素は、ランタニドのグループから選択され、例えばイットリウムである。
【００１８】
主電極中の仕事関数変調元素の濃度は、１ｅ１４ｃｍ−３から１ｅ１６ｃｍ−３の間である。
【００１９】
主電極の合金中の金属は、ニッケルである。
【００２０】
誘電体は、シリコン酸化物、シリコン酸窒化物、またはｈｉｇｈ−ｋ誘電体である。
【００２１】
更なる形態では、本発明は半導体装置の製造方法を提供する。この製造方法は、主電極と主電極に接触した誘電体を含む主電極構造であって、主電極が所定の仕事関数を有する材料を含む主電極構造を形成する工程と、
主電極に仕事関数変調元素を提供し、主電極の材料の仕事関数を、予め決められた値に向かって、例えば変化するように変調する工程と、
主電極に拡散防止ドーパント元素を提供し、仕事関数変調元素が誘電体に向かっておよび／または誘電体中に拡散するのを防止する工程とを含む。
【００２２】
主電極構造を形成する工程は、
基板上に、誘電体層と主電極材料の層とを提供し、主電極スタックを形成する工程と、
主電極スタックをパターニングして、主電極を形成する工程とを含む。
【００２３】
本発明の具体例では、主電極は、半導体材料と金属との合金を含み、更に、主電極スタックのパターニング後に、
主電極上に金属の層を提供する工程と、
主電極をシリサイド化する工程とを含む。
【００２４】
本発明の具体例では、仕事関数変調元素を提供する工程は、拡散防止ドーパント元素を提供する工程の前に行われる。
【００２５】
本発明の他の具体例では、仕事関数変調元素を提供する工程は、拡散防止ドーパント元素を提供する工程の後に行われる。
【００２６】
仕事関数変調元素と拡散防止ドーパント元素とは互いに近接し、相互の間で相互作用が起きることが好ましい。
【００２７】
本発明の具体例では、仕事関数変調元素を提供する工程は、主電極スタックのパターニングの前または後に行われる。
【００２８】
本発明の更なる具体例では、拡散防止ドーパント元素を提供する工程は、主電極スタックのパターニングの前または後に行われる。
【００２９】
拡散防止ドーパント元素を提供する工程は、イオン注入により行われても良い。
【００３０】
本発明の具体例では、仕事関数変調元素を提供する工程は、イオン注入により行われる。
【００３１】
本発明の他の具体例では、仕事関数変調元素を提供する工程は、仕事関数変調元素の層を提供し、熱アニールを行うことにより行われる。
【００３２】
本発明の特別で好ましい具体例が、独立請求項および従属請求項とともに述べられる。従属請求項の特徴は、必要に応じて、独立請求項の特徴や他の従属請求項の特徴と組み合わされ、単にその請求項に述べられたものではない。
【００３３】
この分野の装置における一定の改良、変化、および進化があるが、本概念は、実質的に新規な改良を示し、従来技術から離れ、より効果的で、安定した、信頼性のあるこの特徴の装置を提供するものと信じられる。
【００３４】
本発明の上述および他の特徴、長所、および優位点は、本発明の原理を例示する添付図面とともに以下の詳細な記載から明らかになるであろう。この記載は、例示としての目的で与えられ、発明の範囲を限定するものではない。以下で引用された参照符号は、添付された図面を示す。
【発明を実施するための最良の形態】
【００３５】
本発明は、特別な具体例について、所定の図面を参酌しながら記載されるが、本発明はこれらに限定されるものではなく、請求の範囲により限定されるものである。記載された図面は概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００３６】
更に、記載や請求の範囲中の、第１、第２等の用語は、類似の要素の間で区別するために使用され、順位や時間的、空間的、ランクや他の方法による順序を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できることを理解すべきである。
【００３７】
また、記載や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【００３８】
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されること排除するものであり、他の要素や工程を排除しない。存在を特定された特徴、整数、工程、または成分は、その通りに解釈されるべきであり、それ以外の他の特徴、整数、工程、または成分、またはそれらの組の存在や追加を排除するものではない。「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００３９】
この明細書を通じて「１つの具体例」または「ある具体例」の表示は、その具体例に関連する特別な長所または特徴が、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通じた多くの場所の「１つの具体例中の」または「ある具体例中の」の文節の表現は、すべてが同じ具体例を示しても良いが、必ずしも示す必要は無い。更に、特別の長所、構造、または特徴は、多くの適当な方法で組み合わされても良く、これは、１又はそれ以上の具体例において、この記載から当業者にとっては明らかであろう。
【００４０】
同様に、本発明の例示的な具体例の記載において、記載を効率化し、１又はそれ以上の様々な発明の形態の理解を助けるために、本発明の多くの長所が、１つの具体例、図面、またはその記述に、時々共に集められることを認識すべきである。しかしながら、この記載の方法は、それぞれの請求項に明白に引用された以上の長所を、請求された発明が必要とするとの意図を反映するものと解釈すべきでない。むしろ、以下の請求項に記載されるように、発明の形態は、前に記載された１つの具体例の全ての特徴より少ない。このように、詳細な記載に続く請求項は、この詳細な記載中に明白に組み込まれ、それぞれの請求項は、この発明の分離した具体例のようにそれ自身で成立する。
【００４１】
更に、ここに記載された幾つかの具体例は、他の具体例に含まれた他の特徴ではない、幾つかの長所を含むが、異なった具体例の長所の組み合わせは、本発明の範囲に含まれ、当業者に理解されるように、異なった具体例を形成することを意味する。例えば、以下の請求項において、請求された具体例の幾つかは、組み合わせて使用できる。
【００４２】
ここで提供された記載において、多くの特定の細部が述べられる。しかしながら、本発明の具体例は、それらの特定の細部がなくても実施可能であることが理解される。他の場合、公知の方法、構造、および技術は、この記載の理解を不明瞭にしないために、詳細には示されていない。
【００４３】
本発明は、本発明の多くの具体例の詳細な記載により記載される。添付した請求項の項目により限定される本発明の技術的教唆から離れることなく、当業者の知識に基づいて、本発明の他の具体例が形成できるのは明白である。
【００４４】
以下の具体例が、トランジスタのような装置構造を参照しながら説明される。それらは、ドレインのような第１の主電極、ソースのような第２の主電極、および第１と第２の主電極の間に電荷の流れを制御するためのゲートのような制御電極を有する３端子装置である。しかしながら、発明はこれに限定されるものではない。例えば、具体例は、金属−絶縁体−金属キャパシタのような他の装置構造や、ＤＲＡＭや不揮発メモリのようなメモリ装置に適用することができる。
【００４５】
本発明は、例えばゲート電極のような、金属や金属シリサイドのような特定の仕事関数を有する材料を含む主電極を含む半導体装置、およびそのような半導体装置の製造方法を提供するものである。
【００４６】
以下の記載において、「トランジスタ」の用語は、ゲート誘電体を介して、ゲート電極と直接接続された半導体チャネル領域を含む半導体装置をいうことを意図する。半導体チャネル領域は、ソース接合およびドレイン接合と、反対側で接続される。多くのタイプのトランジスタ構造が既に知られている。プレーナゲート装置では、チャネル領域は、一方からゲート電極により制御される。プレーナゲート装置は、バルク半導体基板または絶縁層上の半導体基板（ＳＯＩ基板）上に形成することができる。マルチゲートデバイスでは、装置のチャネルが、複数の側からゲート電極により制御される。チャネルが形成される半導体材料のボディは、ゲート電極による効率的な制御ができるように、可能なかぎり薄く形成される。例えば、フィンＦＥＴのボディは、１０ｎｍと１００ｎｍの間の範囲の厚さを有することが好ましい。３２ｎｍテクノロジでは、例えば、フィン幅は、１０ｎｍと２０ｎｍの間の範囲であることが好ましい。
【００４７】
以下の記載において、本発明の具体例は、シリコン基板を参照しながら説明されるが、本発明は他の半導体基板にも適用できることを理解すべきである。本発明の具体例では、「基板」の用語は、シリコン（Ｓｉ）、ガリウムアーセナイド（ＧａＡｓ）、ガリウムアーセナイドフォスファイド（ＧａＡｓＰ）、インジウムフォスファイド（ＩｎＰ）、ゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）基板のような半導体基板を含んでも良い。「基板」は、例えば、半導体基板部分に加えてＳｉＯ２やＳｉ３Ｎ４層のような絶縁層を含んでも構わない。このように、「基板」の用語は、シリコンオンガラス基板、シリコンオンサファイア基板、シリコンオンインシュレータ（ＳＯＩ）基板、ゲルマニウムオンインシュレータ（ＧＯＩ）基板のような半導体オンインシュレータ基板を含んでも構わない。「基板」の用語は、このように、関心のある層や部分の下に位置する要素や層の全体を表すのに使用される。このように、基板はブランケットウエハのようなウエハでも良く、また、下層上に成長されたエピタキシャル半導体層のような他のベース材料に適用される層であっても良い。「結晶基板」の用語は、例えば単結晶やマイクロ結晶のような、結晶材料の多くの形態を含むことを意図する。
【００４８】
以下の具体例において、「シリサイド」または「金属シリサイド」は、シリコン、ゲルマニウム、またはシリコンゲルマニウムのような半導体材料を有する１またはそれ以上の材料から形成される化合物を意味する。本発明の文脈では、「シリサイド」、「シリサイド化された」、「シリサイド化」又は類似の用語は、金属とシリコンとの間の反応を意味するが、シリコンに限定することを意図しない。例えば、金属とゲルマニウム、シリコンゲルマニウムのような他の適当な半導体材料との反応は、シリサイド化として呼ばれる。シリサイドは、さまざまな金属とシリコンとを熱反応させることにより容易に形成できる。シリサイドは、一般に２つのプロセスで形成される。即ち、第１の温度での第１熱処理と、第１の温度より高温の、第２の温度による第２の熱処理である。２つの熱工程の間に、未反応の金属は、選択的に除去される。第２の熱工程は、シリサイドのシート抵抗を低減し、および／またはシリサイドと接合された半導体材料の完全なシリサイド化を行う。温度処理は、急速熱処理を用いて行われるのが好ましい。例えば時間や温度のような熱処理のパラメータは、形成されるシリサイドの観点から選択される。
【００４９】
以下において、材料の仕事関数は、要素（電子）を固体材料から除去するのに必要となる最小エネルギとして解釈される。
【００５０】
フリーシリサイド（ＦＵＳＩ）ゲート電極は、シリサイド形成金属と半導体ゲート電極との間の反応により形成される。これにより、ゲート電極の半導体材料が、完全に消費される。
【００５１】
本発明の第１の形態では、半導体装置が提供される。半導体装置は、ゲート電極のような主電極、ゲート電極のような主電極に接続されたゲート誘電体のような誘電体を含み、ゲート電極のような主電極は、所定の値にゲート電極のような主電極の材料の仕事関数を変調させる仕事関数変調元素を有する材料を含む。ゲート電極のような主電極は、更に、仕事関数変調元素が、ゲート誘電体のような誘電体に向かって、および／または誘電体中に拡散するのを防止する、拡散防止ドーピング元素を含む。
【００５２】
予め決められた仕事関数の値は、ｐ型またはｎ型装置を得るのに、要求されまたは必要とされる適当な値を意味する（以下を参照）。
【００５３】
本発明の具体例にかかる半導体装置は、ＭＯＳＦＥＴトランジスタの手段により述べられる。これは、説明と記載を容易にすることのみを目的とするものであり、発明の限定を意図しないことを理解すべきである。本発明は、また、他のタイプのトランジスタにも適用でき、更に一般的には、ここに記載された他の半導体装置にも適用できる。
【００５４】
図１は、本発明の具体例にかかるＭＯＳＦＥＴ装置１の概略的な断面図を示す。ＭＯＳＦＥＴ装置１は、以降で述べる本発明の具体例にかかる方法を用いて作製できる。本発明の具体例にかかる方法では、例えば層の堆積やイオンの注入のような当業者に知られた標準ＣＭＯＳプロセスが、処理工程に使用できる。
【００５５】
ＭＯＳＦＥＴ装置１は、ゲート誘電体３とフリーシリサイド（ＦＵＳＩ）ゲート電極からなるゲートスタックを含む。ＦＵＳＩゲート電極４は、例えばシリコン、ゲルマニウム、またはシリコンゲルマニウムのような半導体材料と、適当なシリサイド形成金属との合金を含む。他の具体例によれば、ゲート電極４は金属から形成されても良い。ＭＯＳＦＥＴ装置１は、基板２の上に形成される。基板２には、ゲートスタック３、４に整列した低ドープ接合領域１０が存在する。ＭＯＳＦＥＴ装置１は、更に、ゲートスタック３、４の側壁に向かうサイドウォールスペーサ７を含んでも良い。サイドウォールスペーサ７は、例えば、シリコン酸化物、シリコン窒化物、シリコン炭化物、またはそれらの組み合わせのような、誘電体材料を含んでも良い。サイドウォールスペーサ７に整列して、高ドープ接合領域９が基板２中に存在しても良い。低ドープ領域１０と、高ドープ領域９は、ＭＯＳＦＥＴ装置１のソースおよびドレイン領域を形成する。ソースおよびドレイン領域は、チャネル領域８の反対側に形成される。
【００５６】
上述のように、ゲート電極４は、半導体材料とシリサイド形成材料との合金を含むフリーシリサイドゲート電極４でも良い。本発明の他の具体例では、ゲート電極４は金属から形成されても構わない。ゲート電極４の材料は、特別な仕事関数を有する。ゲート電極４は、更に、ゲート電極の材料の仕事関数を変調する仕事関数変調元素６と、仕事関数変調元素６がゲート誘電体３に向かって拡散するのを防止する拡散防止ドーパント元素５を含む。仕事関数変調元素６は、例えば金属シリサイドや金属のゲート電極の材料の仕事関数を、選択された所定の値に調整するように選択される。拡散防止ドーパント元素５は、仕事関数変調元素６と相互作用して、この仕事関数変調元素６がゲート誘電体３に向かっておよび／またはゲート誘電体３中に実質的に拡散しないように選択される。
【００５７】
この具体例にかかるＭＯＳＦＥＴ装置１は、ゲート誘電体３と接触したＦＵＳＩまたは金属ゲート電極４を含む。ゲート電極４がＦＵＳＩゲート電極の場合、電極は、シリコン、ゲルマニウム、またはシリコンゲルマニウム、シリサイド形成金属、ドーパント元素５の拡散を防止する第１ドーパント元素、および仕事関数変調元素６のような第２ドーパント元素５のような半導体材料を含む。仕事関数変調元素６は、例えば、金属シリサイドの所定の仕事関数のような、ゲート電極４の材料の仕事関数を、所定の値に向けてシフトさせるように選択される。例えば、ＭＯＳＦＥＴ装置１がｐ型ＭＯＳＦＥＴ装置の場合には半導体材料の価電子帯に向かって、ＭＯＳＦＥＴ装置１がｎ型ＭＯＳＦＥＴ装置の場合には半導体材料の伝導帯に向かってシフトさせる。拡散防止ドーパント元素５と、仕事関数変調元素６は、互いに関係しあって、拡散防止ドーパント元素５と仕事関数変調元素６との少なくとも一方のゲート誘電体３に向かう拡散が防止できるように選択される。もし、仕事関数変調元素６がゲート電極４に加えられた場合、仕事関数変調元素６はゲート誘電体３に向かって拡散しようとする。本発明の具体例にかかる拡散防止ドーパント元素５を加えることにより、仕事関数変調元素６のこの拡散が、元素５、６の間の相互作用により妨げられる。それゆえに、好適には、拡散防止ドーパント元素５と仕事関数変調元素６は、１：１の比率で与えられ、言い換えれば、拡散防止ドーパント元素５と仕事関数変調元素６の濃度は、実質的に互いに等しい。拡散防止ドーパント元素と仕事関数変調元素の双方は、互いに力を与え、ゲート電極中に留まるようにお互いを助ける。拡散防止ドーパント元素５と仕事関数変調元素６は、互いに相互作用して、ゲート電極４とゲート誘電体３の間の境界近傍の最終ドーパント分布が変調され、界面における界面状態の数が減少するように選択される。
【００５８】
本発明の文脈では、シリサイド化に適した金属は、ニッケルや白金のような金属、またはコバルト、タングステン、またはチタンのような高融点金属である。ｎ型ＭＯＳＦＥＴ装置１が形成される場合、材料はｎ型仕事関数を有するシリサイドを生じるように選択される。シリサイドの仕事関数は、シリサイド化される半導体材料のエネルギギャップの約中央の値から、その伝導帯の約底の値までの値を有する。例えば、シリコンが半導体材料として使用された場合、シリサイドの仕事関数は、約４．２ｅＶから約４．７ｅＶの範囲であり、適当な金属が、ｐ型の仕事関数を有するシリサイドを生じるように選択される。シリサイドの仕事関数は、シリサイド化される半導体材料のエネルギギャップの約中央の値から、その価電子帯の約上端の値までの値を有する。例えば、シリコンが半導体材料として使用された場合、シリサイドの仕事関数は、約４．７ｅＶから約５．２ｅＶの範囲である。好適には、シリサイドの仕事関数は、偏差１０％を伴う、伝導帯の底部と価電子帯の上部の略中間の値を有する。この場合、ミッドギャップ材料は、ｎ型装置およびｐ型装置に使用するのに適するように得られる。更に、ゲートおよびチャネルの仕事関数の違いが減少するため、装置の閾値Ｖｔも低減される。半導体材料としてシリコンが使用された場合、シリサイドの仕事関数は、好適には約４．７ｅＶ±０．２ｅＶである。
【００５９】
仕事関数変調元素６の型および濃度は、形成されるシリサイドに要求される仕事関数、およびＭＯＳＦＥＴ装置の型に要求される仕事関数に応じて選択される。仕事関数変調元素６の濃度は、１ｅ１４ｃｍ−３から１ｅ１６ｃｍ−３（１×１０１４ｃｍ−３から１×１０１６ｃｍ−３）である。
【００６０】
例えばニッケルシリサイドＦＵＳＩゲート４が形成された場合、一般には、仕事関数の値として４．７ｅＶが得られる。ｎ型ＭＯＳＦＥＴが形成される場合、この仕事関数は、シリコンの伝導帯に近づくように変調され、即ち４．１ｅＶの値に近づく。このような仕事関数の低下は、例えばイットリウム（Ｙｂ）のようなランタニド、または砒素（Ａｓ）アンチモン（Ｓｂ）またはリン（Ｐ）のような元素をニッケルシリサイドにドーピングすることにより得られる。
【００６１】
例えば、H.Y.Yuらの"Modulation of the Ni FUSI work function by Yb doping"、テクニカルダイジェストＩＥＤＭミーティング２００５の６３０〜６３３頁では、図３（ｂ）および６０１頁のこれに対応する段落において、ＹｂのＮｉに対する比を変えることにより、ニッケルシリサイドの仕事関数の値が、約４．７ｅＶから約４．２ｅＶに変わっている。更に、ｐ型ＭＯＳＦＥＴが形成される場合、仕事関数はシリコンの伝導帯に近い値、即ち５．２ｅＶの値に向かって変調される。このような仕事関数の値のシフトは、ゲート電極４のニッケルシリサイドに白金（Ｐｔ）やボロン（Ｂ）のような元素をドーピングすることにより得られる。
【００６２】
拡散防止ドーパント元素５は、リン（Ｐ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）砒素（Ａｓ）、スズ（Ｓｎ）、またはアンチモン（Ｓｂ）のグループから選択される。拡散防止ドーパント元素５の濃度は、１ｅ１４ｃｍ−３から１ｅ１６ｃｍ−３の範囲である。好適には、上述のように、拡散防止ドーパント元素５の濃度は、仕事関数変調元素６の濃度と実質的に等しい。
【００６３】
本発明の具体例では、ｎ型ＭＯＳＦＥＴ装置が形成される。ゲート電極４は、少なくとも１つのランタニドを仕事関数変調元素６として含む低い仕事関数の金属合金、シリサイド化に適した金属、ランタニドがゲート誘電体３に向かっておよび／またはその中に拡散するのを遅らせまたは本質的に防止する拡散防止ドーパント元素５、および半導体材料を含む。この半導体は、Ｓｉ、Ｇｅ、またはＳｉＧｅを含む。本発明の文脈では、ランタニドは、周期律表のランタニウムからルテニウムまでの１５の元素を含み、すなわち、ランタニウム（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、プロメシウム（Ｐｍ）、サマリウム（Ｓｍ）、ユーロニウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イットリウム（Ｙｂ）、およびルテニウム（Ｌｕ）を含む。
【００６４】
本発明の具体例では、ランタニドはＹｂである。本発明の具体例では、金属はＮｉである。本発明の具体例では、半導体材料はＳｉである。
【００６５】
本発明の具体例では、ゲート電極４はＹｂ、Ｎｉ、および／またはＳｉを含む。
【００６６】
本発明の好適な金属合金では、拡散遅延元素ともよばれる拡散防止ドーパント元素は、リン（Ｐ）である。
【００６７】
図２は、ゲート電圧（Ｖｇｂ（Ｖ））を関数としたゲート容量（Ｃｇｂ（Ｆ））を示す。測定された曲線は、従来構造のＹｂドープＮｉＳｉＦＵＳＩ電極を含むキャパシタ構造（曲線２０）と、本発明の具体例にかかるＹｂ＋ＰドープＮｉＳｉＦＵＳＩ電極（曲線２１）である。従来構造のＹｂドープＮｉＳｉＦＵＳＩ電極が用いられた場合、参照番号１９の破線の楕円で示されたように、容量−電圧曲線においてバンプ（こぶ）が観察される。このバンプ１９は、ゲート電極４とゲート誘電体３との間の界面において界面状態Ｄｉｔが存在することを示す。そのようなバンプ１９は、本発明の具体例にかかるＹｂ＋ＰドープＮｉＳｉＦＵＳＩ電極の場合には観察されない、この場合、容量値は、負の電圧が供給される範囲においてスムースに変化する。
【００６８】
図３は、ゲート電流密度（Ｊｇｂ）とゲート電圧（Ｖｇｂ）との関係の曲線であり、従来構造のＮｉＳｉＦＵＳＩゲート電極を含むキャパシタ構造（曲線２２）と、従来構造のＹｂドープＮｉＳｉＦＵＳＩゲート電極とで得られた曲線である。この図より、従来構造のＹｂドープＮｉＳｉＦＵＳＩ電極が用いられた場合（曲線２３）、Ｙｂを含まない従来構造のＮｉＳｉＦＵＳＩゲート電極（曲線２２）に比較してゲートリーク電流が増加することが明らかである。ＮｉＳｉを形成するのに使用されるシリコン層の膜厚は、１００ｎｍから４０ｎｍまで変化させ、一方、４ｅ１５／ｃｍ２の濃度のＹｂが、２０ｋｅＶまたは３０ｋｅＶの注入エネルギで注入された。本発明の具体例にかかるＹｂ＋ＰドープＮｉＳｉＦＵＳＩ電極が使用された場合、ゲートリーク電流の増加は制限される。
【００６９】
図４は、従来構造のＮｉＳｉＦＵＳＩゲート電極を含むキャパシタ構造（曲線２４）と、従来構造のＹｂドープＮｉＳｉＦＵＳＩゲート電極（曲線２５）と、従来構造のＰドープＮｉＳｉＦＵＳＩゲート電極（曲線２６）と、本発明の具体例にかかるＹｂ＋ＰドープＮｉＳｉＦＵＳＩ電極（曲線２７）について得られたゲート容量（Ｃｇｂ）とゲート電圧（Ｖｇｂ）との特徴である。ＮｉＳｉＦＵＳＩゲート電極を有する構造（曲線２４）に比較して、ＹｂドープＮｉＳｉＦＵＳＩゲート電極（曲線２５）を有する装置では、特徴のシフトで表されたように、閾値電圧の最も大きなシフトが得られる。しかしながら、閾値電圧の同様のシフト（黒い矢印参照）は、本発明の具体例にかかるＹｂ＋ＰドープＮｉＳｉＦＵＳＩゲート電極を用いた場合（曲線２７）にも得られる。そのようなＹｂ＋ＰドープＮｉＳｉ電極はこのようにｎ型の仕事関数を提供するが、ゲートリーク電流を低減し、界面状態の数を減少させる。
【００７０】
本発明の具体例にかかる半導体装置１、特に図１に示すＭＯＳＦＥＴ装置を製造する多くの方法が、以下の具体例で示される。
【００７１】
図５ａから図５ｉ、および図６（フローチャート）は、本発明の具体例にかかるＭＯＳＦＥＴ１の作製方法の連続した工程を示す。ＭＯＳＦＥＴ装置１４は、完全にシリサイド化された（フリーシリサイド）ゲート電極４を含む。本発明の具体例にかかる方法を示す製造プロセスでは、ｎ型ＭＯＳＦＥＴ装置とｐ型ＭＯＳＦＥＴ装置を、同じ基板２の上で組み合わせて作製することができる。図５ａ〜図５ｉの基板２の左側の上には、ｎ型ＭＯＳＦＥＴ装置が形成され、一方、基板２の右側の上には、ｐ型ＭＯＳＦＥＴ装置が形成される。
【００７２】
図５ａに示すように、最初に基板２が提供される。基板２は、その上にそれぞれのＭＯＳＦＥＴ装置が作製される活性領域ＮＭＯＳおよびＰＭＯＳを含む。それらの活性領域は、誘電体領域１３で互いに分離されており、誘電体領域１３は好ましくはシャロートレンチアイソレーション（ＳＴＩ）を用いて形成され、これにより基板２に形成された溝が１またはそれ以上の誘電体層により埋められる。基板２の上に、ゲート誘電体層３とゲート電極層４とのスタック（積層）が形成される。ゲート誘電体層３はシリコン酸化物、シリコン酸窒化物、又はハフニウムシリケイトまたはハフニウム酸化物のようなｈｉｇｈ−ｋ誘電体（高誘電体）からなる。ゲート誘電体３は、シリコン酸窒化物層であることが好ましい。ゲート電極層４は、半導体材料から形成されても良い。ゲート電極層４は、半導体材料から形成されても良い。半導体層４の膜厚は、２０ｎｍから１５０ｎｍの範囲で、１００ｎｍであることが好ましい。半導体材料は、多結晶シリコンのようなシリコン、ゲルマニウム、またはシリコンゲルマニウムでも良い。
【００７３】
ゲート電極層４の上には、キャップ層１４（図５ａには分離された層として示さず）が形成され、このキャップ層１４は半導体層４に対して選択的に除去できる。このキャップ層１４は、シリコンゲルマニウム層である。キャップ層１４の上に、ストップ層１５が形成されこのストップ層１５は半導体基板２の上の他の層に対して選択的に除去できる。このストップ層１５は化学的機械的処理（ＣＭＰ）工程でストップ層として使用される。ストップ層１５はシリコン窒化物層であっても良い。
【００７４】
次の工程で、イットリウム（Ｙｂ）６が、図５ａに矢印で示されるように、半導体層４で例示されるゲート層４に注入される。好ましくは、この工程では、Ｙｂは、ＮＭＯＳが形成される半導体層４の部分のみに注入される。図５ａに示すように、フォトレジスト層のような保護層１６が、ＰＭＯＳ装置が形成される領域に形成されても良い。Ｙｂ注入ドーズは、１ｅ１５ｃｍ−３から１ｅ１６ｃｍ−３の範囲であり、好適には４ｅ１５ｃｍ−３である。Ｙｂ注入エネルギは、５ｋｅＶから４０ｋｅＶの範囲であり、好適には２０ｋｅＶと４０ｋｅＶである。
【００７５】
図５ｂに矢印で示すように、保護層１６をマスクに用いて、拡散防止ドーパント元素５がゲート電極層４のＮＭＯＳ部分に注入される。イオン注入は、ゲート電極４中に拡散防止ドーパント元素５を注入するために使用される。例えばイットリウムがドープされたニッケルシリサイドが形成された場合、拡散防止ドーパント元素５はリン（Ｐ）である。リンの注入ドーズは、好ましくは、１ｅ１５ｃｍ−３から１ｅ１６ｃｍ−３の範囲であり、好適には例えば４ｅ１５ｃｍ−３である。リンの注入エネルギは、５ｋｅＶから１５ｋｅＶ、または６ｋｅＶから１０ｋｅｖの範囲である。注入後に保護増１６が除去される。これは、当業者により知られた適当な技術により行っても良い。
【００７６】
図５ｃに示すように、ゲートスタック３、４、１４、１５はパターニングされても良い。基板２では、低ドープの接合領域１０が、ゲートスタック３、４、１４、１５に整列（align）して形成される。サイドウォールスペーサ７は、ゲートスタック３、４、１４、１５の側壁に形成される。これらのサイドウォールスペーサ７は、シリコン酸化物、シリコン窒化物、シリコン炭化物、またはそれらの組み合わせのような誘電体材料からなる。サイドウォールスペーサ７に整列して、高ドープ世知号領域９が、基板２中に形成される。低ドープ領域１０と高ドープ領域９は、ＭＯＳＦＥＴ装置のソース及びドレイン領域を形成し、チャネル領域８の反対側に形成される。スパイクアニールのような熱処理が、注入工程後に行われ、低ドープ領域１０と高ドープ領域９が形成される。
【００７７】
この後に、基板２を覆うようにニッケルの層が形成され、ゲート電極４の半導体材料のシリサイド化が行われる。２段階の熱処理で、露出されたソースおよびドレイン９領域がシリサイド化される。好ましくは、約１０ｎｍから約５０ｎｍのニッケルが堆積される。例えばニッケル層は、１０ｎｍの膜厚であることが好ましい。第１熱工程では、温度は、１５０℃から３５０℃の範囲であり、時間は１０秒から５分の範囲である。例えば、第１熱工程の温度は３００℃で、時間は３０秒である。この第１熱工程の後に、未反応のニッケルが、例えばＨＣｌエッチングを含むウエットエッチングを用いて除去される。次に、第２熱工程が行われる。この第２熱工程では、温度は、３００℃から５５０℃の範囲であり、時間は１０秒から５分の範囲である。例えば、第２熱工程の温度は４７０℃で、時間は３０秒である。
【００７８】
平坦化層１２が、続いて基板２上に堆積される（図５ｃ参照）。平坦化層１２は、化学気相成長（ＣＶＤ）等を用いて堆積されたシリコン酸化層である。
【００７９】
図５ｄに示すように、例えば化学的機械的研磨（ＣＭＰ）を用いて平坦化層１２が研磨される。研磨工程は、ストップ層１５に到達した時点で終了する。図５ｄに示すように、続いてドライエッチングが平坦化層１２を均一に除去するために用いられ、この場合、ストップ層１５は下層の半導体ゲート電極４を保護する。続いて、図５ｄに示すように、ストップ層１５が、例えばドライエッチプロセスを用いて除去される。
【００８０】
図５ｅに示すように、例えばドライエッチングプロセスを用いて、キャップ層１４が同様に除去される。ｎ型ＭＯＳＦＥＴ（左）およびｐ型ＭＯＳＦＥＴ（右）の半導体ゲート電極４が、これにより露出する。半導体層４およびキャップ層１４の膜厚は、ＮＭＯＳ領域のそれらを合わせた膜厚が、ＰＭＯＳ領域のそれらを合わせた膜厚に等しくなるように選択される。しかしながら、半導体層の膜厚の、キャップの膜厚に対する比は、ＮＭＯＳ領域とＰＭＯＳ領域で異なっても良い。
【００８１】
図５ｆに示すように、保護層１６はＮＭＯＳ領域の上に形成される。保護層１６はフォトレジスト層でも良い。保護層１６をマスクに用いて、露出したｐ型ＭＯＳＦＥＴの半導体ゲート電極４が、例えばドライエッチングを用いて部分的に除去され、半導体ゲート電極４の膜厚を、例えば１００ｎｍから、３０ｎｍと５０ｎｍの間まで減少させる。ｐ型ＭＯＳＦＥＴのゲート電極４を薄くした後、保護層１６が除去される。
【００８２】
図５ｇに示すように、シリサイド形成金属１７の層が、続いて基板上に堆積される。金属層１７は、ニッケルまたはニッケル合金層である。金属層１７は、１０ｎｍから１５０ｎｍの範囲、または４０ｎｍから８０ｎｍの範囲、例えば６０ｎｍの膜厚である。
【００８３】
図５ｈに示すように、第１熱工程は、堆積された金属層１７を、ＰおよびＹｂドープされたｎＭＯＳ半導体ゲート電極４およびｐＭＯＳ半導体ゲート電極４と反応させるために行われる。第１熱工程では、温度は２５０℃から約４５０℃であり、時間は１０秒から５分である。例えば、第１熱工程は、３７０℃で３０秒行われる。この後に、未反応の金属１７が例えばウエットエッチングを用いて選択的に除去される。ｐＭＯＳ半導体ゲート電極４の膜厚はｎＭＯＳ半導体ゲート電極４の膜厚より薄く（図５ｆ参照）、ｐＭＯＳゲート電極４は、第１熱処理工程中に完全にシリサイド化し、金属リッチのシリサイドが得られる。ｎＭＯＳ電極４は、部分的にのみシリサイド化され、ゲート誘電体３に隣接する半導体の部分を残す。図５ｉに示すように、第２熱処理工程中に、ｎＭＯＳゲート電極のシリサイド化されていない底部分が、シリサイド化された部分のシリサイド形成金属と反応し、部分的にシリサイド化されたｎＭＯＳゲート電極４が、完全にシリサイド化されても良い。好適には、完全にシリサイド化されたｎＭＯＳゲート電極４は、半導体に対する金属の比が、完全にシリサイド化されたｐＭＯＳゲート電極４より低くなる。
【００８４】
この具体例では、上述の図５ａから図５ｉ、および図６に示される連続プロセスの変化について議論する。本発明の記述目的のために、ｎ型ＭＯＳＦＥＴの製造に関する工程および模式的な断面図について示す。
【００８５】
本発明にかかる他の具体例が、図７ａから図７ｅに示される。
【００８６】
図７ａに示すように、基板２が提供される。基板２の上には、ゲート誘電体層３およびゲート電極層４から形成されるゲートスタックが形成される。ゲート誘電体層３は、シリコン酸化物、シリコン酸窒化物、または、ハフニウムシリケイトやハフニウム酸化物のようなｈｉｇｈ−ｋ誘電体からなる。ゲート誘電体層４は、半導体材料から形成される。半導体材料は、多結晶シリコンのようなシリコン、またはゲルマニウム、またはシリコンゲルマニウムからなる。
【００８７】
図７ｂの矢印で示したように、拡散防止ドーパント元素５が、ゲート電極４に導入される。拡散防止ドーパント元素５は、シリサイド化されたゲート４からゲート誘電体３に向かっておよび／またはゲート誘電体３の中に仕事関数変調元素６が拡散するのを変調するように、即ち、実質的に防止しまたは少なくとも遅らせるように選択される。イットリウムニッケルシリサイドが形成された場合、好適にはリンがゲート電極４に含まれる。ゲート電極４中に拡散防止ドーパント元素５を導入するために、イオン注入が使用される。
【００８８】
図７ｃに示すように、拡散防止ドーパント元素５がゲート電極層４に導入された後に、仕事関数変調元素６がゲート電極４に導入される。これは、図７ｃ中に矢印で示される。この仕事関数変調元素６は、後に、シリサイド形成金属１７および半導体ゲート電極４と反応し、完全にシリサイド化されたゲート電極４を形成する。図７ａから図７ｅでは、仕事関数変調元素６の導入に先立って、拡散防止ドーパント元素５が導入されるが、本発明はこれに限定されるものではない。本発明の他の具体例では、最初に仕事関数変調元素６が導入され、続いて拡散防止ドーパント元素５が導入される。
【００８９】
図７ｄに示すように、ゲート誘電体３、および拡散防止ドーパント元素５と仕事関数変調元素６を含む半導体ゲート電極４から形成されるスタックがパターニングされ、ＭＯＳＦＥＴ装置１のゲートスタックが形成される。ゲート電極４の誘電体制御下にある基板２の領域は、トランジスタのチャネル領域８を形成する。ＭＯＳＦＥＴ装置の工程では、続いて、ゲート誘電体３およびゲート電極４から形成されたゲートスタックに整列して、高ドープされた領域９および低ドープされた領域１０が基板２中に形成される。ドープされた領域９、１０は、例えばイオン中により形成される。サイドウォールスペーサ７が、ゲートスタック３、４の側壁に形成される。ニッケル層が、続いて基板２の上に堆積される。２段階の熱工程では、露出した高ドープされた領域９がシリサイド化される。
【００９０】
図７ｅに示すように、シリサイド形成金属１７が基板２の上に形成される。この金属層１７の膜厚は、完全にシリサイド化されたゲート電極４が得られるように選択される。
【００９１】
熱処理中に、シリサイド形成金属１７は、仕事関数変調元素６と拡散防止ドーパント元素５とを含む半導体材料と反応し、シリサイド１１を形成する。基板２の半導体材料は、シリコン、ゲルマニウム、またはシリコンゲルマニウムであり、シリサイド１１は、ドープされた領域９にも形成されても良い。当業者には認識されるように、シリサイド１１を形成する熱処理は、以下のように行われる。最初に、アニール工程のような第１熱工程が行われる。続いて、未反応の金属１７が選択的に除去される。選択的に、第２熱工程が行われて、必要であれば、第１熱工程中に形成されたシリサイドのシート抵抗を低減し、またはゲート電極４を完全にシリサイド化しても良い。ゲート電極４の半導体材料を完全にシリサイド化する工程は、このように全ての半導体材料を実質的にシリサイド１１にするために熱を与える工程と、未反応の金属を除去する工程とを含む。最後に、図１に示すようなＭＯＳＦＥＴ装置１が得られる。
【００９２】
本発明の具体例にかかる方法の更なる具体例が、図８ａから図８ｅに示される。
【００９３】
図８ａに示されるように、その上にゲート誘電体層３とゲート電極層４のスタックが形成される基板２が準備される。ゲート誘電体層３は、シリコン酸化物、シリコン酸窒化物、または、ハフニウムシリケイトやハフニウム酸化物のようなｈｉｇｈ−ｋ誘電体からなる。ゲート電極層４は、半導体材料から形成される。半導体材料は、多結晶シリコンのようなシリコン、またはゲルマニウム、またはシリコンゲルマニウムからなる。
【００９４】
図８ｂの矢印で示したように、拡散防止ドーパント元素５が、ゲート電極４に導入される。この拡散防止ドーパント元素５は、シリサイド化されたゲート４からゲート誘電体３に向かっておよび／またはゲート誘電体３の中に仕事関数変調元素６が拡散するのを変調するように、即ち、実質的に防止しまたは少なくとも遅らせるように選択される。イットリウムニッケルシリサイドが形成された場合、好適にはリンがゲート電極４に含まれる。ゲート電極層４中に拡散防止ドーパント元素５を導入するために、イオン注入が使用される。
【００９５】
図８ｃに示すように、ゲート誘電体３、および拡散防止ドーパント元素５を含む半導体ゲート電極４から形成されるスタックがパターニングされ、ＭＯＳＦＥＴ装置１のゲートスタックが形成される。ゲート電極４の誘電体制御下にある基板２の領域は、装置１のチャネル領域８を形成する。この具体例にかかるＭＯＳＦＥＴ装置１の工程では、続いて、ゲートスタック３、４に整列して、低ドープおよび高ドープ領域９、１０が基板２中に形成される。例えば、低ドープ領域１０は、基板２中にゲートスタック３、４に整列して形成されても良い。サイドウォールスペーサ７はゲートスタック３、４の側壁に形成される。高ドープ領域９は、基板２中に形成されても良い。これらのドープ領域９、１０は、例えば、イオン注入により形成される、ニッケル層は、続いて基板２上に堆積される。２段階の熱工程では、露出した高ドープされた領域９がシリサイド化される。
【００９６】
続いて、平坦化層１２が基板の上に堆積される。平坦化層１２は化学気相成長（ＣＶＤ）を用いて堆積したシリコン酸化層である。平坦化層１２は、化学的機械的研磨（ＣＭＰ）を用いて、半導体ゲート電極４が露出するまで研磨される（図８ｄ参照）。図８ｄに矢印で示すように、仕事関数変調元素６が露出した半導体ゲート電極４に導入される。この工程は、例えばイオン注入により行われる。この仕事関数変調元素６は、シリサイド形成金属１７および半導体ゲート電極４と反応し、完全にシリサイド化されたゲート電極４を形成する。
【００９７】
続いて、図８ｅに示すように、シリサイド形成金属の層１７が堆積される。この金属層１７の膜厚は、完全にシリサイド化されるゲート電極４が形成されるように選択される。熱処理中に、シリサイド形成金属１７は、仕事関数変調元素６と拡散防止ドーパント元素５とを含む半導体ゲート電極４と反応し、シリサイド１１を形成する。シリサイド化は熱アニールプロセスで行われる。熱アニールプロセスは、第１のアニール工程を含む。第１アニール工程の後に、未反応の金属１７を選択的に除去しても良い。選択的に、第２の熱工程が行われ、例えば、必要であれば、第１熱工程中に形成されたシリサイドのシート抵抗を低減し、またはゲート電極４を完全にシリサイド化しても良い。ゲート電極４の半導体材料を完全にシリサイド化する工程は、このように全ての半導体材料を実質的にシリサイド１１にするために熱を与える工程と、未反応の金属を除去する工程とを含む。最後に、図１に示すようなＭＯＳＦＥＴ装置１が得られる。
【００９８】
本発明にかかる方法の更なる具体例が、図９ａから図９ｄに示される。
【００９９】
図９ａに示すように、その上にゲート誘電体層３とゲート電極層４のスタックが形成される基板２が準備される。ゲート誘電体層３は、シリコン酸化物、シリコン酸窒化物、または、ハフニウムシリケイトやハフニウム酸化物のようなｈｉｇｈ−ｋ誘電体からなる。ゲート電極層４は、半導体材料から形成される。半導体材料は、多結晶シリコンのようなシリコン、またはゲルマニウム、またはシリコンゲルマニウムからなる。
【０１００】
図９ｂの矢印で示したように、拡散防止ドーパント元素５が、ゲート電極４に導入される。この拡散防止ドーパント元素５は、シリサイド化されたゲート４からゲート誘電体３に向かっておよび／またはゲート誘電体３の中に仕事関数変調元素６が拡散するのを変調するように、即ち、実質的に防止しまたは少なくとも遅らせるように選択される。イットリウムニッケルシリサイドが形成された場合、好適にはリンがゲート電極４に含まれる。ゲート電極層４中に拡散防止ドーパント元素５を導入するために、イオン注入が使用される。
【０１０１】
図９ｃに示すように、ゲート誘電体３、および拡散防止ドーパント元素５を含む半導体ゲート電極４から形成されるスタックがパターニングされ、ＭＯＳＦＥＴ装置１のゲートスタックが形成される。ゲート電極４の誘電体制御下にある基板２の領域は、装置１のチャネル領域８を形成する。ＭＯＳＦＥＴ装置１の工程では、続いて、ゲートスタック３、４に整列して、高ドープおよび低ドープ領域９、１０が基板２中に形成される。例えば、低ドープ領域１０は、基板２中にゲートスタック３、４に整列して形成されても良い。サイドウォールスペーサ７はゲートスタック３、４の側壁に形成される。高ドープ領域９は、基板２中に形成されても良い。これらのドープ領域９、１０は、例えば、イオン注入により形成される。ニッケル層は、続いて基板２上に堆積される。２段階の熱工程では、露出した高ドープされた領域９がシリサイド化される。
【０１０２】
続いて、平坦化層１２が基板の上に堆積される。平坦化層１２は、例えば化学気相成長（ＣＶＤ）を用いて堆積したシリコン酸化層である。平坦化層１２は、化学的機械的研磨（ＣＭＰ）を用いて、ゲート電極４が露出するまで研磨される。
【０１０３】
図９ｄに示すように、仕事関数変調元素６の層が、露出した半導体ゲート電極４の上に堆積されてもよい。シリサイド形成金属１７の層は、仕事関数変調元素６の層の上に形成される。この金属層１７の膜厚は、完全にシリサイド化されたゲート電極４が形成されるように選択される。熱工程中に、シリサイド形成金属１７と元素６は、ドーパント５を含む露出した半導体ゲート電極４と反応し、シリサイド１１を形成する。当業者に認識されるように、熱処理は、第１熱工程を含む。続いて、未反応金属８と仕事関数変調元素６が、選択的に除去される。選択的に、第２の熱工程が行われ、例えば、第１熱工程中に形成されたシリサイドのシート抵抗を低減しても良い。ゲート電極４の半導体材料を完全にシリサイド化する工程は、このように全ての半導体材料を実質的にシリサイド１１にするために熱を与える工程と、未反応の金属を除去する工程とを含む。最後に、図１に示すようなＭＯＳＦＥＴ装置１が得られる。
【０１０４】
本発明にかかる方法の更なる具体例が、図１０ａから図１０ｄに示される。
【０１０５】
図１０ａに示すように、その上にゲート誘電体層３とゲート電極層４のスタックが形成される基板２が準備される。ゲート誘電体層３は、シリコン酸化物、シリコン酸窒化物、または、ハフニウムシリケイトやハフニウム酸化物のようなｈｉｇｈ−ｋ誘電体からなる。ゲート電極層４は、半導体材料から形成される。半導体材料は、多結晶シリコンのようなシリコン、またはゲルマニウム、またはシリコンゲルマニウムからなる。
【０１０６】
図１０ｂの矢印で示したように、仕事関数変調元素６が、ゲート電極４に導入される。半導体層４中に仕事関数変調元素６を導入するために、イオン注入が使用される。この仕事関数変調元素６は、後に、シリコン形成金属１７やゲート電極４の材料と反応し、完全にシリサイド化されたゲート電極４を形成する。
【０１０７】
図１０ｃに示すように、ゲート誘電体３、および仕事関数変調元素６を含む半導体ゲート電極４から形成されるスタックがパターニングされ、ＭＯＳＦＥＴ装置１のゲートスタック３、４が形成される。ゲート電極４の誘電体制御下にある基板２の領域は、トランジスタのチャネル領域８を形成する。ＭＯＳＦＥＴ装置１の工程では、続いて、ゲート誘電体３およびゲート電極４からなるゲートスタックに整列して、高ドープおよび低ドープ領域９、１０が基板２中に形成される。例えば、低ドープ領域１０は、基板２中にゲートスタック３、４に整列して形成される。サイドウォールスペーサ７はゲートスタック３、４の側壁に形成される。高ドープ領域９は、基板２中に形成されても良い。これらのドープ領域９、１０は、例えば、イオン注入により形成される、ニッケル層は、続いて基板２上に堆積される。２段階の熱工程では、露出した高ドープされた領域９がシリサイド化される。
【０１０８】
続いて、平坦化層１２が基板の上に堆積される。平坦化層１２は、例えば化学気相成長（ＣＶＤ）を用いて堆積したシリコン酸化層である。平坦化層１２は、化学的機械的研磨（ＣＭＰ）を用いて、ゲート電極４が露出するまで研磨される。
【０１０９】
図１０ｄに示すように、拡散防止ドーパント元素５が、露出した半導体ゲート電極４中に導入される。この拡散防止ドーパント元素５は、シリサイド化されたゲート４からゲート誘電体３に向かっておよび／またはゲート誘電体３の中に仕事関数変調元素６が拡散するのを変調するように、即ち、実質的に防止しまたは少なくとも遅らせるように選択される。イットリウムニッケルシリサイドが形成された場合、好適にはリンがゲート電極４に含まれる。ゲート電極層４中に拡散防止ドーパント元素５を導入するために、イオン注入が使用される。
【０１１０】
図１０ｅに示すように、シリサイド形成金属１７の層は、仕事関数変調元素６の層の上に形成される。この金属層１７の膜厚は、完全にシリサイド化されたゲート電極４が形成されるように選択される。熱工程中に、シリサイド形成金属１７は、拡散防止ドーパント元素５と仕事関数変調元素６とを含む、露出した半導体ゲート電極４と反応し、シリサイド１１を形成する。当業者に認識されるように、熱処理は、第１熱工程を含む。続いて、未反応金属８と元素６が、選択的に除去される。選択的に、第２の熱工程が行われ、例えば、第１熱工程中に形成されたシリサイドのシート抵抗を低減しても良い。ゲート電極４の半導体材料を完全にシリサイド化する工程は、このように全ての半導体材料を実質的にシリサイド１１にするために熱を与える工程と、未反応の金属を除去する工程とを含む。最後に、図１に示すようなＭＯＳＦＥＴ装置１が得られる。
【０１１１】
本発明にかかる方法の更なる具体例が、図１１ａから図１１ｄに示される。
【０１１２】
図１１ａに示すように、その上にゲート誘電体層３とゲート電極層４のスタックが形成される基板２が準備される。ゲート誘電体層３は、シリコン酸化物、シリコン酸窒化物、または、ハフニウムシリケイトやハフニウム酸化物のようなｈｉｇｈ−ｋ誘電体からなる。ゲート電極層４は、半導体材料から形成される。半導体材料は、多結晶シリコンのようなシリコン、またはゲルマニウム、またはシリコンゲルマニウムからなる。
【０１１３】
図１１ｂに示すように、ゲート誘電体３および半導体ゲート電極４から形成されるスタックがパターニングされ、ＭＯＳＦＥＴ装置１のゲートスタックが形成される。ゲート電極４の誘電体制御下にある基板２の領域は、トランジスタのチャネル領域８を形成する。ＭＯＳＦＥＴ装置１の工程では、続いて、ゲートスタック３、４に整列して、高ドープおよび低ドープ領域９、１０が基板２中に形成される。例えば、低ドープ領域１０は、基板２中にゲートスタック３、４に整列して形成される。サイドウォールスペーサ７はゲートスタック３、４の側壁に形成される。高ドープ領域９は、基板２中に形成されても良い。これらのドープ領域９、１０は、例えば、イオン注入により形成される。ニッケル層は、続いて基板２上に堆積される。２段階の熱工程では、露出した高ドープされた領域９がシリサイド化される。続いて、平坦化層１２が基板の上に堆積される。平坦化層１２は、例えば化学気相成長（ＣＶＤ）を用いて堆積したシリコン酸化層である。平坦化層１２は、化学的機械的研磨（ＣＭＰ）を用いて、ゲート電極４が露出するまで研磨される。
【０１１４】
図１１ｃに示すように、拡散防止ドーパント元素５が露出したゲート電極４に導入される。この拡散防止ドーパント元素５は、シリサイド化されたゲート４電極からゲート誘電体３に向かっておよび／またはゲート誘電体３の中に仕事関数変調元素６が拡散するのを変調するように、即ち、実質的に防止しまたは少なくとも遅らせるように選択される。イットリウムニッケルシリサイドが形成された場合、好適にはリンがゲート電極４に含まれる。ゲート電極層４中に拡散防止ドーパント元素５を導入するために、イオン注入が使用される。
【０１１５】
図１１ｄに示すように、仕事関数変調元素６の層が、露出したゲート電極４の上に堆積される。続いて、シリサイド形成金属１７の層が仕事関数変調元素６の層の上に堆積される。この金属層１７の膜厚は、完全にシリサイド化されたゲート電極４が形成されるように選択される。熱工程中に、シリサイド形成金属１７と仕事関数変調元素６は、拡散防止ドーパント元素５を含む露出した半導体ゲート電極４と反応し、シリサイド１１を形成する。当業者に認識されるように、熱処理は、第１熱工程を含む。続いて、未反応金属１７と元素６が、選択的に除去される。選択的に、第２の熱工程が行われ、例えば、第１熱工程中に形成されたシリサイドのシート抵抗を低減しても良い。ゲート電極４の半導体材料を完全にシリサイド化する工程は、このように全ての半導体材料を実質的にシリサイド１１にするために熱を与える工程と、未反応の金属を除去する工程とを含む。最後に、図１に示すようなＭＯＳＦＥＴ装置１が得られる。
【０１１６】
本発明にかかる更なる具体例によれば、ゲート電極層４が、金属、または金属層のスタックを含んでも良い。金属の代わりに、導電性の金属窒化物、金属酸化物、金属炭化物または金属シリコンナイトライドを使用しても良い。そのようなゲート電極層４に使用するのに適した導電性金属または金属系材料の例は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＴａＣ、ＴａＣＮ、ＴａＳｉＮ、ＴｉＳｉＮ、Ｗ、Ｍｏである。そのようなゲート電極スタックは、４０ｎｍから１００ｎｍの範囲の膜厚の多結晶層で覆われた、２ｎｍから１０ｎｍの範囲の膜厚を有する金属系層でも良い。この具体例の可能な例を図１２ａから図１２ｄに示す。
【０１１７】
図１２ａに示すように、その上にゲート誘電体層３とゲート電極層４のスタックが形成される基板２が準備される。ゲート誘電体層３は、シリコン酸化物、シリコン酸窒化物、または、ハフニウムシリケイトやハフニウム酸化物のようなｈｉｇｈ−ｋ誘電体からなる。ゲート電極層４は、金属または金属層のスタックを含み、選択的に多結晶シリコン層で覆われても良い。
【０１１８】
図１２ｂの矢印で示したように、拡散防止ドーパント元素５が、ゲート電極４に導入される。この拡散防止ドーパント元素５は、シリサイド化されたゲート４からゲート誘電体３に向かっておよび／またはゲート誘電体３の中に仕事関数変調元素６が拡散するのを変調するように、即ち、実質的に防止しまたは少なくとも遅らせるように選択される。
【０１１９】
図１２ｃに示すように、拡散防止ドーパント元素５をゲート電極層４に導入した後、仕事関数変調元素６が、ゲート電極層４に導入される。図１２ａから１２ｅでは、仕事関数変調元素６に先だって、拡散防止ドーパント元素５がゲート電極４に導入されるが、本発明はこれに限定されない。本発明の他の具体例では、最初に仕事関数変調元素６が導入され、次に拡散防止ドーパント元素５が導入される。
【０１２０】
図１２ｄに示すように、ゲート誘電体３と、拡散防止ドーパント元素５と仕事関数変調元素６を含む半導体ゲート電極４とから形成されるスタックがパターニングされ、ＭＯＳＦＥＴ装置１のゲートスタックが形成される。ゲート電極４の誘電体制御下にある基板２の領域は、装置１のチャネル領域８を形成する。ＭＯＳＦＥＴ装置１の工程では、続いて、ゲートスタック３、４に整列して、高ドープおよび低ドープ領域９、１０が基板２中に形成される。例えば、低ドープ領域１０は、基板２中にゲートスタック３、４に整列して形成されても良い。サイドウォールスペーサ７はゲートスタック３、４の側壁に形成される。高ドープ領域９は、基板２中に形成されても良い。これらのドープ領域９、１０は、例えば、イオン注入により形成される。
【０１２１】
続く熱処理中において、仕事関数変調元素６と拡散防止ドーパント元素５が反応する。
【０１２２】
パターニング前に、仕事関数変調元素６と拡散防止ドーパント元素５の双方をゲート電極４に導入する代わりに、元素６と拡散防止ドーパント元素５を導入する他のスキームが、本発明の他の具体例で考えられている。仕事関数変調元素６と拡散防止ドーパント元素５は、ゲート電極４のパターニングの前と後にそれぞれ、またはその逆に導入されてもよい。仕事関数変調元素６と拡散防止ドーパント元素５は、双方ともゲート電極４のパターニング後に導入されても良い。拡散防止ドーパント元素５または仕事関数変調元素６の一方がゲートのパターニング後に導入された場合、最初に平坦化層１２が基板２の上に堆積され、ゲート電極４が露出するようにパターニングされる。その後に、拡散防止ドーパント元素５または仕事関数変調元素６が、露出したゲート電極４に導入される。
【０１２３】
本発明を記載する目的で、ｎ型ＭＯＳＦＥＴに関連した工程と概略が示された。当業者は、ｐ型ＭＯＳＦＥＴゲート電極４が形成された場合、本発明の具体例で記載されたプロセス工程を、そのようなｐ型ゲート電極４の形成にも適用できる。
【０１２４】
本発明にかかる装置について、ここでは、材料と同様に、好ましい具体例、特別な構造や形態について議論してきたが、添付された請求の範囲により定義された本発明の範囲から離れることなく、形態や細部の多くの変形や修正が可能である。
【図面の簡単な説明】
【０１２５】
本発明の具体例について、図面中の図を参照しながら示す。ここに述べられる具体例や図面は、限定的ではなく、例示的であると考えることを意図する。
【０１２６】
【図１】本発明の具体例にかかるＭＯＳＦＥＴ装置の概略的な断面図である。
【図２】従来技術のＹｂドープされたＮｉＳｉＦＵＳＩゲート電極（曲線２０）と、本発明の具体例にかかるＹｂ＋ＰドープされたＮｉＳｉＦＵＳＩゲート電極（曲線２１）とを含むキャパシタ構造で得られた、ゲート電圧の関数としたゲート容量を示すグラフである。
【図３】従来技術のＮｉＳｉＦＵＳＩゲート電極（曲線２２）と、本発明の具体例にかかるＹｂ＋ＰドープされたＮｉＳｉＦＵＳＩゲート電極（曲線２１）とを含むキャパシタ構造で得られた、ゲート電圧の関数としたゲート電流密度を示すグラフである。
【図４】従来技術のＮｉＳｉＦＵＳＩゲート電極（曲線２４）と、従来技術のＹｂドープされたＮｉＳｉＦＵＳＩゲート電極（曲線２５）と、従来技術のＰドープされたＮｉＳｉＦＵＳＩゲート電極（曲線２６）と、本発明の具体例にかかるＹｂ＋ＰドープされたＮｉＳｉＦＵＳＩゲート電極（曲線２７）とを含むキャパシタ構造で得られた、ゲート電圧の関数としたゲート容量を示すグラフである。
【図５ａ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図５ｂ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図５ｃ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図５ｄ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図５ｅ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図５ｆ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図５ｇ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図５ｈ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図５ｉ】本発明の具体例にかかる半導体装置の製造プロセスフローの概略的な断面工程図を示す。
【図６】図５ａ−図５ｉに示された製造プロセスを示すフローチャートである。
【図７ａ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図７ｂ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図７ｃ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図７ｄ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図７ｅ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図８ａ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図８ｂ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図８ｃ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図８ｄ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図８ｅ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図９ａ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図９ｂ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図９ｃ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図９ｄ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１０ａ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１０ｂ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１０ｃ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１０ｄ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１０ｅ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１１ａ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１１ｂ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１１ｃ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１１ｄ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１２ａ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１２ｂ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１２ｃ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【図１２ｄ】本発明の具体例にかかる半導体装置の製造プロセスフローの連続工程を示す概略的な断面図を示す。
【０１２７】
図面において、同じ参照符号は、同様または類似の要素を示す。
【特許請求の範囲】
【請求項１】
主電極と該主電極に接触した誘電体を含む半導体装置であって、該主電極は、所定の仕事関数を有する材料と、該主電極の材料の仕事関数を予め決められた値に向かって変調する仕事関数変調元素とを含み、
該主電極は、更に、該仕事関数変調元素が該誘電体に向かっておよび／または該誘電体中に拡散するのを防止する拡散防止ドーパント元素を含む半導体装置。
【請求項２】
上記主電極は、完全にシリサイド化された主電極であり、該主電極の材料は、半導体材料と金属との合金を含む請求項１に記載の半導体装置。
【請求項３】
上記半導体材料は、シリコンまたはゲルマニウムを含む請求項２に記載の半導体装置。
【請求項４】
上記金属は、ミッドギャップの仕事関数を有する合金を形成する金属である請求項２に記載の半導体装置。
【請求項５】
上記主電極の材料は、金属を含む請求項４に記載の半導体装置。
【請求項６】
上記拡散防止ドーパント元素は、Ｐ、Ａｓ、Ｓｂ、Ｇｅ、またはＳｉの１つである請求項１に記載の半導体装置。
【請求項７】
上記主電極中の拡散防止ドーパント元素の濃度は、１ｅ１４ｃｍ−３から１ｅ１６ｃｍ−３の間である請求項２に記載の半導体装置。
【請求項８】
上記仕事関数変調元素は、ｎ型の仕事関数を有する材料を形成するように選択された請求項２に記載の半導体装置。
【請求項９】
上記仕事関数変調元素は、ランタニドのグループから選択される請求項８に記載の半導体装置。
【請求項１０】
上記仕事関数変調元素は、イットリウムである請求項９に記載の半導体装置。
【請求項１１】
上記主電極中の仕事関数変調元素の濃度は、１ｅ１４ｃｍ−３から１ｅ１６ｃｍ−３の間である請求項２に記載の半導体装置。
【請求項１２】
上記金属はニッケルである請求項２に記載の半導体装置。
【請求項１３】
上記誘電体は、シリコン酸化物、シリコン酸窒化物、またはｈｉｇｈ−ｋ誘電体である請求項１に記載の半導体装置。
【請求項１４】
半導体装置の製造方法であって、
主電極と該主電極に接触した誘電体を含む主電極構造であって、該主電極が所定の仕事関数を有する材料を含む該主電極構造を形成する工程と、
該主電極に仕事関数変調元素を提供し、該主電極の材料の仕事関数を、予め決められた値に向かって変調する工程と、
該主電極に拡散防止ドーパント元素を提供し、該仕事関数変調元素が該誘電体に向かっておよび／または該誘電体中に拡散するのを防止する工程と、を含む製造方法。
【請求項１５】
上記主電極構造を形成する工程が、
基板上に、誘電体層と主電極材料の層とを提供し、主電極スタックを形成する工程と、
該主電極スタックをパターニングして、主電極を形成する工程と、を含む請求項１４に記載の製造方法。
【請求項１６】
上記主電極は、半導体材料と金属との合金を含み、更に、上記主電極スタックのパターニング後に、
該主電極の上に金属の層を提供する工程と、
該主電極をシリサイド化する工程と、を含む請求項１４に記載の製造方法。
【請求項１７】
上記仕事関数変調元素を提供する工程は、拡散防止ドーパント元素を提供する工程の前に行われる請求項１４に記載の製造方法。
【請求項１８】
上記仕事関数変調元素を提供する工程は、拡散防止ドーパント元素を提供する工程の後に行われる請求項１４に記載の製造方法。
【請求項１９】
上記仕事関数変調元素を提供する工程は、上記主電極スタックのパターニングの前または後に行われる請求項１５に記載の製造方法。
【請求項２０】
上記拡散防止ドーパント元素を提供する工程は、上記主電極スタックのパターニングの前または後に行われる請求項１５に記載の製造方法。
【請求項２１】
上記拡散防止ドーパント元素を提供する工程は、イオン注入により行われる請求項１５に記載の製造方法。
【請求項２２】
上記仕事関数変調元素を提供する工程は、イオン注入により行われる請求項１４に記載の製造方法。
【請求項２３】
上記仕事関数変調元素を提供する工程は、該仕事関数変調元素の層を提供し、熱アニールを行うことにより行われる請求項１４に記載の製造方法。
【請求項１】
主電極と該主電極に接触した誘電体を含む半導体装置であって、該主電極は、所定の仕事関数を有する材料と、該主電極の材料の仕事関数を予め決められた値に向かって変調する仕事関数変調元素とを含み、
該主電極は、更に、該仕事関数変調元素が該誘電体に向かっておよび／または該誘電体中に拡散するのを防止する拡散防止ドーパント元素を含む半導体装置。
【請求項２】
上記主電極は、完全にシリサイド化された主電極であり、該主電極の材料は、半導体材料と金属との合金を含む請求項１に記載の半導体装置。
【請求項３】
上記半導体材料は、シリコンまたはゲルマニウムを含む請求項２に記載の半導体装置。
【請求項４】
上記金属は、ミッドギャップの仕事関数を有する合金を形成する金属である請求項２に記載の半導体装置。
【請求項５】
上記主電極の材料は、金属を含む請求項４に記載の半導体装置。
【請求項６】
上記拡散防止ドーパント元素は、Ｐ、Ａｓ、Ｓｂ、Ｇｅ、またはＳｉの１つである請求項１に記載の半導体装置。
【請求項７】
上記主電極中の拡散防止ドーパント元素の濃度は、１ｅ１４ｃｍ−３から１ｅ１６ｃｍ−３の間である請求項２に記載の半導体装置。
【請求項８】
上記仕事関数変調元素は、ｎ型の仕事関数を有する材料を形成するように選択された請求項２に記載の半導体装置。
【請求項９】
上記仕事関数変調元素は、ランタニドのグループから選択される請求項８に記載の半導体装置。
【請求項１０】
上記仕事関数変調元素は、イットリウムである請求項９に記載の半導体装置。
【請求項１１】
上記主電極中の仕事関数変調元素の濃度は、１ｅ１４ｃｍ−３から１ｅ１６ｃｍ−３の間である請求項２に記載の半導体装置。
【請求項１２】
上記金属はニッケルである請求項２に記載の半導体装置。
【請求項１３】
上記誘電体は、シリコン酸化物、シリコン酸窒化物、またはｈｉｇｈ−ｋ誘電体である請求項１に記載の半導体装置。
【請求項１４】
半導体装置の製造方法であって、
主電極と該主電極に接触した誘電体を含む主電極構造であって、該主電極が所定の仕事関数を有する材料を含む該主電極構造を形成する工程と、
該主電極に仕事関数変調元素を提供し、該主電極の材料の仕事関数を、予め決められた値に向かって変調する工程と、
該主電極に拡散防止ドーパント元素を提供し、該仕事関数変調元素が該誘電体に向かっておよび／または該誘電体中に拡散するのを防止する工程と、を含む製造方法。
【請求項１５】
上記主電極構造を形成する工程が、
基板上に、誘電体層と主電極材料の層とを提供し、主電極スタックを形成する工程と、
該主電極スタックをパターニングして、主電極を形成する工程と、を含む請求項１４に記載の製造方法。
【請求項１６】
上記主電極は、半導体材料と金属との合金を含み、更に、上記主電極スタックのパターニング後に、
該主電極の上に金属の層を提供する工程と、
該主電極をシリサイド化する工程と、を含む請求項１４に記載の製造方法。
【請求項１７】
上記仕事関数変調元素を提供する工程は、拡散防止ドーパント元素を提供する工程の前に行われる請求項１４に記載の製造方法。
【請求項１８】
上記仕事関数変調元素を提供する工程は、拡散防止ドーパント元素を提供する工程の後に行われる請求項１４に記載の製造方法。
【請求項１９】
上記仕事関数変調元素を提供する工程は、上記主電極スタックのパターニングの前または後に行われる請求項１５に記載の製造方法。
【請求項２０】
上記拡散防止ドーパント元素を提供する工程は、上記主電極スタックのパターニングの前または後に行われる請求項１５に記載の製造方法。
【請求項２１】
上記拡散防止ドーパント元素を提供する工程は、イオン注入により行われる請求項１５に記載の製造方法。
【請求項２２】
上記仕事関数変調元素を提供する工程は、イオン注入により行われる請求項１４に記載の製造方法。
【請求項２３】
上記仕事関数変調元素を提供する工程は、該仕事関数変調元素の層を提供し、熱アニールを行うことにより行われる請求項１４に記載の製造方法。
【図３】
【図４】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図５ｄ】
【図５ｅ】
【図６】
【図７ａ】
【図７ｂ】
【図７ｃ】
【図７ｄ】
【図１２ｃ】
【図１２ｄ】
【図１】
【図２】
【図５ｆ】
【図５ｇ】
【図５ｈ】
【図５ｉ】
【図７ｅ】
【図８ａ】
【図８ｂ】
【図８ｃ】
【図８ｄ】
【図８ｅ】
【図９ａ】
【図９ｂ】
【図９ｃ】
【図９ｄ】
【図１０ａ】
【図１０ｂ】
【図１０ｃ】
【図１０ｄ】
【図１０ｅ】
【図１１ａ】
【図１１ｂ】
【図１１ｃ】
【図１１ｄ】
【図１２ａ】
【図１２ｂ】
【図４】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図５ｄ】
【図５ｅ】
【図６】
【図７ａ】
【図７ｂ】
【図７ｃ】
【図７ｄ】
【図１２ｃ】
【図１２ｄ】
【図１】
【図２】
【図５ｆ】
【図５ｇ】
【図５ｈ】
【図５ｉ】
【図７ｅ】
【図８ａ】
【図８ｂ】
【図８ｃ】
【図８ｄ】
【図８ｅ】
【図９ａ】
【図９ｂ】
【図９ｃ】
【図９ｄ】
【図１０ａ】
【図１０ｂ】
【図１０ｃ】
【図１０ｄ】
【図１０ｅ】
【図１１ａ】
【図１１ｂ】
【図１１ｃ】
【図１１ｄ】
【図１２ａ】
【図１２ｂ】
【公開番号】特開２００８−１３５７２６（Ｐ２００８−１３５７２６Ａ）
【公開日】平成２０年６月１２日（２００８．６．１２）
【国際特許分類】
【外国語出願】
【出願番号】特願２００７−２７５４１５（Ｐ２００７−２７５４１５）
【出願日】平成１９年１０月２３日（２００７．１０．２３）
【出願人】（５９１０６０８９８）アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ (302)
【氏名又は名称原語表記】ＩＮＴＥＲＵＮＩＶＥＲＳＩＴＡＩＲ ＭＩＣＲＯ−ＥＬＥＫＴＲＯＮＩＣＡ ＣＥＮＴＲＵＭ ＶＺＷ
【出願人】（５９００００８７９）テキサス インスツルメンツ インコーポレイテツド (78)
【出願人】（５０７３５０９１２）タイワン・セミコンダクター・マニュファクチャリング・カンパニー・リミテッド (15)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成２０年６月１２日（２００８．６．１２）
【国際特許分類】
【出願番号】特願２００７−２７５４１５（Ｐ２００７−２７５４１５）
【出願日】平成１９年１０月２３日（２００７．１０．２３）
【出願人】（５９１０６０８９８）アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ (302)
【氏名又は名称原語表記】ＩＮＴＥＲＵＮＩＶＥＲＳＩＴＡＩＲ ＭＩＣＲＯ−ＥＬＥＫＴＲＯＮＩＣＡ ＣＥＮＴＲＵＭ ＶＺＷ
【出願人】（５９００００８７９）テキサス インスツルメンツ インコーポレイテツド (78)
【出願人】（５０７３５０９１２）タイワン・セミコンダクター・マニュファクチャリング・カンパニー・リミテッド (15)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ Ｌｔｄ．
【Ｆターム（参考）】
[ Back to top ]